CN116782646A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

提供了半导体装置及半导体装置的制造方法。半导体装置包括：层叠结构，其包括交替地层叠在基板上的多个导电图案和多个层间绝缘层；多个沟道结构，其在基本垂直于基板的第一方向上延伸以贯穿层叠结构；至少一个第一狭缝，其在与基板基本水平的第二方向上延伸，同时贯穿多个导电图案当中的用于选择线的导电图案；第二狭缝，其在第二方向上延伸，同时贯穿用于选择线的导电图案；以及多个支撑结构，其设置在第二狭缝的底部，多个支撑结构贯穿多个导电图案当中的用于字线的导电图案。

Description

半导体装置及半导体装置的制造方法
技术领域
本公开总体上涉及电子装置，并且更具体地，涉及半导体装置及半导体装置的制造方法。
背景技术
非易失性存储器装置是即使供电中断也原样保持所存储的数据的存储器装置。随着其中以单层的形式在基板上方形成存储器单元的二维非易失性存储器装置的集成度的提高达到极限，近来已经提出了其中在基板上方垂直地层叠存储器单元的三维非易失性存储器装置。
三维非易失性存储器装置包括交替地层叠的层间绝缘层和栅电极，以及贯穿层间绝缘层和栅电极的沟道结构，并且存储器单元沿着沟道结构层叠。已经开发了各种结构和各种制造方法来提高这种具有三维结构的非易失性存储器装置的操作可靠性。
发明内容
根据本公开的一方面，提供了一种半导体装置，其包括：层叠结构，其包括交替地层叠在基板上的多个导电图案和多个层间绝缘层；多个沟道结构，其在基本垂直于基板的第一方向上延伸以贯穿层叠结构；至少一个第一狭缝，其在与基板基本水平的第二方向上延伸，同时贯穿多个导电图案当中的用于选择线的导电图案；第二狭缝，其在第二方向上延伸，同时贯穿用于选择线的导电图案；以及多个支撑结构，其设置在第二狭缝的底部，多个支撑结构贯穿多个导电图案当中的用于字线的导电图案。
根据本公开的另一方面，提供了一种制造半导体装置的方法，该方法包括：在基板上形成其中第一材料层和第二材料层交替地层叠的第一层叠结构；形成贯穿第一层叠结构的第一孔和虚设孔；在第一孔和虚设孔中填充牺牲图案；在第一层叠结构上形成其中第三材料层和第四材料层交替地层叠的第二层叠结构；形成在贯穿第二层叠结构的同时与第一孔交叠的第二孔，并且去除形成于第一孔中的牺牲图案；在第一孔和第二孔中形成沟道层；形成在贯穿第二层叠结构的同时与虚设孔交叠的线形状的第一狭缝，并且去除形成于虚设孔中的牺牲图案；在第一狭缝和虚设孔中填充间隙填充层，并且通过蚀刻间隙填充层的顶端部分的一部分来使第四材料层当中的设置于最上部分的至少一个第四材料层的侧壁暴露；形成贯穿第二层叠结构和第一层叠结构的第二狭缝；以及去除通过第二狭缝和第一狭缝暴露的第二材料层和第四材料层，并且在其中去除了第二材料层和第四材料层的空间中填充导电图案。
附图说明
现在将在下文中参照附图更全面地描述实施方式的示例；然而，它们可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。
在附图中，为了例示清楚起见，可能夸大了尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终指代相似的元件。
图1A和图1B是示意性地例示根据本公开的实施方式的半导体装置的框图。
图2是示意性地例示外围电路结构的截面图。
图3A和图3B是例示根据本公开的实施方式的半导体装置的布局的平面图。
图4是例示根据本公开的实施方式的半导体装置的截面图。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J和图5K是例示根据本公开的实施方式的半导体装置的制造方法的截面图。
图6是例示根据本公开的实施方式的存储器系统的配置的图。
图7是例示根据本公开的实施方式的计算系统的配置的图。
具体实施方式
在下文中，将描述本公开的实施方式。在附图中，厚度和距离是为了描述方便而表示的，并且与实际的物理厚度和距离相比可能被夸大并且被例示。在本说明书中，可以省略与本公开无关的已知配置。在本说明书中，当在每幅图中对组件赋予附图标记时，应当注意，相似的附图标记指代相似的元件，即使它们绘制在若干附图中。
在整个说明书中，当元件被称为在另一元件“上”，或者“连接”或“联接”到另一元件时，它可以直接在另一元件上或者直接连接或联接到另一元件；或者间接地在另一元件上或者间接连接或联接至另一元件，并且一个或更多个中间元件插置于其间。在整个说明书中，当元件被称为“包括”另一元件时，只要没有特别冲突的描述，该元件不应理解为排除其它元件，并且该元件可以包括至少一个其它元件。
实施方式提供了具有稳定的结构和改进的特性的半导体装置以及该半导体装置的制造方法。
图1A和图1B是示意性地例示根据本公开的实施方式的半导体装置的框图。
参照图1A和图1B，根据本公开的实施方式的每个半导体装置可以包括设置在基板SUB上的外围电路结构PC和单元阵列CAR。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
单元阵列CAR可以包括多个存储块。每个存储块可以包括多个单元串。每个单元串电连接到位线、源极线、字线和选择线。每个单元串可以包括串联连接的存储器单元和选择晶体管。每条选择线用作与其相对应的选择晶体管的栅电极，并且每条字线用作与其相对应的存储器单元的栅电极。
外围电路结构CS可以包括电连接到单元阵列CAR的NMOS和PMOS晶体管、电阻器和电容器。NMOS和PMOS晶体管、电阻器和电容器可以用作构成行解码器、列解码器、页缓冲器和控制电路的元件。
如图1A所示，外围电路结构PC可以设置在基板SUB的不与单元阵列CAR交叠的局部区域上。
另选地，如图1B所示，外围电路结构PC可以设置在单元阵列CAR和基板SUB之间。外围电路结构PC与单元阵列CAR交叠，因而能够减小由单元阵列CAR和外围电路结构PC占用的基板SUB的面积。
图2是示意性地例示外围电路结构的截面图。图2所示的外围电路结构PC可以包括在图1A所示的外围电路结构中或者包括在图1B所示的外围电路结构中。
参照图2，外围电路结构PC可以包括外围栅电极PEG、外围栅极绝缘层PGI、结Jn、外围电路线PCL、外围接触插塞PCP和外围电路绝缘层PIL。
每个外围栅电极PEG可以用作外围电路结构PC的NMOS和PMOS晶体管中的每一个的栅电极。外围栅极绝缘层PGI可以设置在每个外围栅电极PEG和基板SUB之间。
结Jn是通过将n型或p型杂质注入到基板SUB的有源区域中而定义的区域。结Jn可以设置在每个外围栅电极PEG的两侧以用作源极结和漏极结。基板SUB的有源区域可以被形成于基板SUB内部的隔离层ISO分隔。隔离层ISO可以由绝缘材料形成。
外围电路线PCL可以通过外围接触插塞PCP电连接到外围电路结构PC的电路。
外围电路绝缘层PIL可以覆盖外围电路结构PC的电路、外围电路线PCL和外围接触插塞PCP。外围电路绝缘层PIL可以包括以多层结构层叠的绝缘层。
图3A和图3B是例示根据本公开的实施方式的半导体装置的布局的平面图。
图3A例示了选择层叠结构SET的布局，并且图3B例示了单元层叠结构CET的布局。图3A所示的选择层叠结构SET可以设置在图3B所示的单元层叠结构CET上。
选择层叠结构SET和单元层叠结构CET可以构成存储块BLK。
选择层叠结构SET可以通过第一狭缝S1、至少一个第二狭缝S2和第三狭缝S3彼此隔离。多个第一狭缝S1可以设置于在第一水平方向X上彼此相邻的第三狭缝S3之间。例如，两个第一狭缝S1可以设置于在第一水平方向X上彼此相邻的第三狭缝S3之间。另外，至少一个第二狭缝S2可以设置于在第一水平方向X上彼此相邻的第一狭缝S1之间。第三狭缝S3可以分别设置于存储块BLK之间的边界。
第三狭缝S3可以在单元层叠结构CET之间延伸。每个单元层叠结构CET可以在彼此相邻的第三狭缝S3之间在第一水平方向X上延伸，并且与第一狭缝S1交叠。
支撑结构SP可以设置在至少一个第二狭缝S2的底部上。支撑结构SP可以设置为同时在作为垂直于基板的方向的第一方向Z上贯穿单元层叠结构CET。支撑结构SP可以具有圆柱形状。
选择层叠结构SET和单元层叠结构CET中的每一个可以在彼此交叉的第一水平方向X和第二水平方向Y上延伸。选择层叠结构SET和单元层叠结构CET中的每一个可以包括在第一方向Z上层叠的线图案。第一方向Z可以是与第一水平方向X和第二水平方向Y垂直交叉的方向。线图案可以包括层间绝缘层和导电图案。后面将参照图4描述层间绝缘层和导电图案的层叠结构。
第一狭缝S1、至少一个第二狭缝S2和第三狭缝S3中的每一个可以在第二水平方向Y上延伸。沟道结构CH可以设置于每个第三狭缝S3的两侧。每个沟道结构CH可以在第一方向Z上延伸，并且贯穿选择层叠结构SET和单元层叠结构CET。在实施方式中，每个沟道结构CH可以在基本垂直于基板SUB的第一方向Z上延伸以贯穿选择层叠结构SET和单元层叠结构CET。在实施方式中，沟道结构CH可以穿过层叠结构的底部延伸到源极结构SL的内部，例如，如图4所示。每个沟道结构CH可以形成为圆柱形状。设置在彼此相邻的第三狭缝S3之间的沟道结构CH可以被第一狭缝S1和第二狭缝S2划分为多个沟道组(例如，GR1至GR4)。换句话说，每个存储块BLK可以包括由与其相对应的单元层叠结构CET共享的两个或更多个沟道组GR1至GR4。由一个单元层叠结构CET共享的沟道组GR1至GR4可以分别由通过第一狭缝S1和第二狭缝S2划分的选择层叠结构SET单独控制。沟道组GR1、GR2、GR3和GR4中的每一个可以包括一列或更多列的沟道结构CH。
第一狭缝S1、第二狭缝S2和第三狭缝S3中的每一个可以在第二水平方向Y上以线形状延伸。在实施方式中，第一狭缝S1、第二狭缝S2和第三狭缝S3中的每一个可以在第二水平方向Y上以线形状延伸并且具有例如如图4所示的深度。例如，第二狭缝S2可以在与基板基本水平的第二水平方向Y上延伸，同时贯穿第二层叠结构ST2的至少一部分。然而，本公开不限于此。在实施方式中，每个第一狭缝S1可以形成为Z字形形状。在实施方式中，每个第一狭缝S1可以形成为波浪形状。
每个第一狭缝S1的宽度可以形成为不同于第二狭缝S2的宽度和每个第三狭缝S3的宽度。更具体地，每个第一狭缝S1可以形成为在第二水平方向Y上比第二狭缝S2和每个第三狭缝S3更窄。
沟道结构CH可以设置为Z字形。然而，本公开不限于此。在实施方式中，沟道结构CH可以在第一水平方向X和第二水平方向Y上并排布置。存储器层ML可以设置在每个沟道结构CH和与其相对应的单元层叠结构CET之间。存储器层ML可以在每个沟道结构CH和与其相对应的选择层叠结构SET之间延伸。在第一方向Z上延伸的芯绝缘层CO(参见图4)可以设置在沟道结构CH内部，并且覆盖层CP(参见图4)可以设置在沟道结构CH和芯绝缘层CO的顶部上。
根据上述实施方式，在第一方向Z上延伸同时贯穿单元层叠结构CET的多个支撑结构SP可以设置在第二狭缝S2的底部上，第二狭缝S2在第二水平方向Y延伸并同时贯穿选择层叠结构SET。第二狭缝S2和多个支撑结构SP可以彼此物理接触。第二狭缝S2可以在第一方向Z上延伸以贯穿单元层叠结构CET的顶端部分的一部分。
图4是例示根据本公开的实施方式的半导体装置的截面图。
图4例示了图3A所示的选择层叠结构SET和图3B所示的单元层叠结构CET的层叠结构。图4例示了沿着图3A和图3B中的每一个所示的线I-I′截取的存储块的截面。在以下附图中，作为示例，例示了单元层叠结构CET设置在基板SUB上的情况。如图1B所示，外围电路结构PC可以设置在基板SUB上，并且单元层叠结构CET可以设置在外围电路结构PC上。
参照图4，根据本公开的实施方式的半导体装置可以包括依次层叠在基板SUB上的源极结构SL、第一层叠结构ST1和第二层叠结构ST2。在实施方式中，第一层叠结构ST1和第二层叠结构ST2可以构成层叠结构。
源极结构SL可以包括依次层叠在基板SUB上的多个源极层SL1、SL2和SL3。源极结构SL可以包括导电材料。在实施方式中，源极结构SL可以包括依次层叠在基板SUB上的第一源极层SL1、第二源极层SL2和第三源极层SL3。在下文中，尽管作为示例描述了源极结构SL包括第一源极层至第三源极层SL1、SL2和SL3的情况，但是源极结构SL的结构不限于此。在另一示例中，与图中所示的不同，可以用单层配置源极结构SL。
源极结构SL的第二源极层SL2可以电连接且物理连接到源极接触件SCT。
设置在源极结构SL的顶部上的第一层叠结构ST1和第二层叠结构ST2可以包括层间绝缘层ILD和导电图案WL、DSL1和DSL2。层间绝缘层ILD以及导电图案WL、DSL1和DSL2中的每一者可以是在第二水平方向Y上延伸的线图案，如图3A和图3B所示。
第二层叠结构ST2的一部分可以被定义为选择层叠结构SET，并且第一层叠结构ST1和第二层叠结构ST2的一部分可以被定义为单元层叠结构CET。例如，选择层叠结构SET可以包括设置于第二层叠结构ST2的上部的导电图案DSL1和DSL2。导电图案DSL1和DSL2可以是用于漏极选择线的线。例如，单元层叠结构CET可以包括设置在第一层叠结构ST1和第二层叠结构ST2中的导电图案WL。导电图案WL可以是用于字线的线。
第一狭缝S1可以设置在第二层叠结构ST2内部。第一狭缝S1可以将第二层叠结构ST2中包括的选择层叠结构SET彼此隔离。第一狭缝S1可以填充有漏极选择隔离结构DSM。可以用绝缘材料配置漏极选择隔离结构DSM。
第二狭缝S2可以设置在第二层叠结构ST2内部。第二狭缝S2可以将第二层叠结构ST2中包括的选择层叠结构SET彼此隔离。第二狭缝S2可以将第二层叠结构ST2中包括的单元层叠结构CET当中的与选择层叠结构SET相邻的一些单元层叠结构CET彼此隔离。第二狭缝S2可以包括第四间隙填充层GAP4和第五间隙填充层GAP5。在实施方式中，第二狭缝S2可以具有等于或低于第一狭缝S1的深度的深度(即，在朝向基板SUB的Z方向上)，如图4所示。
支撑结构可以包括贯穿第二层叠结构ST2中包括的导电图案WL和层间绝缘层ILD以及第一层叠结构ST1中包括的导电图案WL和层间绝缘层ILD的第一间隙填充层GAP1、第二间隙填充层GAP2和第三间隙填充层GAP3，并且可以设置在第二狭缝S2的底部上。支撑结构可以具有在垂直于基板SUB的方向上延伸的圆柱结构。
第三狭缝S3可以设置在第一层叠结构ST1和第二层叠结构ST2内部。第三狭缝S3可以填充有绝缘材料，或者包括源极接触件SCT和围绕源极接触件SCT侧壁的密封层SEAL。
第一层叠结构ST1和第二层叠结构ST2之间的边界可以由第三狭缝S3分隔
层间绝缘层ILD以及导电图案WL、DSL1和DSL2中的每一个可以围绕贯穿第一层叠结构ST1和第二层叠结构ST2的沟道结构CH。存储器层ML可以设置在第一层叠结构ST1和第二层叠结构ST2与每个沟道结构CH之间。存储器层ML可以沿着与其相对应的沟道结构的侧壁延伸。然而，本公开的实施方式不限于此。沟道结构CH可以延伸到源极结构SL的内部。沟道结构CH可以电连接且物理连接到源极结构SL的第二源极层SL2。
导电图案WL、DSL1和DSL2中的每一个可以包括硅层、金属硅化物层、金属层和金属氮化物层中的至少一个。在实施方式中，导电图案WL、DSL1和DSL2中的每一个可以包括诸如钨(W)之类的金属以实现低电阻布线。在实施方式中，可以进一步形成屏障层(未示出)，其用于防止或减轻导电图案WL、DSL1和DSL2中的每一个和与其相邻的层间绝缘层ILD之间的直接接触以及导电图案WL、DSL1和DSL2中的每一个与存储器层ML之间的直接接触。屏障层可以形成为金属氮化物层。例如，屏障层可以包括氮化钛层、氮化钨层或氮化钽层。
每个层间绝缘层ILD可以由各种绝缘材料形成。例如，每个层间绝缘层ILD可以包括氧化硅层。
图5A至图5K是例示根据本公开的实施方式的半导体装置的制造方法的截面图。
以下描述的制造方法仅仅是制造图3A、图3B和图4所示的半导体装置的方法的实施方式，并且制造图3A、图3B和图4所示的半导体装置的方法可以不限于以下描述的制造方法。
参照图5A，可以在基板SUB上形成下层叠结构100。下层叠结构100可以包括依次层叠的下半导体层101、牺牲层105和上半导体层109。在下半导体层101上沉积牺牲层105之前，可以在下半导体层101上形成第一保护层103。在下半导体层101或第一保护层103上形成上半导体层109之前，可以在下半导体层101或第一保护层103上形成第二保护层107。
下半导体层101可以包括包含导电类型杂质的掺杂半导体层。例如，下半导体层101可以包括n型掺杂硅层。牺牲层105可以包括具有与第一保护层103和第二保护层107中的每一个的蚀刻速率不同的蚀刻速率的材料，并且第一保护层103和第二保护层107中的每一个可以包括具有与下半导体层101和上半导体层109中的每一个的蚀刻速率不同的蚀刻速率的材料。例如，牺牲层105可以包括未掺杂的硅层，并且第一保护层103和第二保护层107中的每一个可以包括氧化物层。上半导体层109可以包括半导体层。例如，上半导体层109可以包括掺杂硅层或未掺杂的硅层。下半导体层101可以是图4所示的第一源极层SL1，并且上半导体层109可以是图4所示的第三源极层SL3。
随后，可以在下层叠结构100上形成第一层叠结构ST1。第一层叠结构ST1可以包括交替地层叠的第一材料层121和第二材料层123。
第一材料层121可以包括与第二材料层123的材料不同的材料。在实施方式中，第一材料层121可以包括绝缘材料，并且第二材料层123可以包括具有与第一材料层121的蚀刻速率不同的蚀刻速率的牺牲绝缘材料。例如，每个第一材料层121可以包括氧化物，并且每个第二材料层123可以包括氮化物。
参照图5B，可以通过执行蚀刻工艺形成多个第一孔H1和多个虚设孔DH。多个第一孔H1和多个虚设孔DH可以在贯穿第一层叠结构ST1的同时延伸到下层叠结构100的内部。多个第一孔H1和多个虚设孔DH可以贯穿上半导体层109、第二保护层107、牺牲层105和第一保护层103。多个第一孔H1和多个虚设孔DH可以延伸到下层叠结构100的下半导体层101的内部。
参照图5C，牺牲图案127可以形成在如图5B所示的多个第一孔H1和多个虚设孔DH内部。牺牲图案127可以被配置为包括碳。另外，在形成牺牲图案127之前，可以在多个第一孔H1和多个虚设孔DH的底表面和侧壁上形成保护层125。也就是说，可以形成围绕牺牲图案127的底表面和侧壁的保护层125。保护层125可以由TiN形成。
随后，可以在第一层叠结构ST1上形成第二层叠结构ST2。第二层叠结构ST2可以包括交替地层叠的第三材料层131和第四材料层133。
第三材料层131可以包括与第四材料层133的材料不同的材料。在实施方式中，第三材料层131可以包括绝缘材料，并且第四材料层133可以包括具有与第三材料层131的蚀刻速率不同的蚀刻速率的牺牲绝缘材料。例如，每个第三材料层131可以包括氧化硅，并且每个第四材料层133可以包括氮化硅。例如，每个第三材料层131可以包括与第一材料层121相同的材料，并且每个第四材料层133可以包括与第二材料层123相同的材料。
参照图5D，可以通过执行蚀刻工艺来形成多个第二孔H2。多个第二孔H2可以形成为与多个第一孔H1交叠。因此，形成于第一孔H1内部的保护层(图5C所示的127)和牺牲图案(图5C所示的125)可以通过第二孔H2被暴露。随后，可以去除暴露的保护层(图5C所示的127)和暴露的牺牲图案(图5C所示的125)。
参照图5E，存储器层135可以共形地形成在第二孔H2的表面上。存储器层135可以包括隧道绝缘层、数据储存层和阻挡绝缘层。
沟道层137可以形成在第二孔H2的通过存储器层135开放的中央区域中。沟道层137可以形成为填充第二孔H2的通过存储器层35开放的中央区域的柱形状。另选地，沟道层137可以沿着存储器层135的表面共形地形成，并且第二孔H2的中央区域可以是开放的。第二孔H2的通过沟道层137开放的中央区域可以填充有芯绝缘层139。芯绝缘层139可以形成为高度低于沟道层137和第二孔H2中的每一个的高度。覆盖层141可以形成在芯绝缘层139上。
沟道层137可以包括硅层。覆盖层141可以包括n型掺杂硅层。芯绝缘层139可以包括氧化物。
随后，可以通过经由蚀刻工艺蚀刻第二层叠结构ST2的顶端部分的一部分来形成第一狭缝SLIT1。可以执行蚀刻工艺，以使得第四材料层133当中的设置在第二层叠结构ST2的顶端部分的至少一个第四材料层133被贯穿。第一狭缝SLIT1可以在与基板SUB水平的第一方向上以线形状延伸。在实施方式中，在与基板SUB水平的第一方向上以线形状延伸的第一狭缝SLIT1可以被称为线形状的第一狭缝。随后，可以通过用绝缘材料填充第一狭缝SLIT1来形成漏极选择隔离结构DSM。
参照图5F，可以通过蚀刻工艺形成在贯穿第二层叠结构ST2的同时与虚设孔DH交叠的第二狭缝SLIT2。第二狭缝SLIT2可以具有在平行于第一狭缝(图5E所示的SLIT1)的方向上延伸的线形状。保护层(图5E所示的127)和牺牲图案(图5E所示的125)可以通过第二狭缝SLIT2被暴露。
随后，第一间隙填充层143可以共形地在第二狭缝SLIT2和虚设孔DH的表面上。在另一实施方式中，第一间隙填充层143可以形成为覆盖第二材料层123和第四材料层133的通过第二狭缝SLIT2和虚设孔DH暴露出的侧壁表面。可以通过使用氧化工艺来形成第一间隙填充层143。
随后，可以沿着第一间隙填充层143的表面形成第二间隙填充层145，并且可以在第二间隙填充层145的表面上形成第三间隙填充层147，由此掩埋虚设孔DH和第二狭缝SLIT2。第二间隙填充层145可以形成为多晶硅层，并且第三间隙填充层147可以形成为PSZ层。在实施方式中，第一间隙填充层至第三间隙填充层143、145和147中的至少一个可以构成间隙填充层。
参照图5G，可以通过经由蚀刻工艺蚀刻形成于第二狭缝SLIT2中的第一间隙填充层至第三间隙填充层143、145和147，来暴露出第二层叠结构ST2中包括的多个第四材料层133当中的位于上部的至少一个第四材料层133的侧壁。侧壁被暴露的第四材料层133可以优选地包括在后续工艺中被用于漏极选择线的导电图案代替的第四材料层。在蚀刻工艺之后剩余的第一间隙填充层至第三间隙填充层143、145和147的最上端的高度可以等于或低于漏极选择隔离结构DSM的底表面的高度。因此，第二狭缝SLIT2的底表面的高度可以等于或低于第一狭缝(图5E所示的SLIT1)的底表面的高度。
随后，可以通过执行附加蚀刻工艺来扩展第二狭缝SLIT2的开口。
参照图5H，可以通过执行蚀刻工艺来形成贯穿第二层叠结构(图5G所示的ST2)和第一层叠结构(图5G所示的ST1)的第三狭缝SLIT3。第三狭缝SLIT3可以在与第一狭缝(图5E所示的SLIT1)和第二狭缝SLIT2相同的方向上延伸。
随后，可以通过去除通过第三狭缝SLIT3和第二狭缝SLIT2暴露出的第二材料层和第四材料层来形成水平空间。
在用于形成上述水平空间的第二材料层和第四材料层的去除工艺中，第二层叠结构(图5G所示的ST2)的第四材料层除了第三狭缝SLIT3之外还通过第二狭缝SLIT2被去除。因此，能够更容易地执行去除工艺。
参照图5I，导电图案151可以形成在去除了第二材料层和第四材料层的空间中。
随后，可以在第三狭缝SLIT3的侧壁上形成密封层153。密封层153可以形成在第二狭缝SLIT2的侧壁上，并且形成在第二狭缝SLIT2的侧壁上的密封层153可以被定义为第四间隙填充层。
参照图5J，可以通过蚀刻第三狭缝SLIT3的下表面来暴露下层叠结构100的牺牲层(图5I所示的105)。也就是说，可以执行蚀刻工艺，以使得牺牲层(图5I所示的105)在第三狭缝SLIT3贯穿上半导体层109时被暴露。
随后，可以通过去除暴露的牺牲层来形成水平空间A。因此，延伸到下层叠结构100的内部的存储器层135的侧壁可以通过水平空间A被暴露。随后，可以通过蚀刻通过水平空间A暴露的存储器层135的侧壁的一部分来暴露出沟道层137的一部分。
参照图5K，可以通过以用于沟道连接的导电材料填充水平空间(图5J所示的A)来形成沟道连接图案155。沟道连接图案155可以形成为使得下半导体层101和上半导体层109以及沟道层137彼此电连接。沟道连接图案155可以形成为与下半导体层101和上半导体层109以及沟道层137接触。沟道连接图案155可以包括n型杂质或p型杂质。通过填充第三狭缝SLIT3，沟道连接图案155可以用作源极接触件。
下半导体层101、沟道连接图案155和上半导体层109可以对应于图4所示的第一源极层SL1、第二源极层SL2和第三源极层SL3。
在形成沟道连接图案155的工艺中，可以用沟道连接图案155填充第二狭缝SLIT2。形成在第二狭缝SLIT2内部的沟道连接图案155可以被定义为第五间隙填充层。形成在第二狭缝SLIT2内部的沟道连接图案155可以是与填充第三狭缝SLIT3的沟道连接图案155电隔离且物理隔离的结构。
图6是例示根据本公开的实施方式的存储器系统的配置的图。
参照图6，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。
存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错电路(ECC)1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行存储器控制器1110的用于数据交换的总体控制操作，并且主机接口1113包括用于连接到存储器系统1100的主机的数据交换协议。另外，ECC 1114检测并纠正从存储器装置1120读取的数据中包括的错误，并且存储器接口1115与存储器装置1120接口连接。此外，存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据等的只读存储器(ROM)。
上述存储器系统1100可以是其中存储器装置1120与存储器控制器1110相组合的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议之一与外部(例如，主机)通信。
图7是例示根据本公开的实施方式的计算系统的配置的图。
参照图7，根据本公开的实施方式的计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。此外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动D-RAM等。
根据本公开，在实施方式中，减少了用于选择线的导电层和用于字线的导电层彼此断开的问题，使得半导体装置能够具有稳定的结构。
虽然已经参照本公开的一些实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离如所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。因此，本公开的范围不应当限于上述实施方式，而且应当不仅由所附权利要求而且由其等同物来确定。
在上述实施方式中，所有步骤可以被选择性地执行或者可以省略这些步骤的一部分。在每个实施方式中，这些步骤并非必须按照描述的顺序执行而是可以重新布置。本说明书和附图中公开的实施方式仅是便于理解本公开的示例，并且本公开不限于此。也就是说，本领域技术人员应当清楚，可以基于本公开的技术范围做出各种修改。
此外，已经在附图和说明书中描述了本公开的实施方式。尽管这里使用了特定术语，但那些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内可以进行许多变型。本领域技术人员应当清楚，除了本文公开的实施方式之外，还可以基于本公开的技术范围做出各种修改。
相关申请的交叉引用
本申请要求于2022年3月16日在韩国知识产权局提交的韩国专利申请No.10-2022-0032835的优先权，其全部公开内容通过引用并入本文。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
层叠结构，所述层叠结构包括交替地层叠在基板上的多个导电图案和多个层间绝缘层；
多个沟道结构，所述多个沟道结构在垂直于所述基板的第一方向上延伸以贯穿所述层叠结构；
至少一个第一狭缝，所述至少一个第一狭缝在与所述基板水平的第二方向上延伸，同时贯穿所述多个导电图案当中的用于选择线的导电图案；
第二狭缝，所述第二狭缝在所述第二方向上延伸，同时贯穿所述用于选择线的导电图案；以及
多个支撑结构，所述多个支撑结构设置在所述第二狭缝的底部上，所述多个支撑结构贯穿所述多个导电图案当中的用于字线的导电图案。
2.根据权利要求1所述的半导体装置，其中，所述多个支撑结构中的每一个直接连接到所述第二狭缝的底部。
3.根据权利要求1所述的半导体装置，其中，所述多个支撑结构具有圆柱形状。
4.根据权利要求1所述的半导体装置，其中，所述第二狭缝的深度等于或低于所述第一狭缝的深度。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括两个第三狭缝，所述两个第三狭缝贯穿所述层叠结构，所述两个第三狭缝在所述第二方向上彼此平行地延伸，
其中，所述多个沟道结构设置在所述两个第三狭缝之间。
6.根据权利要求5所述的半导体装置，所述半导体装置还包括源极结构，所述源极结构形成在所述基板和所述层叠结构之间。
7.根据权利要求6所述的半导体装置，所述半导体装置还包括源极接触件，所述源极接触件连接到所述源极结构，同时贯穿所述两个第三狭缝中的至少一个的内部。
8.根据权利要求6所述的半导体装置，其中，所述多个沟道结构中的每一个穿过所述层叠结构的底部延伸到所述源极结构的内部。
9.根据权利要求1所述的半导体装置，其中，所述多个支撑结构包括第一间隙填充层、围绕所述第一间隙填充层的第二间隙填充层、以及围绕所述第二间隙填充层的第三间隙填充层，并且
其中，所述第二狭缝的内部包括形成在所述第二狭缝的侧壁上的第四间隙填充层和与所述第四间隙填充层接触的第五间隙填充层，所述第五间隙填充层填充所述第二狭缝的中央部分。
10.一种制造半导体装置的方法，所述方法包括以下步骤：
在基板上形成第一材料层和第二材料层交替地层叠的第一层叠结构；
形成贯穿所述第一层叠结构的第一孔和虚设孔；
在所述第一孔和所述虚设孔中填充牺牲图案；
在所述第一层叠结构上形成第三材料层和第四材料层交替地层叠的第二层叠结构；
形成在贯穿所述第二层叠结构的同时与所述第一孔交叠的第二孔，并且去除形成于所述第一孔中的所述牺牲图案；
在所述第一孔和所述第二孔中形成沟道层；
形成在贯穿所述第二层叠结构的同时与所述虚设孔交叠的线形状的第一狭缝，并且去除形成于所述虚设孔中的所述牺牲图案；
在所述第一狭缝和所述虚设孔中填充间隙填充层，并且通过蚀刻所述间隙填充层的顶端部分的一部分来暴露所述第四材料层当中的设置于最上部分的至少一个第四材料层的侧壁；
形成贯穿所述第二层叠结构和所述第一层叠结构的第二狭缝；以及
去除通过所述第二狭缝和所述第一狭缝暴露的所述第二材料层和所述第四材料层以生成空间，并且将导电图案填充到所述空间中。
11.根据权利要求10所述的方法，其中，在所述第一孔和所述虚设孔中形成所述牺牲图案的步骤中，在所述第一孔和所述虚设孔的侧壁上形成保护层之后形成所述牺牲图案。
12.根据权利要求11所述的方法，其中，所述保护层包括TiN，并且所述牺牲图案包括碳。
13.根据权利要求10所述的方法，其中，在形成所述第一狭缝的步骤中，通过蚀刻所述第二层叠结构来暴露形成于所述虚设孔中的所述牺牲图案，并且所述第一狭缝被形成为在与所述基板水平的方向上延伸。
14.根据权利要求10所述的方法，其中，所述导电图案是用于多条字线的导电图案和用于至少一条漏极选择线的导电图案。
15.根据权利要求14所述的方法，其中，所述至少一个第四材料层被设置在要形成所述用于至少一条漏极选择线的导电图案的区域中。
16.根据权利要求15所述的方法，所述方法还包括以下步骤：
在形成所述沟道层之后形成贯穿所述第二层叠结构的顶端部分的第三狭缝；以及
通过在所述第三狭缝中填充绝缘材料来形成漏极选择隔离结构。
17.根据权利要求16所述的方法，其中，所述第三狭缝贯穿与所述用于至少一条漏极选择线的导电图案相对应的所述至少一个第四材料层。
18.根据权利要求10所述的方法，所述方法还包括以下步骤：
在暴露所述至少一个第四材料层的侧壁之后，
执行附加蚀刻工艺以用于扩展所述第一狭缝的开口。
19.根据权利要求10所述的方法，所述方法还包括以下步骤：在形成所述第一层叠结构之前在所述基板上形成包括牺牲层的下层叠结构。
20.根据权利要求19所述的方法，所述方法还包括以下步骤：在所述空间中填充所述导电图案之后，通过所述第二狭缝暴露并且去除所述牺牲层，并且通过用导电材料填充去除了所述牺牲层的空间和所述第二狭缝来形成源极连接结构和源极接触件。
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