CN112018125A - 半导体存储器装置 - Google Patents

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Abstract

半导体存储器装置。本技术提供了一种半导体存储器装置。该半导体存储器装置包括与基板间隔开并设置在基板上的源极膜、贯穿源极膜的导电接触插塞、以及包括在导电接触插塞上交替层叠的虚设层间绝缘膜和牺牲绝缘膜的虚设层叠主体。

Description

半导体存储器装置
技术领域
本公开涉及一种半导体存储器装置，更具体地，涉及一种三维半导体存储器装置。
背景技术
半导体存储器装置包括能够存储数据的存储器单元。为了提高存储器单元的集成，已经提出了三维半导体存储器装置。
三维半导体存储器装置包括三维布置的存储器单元。三维半导体存储器装置可以包括穿过层叠在基板上的导电图案的沟道结构。
发明内容
根据本公开的一个实施方式的半导体存储器装置可以包括与基板间隔开并设置在基板上的源极膜、贯穿源极膜的导电接触插塞、以及包括交替层叠在导电接触插塞上的虚设层间绝缘膜和牺牲绝缘膜的虚设层叠主体。
根据本公开的一个实施方式的半导体存储器装置可以包括与基板间隔开并设置在基板上的源极膜、贯穿源极膜以与基板接触的导电接触插塞、包括交替层叠在源极膜上的单元层间绝缘膜和导电图案并且与导电接触插塞横向间隔开的单元层叠主体、以及覆盖导电接触插塞和单元层叠主体的上绝缘结构。
附图说明
图1是示意性地例示了根据本公开的一个实施方式的半导体存储器装置的框图。
图2A至图2C是例示了根据本公开的实施方式的半导体存储器装置的截面图。
图3是例示了根据本公开的一个实施方式的半导体存储器装置的截面图。
图4A至图4C是例示了根据本公开的实施方式的导电接触插塞的截面图。
图5是例示了导电接触插塞与单元层叠主体之间的短路的截面图。
图6是例示了沟道半导体图案的截面图。
图7是例示了根据本公开的一个实施方式的三维单元串结构的截面图。
图8A至图8J是例示了根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
图9A至图9C是例示了根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
图10是例示了根据本公开的一个实施方式的存储器系统的配置的框图。
图11是例示了根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
本文中所公开的具体结构或功能描述仅是出于描述根据本公开的概念的实施方式的目的而例示的。根据本公开的概念的实施方式可以以各种形式实现，而不能被解释为限于本文所阐述的实施方式。
将参照附图更详细地描述实施方式的示例。在此参照作为实施方式的示例(和中间结构)的示意性图示的截面图示描述了实施方式的示例。这样，将预期到例如由于制造技术和/或公差导致的图示的形状的变型。因此，实施方式不应被解释为限于本文所示的特定形状，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和尺寸。附图中相似的附图标记表示相似的元件。还应理解，当层被称为在另一层或基板“上”时，该层能够直接在另一层或基板上，或者也可以存在中间层。还应注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一组件，而且还通过中间组件间接联接另一组件。另外，只要没有特别提及，单数形式可以包括复数形式，反之亦然。
本公开的实施方式可以提供一种能够提高操作可靠性的半导体存储器装置。
图1是示意性地例示了根据本公开的一个实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置可以包括设置在基板SUB上的外围电路结构PC和存储器块BLK1至BLKk(k是等于或大于2的自然数)。存储器块BLK1至BLKk可以与外围电路结构PC交叠。
基板SUB可以是单晶半导体膜。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延膜。
外围电路结构PC可以包括配置用于控制存储器块BLK1至BLKk的操作的电路的行解码器、列解码器、页缓冲器、控制电路等。例如，外围电路结构PC可以包括电连接到存储器块BLK1至BLKk的NMOS晶体管、PMOS晶体管、电阻器和电容器。外围电路结构PC可以设置在基板SUB与存储器块BLK1至BLKk之间。然而，本公开不排除其中外围电路结构PC延伸到基板SUB的与存储器块BLK1至BLKk不交叠的另一区域的实施方式。
存储器块BLK1至BLKk中的每一个可以包括杂质掺杂区、位线、电连接至杂质掺杂区和位线的单元串、电连接至单元串的字线、以及电连接至单元串的选择线。单元串中的每一个可以包括通过沟道结构串联连接的存储器单元和选择晶体管。选择线中的每一条用作与选择线相对应的选择晶体管的栅极，并且字线中的每一条用作与字线相对应的存储器单元的栅极。
图2A至图2C是例示了根据本公开的实施方式的半导体存储器装置的截面图。
参照图2A至图2C，半导体存储器装置中的每一个可以包括：源极膜SLa、SLb或SLc，其设置在基板SUB上；单元层叠主体Stc，其设置在源极膜SLa、SLb或SLc上；虚设层叠主体STd，其设置在源极膜SLa、SLb或SLc上；以及导电接触插塞DCC，其贯穿源极膜SLa、SLb或SLc的与虚设层叠主体STd交叠的部分。
基板SUB可以由与以上参照图1描述的基板SUB相同的材料形成。限定阱区的导电掺杂剂可以被注入基板SUB中。限定阱区的导电掺杂剂可以是n型杂质或p型杂质。基板SUB的阱区可以由隔离层ISO划分为有源区ACT1和ACT2。隔离层ISO可以包括掩埋在基板SUB中的绝缘材料。有源区ACT1和ACT2可以包括与导电接触插塞DCC交叠的第一有源区ACT1和与单元层叠主体STc交叠的一个或更多个第二有源区ACT2。
源极膜SLa、SLb或SLc可以通过外围电路结构PC和下绝缘结构LIL与基板SUB分开设置。
外围电路结构PC可以包括如以上参照图1所述的晶体管TR。晶体管TR可以包括设置在第二有源区ACT2上的外围栅极绝缘膜PGI、设置在外围栅极绝缘膜PGI上的外围栅极PG、以及设置在外围栅极PG的两侧的第二有源区ACT2中的第一结Jn1和第二结Jn2。第一结Jn1和第二结Jn2是通过将n型杂质或p型杂质注入到第二有源区ACT2中而限定的区域，并且第一结Jn1和第二结Jn2中的一者可以用作源结，而另一者可以用作漏结。
外围电路结构PC可以包括连接到晶体管TR的外围接触插塞PCT和连接布线PCL。除了晶体管TR之外，外围电路结构PC还可以包括如参照图1所述的电阻器、电容器等，并且连接布线PCL和外围接触插塞PCT连接到晶体管TR。
导电杂质可以被注入到第一有源区ACT1中。作为实施方式，可以在第一有源区ACT1中限定放电杂质区DCI。放电杂质区DCI可以包括形成PN二极管的导电杂质。放电杂质区DCI可以用作用于释放源极膜SLa、SLb或SLc中所累积的电荷的路径。
上述外围电路结构PC可以被源极膜SLa、SLb或SLc与基板SUB之间所设置的下绝缘结构LIL覆盖。下绝缘结构LIL可以延伸以覆盖放电杂质区DCI。下绝缘结构LIL可以包括层叠为多层的绝缘膜。
源极膜SLa、SLb或SLc可以设置在下绝缘结构LIL上。源极膜SLa、SLb或SLc可以包括如图2A所示的两个或更多个半导体膜L1、L2和L3，或者可以包括如图2B和图2C所示的单个半导体膜。
参照图2A，源极膜SLa可以包括在下绝缘结构LIL上依次层叠的第一半导体膜L1至第三半导体膜L3。第一半导体膜L1和第二半导体膜L2中的每一个可以是包括源极掺杂剂的掺杂半导体膜。作为实施方式，第一半导体膜L1和第二半导体膜L2中的每一个可以包括包含n型杂质的掺杂硅膜。在一些情况下，可以省略第三半导体膜L3。第三半导体膜L3可以包括n型掺杂硅膜和未掺杂硅膜中的至少一个。
参照图2B和图2C，源极膜SLb或SLc可以是包括源极掺杂剂的掺杂半导体膜。作为实施方式，源极膜SLb或SLc可以是包括n型杂质的掺杂硅膜。
参照图2A至图2C，源极膜SLa、SLb或SLc被导电接触插塞DCC贯穿。导电接触插塞DCC可以贯穿下绝缘结构LIL以与基板SUB的放电杂质区DCI接触。导电接触插塞DCC可以与放电杂质区DCI和源极膜SLa、SLb或SLc直接接触。源极膜SLa、SLb或SLc和放电杂质区DCI可以通过导电接触插塞DCC彼此连接。因此，累积在源极膜SLa、SLb或SLc中的电荷可以经由导电接触插塞DCC通过放电杂质区DCI放电到基板SUB。
导电接触插塞DCC可以包括面对虚设层叠主体STd的第一上表面SU1，并且源极膜SLa、SLb或SLc可以包括面对虚设层叠主体STd的第二上表面SU2。在形成导电接触插塞DCC的工序中可能出现凹陷现象(dishing phenomenon)。在这种情况下，第一上表面SU1可以形成为比第二上表面SU2低。
导电接触插塞DCC可以包括依次层叠的第一图案P1至第五图案P5。第一图案P1和第三图案P3可以设置在下绝缘结构LIL中，并且可以设置在外围接触插塞PCT所设置的水平处。第二图案P2和第四图案P4可以设置在下绝缘结构LIL中，并且可以设置在连接布线PCL所设置的水平处。第五图案P5可以贯穿源极膜SLa、SLb或SLc，并且可以延伸到下绝缘结构LIL中以与第四图案P4接触。
虚设层叠主体STd可以与导电接触插塞DCC交叠。虚设层叠主体STd可以延伸以覆盖源极膜SLa、SLb或SLc的与放电杂质区DCI交叠的第一区域以及导电接触插塞DCC。虚设层叠主体STd可以包括交替层叠在源极膜SLa、SLb或SLc的第一区域和导电接触插塞DCC上的虚设层间绝缘膜ILDd和牺牲绝缘膜SC。虚设层间绝缘膜ILDd中的至少一个和牺牲绝缘膜SC中的至少一个可以包括凹陷部(depression)X。凹陷部X可以由阶梯差形成，该阶梯差是由导电接触插塞DCC的第一上表面SU1和源极膜SLa、SLb或SLc的第二上表面SU2之间的高度差限定的，并且凹陷部X可以与导电接触插塞DCC交叠。因为虚设层间绝缘膜ILDd和牺牲绝缘膜SC由绝缘材料形成，所以即使牺牲绝缘膜SC当中的最下层牺牲绝缘膜与导电接触插塞DCC之间的间隙接近凹陷部X，半导体存储器装置的电特性也不受影响。
单元层叠主体STc可以包括交替层叠在源极膜SLa、SLb或SLc的第二区域上的单元层间绝缘膜ILDc和导电图案CP1至CPn(n是等于或大于2的自然数)。单元层叠主体STc可以设置为与导电接触插塞DCC不交叠。单元层叠主体STc可以设置在与虚设层叠主体STd相同的水平处。单元层间绝缘膜ILDc可以设置在与虚设层间绝缘膜ILDd相同的水平处，并且导电图案CP1至CPn可以设置在与牺牲绝缘膜SC相同的水平处。
单元层间绝缘膜ILDc和虚设层间绝缘膜ILDd可以由相同的材料形成并且可以通过同一工序形成。牺牲绝缘膜SC可以由蚀刻速率与单元层间绝缘膜ILDc和虚设层间绝缘膜ILDd的蚀刻速率不同的材料形成。例如，单元层间绝缘膜ILDc和虚设层间绝缘膜ILDd可以包括氧化硅，并且牺牲绝缘膜SC可以包括氮化硅。
导电图案CP1至CPn中的每一个可以包括诸如掺杂硅膜、金属膜、金属硅化物膜和阻挡膜之类的各种导电材料，并且可以包括两种或更多种导电材料。例如，导电图案CP1至CPn中的每一个可以包括钨和围绕钨的表面的氮化钛膜(TiN)。钨是低电阻金属，并且可以减小导电图案CP1至CPn的电阻。氮化钛膜(TiN)是阻挡膜，并且可以防止钨与单元层间绝缘膜ILDc之间的直接接触。
导电图案CP1至CPn可以用作单元串的栅极。单元串的栅极可以包括源极选择线、字线和漏极选择线。源极选择线用作源极选择晶体管的栅极，漏极选择线用作漏极选择晶体管的栅极，并且字线用作存储器单元的栅极。
单元层叠主体STc可以围绕沟道结构CH。也就是说，沟道结构CH可以贯穿单元层叠主体STc。沟道结构CH可以包括沟道半导体图案SE。沟道半导体图案SE可以包括硅膜。沟道半导体图案SE的中央区域可以填充有芯绝缘膜CO。芯绝缘膜CO可以按照比沟道半导体图案SE的高度低的高度来形成。沟道半导体图案SE的在芯绝缘膜CO上延伸的上中央区域可以填充有掺杂半导体图案DP，掺杂半导体图案DP设置在芯绝缘膜CO上。掺杂半导体图案DP可以包括n型掺杂硅膜。沟道结构CH的沟道半导体图案SE可以用作单元串的沟道区，并且沟道结构CH的掺杂半导体图案DP可以用作单元串的漏结。沟道结构CH的侧壁可以被存储器膜ML围绕。沟道结构CH可以以各种方法连接到源极膜SLa、SLb或SLc。
参照图2A，沟道结构CH可以贯穿单元层叠主体STc并延伸到源极膜SLa中。沟道结构CH的面对源极膜SLa的侧壁可以与源极膜SLa直接接触。作为实施方式，源极膜SLa的第二半导体膜L2可以与沟道半导体图案SE的面对第二半导体膜L2的侧壁直接接触。在这种情况下，存储器膜ML可以被第二半导体膜L2划分为第一存储器图案ML1和第二存储器图案ML2。第一存储器图案ML1可以设置在沟道结构CH与单元层叠主体STc之间，并且可以在沟道结构CH与第三半导体膜L3之间延伸。第二存储器图案ML2可以设置在沟道结构CH和第一半导体膜L1之间。
参照图2B，沟道结构CH可以贯穿单元层叠主体STc并且包括与源极膜SLb直接接触的底表面。沟道结构CH的沟道半导体图案SE可以沿着沟道结构CH的底表面延伸以与源极膜SLb直接接触。在这种情况下，存储器膜ML可以被沟道半导体图案SE贯穿，并且可以被设置在沟道结构CH和单元层叠主体STc之间。
参照图2C，沟道结构CH可以经由下沟道结构LPC连接到源极膜SLc。下沟道结构LPC可以贯穿单元层叠主体STc的底表面并且可以与源极膜SLc直接接触。单元层叠主体STc可以包括被下沟道结构LPC贯穿的第一层叠主体ST1和被沟道结构CH贯穿的第二层叠主体ST2。第二层叠主体ST2可以包括设置在第一层叠主体ST1上的单元层间绝缘膜ILDc和导电图案(例如，CP3至CPn)。第一层叠主体ST1的导电图案(例如，CP1至CP2)可以用作源极选择线。第一层叠主体ST1和第二层叠主体ST2之间的边界不限于图2C所示的示例，并且可以以各种方式改变。
栅极绝缘膜GI可以设置在下沟道结构LPC和第一层叠主体ST1之间。下沟道结构LPC可以贯穿栅极绝缘膜GI并且可以与源极膜SLc接触。下沟道结构LPC可以由半导体膜形成。例如，下沟道结构LPC可以包括n型掺杂硅膜。
沟道结构CH的沟道半导体图案SE可以沿沟道结构CH的底表面延伸以与下沟道结构LPC直接接触。存储器膜ML可以被沟道半导体图案SE贯穿并且可以设置在沟道结构CH和第二层叠主体ST2之间。
再次参照图2A至图2C，单元层叠主体STc可以被狭缝SI贯穿。狭缝SI可以延伸以贯穿覆盖单元层叠主体STc的上绝缘结构UIL。上绝缘结构UIL可以延伸以覆盖虚设层叠主体STd。
狭缝SI可以填充有源极接触结构SCT。源极接触结构SCT可以通过形成在狭缝SI的侧壁上的侧壁绝缘膜SWI与单元层叠主体STc间隔开。侧壁绝缘膜SWI可以被源极接触结构SCT贯穿。源极接触结构SCT可以延伸以与源极膜SLa、SLb或SLc接触。源极接触结构SCT可以包括单一导电材料或两种或更多种导电材料。用于源极接触结构SCT的导电材料可以包括掺杂硅膜、金属膜、金属硅化物膜、阻挡膜等。例如，源极接触结构SCT可以包括与源极膜SLa、SLb或SLc接触的掺杂硅膜和设置在掺杂硅膜上的金属膜。
上绝缘结构UIL可以包括单层绝缘膜或两层或更多层绝缘膜。例如，上绝缘结构UIL可以包括氧化膜。上绝缘结构UIL可以被位线接触插塞BCT贯穿。位线接触插塞BCT可以连接到沟道结构CH的掺杂半导体图案DP。
如以上参照图2A至图2C所述，虚设层叠主体STd可以与贯穿源极膜SLa、SLb或SLc的导电接触插塞DCC交叠。本公开的实施方式不限于此，并且可以修改。
图3是例示了根据本公开的一个实施方式的半导体存储器装置的截面图。在下文中，将省略与图2A所示组件相同的组件的重复描述。在图3中，向与图2A所示组件相同的组件添加与图2A中的附图标记相同的附图标记。
参照图3，半导体存储器装置可以包括：基板SUB，其包括由隔离层ISO限定的第一有源区ACT1和第二有源区ACT2；外围电路结构PC，其设置在基板SUB上；下绝缘结构LIL，其覆盖外围电路结构PC；源极膜SLa，其设置在下绝缘结构LIL上；单元层叠主体Stc，其设置在源极膜SLa上；以及导电接触插塞DCC，其贯穿源极膜SLa的一部分。
单元层叠主体STc可以被沟道结构CH贯穿，该沟道结构CH的侧壁被存储器膜ML围绕，并且沟道结构CH可以连接至源极膜SLa。单元层叠主体STc可以被填充有源极接触结构SCT和侧壁绝缘膜SWI的狭缝SI贯穿。单元层叠主体STc可以被上绝缘结构UILa覆盖。
上绝缘结构UILa可以包括单层绝缘膜或两层或更多层绝缘膜。例如，上绝缘结构UILa可以包括氧化膜。与单元层叠主体STc交叠的上绝缘结构UILa可以被位线接触插塞BCT贯穿，该位线接触插塞BCT连接到沟道结构CH。
源极膜SLa的与单元层叠主体STc未交叠的部分可以被上绝缘结构UILa覆盖。上绝缘结构UILa可以延伸以覆盖导电接触插塞DCC。
导电接触插塞DCC可以包括依次层叠的第一图案P1至第五图案P5。导电接触插塞DCC可以贯穿源极膜SLa和下绝缘结构LIL，并且可以与第一有源区ACT1中的放电杂质区DCI直接接触。
导电接触插塞DCC可以具有面对上绝缘结构UILa的第一上表面SU1。源极膜SLa可以具有与上绝缘结构UILa接触的第二上表面SU2。当在形成导电接触插塞DCC的工序中发生凹陷现象时，第一上表面SU1可以形成为比第二上表面SU2低。上绝缘结构UILa可以填充由导电接触插塞DCC的第一上表面SU1与源极膜SLa的第二上表面SU2之间的高度差所限定的凹陷部。
图3中所示的上绝缘结构UILa可以代替图2A至图2C的每一个中所示的虚设层叠主体STd。
图2A至图2C和图3例示了在制造导电接触插塞DCC的工序中产生的凹陷现象所限定的凹陷部填充有由绝缘材料配置的虚设层叠主体STd或由绝缘材料配置的上绝缘结构UILa的情况。本公开的实施方式不限于此。例如，虚设层叠主体STd或上绝缘结构UILa的底表面可以是平坦的。图2A至图2C和图3例示了导电接触插塞DCC包括依次层叠的第一图案P1至第五图案P5的情况。本公开的实施方式不限于此。例如，导电接触插塞DCC可以包括延伸以与放电杂质区DCI和源极膜SLa、SLb或SLc直接接触的单个图案。在一些实施方式中，单元层叠主体STc可以与导电接触插塞DCC横向间隔开。在其它实施方式中，单元层叠主体STc与导电接触插塞DCC不交叠。
图4A至图4C是例示了根据本公开的实施方式的导电接触插塞的截面图。在下文中，将省略重复组件的重复描述。
图4A例示了其中导电接触插塞包括单个图案的实施方式。
参照图4A，导电接触插塞DCC可以是与基板SUB的放电杂质区DCI接触并且延伸以贯穿下绝缘结构LIL和源极膜SLa的单个图案。导电接触插塞DCC可以与源极膜SLa直接接触。
导电接触插塞DCC可以被如上参照图2A至图2C所述的包括交替层叠的虚设层间绝缘膜ILDd和牺牲绝缘膜SC的虚设层叠主体STc覆盖。虚设层间绝缘膜ILDd中的至少一个和牺牲绝缘膜SC中的至少一个可以包括由阶梯差形成的凹陷部X，该阶梯差是由如上参照图2A至图2C所述的导电接触插塞DCC的第一上表面SU1与源极膜SLa的第二上表面SU2的高度差限定的。
图2A至图2C中所示的导电接触插塞DCC可以用图4A所示的导电接触插塞DCC代替。
图4B和图4C是例示了其中导电接触插塞的上表面和源极膜的上表面设置在同一条线上的实施方式的截面图。
参照图4B和图4C，与基板SUB的放电杂质区DCI接触并贯穿下绝缘结构LIL的导电接触插塞DCC'可以贯穿源极膜SLa并且可以与源极膜SLa直接接触。在形成导电接触插塞DCC'的工序中，导电接触插塞DCC'的第一上表面SU1'可以设置在与源极膜SLa的第二上表面SU2基本相同的水平处。导电接触插塞DCC'可以包括如以上参照图2A至图2C所述依次层叠的第一图案P1至第四图案P4。导电接触插塞DCC'可以包括设置在第四图案P4上的第五图案P5'。第五图案P5'的上表面可以被定义为导电接触插塞DCC'的第一上表面SU1'，并且可以设置在与第二上表面SU2相同的水平处。
参照图4B，导电接触插塞DCC'的第一上表面SU1'和源极膜SLa的第二上表面SU2可以面对虚设层叠主体STd'。虚设层叠主体STd'可以包括如以上参照图2A所述的交替层叠在源极膜SLa上的虚设层间绝缘膜ILDd'和牺牲绝缘膜SC'。当第一上表面SU1'和第二上表面SU2设置在大致相同水平时，设置在上绝缘结构UIL和源极膜SLa之间的虚设层间绝缘膜ILDd'和牺牲绝缘膜SC'中的每一个可以形成为基本平坦的，而不包括凹陷部。
图2A至图2C的每一个中示出的导电接触插塞DCC可以用图4B所示的导电接触插塞DCC'代替，并且图2A至图2C的每一个中所示的虚设层叠主体STd可以用图4B所示的虚设层叠主体STd'代替。
图4C是例示了图3所示的导电接触插塞的变型例的截面图。
参照图4C，导电接触插塞DCC'的第一上表面SU1'和源极膜SLa的第二上表面SU2可以被上绝缘结构UILb覆盖。上绝缘结构UILb可以具有平坦的表面并且可以延伸以覆盖单元层叠主体STc的上部分，如以上参照图3所述。
图4C所示的上绝缘结构UILb可以代替图2A至图2C的每一个中所示的虚设层叠主体STd。
图5是例示了导电接触插塞和单元层叠主体之间的短路的截面图。
参照图5，单元层叠主体STc'可以与导电接触插塞DCCa交叠，该导电接触插塞DCCa与基板SUB的放电杂质区DCI接触。导电接触插塞DCCa可以包括第一图案P1至第五图案P5，或者可以是如以上参照图4A所述的单个图案。
在形成贯穿源极膜SL的导电接触插塞DCCa的工序中可能出现凹陷现象。配置单元层叠主体STc'的单元层间绝缘膜ILDc'和导电图案CP1'至CPn'中的至少一个可以包括由于凹陷现象而导致的凹陷部Y。此时，Z区域中的绝缘距离可以减小。例如，最下层导电图案CP1'和导电接触插塞DCCa之间的距离会缩短。在这种情况下，导电接触插塞DCCa和最下层导电图案CP1'可能短路。
根据图2A至图2C、图3以及图4A至图4C所示的实施方式，贯穿源极膜的导电接触插塞可以被绝缘材料覆盖而不与单元层叠主体交叠。因此，根据图2A至图2C、图3以及图4A至图4C所示的实施方式，即使在形成导电接触插塞的工序中出现凹陷现象，也可以防止单元层叠主体与导电接触插塞之间的短路。
图6是例示了沟道半导体图案的截面图。图6所示的沟道半导体图案可以被包括在图2A至图2C和图3的每一个所示的沟道结构CH中。
参照图6，沟道半导体图案SE可以形成为限定芯区COA的环形形状。芯区COA可以填充有图2A至图2C中的每一个所示的掺杂半导体图案DP，或者可以填充有图2A至图2C中的每一个所示的芯绝缘膜CO。
围绕沟道半导体图案SE的存储器膜ML可以包括依次层叠在沟道半导体图案SE的表面上的隧道绝缘膜TI、数据储存膜DL和阻挡绝缘膜BI。数据储存膜DL可以由能够存储利用福勒-诺德海姆隧穿而改变的数据的材料膜形成。为此，数据储存膜DL可以由各种材料形成，例如，能够捕获电荷的氮化膜。本公开的实施方式不限于此，并且数据储存膜DL可以包括硅、相变材料、纳米点等。阻挡绝缘膜BI可以包括能够进行电荷阻挡的氧化膜。隧道绝缘膜TI可以由能够进行电荷隧穿的氧化硅膜形成。
图7是例示了根据本公开的一个实施方式的三维单元串结构的截面图。例如，图7例示了可以使用图2A所示的单元层叠主体和沟道结构来实现的三维单元串结构。
参照图7，单元串CSR可以包括沿着被存储器膜ML围绕的沟道结构CH的延伸方向层叠的至少一个源极选择晶体管SST、存储器单元MC1至MCm、以及至少一个漏极选择晶体管DST。存储器单元MC1至MCm可以通过沟道结构CH串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。源极选择晶体管SST可以通过沟道结构CH串联连接在第一存储器单元MC1和源极膜SLa之间。漏极选择晶体管DST可以通过沟道结构CH串联连接在第m存储器单元MCm和位线BL之间。位线BL可以通过与位线BL相对应的位线接触插塞BCT连接到沟道结构CH。本公开的实施方式不限于此。例如，位线BL可以与对应于位线BL的沟道结构CH直接接触。
源极选择晶体管SST可以被限定在沟道结构CH和用作源极选择线SSL的导电图案的交叉部分处，漏极选择晶体管DST可以被限定在沟道结构CH和用作漏极选择线DSL的导电图案的交叉部分处，并且存储器单元MC1到MCM可以被限定在信道结构CH和用作字线WL1至WLm的导电图案的交叉部分处。
导电图案CP1至CPn当中的与源极膜SLa相邻的第一导电图案CP1可以用作源选择线SSL。导电图案CP1至CPn当中的距源极膜SLa最远设置的第n导电图案CPn可以用作漏极选择线DSL。本公开的实施方式不限于此。例如，第二导电图案CP2至第(n-1)导电图案CPn-1当中的与第一导电图案CP1相邻并依次层叠在第一导电图案CP1上的一个或更多个导电图案可以用作不同的源极选择线SSL。另外，第二导电图案CP2至第(n-1)导电图案CPn-1当中的与第n导电图案CPn相邻并依次层叠在第n导电图案CPn上的一个或更多个导电图案可以用作不同的漏极选择线DSL。设置在相邻的漏极选择线DSL和源极选择线SSL之间的导电图案(例如，CP3至CPn-2)可以用作字线WL1至WLm。
上述单元串结构CSR可以使用图2B、图2C和图3中的每一个所示的单元层叠主体和沟道结构来实现。
图8A至图8J是例示了根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
参照图8A，可以在包括由隔离层ISO分隔的有源区ACT1和ACT2的基板SUB上形成外围电路结构PC和第一图案P1至第四图案P4。外围电路结构PC和第一图案P1至第四图案P4可以被下绝缘结构LIL覆盖。
有源区ACT1和ACT2可以包括第一有源区ACT1和第二有源区ACT2。第一有源区ACT1可以包括放电杂质区DCI，并且第二有源区ACT2可以包括结Jn1和Jn2。
因为参照图2A至图2C描述了隔离层ISO、有源区ACT1和ACT2、放电杂质区DCI、结Jn1和Jn2、外围电路结构PC和下绝缘结构LIL，所以省略其重复描述。
第一图案P1至第四图案P4可以由导电材料形成并且可以依次层叠在放电杂质区DCI上。第一图案P1至第四图案P4当中的设置在最下层的第一图案P1可以与放电杂质区DCI直接接触。
随后，可以在下绝缘结构LIL上形成下层叠主体100。下层叠主体100可以包括依次层叠的下半导体膜101、牺牲膜105和上半导体膜109。在将牺牲膜105沉积在下半导体膜101上之前，可以在下半导体膜101上形成第一保护膜103。在将上半导体膜109形成在下半导体膜101或第一保护膜103上之前，可以在下半导体膜101或第一保护膜103上形成第二保护膜107。
下半导体膜101可以包括包含导电杂质的掺杂半导体膜。例如，下半导体膜101可以包括n型掺杂硅膜。牺牲膜105可以包括蚀刻速率与第一保护膜103和第二保护膜107的蚀刻速率不同的材料。第一保护膜103和第二保护膜107中的每一个可以包括蚀刻速率与下半导体膜101和上半导体膜109的蚀刻速率不同的材料。例如，牺牲膜105可以包括未掺杂硅膜，并且第一保护膜103和第二保护膜107中的每一个可以包括氧化膜。上半导体膜109可以包括半导体膜。例如，上半导体膜109可以包括掺杂硅膜或未掺杂硅膜。
随后，可以形成开口部115，该开口部115贯穿下层叠主体100的与放电杂质区DCI交叠的部分并且延伸到下绝缘结构LIL中。开口部115可以使第一图案P1至第四图案P4当中的设置在最上层的第四图案P4暴露。
参照图8B，可以在下层叠主体100上形成导电膜，从而填充开口部115。此后，可以执行平坦化工艺以使下层叠主体100暴露。因此，可以形成第五图案117。第五图案117可以填充开口部115的内部并且与第四图案P4直接接触。第一图案P1至第四图案P4和第五图案117可以配置连接至放电杂质区DCI的导电接触插塞120。
平坦化工艺可以包括化学机械抛光(CMP)工艺。可以执行平坦化工艺，从而去除开口部115外部的导电膜。
在执行平坦化工艺时，可能会出现凹陷现象。此时，导电接触插塞120可以保持低于开口部115，并且开口部115的上端可以被导电接触插塞120暴露。因此，可以通过下层叠主体100和导电接触插塞120之间的高度差来限定凹槽119。
参照图8C，可以在下层叠主体100上形成上层叠主体130。上层叠主体130可以包括交替层叠的第一材料膜131和第二材料膜133。第一材料膜131和第二材料膜133延伸以与导电接触插塞120交叠。第一材料膜131中的至少一个和第二材料膜133中的至少一个可以包括与凹槽119交叠的凹部。本公开的实施方式不限于此。例如，当通过凹陷现象所限定的凹槽119的深度是浅的并且没有发生凹陷现象时，与导电接触插塞DCC'交叠的膜(例如，ILDd'和SC')的表面可以是平坦的，如图4B所示。
第一材料膜131可以包括与第二材料膜133不同的材料。作为实施方式，第一材料膜131可以包括绝缘材料，并且第二材料膜133可以包括蚀刻速率与第一材料膜131的蚀刻速率不同的牺牲绝缘材料。例如，第一材料膜131中的每一个可以包括氧化硅，并且第二材料膜133中的每一个可以包括氮化硅。
参照图8D，可以形成贯穿上层叠主体130并且延伸到下层叠主体100中的沟道孔141。沟道孔141可以设置为不与导电接触插塞120交叠。例如，沟道孔141可以设置为与导电接触插塞120横向间隔开。沟道孔141可以贯穿上层叠主体130，并且贯穿下层叠主体100的上半导体膜109、第二保护膜107、牺牲膜105和第一保护膜103。沟道孔141可以延伸到下半导体膜101中。
随后，可以以共形方式在沟道孔141的表面上形成存储器膜143。存储器膜143可以包括图6所示的隧道绝缘膜TI、数据储存膜DL和阻挡绝缘膜BI。
可以在沟道孔141的由存储器膜143敞开的中央区域中形成沟道半导体图案145。沟道半导体图案145可以形成为柱形状以填充沟道孔141的由存储器膜143敞开的中央区域。另选地，可以沿着存储器膜143的表面以共形方式形成沟道半导体图案145，并且沟道孔141的中央区域可以由沟道半导体图案145敞开。由沟道半导体图案145敞开的沟道孔141的中央区域可以用芯绝缘膜147填充。芯绝缘膜147可以按照比沟道半导体图案145和沟道孔141的高度低的高度来形成。在这种情况下，可以在芯绝缘膜147上形成掺杂半导体图案149。掺杂半导体图案149可以由相比芯绝缘膜147延伸得更长的沟道半导体图案145的上端围绕。
沟道半导体图案145可以包括硅膜。掺杂半导体图案149可以包括n型掺杂硅膜。芯绝缘膜147可以包括氧化物。
参照图8E，可以在上层叠主体130上形成上绝缘结构151。上绝缘结构151可以延伸以覆盖被存储器膜143所围绕的沟道半导体图案145。上绝缘结构151可以包括至少一个绝缘膜。
随后，可以形成贯穿上绝缘结构151和上层叠主体130的狭缝153。狭缝153可以设置为与导电接触插塞120不交叠。狭缝153可以设置为与沟道半导体图案145相邻。
在用于形成狭缝153的蚀刻工艺期间，下层叠主体100的上半导体膜109可以用作蚀刻停止膜。
随后，可以通过狭缝153去除每个第二材料膜133的围绕沟道半导体图案145的一部分。因此，可以在去除了第二材料膜133的区域中限定层间空间155。层间空间155可以被限定在沿垂直方向彼此相邻的第一材料膜131之间。
可以控制用于去除每个第二材料膜133的一部分的蚀刻工艺，使得每个第二材料膜133的与导电接触插塞120交叠的另一部分可以保留。此时，留下的第二材料膜133可以配置图2A所示的牺牲绝缘膜SC。
随后，如图8F所示，可以用导电图案161填充层间空间155。
参照图8F，形成导电图案161的步骤可以包括：通过狭缝153将导电材料引入图8D所示的层间空间155中，以及去除狭缝153内部的导电材料，使得导电材料被划分为导电图案161。因此，可以形成包括交替层叠在下层叠主体100上的第一材料膜131和导电图案161的单元层叠主体STc。
导电图案161中的每一个可以包括掺杂硅膜、金属硅化物膜和金属膜中的至少一种。导电图案161中的每一个可以进一步包括诸如氮化钛膜、氮化钨膜和氮化钽膜之类的阻挡膜。
层叠在导电接触插塞120上的第一材料膜131和第二材料膜133作为虚设层叠主体STd而保留，第一材料膜131和第二材料膜133由绝缘材料形成，并且可以防止导电材料的进入。因此，即使由导电接触插塞120与下层叠主体100之间的高度差限定了凹槽119，但是可以通过包括第一材料膜131和第二材料膜133的虚设层叠主体STd来增加导电接触插塞120与导电图案161之间的绝缘距离。
参照图8G，可以在狭缝153的侧壁上形成侧壁绝缘膜163。可以对侧壁绝缘膜163进行蚀刻以暴露狭缝153的底表面。可以通过狭缝153的被侧壁绝缘膜163暴露于的底表面来暴露下层叠主体100。
随后，可以形成狭缝延伸部155。狭缝延伸部155可以贯穿下层叠主体100的上半导体膜109和第二保护膜107并且使下层叠主体100的牺牲膜105暴露。
之后，通过狭缝延伸部155去除牺牲膜105，并且可以通过去除了牺牲膜105的区域去除存储器膜143的一部分。在去除牺牲膜105的同时，第一保护膜103和第二保护膜107可以防止上半导体膜109和下半导体膜101的损伤。可以在去除存储器膜143的同时去除第一保护膜103和第二保护膜107。
参照图8H，随着牺牲膜、存储器膜的一部分、第一保护膜和第二保护膜被去除，水平空间157可以在上半导体膜109和下半导体膜101之间敞开。水平空间157可以将存储器膜划分为第一存储器图案143a和第二存储器图案143b。水平空间157可以使沟道半导体图案145的侧壁的一部分暴露。水平空间157可以延伸以与虚设层叠主体STd交叠。水平空间157可以延伸以使导电接触插塞120的侧壁的一部分暴露。例如，水平空间157可以使第五图案117的侧壁暴露。
参照图8I，可以用源极半导体膜165填充水平空间157。源极半导体膜165可以与沟道半导体膜145的侧壁、下半导体膜101和上半导体膜109中的每一个接触。源极半导体膜165可以使用化学气相沉积方法形成，或者可以使用利用沟道半导体膜145、下半导体膜101和上半导体膜109中的每一个作为种子层的生长方法来形成。源极半导体膜165可以与导电接触插塞120直接接触。例如，源极半导体膜165可以与第五图案117直接接触。源极半导体膜165可以包括导电掺杂剂。例如，源极半导体膜165可以包括n型掺杂硅膜。源极半导体膜165中的导电掺杂剂可以通过热而扩散到与源极半导体膜165接触的上半导体膜109和沟道半导体膜145中。
参照图8J，可以形成与源极半导体膜165接触并且在侧壁绝缘膜163上延伸的源极接触结构167。源极接触结构167由导电材料形成。
此后，可以执行用于形成图2A所示的位线接触插塞BCT和图7所示的位线BL的后续工序。
可以使用图8A至图8J所示的工序来形成图2A、图4A和图4B所示的半导体存储器装置。可以应用图8A至图8J所示的工序中的一些工序来制造图2B和图2C所示的半导体存储器装置。
图9A至图9C是例示了根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
参照图9A，如以上参照图8A所述，可以形成外围电路结构PC和第一图案P1至第四图案P4，该外围电路结构PC和该第一图案P1至第四图案P4设置在包括由隔离层ISO分隔的有源区ACT1和ACT2的基板SUB上并且被下绝缘结构LIL覆盖。
有源区ACT1和ACT2可以包括第一有源区ACT1和第二有源区ACT2，如以上参照图2A至图2C所述。第一有源区ACT1可以包括放电杂质区DCI，并且第二有源区ACT2可以包括结Jn1和Jn2。
随后，可以与以上参照图8A所述等同地在下绝缘结构LIL上形成下层叠主体200。下层叠主体200可以与以上参照图8A所述等同地包括下半导体膜201、第一保护膜203、牺牲膜205、第二保护膜207和上半导体膜209。
此后，使用参照图8A和图8B的上述工序，可以形成第五图案217。第五图案217可以贯穿下层叠主体200的与放电杂质区DCI交叠的部分，并且延伸到下绝缘结构LIL中以与第四图案P4直接接触。因此，可以形成连接到放电杂质区DCI的导电接触插塞220。
由于在形成导电接触插塞220的工序中产生的凹陷现象，可以在下层叠主体200的表面与导电接触插塞220的表面之间形成阶梯差。因此，可以限定凹槽219。本公开的实施方式不限于此。例如，当没有发生凹陷现象时，如图4C所示，可以不限定凹槽219。
随后，可以与以上参照图8C所述等同地形成包括交替层叠在下层叠主体200上的第一材料膜231和第二材料膜233的上层叠主体230。此后，可以使用与以上参照图8D所述工序相同的工序来形成沟道孔241、存储器膜243、沟道半导体图案245、芯绝缘膜247和掺杂半导体图案249。
另外，可以去除上层叠主体230的与放电杂质区DCI和导电接触插塞220交叠的部分。因此，可以暴露导电接触插塞220和凹槽219。
参照图9B，可以在上层叠主体230上形成上绝缘结构251。上绝缘结构251可以延伸以与放电杂质区DCI和导电接触插塞220交叠。上绝缘结构251可以形成为填充凹槽219。上绝缘结构251的表面可以是平坦的。上绝缘结构251可以包括至少一个绝缘膜。例如，上绝缘结构251可以包括氧化膜。
参照图9C，可以通过执行与以上参照图8E和图8F所述工序相同的工序，用导电图案261代替第二材料膜。此后，可以与以上参照图8G所述等同地形成侧壁绝缘膜263。随后，可以通过执行与以上参照图8G至图8I所述工序相同的工序，用源极半导体膜265代替牺牲膜、第一保护膜和第二保护膜。源极半导体膜265可以将存储器膜划分为第一存储器图案243a和第二存储器图案243b，并且可以与沟道半导体膜245的侧壁、下半导体膜201和上半导体膜209中的每一个接触。
此后，如以上参照图8J所述，在形成源极接触结构267之后，可以执行用于形成图2A中所示的位线接触插塞BCT和图7所示的位线BL的后续工序。
可以通过使用图9A至图9C所示的工序来形成图3或图4C所示的半导体存储器装置。
图10是例示了根据本公开的一个实施方式的存储器系统的配置的框图。
参照图10，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是由多个闪存芯片配置的多芯片封装件。存储器装置1120可以包括图2A至图2C、图3和图4A至图4C所示的导电接触插塞以及与导电接触插塞交叠的至少一个绝缘膜。存储器装置1120可以包括根据以上参照本文中所讨论的各个附图所提及的本公开的实施方式的半导体存储器装置。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的所有控制操作，并且主机接口1113包括连接到存储器系统1100的主机的数据交换协议。另外，ECC电路1114检测并校正从存储器装置1120所读取的数据中所包括的错误，并且存储器接口1115执行与存储器装置1120的接口连接。此外，存储器控制器1110还可以包括存储用于与主机接口的代码数据的只读存储器(ROM)。
上述存储器系统1100可以是与存储器装置1120和存储器控制器1110组合的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如如下各种接口协议中的至少一种与外部(例如，主机)进行通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小接口(SCSI)、增强型小磁盘接口(ESDI)以及集成驱动电子设备(IDE)。
图11是例示了根据本公开的一个实施方式的计算系统的配置的框图。
参照图11，根据本公开的实施方式的计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
存储器系统1210可以由存储器装置1212和存储器控制器1211来配置。存储器装置1212可以包括根据以上参照本文中所讨论的各个附图所提及的本公开的实施方式的半导体存储器装置。
根据本技术的实施方式，绝缘材料设置在贯穿源极膜的导电接触插塞上，并且单元层叠主体被设置为与导电接触插塞不交叠。因此，可以增加单元层叠主体与贯穿源极膜的导电接触插塞之间的绝缘距离。因此，根据本技术的实施方式，可以增强单元层叠主体的导电图案与导电接触插塞之间的短路，并且可以提高半导体存储器装置的操作可靠性。
相关申请的交叉引用
本申请要求于2019年5月31日向韩国知识产权局提交的韩国专利申请No.10-2019-0064474的优先权，该韩国专利申请的全部内容通过引用合并于本文中。

Claims (19)

1.一种半导体存储器装置，该半导体存储器装置包括：
源极膜，该源极膜与基板间隔开并设置在所述基板上；
导电接触插塞，该导电接触插塞贯穿所述源极膜；以及
虚设层叠主体，该虚设层叠主体包括在所述导电接触插塞上交替层叠的虚设层间绝缘膜和牺牲绝缘膜。
2.根据权利要求1所述的半导体存储器装置，其中，所述导电接触插塞与所述基板接触。
3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
隔离层，所述隔离层被设置在所述基板中以划分所述基板的有源区；
放电杂质区，该放电杂质区限定在所述有源区中的与所述导电接触插塞交叠的第一有源区中并与所述导电接触插塞接触；以及
下绝缘结构，该下绝缘结构被设置在所述基板与所述源极膜之间并且被所述导电接触插塞贯穿。
4.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
单元层叠主体，该单元层叠主体包括在所述源极膜上交替层叠的单元层间绝缘膜和导电图案；以及
沟道结构，该沟道结构贯穿所述单元层叠主体并电连接至所述源极膜。
5.根据权利要求4所述的半导体存储器装置，其中，所述单元层叠主体与所述导电接触插塞横向间隔开。
6.根据权利要求4所述的半导体存储器装置，其中，所述沟道结构的底表面与所述源极膜直接接触。
7.根据权利要求4所述的半导体存储器装置，其中，所述沟道结构延伸到所述源极膜中，并且所述沟道结构的侧壁与所述源极膜直接接触。
8.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
下沟道结构，该下沟道结构被设置在所述沟道结构与所述源极膜之间。
9.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：
隔离层，所述隔离层被设置在所述基板中以划分所述基板的有源区；
外围电路结构，该外围电路结构包括设置在所述有源区中的与所述单元层叠主体交叠的第二有源区上的晶体管；以及
下绝缘结构，该下绝缘结构在所述基板和所述源极膜之间覆盖所述外围电路结构并且被所述导电接触插塞贯穿。
10.根据权利要求1所述的半导体存储器装置，其中，所述导电接触插塞的面向所述虚设层叠主体的上表面被形成为比所述源极膜的面向所述虚设层叠主体的上表面低。
11.根据权利要求10所述的半导体存储器装置，其中，所述虚设层间绝缘膜中的至少一个和所述牺牲绝缘膜中的至少一个包括与所述导电接触插塞的所述上表面交叠的凹陷部。
12.一种半导体存储器装置，该半导体存储器装置包括：
源极膜，该源极膜与基板间隔开并设置在所述基板上；
导电接触插塞，该导电接触插塞贯穿所述源极膜以与所述基板接触；
单元层叠主体，该单元层叠主体包括在所述源极膜上交替层叠的单元层间绝缘膜和导电图案，并且与所述导电接触插塞横向间隔开；以及
上绝缘结构，该上绝缘结构覆盖所述导电接触插塞和所述单元层叠主体。
13.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
沟道结构，所述沟道结构贯穿所述单元层叠主体并连接至所述源极膜。
14.根据权利要求13所述的半导体存储器装置，其中，所述沟道结构的底表面与所述源极膜直接接触。
15.根据权利要求13所述的半导体存储器装置，其中，所述沟道结构延伸到所述源极膜中，并且所述沟道结构的侧壁与所述源极膜直接接触。
16.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括：
下沟道结构，该下沟道结构被设置在所述沟道结构与所述源极膜之间。
17.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
隔离层，所述隔离层被设置在所述基板中以划分所述基板的有源区；
放电杂质区，该放电杂质区被限定在所述有源区中的与所述导电接触插塞交叠的第一有源区中并且与所述导电接触插塞接触；以及
下绝缘结构，该下绝缘结构被设置在所述基板和所述源极膜之间并且被所述导电接触插塞贯穿。
18.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
隔离层，所述隔离层被设置在所述基板中以划分所述基板的有源区；
外围电路结构，该外围电路结构包括设置在所述有源区中的与所述单元层叠主体交叠的第二有源区上的晶体管；以及
下绝缘结构，该下绝缘结构在所述基板和所述源极膜之间覆盖所述外围电路结构并且被所述导电接触插塞贯穿。
19.根据权利要求12所述的半导体存储器装置，其中，所述导电接触插塞的面向所述上绝缘结构的上表面被形成为比所述源极膜的面向所述上绝缘结构的上表面低。
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