JP2021034643A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】微細化の容易な半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、基板Ｓと、基板の表面と交差する第１方向に配設され第１方向と交差する第２方向に延びる複数の導電層１２０と、複数の導電層の間にそれぞれ設けられた複数の絶縁層１０１と、第１方向に延伸し、複数の導電層及び複数の絶縁層と対向する半導体層１１１と、複数の導電層と半導体層との間に設けられたゲート絶縁層１１２と、を備え、複数の導電層、複数の絶縁層、半導体層及びゲート絶縁層が形成される第１領域Ｒ３１と、この第１領域と異なる第２領域Ｒ３２と、を有し、複数の導電層は、複数の第１導電層及び複数の第２導電層を含み、第２領域の複数の第１導電層と同じ層に第１導電層と異なる複数の第１の膜１８０Ａを備え、第２領域の複数の第２導電層と同じ層に第２導電層及び第１の膜と異なる複数の第２の膜１８０Ｂを備える。【選択図】図７

Description

本実施形態は、半導体記憶装置及びその製造方法に関する。
基板と、基板の表面と交差する第１方向に配設され第１方向と交差する第２方向に延びる複数の導電層と、複数の導電層の間にそれぞれ設けられた複数の絶縁層と、第１方向に延伸し、複数の導電層及び複数の絶縁層と対向する半導体層と、複数の導電層と半導体層との間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。
特開２０１６−１７１２４３号公報 米国特許出願公開第２０１７／０２６３６１４号明細書
微細化の容易な半導体記憶装置及びその製造方法を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配設され第１方向と交差する第２方向に延びる複数の導電層と、複数の導電層の間にそれぞれ設けられた複数の絶縁層と、第１方向に延伸し、複数の導電層及び複数の絶縁層と対向する半導体層と、複数の導電層と半導体層との間に設けられたゲート絶縁層と、を備え、複数の導電層、複数の絶縁層、半導体層及びゲート絶縁層が形成される基板上の第１領域と、基板上における第１領域と異なる第２領域と、を有し、複数の導電層は、複数の第１導電層及び複数の第２導電層を含み、第２領域の複数の第１導電層と同じ層に第１導電層と異なる複数の第１の膜を備え、第２領域の複数の第２導電層と同じ層に第２導電層及び第１の膜と異なる複数の第２の膜を備える。
一の実施形態に係る半導体記憶装置の製造方法は、基板の表面と交差する第１方向に、第１方向と交差する第２方向に延びる複数の第１の膜及び複数の第２の膜を含む複数の犠牲層と、複数の絶縁層とを交互に形成し、第１方向に延伸し、複数の犠牲層及び複数の絶縁層と対向する半導体層及びゲート絶縁層を形成し、第１の膜を除去することで、第１の膜の両側の複数の絶縁層の間に複数の第１空洞を形成し、複数の第１空洞に複数の第１導電層を形成し、第１導電層を形成した後、第２の膜を除去することで、第２の膜の両側の複数の絶縁層の間に複数の第２空洞を形成し、複数の第２空洞に複数の第２導電層を形成する。
第１の実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。 同半導体記憶装置の模式的な斜視図である。 図２のＡで示した部分の模式的な拡大図である。 同半導体記憶装置の模式的な平面図である。 図４のＡで示した部分の模式的な拡大図である。 図５の構造をＡ−Ａ´線で切断した模式的な断面図である。 図５の構造をＢ−Ｂ´線で切断した模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 比較例に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 変形例に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 他の実施形態に係る半導体記憶装置の模式的な斜視図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面と交差する方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面に沿って第２方向と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｚ方向、Ｘ方向及びＹ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向が基板の表面と交差する場合、この第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成から「電気的に絶縁されている」と言った場合には、例えば、第１の構成と第２の構成との間に絶縁層等が設けられており、第１の構成と第２の構成とを接続するコンタクトや配線等が設けられていない状態を意味することとする。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
以下、図面を参照して、実施形態に係る半導体記憶装置の回路構成について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
［第１実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。説明の都合上、図１では一部の構成を省略する。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の下部配線ＳＣ及びソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリユニットＭＵは、ビット線ＢＬ及び下部配線ＳＣの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁層は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積層である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積層中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳに属する複数のメモリセルＭＣに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層と、ゲート絶縁層と、ゲート電極と、を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳに共通に接続される。
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に使用される電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
図２は、本実施形態に係る半導体記憶装置の模式的な斜視図である。説明の都合上、図２では一部の構成を省略する。
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓの上方に設けられたメモリセルアレイＭＡと、を備える。
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にリン（Ｐ）等のＮ型の不純物層を有し、更にこのＮ型の不純物層中にホウ素（Ｂ）等のＰ型の不純物層を有する２重ウェル構造を備える。また、本実施形態において、基板Ｓの表面は、下部配線ＳＣとして機能する配線層である。ただし、基板Ｓの上方に、別途配線層を設けても良い。
メモリセルアレイＭＡは、Ｚ方向に延伸する複数のメモリ構造１１０と、ＸＹ断面においてこれら複数のメモリ構造１１０の外周面を覆う複数の導電層１２０と、これら複数の導電層１２０に接続されたコンタクト１３０と、コンタクト１３０の近傍に配置された第１構造１４０と、メモリ構造１１０の上端に接続された複数の配線１５０と、を備える。
メモリ構造１１０は、Ｘ方向及びＹ方向に所定のパターンで配設されている。これらメモリ構造１１０は、メモリユニットＭＵとして機能する。
メモリ構造１１０は、Ｚ方向に延伸する半導体層１１１と、半導体層１１１及び導電層１２０の間に設けられたゲート絶縁層１１２と、半導体層１１１の下端及び基板Ｓの表面に接続された半導体層１１３と、半導体層１１１の上端に接続された半導体層１１４と、を備える。
半導体層１１１は、例えば、１つのメモリユニットＭＵ（図１）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１１１は略円柱状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１１５が埋め込まれている。半導体層１１１は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体層である。
ゲート絶縁層１１２は、半導体層１１１及び導電層１２０の各交差部に設けられる。図３は、図２のＡで示した部分の模式的な拡大図であり、半導体層１１１及び導電層１２０の交差部の具体的な構成を示している。ゲート絶縁層１１２は、例えば図３に示す通り、半導体層１１１及び導電層１２０の間に積層されたトンネル絶縁層１１６、電荷蓄積層１１７、及び、ブロック絶縁層１１８を備える。トンネル絶縁層１１６及びブロック絶縁層１１８は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層である。電荷蓄積層１１７は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な層である。
半導体層１１３（図２）は、例えば、ソース選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１１３の外周面には、ゲート絶縁層１１９が設けられている。半導体層１１３は、例えば、単結晶シリコン（Ｓｉ）等の半導体層である。ゲート絶縁層１１９は、例えば、酸化シリコン等の絶縁層である。
半導体層１１４は、例えば、リン等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層である。
導電層１２０は、酸化シリコン等の絶縁層１０１を介してＺ方向に複数配設され、Ｘ方向及びＹ方向に延伸する略板状の導電層である。これら導電層１２０は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内部には、それぞれ、メモリ構造１１０が設けられる。また、導電層１２０のＸ方向の端部には、コンタクト１３０に接続されるコンタクト部１２１が設けられる。導電層１２０は、例えば、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、又はこれらの積層膜等を含む。
一部の導電層１２０ａは、それぞれ、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。
これらの上方に設けられた導電層１２０ｂは、ドレイン選択線ＳＧＤ（図１）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。導電層１２０ｂは、導電層１２０ａよりもＹ方向の幅が小さい。Ｙ方向に隣接する導電層１２０ｂの間には、酸化シリコン等の絶縁部ＳＨＥが設けられる。
これらの下方に設けられた導電層１２０ｃは、ソース選択線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。導電層１２０ｃは、ゲート絶縁層１１９を介して半導体層１１３の外周面を覆っている。
コンタクト１３０は、Ｚ方向に延伸し、複数の導電層１２０のコンタクト部１２１に接続されている。コンタクト１３０は、例えば、窒化チタン（ＴｉＮ）、タングステン（Ｗ）又はこれらの積層膜等を含む。
第１構造１４０は、例えば、コンタクト１３０を取り囲む様に導電層１２０のコンタクト部１２１に設けられる。第１構造１４０は、メモリ構造１１０とほぼ同様の構成を備える。ただし、メモリ構造１１０の半導体層１１１の下端が半導体層１１３に接続されているのに対し、第１構造１４０の半導体層１１１の下端はゲート絶縁層１１９に覆われている。これにより、半導体層１１１は半導体層１１３から電気的に絶縁されている。
配線１５０は、ビット線ＢＬとして機能する。配線１５０は、Ｘ方向に複数配設され、Ｙ方向に延伸する。配線１５０は、コンタクト１５１を介して、複数のメモリ構造１１０に接続される。
次に、図４〜図８を参照して、メモリセルアレイＭＡのより具体的な構成を説明する。説明の都合上、図４〜図８では一部の構成を省略する。
図４は、本実施形態に係る半導体記憶装置の模式的な平面図である。
図４に示す通り、基板Ｓ上には、複数のメモリセルアレイＭＡと、周辺回路ＰＣと、が設けられる。図示の例では、基板Ｓ上に２つのメモリセルアレイＭＡがＸ方向に並んで設けられている。メモリセルアレイＭＡは、Ｙ方向に配設された複数のメモリブロックＭＢを備える。また、これら複数のメモリブロックＭＢは、Ｙ方向に配設された複数のブロック構造ＢＳを備える。また、これら複数のブロック構造ＢＳは、Ｙ方向に配設された複数のサブブロックＳＢを備える。
メモリセルアレイＭＡには、メモリセルＭＣが設けられる領域Ｒ１と、コンタクト１３０等が階段状に設けられる領域Ｒ２と、ダミーのメモリセルＭＣ等が設けられるメモリセルアレイＭＡ周辺の領域Ｒ３と、が設けられる。
図５は図４のＡで示した部分の拡大図であり、上記領域Ｒ１、Ｒ２、Ｒ３の一部を示している。図６は、図５のＡ−Ａ´線で示した部分を切断し、矢印の方向に見た模式的な断面図である。図７は、図５のＢ−Ｂ´線で示した部分を切断し、矢印の方向に見た模式的な断面図である。
領域Ｒ１には、図５に示す通り、絶縁部ＳＴを介してＹ方向に隣接する複数のブロック構造ＢＳが設けられる。また、各ブロック構造ＢＳは、絶縁部ＳＨＥを介してＹ方向に隣接する２つのサブブロックＳＢを備える。各ブロック構造ＢＳにおいては、複数のメモリ構造１１０ａが千鳥状に配設されている。
図６に示す通り、これら複数のメモリ構造１１０ａは、コンタクト１５１を介して、主としてビット線ＢＬに電気的に接続される。この様なメモリ構造１１０ａは、メモリユニットＭＵ（図１）として機能する。
また、図示の例において、一部のメモリ構造１１０ｂには絶縁部ＳＨＥが設けられる。図６に示す通り、この様なメモリ構造１１０ｂにおいては、半導体層１１１の上端部分、ゲート絶縁層１１２の上端部分及び半導体層１１４に溝が形成され、ここに絶縁部ＳＨＥが設けられる。この様なメモリ構造１１０ｂはビット線ＢＬに電気的に接続されず、メモリユニットＭＵとしては機能しない。図５に示す通り、この様なメモリ構造１１０ｂは、絶縁部ＳＨＥに沿ってＸ方向に複数配設される。
また、絶縁部ＳＴには、図６に示す通り、電極部ＬＩ及び側壁部ＳＷが設けられる。電極部ＬＩは、下部配線ＳＣとの接続電極として機能する。側壁部ＳＷは、電極部ＬＩと導電層１２０等とを絶縁する領域として機能する。
図５に示すように、領域Ｒ２には、導電層１２０に対するコンタクト部１２１が設けられる。各コンタクト部１２１には、それぞれ、コンタクト１３０が設けられる。また、コンタクト１３０の近傍には第１構造１４０が設けられる。第１構造１４０はビット線ＢＬから電気的に絶縁されている。
領域Ｒ３には、ダミーのメモリ構造１１０ｃが設けられる。メモリ構造１１０ｃは、領域Ｒ１のメモリ構造１１０ａ等を精度良く製造するための、メモリセルアレイＭＡの周辺部におけるダミー構造として機能する。ダミーのメモリ構造１１０ｃは、メモリユニットＭＵとしては機能しない。図７に示す様に、この様なメモリ構造１１０ｃはコンタクト１５１等を備えなくても良く、またビット線ＢＬから電気的に絶縁されていても良い。
図７に示す断面図は、メモリセルアレイＭＡの外側領域である絶縁領域１６０と、メモリセルアレイＭＡの周辺部である領域Ｒ３を含む。領域Ｒ３は、領域Ｒ３１とＲ３２を含む。
領域Ｒ３１は、絶縁領域１６０からの距離が所定以上の領域である。領域Ｒ３１には、複数の導電層１２０、及びダミーのメモリ構造１１０ｃが設けられる。それぞれの導電層１２０の上面及び下面は、絶縁層１０１に接している。
領域Ｒ３２は、絶縁領域１６０からの距離が所定以下の領域である。領域Ｒ３２には、第１の膜である犠牲層１８０Ａ及び第２の膜である犠牲層１８０Ｂが設けられる。それぞれの犠牲層１８０Ａ及び１８０Ｂの上面及び下面は、絶縁層１０１に接している。また、図７に示す通り、犠牲層１８０Ａ及び１８０Ｂの側面は、導電層１２０に接している。また、図示の例において、導電層１２０、犠牲層１８０Ａ及び犠牲層１８０Ｂは、それぞれ異なる材料から形成される。例えば、犠牲層１８０Ａは多結晶シリコン（Ｓｉ）、犠牲層１８０Ｂは窒化シリコン（ＳｉＮ）等からなる。
［製造方法］
次に、図８〜図２３を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。尚、図８、１０〜２０、２２、及び２３は、図５におけるＡ−Ａ´線に対応する断面を示し、図９及び図２１は、図５におけるＢ−Ｂ´線に対応する断面を示す。
図８に示す通り、同製造方法においては、基板Ｓ上に、複数の絶縁層１０１及び複数の犠牲層１８０を交互に形成する。犠牲層１８０は、第１の膜である犠牲層１８０Ａ及び第２の膜である犠牲層１８０Ｂを含む。この例では、犠牲層１８０Ａと犠牲層１８０Ａとの間に必ず１層の犠牲層１８０Ｂが配置されている。換言すると、複数の犠牲層１８０Ａ，１８０Ｂは、絶縁層１０１を挟んでＺ方向に交互に配置されている。絶縁層１０１、犠牲層１８０Ａ、及び犠牲層１８０Ｂは、それぞれ異なる材料からなる。絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等からなる。犠牲層１８０Ａは、例えば、多結晶シリコン（Ｓｉ）等からなる。犠牲層１８０Ｂは、例えば、窒化シリコン（ＳｉＮ）等からなる。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
次に、図９に示す通り、絶縁層１０１、犠牲層１８０Ａ、及び犠牲層１８０Ｂからなる積層構造のうち、絶縁領域１６０を形成する部分を除去する。その後、除去部分に絶縁領域１６０を形成する。積層構造を除去する工程は、例えば、ＲＩＥ（Reactive Ion Etching）、又はウェットエッチング等の方法によって行う。絶縁領域１６０を形成する工程は、例えば、ＣＶＤ等の方法によって行う。このとき、積層構造の領域Ｒ２（図５）側の端部が、例えば、階段状に加工される。
次に、図１０に示す通り、上記積層構造のうち、メモリ構造１１０ａ、１１０ｂ、及び１１０ｃを形成する位置に、複数の開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、絶縁層１０１、犠牲層１８０Ａ、及び１８０Ｂを貫通し、基板Ｓの上面を露出させる孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、図１１に示す通り、開口ｏｐ１の底面に半導体層１１３を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、図１２に示す通り、半導体層１１３の上面及び開口ｏｐ１の内周面に、ゲート絶縁層１１２及びアモルファスシリコン層１１１Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、図１３に示す通り、ゲート絶縁層１１２及びアモルファスシリコン層１１１Ａの、半導体層１１３の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、図１４に示す通り、半導体層１１３の上面及びアモルファスシリコン層１１１Ａの内周面に、アモルファスシリコン層１１１Ａ及び絶縁層１１５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。その後、アニール処理等によってアモルファスシリコン層１１１Ａの結晶構造を改質し、半導体層１１１（図１５）を形成する。
次に、図１５に示す通り、絶縁層１１５、半導体層１１１及びゲート絶縁層１１２の一部を除去して最上層に位置する絶縁層１０１を露出させる。また、開口ｏｐ１の上端近傍に、半導体層１１４を形成する。これにより、略円柱状のメモリ構造１１０ａ、１１０ｂが形成される。この工程は、例えば、ＲＩＥ及びＣＶＤ等の方法によって行う。
次に、図１６に示す通り、開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向及びＸ方向に延伸し、絶縁層１０１、犠牲層１８０Ａ、及び犠牲層１８０ＢをＹ方向に分断し、基板Ｓの上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、開口ｏｐ２の底面に絶縁層１０２を形成する。具体的には、例えば開口ｏｐ２の側壁面及び底面に、熱酸化等により酸化膜を形成する。開口ｏｐ２の底面においては、露出した基板Ｓのシリコン（Ｓｉ）が高レートで酸化されるため、開口ｏｐ２の底面には、より厚い酸化膜が形成される。
次に、開口ｏｐ２の底面以外の部分から酸化膜を除去する。開口ｏｐ２の底面の酸化膜は側壁面の酸化膜より厚い。よって、図１７に示す通り、開口ｏｐ２の底面においてのみ酸化膜からなる絶縁層１０２を残し、それ以外の部分を除去することができる。この工程は、例えば、希弗酸（ＤＨＦ）を用いたウェットエッチング等の方法によって行う。
次に、図１８に示す通り、開口ｏｐ２を介して複数の犠牲層１８０Ａを除去して、第１空洞ＣＡ１を形成する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、複数の犠牲層１８０Ｂと、これら絶縁層１０１及び犠牲層１８０Ｂを支持するメモリ構造１１０ａ、１１０ｂ及び１１０ｃを含む中空構造が形成される。この工程は、例えば、以下の様な第１の薬液を用いたウェットエッチングの方法等によって行う。
第１の薬液は、犠牲層１８０Ａに対するエッチングレートは十分高いが、絶縁層１０１及び犠牲層１８０Ｂに対するエッチングレートは十分低い、良好な選択比を示すものを用いる。例えば、犠牲層１８０Ａが多結晶シリコン（Ｓｉ）、犠牲層１８０Ｂが窒化シリコン（ＳｉＮ）である場合は、第１の薬液として、コリン水溶液（ＴＭＹ）等を用いても良い。
次に、図１９に示す通り、犠牲層１８０Ａを除去して形成された第１空洞ＣＡ１に、複数の導電層１２０の一部（第１導電層）を形成する。導電層１２０の形成は、例えば、ＣＶＤ等の方法によって行う。
次に、図２０に示す通り、複数の導電層１２０の一部を形成した際に同時に形成された、絶縁層１０１の上面及び開口ｏｐ２の側壁面を覆う導電層１２０を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
尚、図２１は、上記の工程まで行われたときの、図５におけるＢ−Ｂ´線に対応する断面図である。図２１においても、領域Ｒ３１においては、複数の犠牲層１８０Ａの一部が除去され、導電層１２０が形成されている。しかしながら、領域Ｒ３２においては、複数の犠牲層１８０Ａが除去されず、残存している。
即ち、複数の犠牲層１８０Ａの除去においては、図２１における右方向より、図示されない開口ｏｐ２を介してエッチングが進行する。しかしながら、図２１における左方向にある絶縁領域１６０側には開口部がないので、絶縁領域１６０側からは犠牲層１８０Ａのエッチングは進行しない。よって、領域Ｒ３２では、犠牲層１８０Ａが除去されずに残る。このため、領域Ｒ３１、Ｒ３２では、異なる材料の膜である導電層１２０、及び犠牲層１８０Ａがそれぞれ隣接して形成される。
次に、図２２に示す通り、絶縁層１０２を、開口ｏｐ２の底面部から除去する。その後、開口ｏｐ２を介して複数の犠牲層１８０Ｂを除去して第２空洞ＣＡ２を形成する。絶縁層１０２の除去は、例えば、希弗酸（ＤＨＦ）を用いたウェットエッチング等の方法によって行う。犠牲層１８０Ｂの除去は、例えば、以下の様な第２の薬液を用いたウェットエッチングの方法等によって行う。
第２の薬液は、犠牲層１８０Ｂに対するエッチングレートは十分高いが、絶縁層１０１及び導電層１２０に対するエッチングレートは十分低い、良好な選択比を示すものを用いる。例えば犠牲層１８０Ｂが窒化シリコン（ＳｉＮ）である場合は、第２の薬液として、リン酸（Ｈ３ＰＯ４）等を用いても良い。
次に、ゲート絶縁層１１９を形成する。ゲート絶縁層１１９の形成は、例えば、酸化処理等の方法によって行う。
次に、第１空洞ＣＡ１に複数の導電層１２０を形成した上記の工程と同様に、犠牲層１８０Ｂを除去して形成された第２空洞ＣＡ２に、複数の導電層１２０の一部（第２導電層）を形成する。これにより、図２３の構造が形成される。
その後、開口ｏｐ２に電極部ＬＩ及び側壁部ＳＷを、メモリ構造１１０ａの上部にコンタクト１５１を、メモリ構造１１０ｂの上部にＳＨＥを設けることにより、図６を参照して説明した構成が形成される。
また、図７は、上記の工程まで行われたときの、図５におけるＢ−Ｂ´線に対応する断面図である。図７においても、領域Ｒ３１においては、複数の犠牲層１８０Ｂの一部が除去され、導電層１２０が形成されている。しかしながら、領域Ｒ３２においては、複数の犠牲層１８０Ｂが除去されず、残存している。これも、犠牲層１８０Ａにおける工程と同様に、図７の左側方向からは犠牲層１８０Ｂがエッチングされないため、このような断面構造となる。
［効果］
本実施形態の効果について、図２４、図２５に示す比較例を基に説明する。図２４、図２５は、比較例に係る半導体記憶装置の模式的な断面図である。
図２４に示す比較例においては、本実施形態のように、異なる材料からなる犠牲層１８０Ａ及び１８０Ｂは形成されていない。比較例においては、同じ材料で形成された１種類の犠牲層１８０Ｃのみが設けられている。
比較例における犠牲層１８０Ｃは、犠牲層１８０Ｃに対するエッチングレートの高い薬液を用いて、一括で除去される。除去後は、犠牲層１８０Ｃのあった部分には、複数の空洞ＣＡが形成され、空洞ＣＡと空洞ＣＡとの間には絶縁層１０１のみが残る。しかしながら、このように空洞ＣＡ間に絶縁層１０１のみが残る中空構造は、横方向の応力等に対し、図２５に示すような絶縁層１０１のたわみ、座屈等が発生しやすくなってしまう。
また、図２に示すような本実施形態に係る構造においては、端部のコンタクト部１２１が階段状に形成されている。よって、このコンタクト部１２１における空洞ＣＡ間の絶縁層１０１は、その上層部分と下層部分とで、横方向の長さが異なり、横方向の応力の差も大きく生じることとなる。特に、コンタクト１３０等が設けられる領域Ｒ２における階段部分では、第１構造１４０の形成間隔が、メモリ構造１１０の形成間隔よりも大きいので、絶縁層１０１のたわみ、座屈等が発生し易い。
絶縁層１０１のたわみ、座屈等が発生した場合、犠牲層１８０Ｃ除去の後に続く導電層１２０の形成において、埋め込み不良等が発生してしまう。埋め込み不良等は、導電層１２０の断線となり、メモリセルＭＣの不良の原因となる。
そこで、本実施形態においては、犠牲層１８０Ａ及び１８０Ｂを異なる材料で形成する。また。犠牲層１８０Ａをウェットエッチングで除去する際の薬液は、犠牲層１８０Ａに対するエッチングレートが高く、犠牲層１８０Ｂのエッチングレートが十分低いものを用いる。
本実施形態においては、図１８に示す工程において、犠牲層１８０Ａが除去された際、比較例と同様に複数の空洞部が形成される。しかしながら、この時点の中空構造は、犠牲層１８０Ｂとその両側に配置された絶縁層１０１の３層構造によって支えられており、絶縁層１０１のみで支える比較例よりも構造的強度が高い状態とすることができる。
また、図２２に示す工程において、犠牲層１８０Ｂを除去する際も同様である。この時の中空構造は、犠牲層１８０Ａのあった部分に形成された導電層１２０とその両側に配置された絶縁層１０１の３層構造によって支えられている。よって、上記と同様に構造的強度が高い状態とすることができる。
以上のように、本実施形態においては、比較例のように多くの中空構造を有する工程を経ずに、導電層１２０を形成できる。よって、絶縁層１０１のたわみ、座屈等の構造不良が大幅に低減する。これにより、製造歩留まりを改善する効果が得られる。
また、本実施形態においては、絶縁層１０１、犠牲層１８０Ａ及び１８０Ｂの厚みをより薄く設けることで、より多層の構造を有し、記憶容量の大きいメモリセルアレイＭＡの実現が可能である。しかしながら、各層の厚みが薄いほど、上記したようなたわみ、座屈等が起こりやすい。
そのような問題に対しても、本実施形態の構成では、絶縁層１０１のたわみ、座屈等の発生を起こりにくくする効果がある。よって、より記憶容量の大きいメモリセルアレイＭＡの製造が容易となる。
［その他の実施形態］
図６及び図７の例においては、犠牲層１８０Ａ及び犠牲層１８０Ｂは、絶縁層１０１を介して交互に積層されていた。しかしながら、犠牲層１８０Ａ及び犠牲層１８０Ｂは、ｎ層（ｎは２以上の整数）おきに配置するようにしても良い。
また、犠牲層１８０Ａ及び犠牲層１８０Ｂは、必ずしも同等の層数で積層されなくても良い。図２６は、変形例に係る半導体記憶装置の模式的な断面図である。前述のように、領域Ｒ２における階段部分の影響で、絶縁層１０１の積層構造の上層部分により応力が集中し、その部分に特にたわみ、座屈等が生じやすい場合もある。そのような場合は、図２６に示す通り、積層構造の上層部分に犠牲層１８０Ａ及び１８０Ｂを適宜配置し、その他の部分は犠牲層１８０Ｂを多く配置しても良い。
一方、積層構造の下層部分に応力が集中し、その部分に特にたわみ又は座屈が生じやすい場合もある。例えば、メモリ構造１１０及び第１構造１４０を形成する孔は、下方ほど小径となるテーパ状に形成されることがある。このため、下層に配置された絶縁層１０１ほど、メモリ構造１１０間及び第１構造１４０間の距離が長くなり、ひずみ又は座屈が生じやすくなる。そのような場合は、上記の場合と逆に、積層構造の下層部分に犠牲層１８０Ａ及び１８０Ｂを適宜配置し、その他の部分は犠牲層１８０Ｂを多く配置しても良い。
また、犠牲層１８０Ａ及び犠牲層１８０Ｂに加え、第３の犠牲層１８０Ｄを配置しても良い。この様な場合、犠牲層１８０Ａ，１８０Ｂ及び１８０Ｄを除去する工程を３段階に分けて、同様に行っても良い。
また、図２７に示す通り、領域Ｒ３は、領域Ｒ３１とＲ３２の間に、領域Ｒ３３を含んでいても良い。図２７は、他の変形例に係る半導体記憶装置の模式的な断面図である。図２７に示す例において、領域Ｒ３３には、犠牲層１８０Ｂ及び導電層１２０が絶縁層１０１間に設けられる。犠牲層１８０Ｂ及び導電層１２０の上面及び下面は、絶縁層１０１に接している。また、犠牲層１８０Ａの側面は、領域Ｒ３２と領域Ｒ３３の間において、導電層１２０と接する。一方、犠牲層１８０Ｂの側面は、領域Ｒ３３と領域Ｒ３１の間において、導電層１２０と接する。
更に、他の実施形態に係る半導体記憶装置の模式的な斜視図を図２８に示す。第１実施形態においては、図２及び図４に示すように、周辺回路ＰＣは、複数のメモリセルアレイＭＡに隣接して、基板Ｓ上に設けられていた。しかしながら、図２８に示すように、周辺回路ＰＣは、メモリセルアレイＭＡと基板Ｓの間の回路層ＣＬに設けられていても良い。
回路層ＣＬは、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続された複数の配線及びコンタクトと、を備える。また、図２８に示す例において、配線層１７０は、メモリ構造１１０に接続された導電層１７１と、導電層１７１の下面に設けられた導電層１７２と、を備えていても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１…絶縁層、１１０…メモリ構造、１１１…半導体層、１１２…ゲート絶縁層、１２０…導電層、１８０Ａ…犠牲層、１８０Ｂ…犠牲層。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に配設され前記第１方向と交差する第２方向に延びる複数の導電層と、
    前記複数の導電層の間にそれぞれ設けられた複数の絶縁層と、
    前記第１方向に延伸し、前記複数の導電層及び前記複数の絶縁層と対向する半導体層と、
    前記複数の導電層と前記半導体層との間に設けられたゲート絶縁層と、
    を備え、
    前記複数の導電層、前記複数の絶縁層、前記半導体層及び前記ゲート絶縁層が形成される前記基板上の第１領域と、
    前記基板上における前記第１領域と異なる第２領域と、
    を有し、
    前記複数の導電層は、複数の第１導電層及び複数の第２導電層を含み、
    前記第２領域の前記複数の第１導電層と同じ層に前記第１導電層と異なる複数の第１の膜を備え、
    前記第２領域の前記複数の第２導電層と同じ層に前記第２導電層及び前記第１の膜と異なる複数の第２の膜を備える
    半導体記憶装置。
  2. 前記第２領域における複数の層の第１の膜の間に少なくとも１層の第２の膜が配設され、前記第２領域における複数の層の第２の膜の間に少なくとも１層の第１の膜が配設される
    請求項１記載の半導体記憶装置。
  3. 基板の表面と交差する第１方向に、前記第１方向と交差する第２方向に延びる複数の第１の膜及び複数の第２の膜を含む複数の犠牲層と、複数の絶縁層とを交互に形成し、
    前記第１方向に延伸し、前記複数の犠牲層及び前記複数の絶縁層と対向する半導体層及びゲート絶縁層を形成し、
    前記第１の膜を除去することで、前記第１の膜の両側の前記複数の絶縁層の間に複数の第１空洞を形成し、
    前記複数の第１空洞に複数の第１導電層を形成し、
    前記第１導電層を形成した後、前記第２の膜を除去することで、前記第２の膜の両側の前記複数の絶縁層の間に複数の第２空洞を形成し、
    前記複数の第２空洞に複数の第２導電層を形成する
    半導体記憶装置の製造方法。
  4. 前記第１の膜は多結晶シリコンであり、前記第２の膜はＳｉＮである
    請求項３記載の半導体記憶装置の製造方法。
  5. 前記第１空洞は、前記第１の膜に対する第１の薬液によるエッチングによって形成され、
    前記第１の膜の前記第１の薬液に対するエッチングレートは、前記第２の膜の前記第１の薬液に対するエッチングレートよりも大きい
    請求項３又は４記載の半導体記憶装置の製造方法。
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