JP2022134659A - 半導体記憶装置 - Google Patents

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毅 吉田
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Abstract

【課題】高集積化の容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する半導体層と、複数の第１導電層と半導体層との間に設けられたゲート絶縁膜と、第１方向に延伸する第１抵抗素子と、を備える。第１抵抗素子の第１方向における一端は、複数の第１導電層の少なくとも一部よりも基板に近い。第１抵抗素子の第１方向における他端は、複数の第１導電層よりも基板から遠い。【選択図】図７

Description

本実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する半導体層と、複数の第１導電層と半導体層との間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等の、データを記憶可能なメモリ部を備える。
特開２０１７－１５７２６０号公報
高集積化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する半導体層と、複数の第１導電層と半導体層との間に設けられたゲート絶縁膜と、第１方向に延伸する第１抵抗素子と、を備える。第１抵抗素子の第１方向における一端は、複数の第１導電層の少なくとも一部よりも基板に近い。第１抵抗素子の第１方向における他端は、複数の第１導電層よりも基板から遠い。
第１実施形態に係る半導体記憶装置の模式的な回路図である。 同半導体記憶装置の模式的な平面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 第４実施形態に係る半導体記憶装置の模式的な平面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同半導体記憶装置の模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第５実施形態に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第７実施形態に係る半導体記憶装置の模式的な断面図である。 同半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第４実施形態に係る半導体記憶装置の変形例を示す模式的な断面図である。 第５実施形態に係る半導体記憶装置の変形例を示す模式的な断面図である。 抵抗素子の適用例を示す模式的な回路図である。 抵抗素子の適用例を示す模式的な斜視図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electronmicroscopy）やＴＥＭ（Transmissionelectron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
また、本明細書において、円筒状又は円環状の部材又は貫通孔等について「径方向」と言った場合には、これら円筒又は円環の中心軸と垂直な平面において、この中心軸に近付く方向又はこの中心軸から離れる方向を意味することとする。また、「径方向の厚み」等と言った場合には、この様な平面において、中心軸から内周面までの距離と、中心軸から外周面までの距離との差分を意味する事とする。
［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、図１に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、ソース側選択トランジスタＳＴＳｂと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層はチャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳｂは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、複数通りの動作電圧を生成する電圧生成回路と、生成された動作電圧をビット線ＢＬ、ソース線ＳＬ、ワード線、及び、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に供給するデコード回路と、ビット線ＢＬの電圧又は電流を検知するセンスアンプ回路と、これらを制御するシーケンサと、を備える。尚、周辺回路ＰＣは、これらの回路を構成する複数のトランジスタ、複数のキャパシタ及び複数の抵抗素子を備える。
［メモリダイＭＤの構造］
図２は、メモリダイＭＤの模式的な平面図である。図３は、図２に示す構造をＡ－Ａ´線で切断し、矢印の方向に見た模式的な断面図である。図４は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図５は、図４のＢで示した部分の模式的な拡大図である。図６及び図７は、メモリダイＭＤの一部の構成を示す模式的な断面図である。
図２に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられる。メモリセルアレイ領域ＲＭＣＡとＸ方向に並ぶ位置には、フックアップ領域ＲＨＵと、これよりもメモリセルアレイ領域ＲＭＣＡから遠いロウデコーダ領域ＲＲＤと、が設けられている。また、半導体基板１００のそれ以外の領域には、周辺回路領域ＲＰが設けられている。
また、図３に示す様に、メモリダイＭＤは、半導体基板１００上に設けられたデバイス層ＤＬＬと、デバイス層ＤＬＬの上方に設けられたデバイス層ＤＬＵと、デバイス層ＤＬＵの上方に設けられた配線層Ｍ０と、配線層Ｍ０の上方に設けられた配線層Ｍ１と、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図３に示す様に、半導体基板１００の表面には、アクティブ領域１００Ａと、絶縁領域１００Ｉと、が設けられている。アクティブ領域１００Ａは、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域でも良いし、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域でも良いし、Ｎ型ウェル領域及びＰ型ウェル領域が設けられていない半導体基板領域でも良い。アクティブ領域１００Ａは、例えば、周辺回路ＰＣを構成する複数のトランジスタＴｒ等として機能する。絶縁領域１００Ｉは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含む。
［デバイス層ＤＬＬ，ＤＬＵのメモリセルアレイ領域ＲＭＣＡにおける構造］
メモリセルアレイ領域ＲＭＣＡには、例えば図２に示す様に、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、図４に示す様なブロック間構造ＳＴが設けられる。
メモリブロックＢＬＫは、例えば図４に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、Ｙ方向において隣り合う複数の導電層１１０と電気的に接続されている。また、これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図１）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、例えば図４に示す様に、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。
半導体層１２０は、デバイス層ＤＬＬに含まれる半導体領域１２０Ｌと、デバイス層ＤＬＵに含まれる半導体領域１２０Ｕと、を備える。また、半導体層１２０は、半導体領域１２０Ｌの上端及び半導体領域１２０Ｕの下端に接続された半導体領域１２０Ｊと、半導体領域１２０Ｕの上端に接続された不純物領域１２１と、を備える。また、半導体層１２０の下端には、半導体層１２２が接続されている。
半導体領域１２０Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌの外周面は、デバイス層ＤＬＬに含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｌの下端部（例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅Ｗ１２０ＬＬは、半導体領域１２０Ｌの上端部（例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅Ｗ１２０ＬＵよりも小さい。
半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｕの外周面は、デバイス層ＤＬＵに含まれる複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｕの下端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅Ｗ１２０ＵＬは、半導体領域１２０Ｕの上端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅Ｗ１２０ＵＵ及び上記幅Ｗ１２０ＬＵよりも小さい。
半導体領域１２０Ｊは、それぞれデバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に設けられ、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に設けられている。尚、半導体領域１２０Ｊの径方向の幅Ｗ１２０Ｊは、上記幅Ｗ１２０ＬＵ，Ｗ１２０ＵＵよりも大きい。
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。不純物領域１２１は、ビアコンタクト電極Ｃｈ及びビアコンタクト電極Ｃｂ（図３）を介してビット線ＢＬに接続される。
半導体層１２２は、半導体基板１００のアクティブ領域１００Ａに接続されている。半導体層１２２は、例えば、単結晶シリコン（Ｓｉ）等からなる。半導体層１２２は、ソース側選択トランジスタＳＴＳｂのチャネル領域として機能する。半導体層１２２の外周面は、導電層１１１によって囲まれており、導電層１１１と対向している。半導体層１２２と導電層１１１との間には、酸化シリコン等の絶縁層１２３が設けられている。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。
ゲート絶縁膜１３０は、例えば図５に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図５には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図４に示す様に、Ｚ方向及びＸ方向に延伸する導電層１４０と、導電層１４０の側面に設けられた絶縁層１４１と、を備える。導電層１４０は、半導体基板１００のアクティブ領域１００Ａに設けられたＮ型の不純物領域に接続されている。導電層１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４０は、例えば、ソース線ＳＬ（図１）の一部として機能する。
［デバイス層ＤＬＬ，ＤＬＵのフックアップ領域ＲＨＵにおける構造］
図３に示す様に、フックアップ領域ＲＨＵには、複数の導電層１１０のＸ方向における端部が設けられている。これら複数の導電層１１０のＸ方向における端部は、Ｘ方向における位置がお互いに異なっており、これによって略階段状の形状を構成している。また、フックアップ領域ＲＨＵには、Ｘ方向に並ぶ複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。ビアコンタクト電極ＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［デバイス層ＤＬＬ，ＤＬＵのロウデコーダ領域ＲＲＤにおける構造］
図２のロウデコーダ領域ＲＲＤには、絶縁層１５１（図６）を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００のアクティブ領域１００Ａ及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。
半導体基板１００のアクティブ領域１００Ａは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。電極ｇｃは、例えば図６に示す様に、Ｎ型の不純物又はＰ型の不純物を含むシリコン（Ｓｉ）等の半導体層１５２と、タングステン（Ｗ）等の金属を含む導電層１５３と、を備える。尚、例えば図３に示す様に、電極ｇｃの上面は、デバイス層ＤＬＬに含まれる複数の導電層１１０の少なくとも一部よりも下方に位置している。
ビアコンタクト電極ＣＳは、Ｚ方向に延伸する。ビアコンタクト電極ＣＳの下端は、半導体基板１００のアクティブ領域１００Ａ又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板１００のアクティブ領域１００Ａとの接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳの上端は、配線ｍ０に接続されている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
ビアコンタクト電極ＣＳは、デバイス層ＤＬＬに含まれる導電体領域ＣＳＬと、デバイス層ＤＬＵに含まれる導電体領域ＣＳＵと、を備える。また、ビアコンタクト電極ＣＳは、導電体領域ＣＳＬの上端及び導電体領域ＣＳＵの下端に接続された導電体領域ＣＳＪを備える。
導電体領域ＣＳＬは、Ｚ方向に延伸する略円柱状の領域である。導電体領域ＣＳＬの外周面は、デバイス層ＤＬＬに含まれる酸化シリコン（ＳｉＯ２）等の絶縁層１０２によって囲まれている。尚、導電体領域ＣＳＬの下端部の径方向の幅ＷＣＳＬＬは、導電体領域ＣＳＬの上端部（例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅ＷＣＳＬＵよりも小さい。尚、半導体基板１００に接続されている導電体領域ＣＳＬの下端部は、例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも下方に位置する部分でも良い。また、電極ｇｃに接続されている導電体領域ＣＳＬの下端部は、例えば、電極ｇｃとの接続部分でも良い。
導電体領域ＣＳＵは、Ｚ方向に延伸する略円柱状の領域である。導電体領域ＣＳＵの外周面は、デバイス層ＤＬＵに含まれる絶縁層１０２によって囲まれている。尚、導電体領域ＣＳＵの下端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅ＷＣＳＵＬは、導電体領域ＣＳＵの上端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅ＷＣＳＵＵ及び上記幅ＷＣＳＬＵよりも小さい。
導電体領域ＣＳＪは、それぞれデバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に設けられ、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に設けられている。尚、導電体領域ＣＳＪの径方向の幅ＷＣＳＪは、上記幅ＷＣＳＬＵ，ＷＣＳＵＵよりも大きい。
［デバイス層ＤＬＬ，ＤＬＵの周辺回路領域ＲＰにおける構造］
図２の周辺回路領域ＲＰには、絶縁層１５１（図７）を介して、配線層ＧＣが設けられている。また、周辺回路領域ＲＰには、上述した複数のビアコンタクト電極ＣＳと、複数のビア抵抗ＶＲ（図７）と、が設けられている。これら複数のビア抵抗ＶＲは、周辺回路ＰＣの一部を構成する抵抗素子として機能する。
ビア抵抗ＶＲは、例えば図７に示す様に、Ｚ方向に延伸する。ビア抵抗ＶＲの下端は、半導体基板１００のアクティブ領域１００Ａ又は電極ｇｃの上面に接続されている。ビア抵抗ＶＲの上端は、配線ｍ０に接続されている。ビア抵抗ＶＲは、例えば、Ｎ型の不純物又はＰ型の不純物を含むシリコン（Ｓｉ）等の半導体層を含んでいても良い。
ビア抵抗ＶＲは、デバイス層ＤＬＬに含まれる抵抗体領域ＶＲＬと、デバイス層ＤＬＵに含まれる抵抗体領域ＶＲＵと、を備える。また、ビア抵抗ＶＲは、抵抗体領域ＶＲＬの上端及び抵抗体領域ＶＲＵの下端に接続された抵抗体領域ＶＲＪを備える。
抵抗体領域ＶＲＬは、Ｚ方向に延伸する略円柱状の領域である。抵抗体領域ＶＲＬの外周面は、デバイス層ＤＬＬに含まれる絶縁層１０２によって囲まれている。尚、抵抗体領域ＶＲＬの下端部の径方向の幅ＷＶＲＬＬは、抵抗体領域ＶＲＬの上端部（例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅ＷＶＲＬＵよりも小さい。尚、半導体基板１００に接続されている抵抗体領域ＶＲＬの下端部は、例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも下方に位置する部分でも良い。また、電極ｇｃに接続されている抵抗体領域ＶＲＬの下端部は、例えば、電極ｇｃとの接続部分でも良い。
抵抗体領域ＶＲＵは、Ｚ方向に延伸する略円柱状の領域である。抵抗体領域ＶＲＵの外周面は、デバイス層ＤＬＵに含まれる絶縁層１０２によって囲まれている。尚、抵抗体領域ＶＲＵの下端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅ＷＶＲＵＬは、抵抗体領域ＶＲＵの上端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅ＷＶＲＵＵ及び上記幅ＷＶＲＬＵよりも小さい。
抵抗体領域ＶＲＪは、それぞれデバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に設けられ、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に設けられている。尚、抵抗体領域ＶＲＪの径方向の幅ＷＶＲＪは、上記幅ＷＶＲＬＵ，ＷＶＲＵＵよりも大きい。
［配線層Ｍ０，Ｍ１の構造］
例えば図３に示す様に、配線層Ｍ０，Ｍ１に含まれる複数の配線の一部は、例えば、上述したビアコンタクト電極Ｃｂ，Ｃｈを介して、半導体層１２０に接続されている。また、これら複数の配線の一部は、例えば、上述したビアコンタクト電極ＣＣを介して、導電層１１０に接続されている。また、これら複数の配線の一部は、例えば、上述したビアコンタクト電極ＣＳ、又は、ビア抵抗ＶＲを介して、半導体基板１００のアクティブ領域１００Ａ又は電極ｇｃに接続されている。
配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ１は、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ１のうちの一部は、ビット線ＢＬ（図１）として機能する。ビット線ＢＬは、Ｘ方向に並びＹ方向に延伸する。
［製造方法］
次に、図８～図３２を参照して、メモリダイＭＤの製造方法について説明する。図８～図３２は、同製造方法について説明するための模式的な断面図である。図８～図１３、及び、図２０～図２８は、図４に対応する断面を示している。図１４～図１９、及び、図２９～図３１は、図６に対応する断面を示している。図３２は、図７に対応する断面を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、まず、半導体基板１００のロウデコーダ領域ＲＲＤ及び周辺回路領域ＲＰに、配線層ＧＣを形成する。
次に、例えば図８に示す様に、半導体基板１００上に、複数の絶縁層１１０Ａ及び絶縁層１０１を形成する。絶縁層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等からなる。この工程は、例えば、ＣＶＤ（ChemicalVapor Deposition）等の方法によって行う。尚、複数の絶縁層１１０Ａ及び絶縁層１０１は、図２を参照して説明したメモリセルアレイ領域ＲＭＣＡ、及び、フックアップ領域ＲＨＵに形成される。尚、この工程において、ロウデコーダ領域ＲＲＤ及び周辺回路領域ＲＰには、絶縁層１０２を形成する（図１４参照）。
次に、例えば図９に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＬＭＨを形成する。メモリホールＬＭＨは、Ｚ方向に延伸し、絶縁層１０１及び絶縁層１１０Ａを貫通し、半導体基板１００の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
次に、例えば図１０に示す様に、メモリホールＬＭＨの底面に半導体層１２２を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図１０に示す様に、半導体層１２２の上面に、絶縁層１２４を形成する。この工程は、例えば、酸化処理等の方法によって行う。
次に、例えば図１０に示す様に、メモリホールＬＭＨの内部に、アモルファスシリコン膜１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１１に示す様に、アモルファスシリコン膜１２０Ａの上端部分を除去する。この工程は、例えば、ドライエッチング等の方法によって行う。
次に、例えば図１２に示す様に、絶縁層１０２の一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図１３に示す様に、アモルファスシリコン膜１２０Ａの上面に、アモルファスシリコン膜１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１４及び図１５に示す様に、ビアコンタクト電極ＣＳ及びビア抵抗ＶＲに対応する位置に、複数のコンタクトホールＬＣＨを形成する。コンタクトホールＬＣＨは、Ｚ方向に延伸し、絶縁層１０２を貫通し、半導体基板１００の上面又は電極ｇｃの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１６に示す様に、コンタクトホールＬＣＨの内部に、アモルファスシリコン膜ＣＳＡを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１７に示す様に、アモルファスシリコン膜ＣＳＡの上端部分を除去する。この工程は、例えば、ドライエッチング等の方法によって行う。
次に、例えば図１８に示す様に、絶縁層１０２の一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図１９に示す様に、アモルファスシリコン膜ＣＳＡの上面に、アモルファスシリコン膜ＣＳＡを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２０に示す様に、図１３に示す様な構造の上方に、複数の絶縁層１１０Ａ及び絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、複数の絶縁層１１０Ａ及び絶縁層１０１は、図２を参照して説明したメモリセルアレイ領域ＲＭＣＡ、及び、フックアップ領域ＲＨＵに形成される。尚、この工程において、ロウデコーダ領域ＲＲＤ及び周辺回路領域ＲＰには、絶縁層１０２を形成する（図２９参照）。
次に、例えば図２１に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＵＭＨを形成する。メモリホールＵＭＨは、Ｚ方向に延伸し、絶縁層１０１及び絶縁層１１０Ａを貫通し、アモルファスシリコン膜１２０Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２２に示す様に、アモルファスシリコン膜１２０Ａ及び絶縁層１２４を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２３に示す様に、メモリホールＬＭＨ，ＵＭＨの内部に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図２４に示す様に、ブロック間構造ＳＴに対応する位置に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び絶縁層１１０ＡをＹ方向に分断し、半導体基板１００の上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２５に示す様に、溝ＳＴＡを介して絶縁層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２６に示す様に、絶縁層１２３を形成する。この工程は、例えば、酸化処理等の方法によって行う。
次に、例えば図２７に示す様に、導電層１１０及び導電層１１１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２８に示す様に、溝ＳＴＡ内にブロック間構造ＳＴを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図２９及び図３０に示す様に、ビアコンタクト電極ＣＳ及びビア抵抗ＶＲに対応する位置に、複数のコンタクトホールＵＣＨを形成する。コンタクトホールＵＣＨは、Ｚ方向に延伸し、絶縁層１０２を貫通し、アモルファスシリコン膜ＣＳＡの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図３１に示す様に、アモルファスシリコン膜ＣＳＡを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図３２に示す様に、コンタクトホールＬＣＨ，ＵＣＨのうち、ビア抵抗ＶＲに対応する位置以外に設けられたものを、レジスト１５５によって閉塞させる。
次に、例えば図７に示す様に、コンタクトホールＬＣＨ，ＵＣＨのうち、ビア抵抗ＶＲに対応する位置に、ビア抵抗ＶＲを形成する。この工程では、例えば、ＣＶＤ及びＣＭＰ等の方法によって、ビア抵抗ＶＲを形成する。また、例えば、図３２に例示したレジスト１５５を除去する。
次に、例えば図６に示す様に、コンタクトホールＬＣＨ，ＵＣＨのうち、ビアコンタクト電極ＣＳに対応する位置に、ビアコンタクト電極ＣＳを形成する。この工程は、例えば、ＣＶＤ及びＣＭＰ（Chemical Mechanical Polishing）等の方法によって行う。
その後、配線等を形成し、ダイシングによってウェハを分断することにより、メモリダイＭＤが形成される。
［効果］
図４を参照して説明した様に、メモリダイＭＤは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、これらの間に設けられたゲート絶縁膜１３０と、を備える。また、メモリダイＭＤは、ビア抵抗ＶＲを備える。
ここで、デバイス層ＤＬＬ，ＤＬＵのＺ方向における厚みは、高集積化が進むにつれて、大きくなりつつある。また、ビア抵抗ＶＲは、デバイス層ＤＬＬ，ＤＬＵにわたって、Ｚ方向に延伸している。従って、ビア抵抗ＶＲは、比較的容易にＺ方向の距離（抵抗長さ）を稼ぐことが可能である。従って、ビア抵抗ＶＲを採用した場合には、例えば配線層ＧＣ又は半導体基板１００の一部を抵抗素子として使用する場合と比較して、回路面積を大幅に削減可能である。
また、例えば配線層ＧＣの一部を抵抗素子として使用する場合、配線層ＧＣの材料は、トランジスタＴｒ等の特性を考慮して選定する必要がある。一方、ビア抵抗ＶＲの材料は、比較的自由に選定することが可能である。例えば、ビア抵抗ＶＲの材料として、Ｎ型の不純物又はＰ型の不純物を含むシリコン（Ｓｉ）等の半導体層を採用する場合には、不純物濃度の調整により、ビア抵抗ＶＲの特性を比較的容易に調整可能である。従って、本実施形態に係るビア抵抗ＶＲによれば、好適な特性を有する抵抗素子を比較的容易に実現することが可能である。
［第２実施形態］
次に、図３３を参照して、第２実施形態に係る半導体記憶装置について説明する。図３３は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、ビア抵抗ＶＲのかわりに、ビア抵抗ＶＲ２を備えている。
ビア抵抗ＶＲ２は、Ｚ方向に延伸する。ビア抵抗ＶＲ２の下端は、半導体基板１００のアクティブ領域１００Ａ又は電極ｇｃの上面に接続されている。ビア抵抗ＶＲ２の上端は、配線ｍ０に接続されている。
ビア抵抗ＶＲ２は、デバイス層ＤＬＬに含まれる抵抗体領域ＶＲ２Ｌと、デバイス層ＤＬＵに含まれる導電体領域ＶＣと、を備える。また、ビア抵抗ＶＲ２は、抵抗体領域ＶＲ２Ｌの上端及び導電体領域ＶＣの下端に接続された抵抗体領域ＶＲ２Ｊを備える。抵抗体領域ＶＲ２Ｌ及び抵抗体領域ＶＲ２Ｊは、例えば、Ｎ型の不純物又はＰ型の不純物を含むシリコン（Ｓｉ）等の半導体層を含んでいても良い。導電体領域ＶＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
抵抗体領域ＶＲ２Ｌは、Ｚ方向に延伸する略円柱状の領域である。抵抗体領域ＶＲ２Ｌの外周面は、デバイス層ＤＬＬに含まれる絶縁層１０２によって囲まれている。尚、抵抗体領域ＶＲ２Ｌの下端部の径方向の幅ＷＶＲ２ＬＬは、抵抗体領域ＶＲ２Ｌの上端部（例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅ＷＶＲ２ＬＵよりも小さい。尚、半導体基板１００に接続されている抵抗体領域ＶＲ２Ｌの下端部は、例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも下方に位置する部分でも良い。また、電極ｇｃに接続されている抵抗体領域ＶＲ２Ｌの下端部は、例えば、電極ｇｃとの接続部分でも良い。
導電体領域ＶＣは、Ｚ方向に延伸する略円柱状の領域である。導電体領域ＶＣの外周面は、デバイス層ＤＬＵに含まれる絶縁層１０２によって囲まれている。尚、導電体領域ＶＣの下端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅ＷＶＣＵＬは、導電体領域ＶＣの上端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅ＷＶＣＵＵ及び上記幅ＷＶＲ２ＬＵよりも小さい。
抵抗体領域ＶＲ２Ｊは、それぞれデバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に設けられ、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に設けられている。尚、抵抗体領域ＶＲ２Ｊの径方向の幅ＷＶＲ２Ｊは、上記幅ＷＶＲＬＵ，ＷＶＣＵＵよりも大きい。
次に、図３４を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図３４は、同製造方法について説明するための模式的な断面図である。図３４は、図３３に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図３０を参照して説明した工程までを行う。
次に、例えば図３４に示す様に、コンタクトホールＬＣＨ，ＵＣＨのうち、ビア抵抗ＶＲ２に対応する位置に設けられたものを、レジスト２５５によって閉塞させる。
次に、例えば図３１に示す様に、コンタクトホールＬＣＨ，ＵＣＨのうち、ビアコンタクト電極ＣＳに対応するものにおいて、アモルファスシリコン膜ＣＳＡを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図３０に示す様に、図３４を参照して説明したレジスト２５５を除去する。
次に、例えば図６及び図３３に示す様に、ビアコンタクト電極ＣＳ及びビア抵抗ＶＲ２を形成する。この工程は、例えば、ＣＶＤ及びＣＭＰ等の方法によって行う。
その後、配線等を形成し、ダイシングによってウェハを分断することにより、第２実施形態に係る半導体記憶装置が形成される。
第２実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、回路面積を削減可能であり、且つ、好適な特性を有する抵抗素子を実現可能である。
また、第２実施形態に係る半導体記憶装置の製造方法では、犠牲膜として使用されるアモルファスシリコン膜ＣＳＡをビア抵抗ＶＲ２の抵抗体領域ＶＲ２Ｌ及び抵抗体領域ＶＲ２Ｊとして利用し、且つ、ビア抵抗ＶＲ２の導電体領域ＶＣを、ビアコンタクト電極ＣＳと同時に形成する。従って、第１実施形態に係る半導体記憶装置の製造方法と比較して、製造工程数を削減可能である。
［第３実施形態］
次に、第３実施形態に係る半導体記憶装置について説明する。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、第１実施形態に係るビア抵抗ＶＲ（図７）に加え、第２実施形態に係るビア抵抗ＶＲ２（図３３）を備えている。
次に、第３実施形態に係る半導体記憶装置の製造方法について説明する。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第２実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図３４を参照して説明した工程までを行う。
次に、例えば図３１に示す様に、コンタクトホールＬＣＨ，ＵＣＨのうち、ビアコンタクト電極ＣＳ及びビア抵抗ＶＲに対応するものにおいて、アモルファスシリコン膜ＣＳＡを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図３２に示す様に、コンタクトホールＬＣＨ，ＵＣＨのうち、ビア抵抗ＶＲに対応する位置以外に設けられたものを、レジスト１５５によって閉塞させる。
次に、例えば図７に示す様に、コンタクトホールＬＣＨ，ＵＣＨのうち、ビア抵抗ＶＲに対応する位置に、ビア抵抗ＶＲを形成する。この工程は、例えば、ＣＶＤ及びＣＭＰ等の方法によって行う。
次に、例えば図３０に示す様に、図３２を参照して説明したレジスト１５５、及び、図３４を参照して説明したレジスト２５５を除去する。
次に、例えば図６及び図３３に示す様に、ビアコンタクト電極ＣＳ及びビア抵抗ＶＲ２を形成する。この工程は、例えば、ＣＶＤ及びＣＭＰ等の方法によって行う。
その後、配線等を形成し、ダイシングによってウェハを分断することにより、第３実施形態に係る半導体記憶装置が形成される。
第３実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、回路面積を削減可能であり、且つ、好適な特性を有する抵抗素子を実現可能である。
また、第３実施形態に係る半導体記憶装置によれば、２通りの抵抗値を有するビア抵抗ＶＲ，ＶＲ２を同時に採用することが可能である。これにより、回路面積を更に削減可能である。
［第４実施形態］
［メモリダイＭＤ４の構造］
次に、図３５～図３８を参照して、第４実施形態に係る半導体記憶装置について説明する。図３５は、第４実施形態に係るメモリダイＭＤ４の構成を示す模式的な平面図である。図３６～図３８は、メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリダイＭＤ４は、例えば図３５に示す様に、半導体基板４００を備える。図示の例において、半導体基板４００にはＸ方向及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡ´が設けられる。また、メモリセルアレイ領域ＲＭＣＡ´は、Ｘ方向に並ぶ複数のメモリホール領域ＲＭＨと、これらメモリホール領域ＲＭＨの間に設けられた複数のコンタクト接続領域ＲＣ４Ｔと、を備える。また、メモリセルアレイ領域ＲＭＣＡ´のＸ方向における中心位置には、フックアップ領域ＲＨＵ´が設けられている。また、半導体基板４００のＹ方向の端部には、周辺回路領域ＲＰ´が設けられている。周辺回路領域ＲＰ´は、半導体基板４００のＹ方向の端部に沿ってＸ方向に延伸する。
メモリダイＭＤ４は、例えば図３６に示す様に、半導体基板４００と、半導体基板４００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた配線層Ｄ０と、配線層Ｄ０の上方に設けられた配線層Ｄ１と、配線層Ｄ１の上方に設けられた配線層Ｄ２と、配線層Ｄ２の上方に設けられたメモリセルアレイ層ＬＭＣＡ１と、メモリセルアレイ層ＬＭＣＡ１の上方に設けられたメモリセルアレイ層ＬＭＣＡ２と、メモリセルアレイ層ＬＭＣＡ２の上方に設けられた配線層Ｍ０´と、を備える。
［半導体基板４００の構造］
半導体基板４００は、半導体基板１００（図３）とほぼ同様に構成されている。また、半導体基板４００の表面には、アクティブ領域４００Ａと、絶縁領域４００Ｉと、が設けられている。
［トランジスタ層ＬＴＲの構造］
トランジスタ層ＬＴＲは、メモリダイＭＤ（図３）のデバイス層ＤＬＬのロウデコーダ領域ＲＲＤ及び周辺回路領域ＲＰとほぼ同様に構成されている。ただし、トランジスタ層ＬＴＲは、ビアコンタクト電極ＣＳのかわりに、ビアコンタクト電極ＣＳ´を備える。
ビアコンタクト電極ＣＳ´は、Ｚ方向に延伸し、下端において半導体基板４００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳ´と半導体基板４００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳ´は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［配線層Ｄ０，Ｄ１，Ｄ２の構造］
例えば図３６に示す様に、配線層Ｄ０，Ｄ１，Ｄ２に含まれる複数の配線は、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の配線ｄ０，ｄ１，ｄ２を含む。これら複数の配線ｄ０，ｄ１，ｄ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨにおける構造］
メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨにおける構造は、メモリダイＭＤ（図３）のデバイス層ＤＬＬ，ＤＬＵのメモリセルアレイ領域ＲＭＣＡにおける構造とほぼ同様である。
ただし、例えば図３７に示す様に、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨに設けられた複数の半導体層１２０の下端には、半導体層１２２が設けられていない。また、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリホール領域ＲＭＨに設けられた複数の半導体層１２０の下端には、不純物領域４２２が設けられている。不純物領域４２２は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。
また、例えば図３７に示す様に、メモリセルアレイ層ＬＭＣＡ１のメモリホール領域ＲＭＨには、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む半導体層４２３が設けられている。また、半導体層１２０の下端は、半導体基板４００ではなく、半導体層４２３に接続されている。
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のコンタクト接続領域ＲＣ４Ｔにおける構造］
メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のコンタクト接続領域ＲＣ４Ｔは、例えば図３６に示す様に、Ｚ方向に並ぶ複数の絶縁層１１０Ａと、Ｚ方向に延伸する複数のビアコンタクト電極Ｃ４と、を備える。また、Ｚ方向に並ぶ複数の絶縁層１１０Ａの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
ビアコンタクト電極Ｃ４は、Ｘ方向に複数並んでいる。ビアコンタクト電極Ｃ４は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極Ｃ４の外周面は、絶縁層１１０Ａ及び絶縁層１０１によって囲まれており、これらの絶縁層１１０Ａ及び絶縁層１０１に接続されている。尚、例えば図３６に示す様に、ビアコンタクト電極Ｃ４はＺ方向に延伸し、上端において配線層Ｍ０中の配線ｍ０と接続され、下端において配線層Ｄ２中の配線ｄ２と接続されている。
［メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のフックアップ領域ＲＨＵ´における構造］
メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のフックアップ領域ＲＨＵ´における構造は、メモリダイＭＤ（図３）のデバイス層ＤＬＬ，ＤＬＵのフックアップ領域ＲＨＵ´における構造とほぼ同様である。
［ビア抵抗ＶＲ４］
メモリダイＭＤ４のいずれかの領域には、複数のビア抵抗ＶＲ４が設けられている。ビア抵抗ＶＲ４は、例えば図３８に示す様に、Ｚ方向に延伸する。ビア抵抗ＶＲ４の下端は、半導体層４２３に接続されている。ビア抵抗ＶＲ４の上端は、配線ｍ０に接続されている。ビア抵抗ＶＲ４は、例えば、Ｎ型の不純物又はＰ型の不純物を含むシリコン（Ｓｉ）等の半導体層を含んでいても良い。
ビア抵抗ＶＲ４は、メモリセルアレイ層ＬＭＣＡ１に含まれる抵抗体領域ＶＲ４Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる抵抗体領域ＶＲ４Ｕと、を備える。また、ビア抵抗ＶＲ４は、抵抗体領域ＶＲ４Ｌの上端及び抵抗体領域ＶＲ４Ｕの下端に接続された抵抗体領域ＶＲ４Ｊを備える。
抵抗体領域ＶＲ４Ｌは、Ｚ方向に延伸する略円柱状の領域である。抵抗体領域ＶＲ４Ｌの外周面は、メモリセルアレイ層ＬＭＣＡ１に含まれる絶縁層１０２によって囲まれている。尚、抵抗体領域ＶＲ４Ｌの下端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅ＷＶＲ４ＬＬは、抵抗体領域ＶＲ４Ｌの上端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅ＷＶＲ４ＬＵよりも小さい。
抵抗体領域ＶＲ４Ｕは、Ｚ方向に延伸する略円柱状の領域である。抵抗体領域ＶＲ４Ｕの外周面は、メモリセルアレイ層ＬＭＣＡ２に含まれる絶縁層１０２によって囲まれている。尚、抵抗体領域ＶＲ４Ｕの下端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅ＷＶＲ４ＵＬは、抵抗体領域ＶＲ４Ｕの上端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅ＷＶＲ４ＵＵ及び上記幅ＷＶＲ４ＬＵよりも小さい。
抵抗体領域ＶＲ４Ｊは、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。尚、抵抗体領域ＶＲ４Ｊの径方向の幅ＷＶＲ４Ｊは、上記幅ＷＶＲ４ＬＵ，ＷＶＲ４ＵＵよりも大きい。
［製造方法］
次に、図３９～図４９を参照して、第４実施形態に係る半導体記憶装置の製造方法について説明する。図３９～図４９は、同製造方法について説明するための模式的な断面図である。図３９、図４１、図４３、図４５、図４８及び図４９は、図３７に対応する断面を示している。図４０、図４２、図４４、図４６及び図４７は、図３８に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、半導体基板４００に、図３６を参照して説明したトランジスタ層ＬＴＲ、及び、配線層Ｄ０～Ｄ２を形成する。
次に、例えば図３９に示す様に、半導体基板４００の上方に、半導体層４２３Ａ、犠牲層４２３Ｂ、及び、半導体層４２３Ｃを形成する。また、これらの構成の上方に、複数の絶縁層１１０Ａ及び絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、複数の絶縁層１１０Ａ及び絶縁層１０１は、図３５及び図３６を参照して説明したメモリセルアレイ領域ＲＭＣＡ´に形成される。尚、例えば図４０に示す様に、この工程において、周辺回路領域ＲＰ´には、絶縁層１０２を形成する。
次に、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図９を参照して説明した工程を行い、メモリホールＬＭＨの内部にアモルファスシリコン膜１２０Ａを形成する。また、図１１～図１３を参照して説明した工程を行う。尚、これらの工程においては、周辺回路領域ＲＰ´にも、同様の処理を行う。
次に、例えば図４１に示す様に、以上の工程によって形成された構造の上方に、複数の絶縁層１１０Ａ及び絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、複数の絶縁層１１０Ａ及び絶縁層１０１は、図３５及び図３６を参照して説明したメモリセルアレイ領域ＲＭＣＡ´に形成される。尚、例えば図４２に示す様に、この工程において、周辺回路領域ＲＰ´には、絶縁層１０２を形成する。
次に、例えば図４３に示す様に、半導体層１２０に対応する位置に、複数のメモリホールＵＭＨを形成する。また、例えば図４４に示す様に、ビア抵抗ＶＲ４に対応する位置に、複数のコンタクトホールＵＣＨを形成する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図４５に示す様に、メモリホールＵＭＨの内部に、アモルファスシリコン膜１２０Ａを形成する。また、例えば図４６に示す様に、コンタクトホールＬＣＨ，ＵＣＨの内部に、ビア抵抗ＶＲ４を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図４７に示す様に、ビア抵抗ＶＲ４の上面を、レジスト４５５によって覆う。
次に、例えば図４８に示す様に、メモリホールＬＭＨ，ＵＭＨの内部から、アモルファスシリコン膜１２０Ａを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図４９に示す様に、メモリホールＬＭＨ，ＵＭＨの内部に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
その後、例えば、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図２４～図２８を参照して説明した工程等を行い、配線等を形成し、ダイシングによってウェハを分断することにより、メモリダイＭＤ４が形成される。
［効果］
第４実施形態に係る半導体記憶装置によれば、第１実施形態に係る半導体記憶装置と同様に、回路面積を削減可能であり、且つ、好適な特性を有する抵抗素子を実現可能である。
［第５実施形態］
次に、図５０を参照して、第５実施形態に係る半導体記憶装置について説明する。図５０は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、ビア抵抗ＶＲ４のかわりに、ビア抵抗ＶＲ５を備えている。
ビア抵抗ＶＲ５は、Ｚ方向に延伸する。ビア抵抗ＶＲ５の下端は、半導体層４２３に接続されている。ビア抵抗ＶＲ５の上端は、配線ｍ０に接続されている。
ビア抵抗ＶＲ５は、メモリセルアレイ層ＬＭＣＡ１に含まれる抵抗体領域ＶＲ５Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる導電体領域ＶＣと、を備える。また、ビア抵抗ＶＲ５は、抵抗体領域ＶＲ５Ｌの上端及び導電体領域ＶＣの下端に接続された抵抗体領域ＶＲ５Ｊを備える。抵抗体領域ＶＲ５Ｌ及び抵抗体領域ＶＲ５Ｊは、例えば、Ｎ型の不純物又はＰ型の不純物を含むシリコン（Ｓｉ）等の半導体層を含んでいても良い。
抵抗体領域ＶＲ５Ｌは、Ｚ方向に延伸する略円柱状の領域である。抵抗体領域ＶＲ５Ｌの外周面は、メモリセルアレイ層ＬＭＣＡ１に含まれる絶縁層１０２によって囲まれている。尚、抵抗体領域ＶＲ５Ｌの下端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅ＷＶＲ５ＬＬは、抵抗体領域ＶＲ５Ｌの上端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅ＷＶＲ５ＬＵよりも小さい。
抵抗体領域ＶＲ５Ｊは、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。尚、抵抗体領域ＶＲ５Ｊの径方向の幅ＷＶＲ５Ｊは、上記幅ＷＶＲＬＵ，ＷＶＣＵＵよりも大きい。
次に、図５１及び図５２を参照して、第５実施形態に係る半導体記憶装置の製造方法について説明する。図５１及び図５２は、同製造方法について説明するための模式的な断面図である。図５１及び図５２は、図５０に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第４実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図４３及び図４４を参照して説明した工程までを行う。
次に、例えば図５１に示す様に、コンタクトホールＵＣＨを、レジスト５５５によって閉塞させる。
次に、例えば図４８に示す様に、メモリホールＬＭＨにおいて、アモルファスシリコン膜１２０Ａを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図２４～図２８を参照して説明した工程等を行う。
次に、例えば図５２に示す様に、コンタクトホールＵＣＨの内部に、酸化シリコン（ＳｉＯ２）等の絶縁層ＶＣＡを形成する。この工程では、例えば、図５１に例示したレジスト５５５を除去する。また、例えば、ＣＶＤ及びＣＭＰ等の方法によって、絶縁層ＶＣＡを形成する。
次に、図３６を参照して説明したビアコンタクト電極Ｃ４，ＣＣ等を形成する。尚、いずれかのビアコンタクト電極Ｃ４，ＣＣ等を形成する際、コンタクトホールＵＣＨの内部に形成された絶縁層ＶＣＡを除去し、ここに導電体領域ＶＣを形成する。これにより、図５０を参照して説明したビア抵抗ＶＲ５が形成される。
その後、その他の配線等を形成し、ダイシングによってウェハを分断することにより、第５実施形態に係る半導体記憶装置が形成される。
第５実施形態に係る半導体記憶装置によれば、第４実施形態に係る半導体記憶装置と同様に、回路面積を削減可能であり、且つ、好適な特性を有する抵抗素子を実現可能である。
また、第５実施形態に係る半導体記憶装置の製造方法では、犠牲膜として使用されるアモルファスシリコン膜１２０Ａをビア抵抗ＶＲ５の抵抗体領域ＶＲ５Ｌ及び抵抗体領域ＶＲ５Ｊとして利用し、且つ、ビア抵抗ＶＲ５の導電体領域ＶＣを、他のビアコンタクト電極と同時に形成する。従って、第４実施形態に係る半導体記憶装置の製造方法と比較して、製造工程数を削減可能である。
［第６実施形態］
次に、第６実施形態に係る半導体記憶装置について説明する。
第６実施形態に係る半導体記憶装置は、基本的には、第４実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、第４実施形態に係るビア抵抗ＶＲ４（図３８）に加え、第５実施形態に係るビア抵抗ＶＲ５（図５０）を備えている。
次に、第６実施形態に係る半導体記憶装置の製造方法について説明する。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第４実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図４３及び図４４を参照して説明した工程までを行う。
次に、例えば図５１に示す様に、コンタクトホールＬＣＨ，ＵＣＨのうち、ビア抵抗ＶＲ５に対応する位置に設けられたものを、レジスト５５５によって閉塞させる。
次に、例えば図４５に示す様に、メモリホールＵＭＨの内部に、アモルファスシリコン膜１２０Ａを形成する。また、例えば図４６に示す様に、コンタクトホールＬＣＨ，ＵＣＨの内部に、ビア抵抗ＶＲ４を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図４７に示す様に、ビア抵抗ＶＲ４の上面を、レジスト４５５によって覆う。
次に、第４実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図４８及び図４９を参照して説明した工程を行う。
次に、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図２４～図２８を参照して説明した工程等を行う。
その後、第５実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図５２を参照して説明した工程以降の工程を行う。
第６実施形態に係る半導体記憶装置によれば、第４実施形態に係る半導体記憶装置と同様に、回路面積を削減可能であり、且つ、好適な特性を有する抵抗素子を実現可能である。
また、第６実施形態に係る半導体記憶装置によれば、２通りの抵抗値を有するビア抵抗ＶＲ４，ＶＲ５を同時に採用することが可能である。これにより、回路面積を更に削減可能である。
［第７実施形態］
次に、図５３を参照して、第７実施形態に係る半導体記憶装置について説明する。図５３は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第７実施形態に係る半導体記憶装置は、基本的には、第１実施形態～第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第７実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ２つのデバイス層ＤＬＬ，ＤＬＵに加え、これらの間に設けられた１つのデバイス層ＤＬＭを備えている。また、この半導体記憶装置は、ビア抵抗ＶＲ，ＶＲ２のかわりに、３種類のビア抵抗ＶＲ´´，ＶＲ２´´，ＶＲ３´´を備えている。また、この半導体記憶装置は、ビアコンタクト電極ＣＳのかわりに、ビアコンタクト電極ＣＳ´´を備えている。
ビア抵抗ＶＲ´´は、デバイス層ＤＬＬに含まれる抵抗体領域ＶＲＬと、デバイス層ＤＬＭに含まれる抵抗体領域ＶＲＭと、デバイス層ＤＬＵに含まれる抵抗体領域ＶＲＵと、を備える。また、ビア抵抗ＶＲは、抵抗体領域ＶＲＬの上端及び抵抗体領域ＶＲＭの下端に接続された抵抗体領域ＶＲＪと、抵抗体領域ＶＲＭの上端及び抵抗体領域ＶＲＵの下端に接続された抵抗体領域ＶＲＪと、を備える。抵抗体領域ＶＲＭは、抵抗体領域ＶＲＬ，ＶＲＵと同様に構成されている。
ビア抵抗ＶＲ２´´は、デバイス層ＤＬＬに含まれる抵抗体領域ＶＲＬと、デバイス層ＤＬＭに含まれる抵抗体領域ＶＲＭと、デバイス層ＤＬＵに含まれる導電体領域ＣＳＵと、を備える。また、ビア抵抗ＶＲは、抵抗体領域ＶＲＬの上端及び抵抗体領域ＶＲＭの下端に接続された抵抗体領域ＶＲＪと、抵抗体領域ＶＲＭの上端及び導電体領域ＣＳＵの下端に接続された抵抗体領域ＶＲＪと、を備える。
ビア抵抗ＶＲ３´´は、デバイス層ＤＬＬに含まれる抵抗体領域ＶＲＬと、デバイス層ＤＬＭに含まれる導電体領域ＣＳＭと、デバイス層ＤＬＵに含まれる導電体領域ＣＳＵと、を備える。また、ビア抵抗ＶＲは、抵抗体領域ＶＲＬの上端及び導電体領域ＣＳＭの下端に接続された抵抗体領域ＶＲＪと、導電体領域ＣＳＭの上端及び導電体領域ＣＳＵの下端に接続された導電体領域ＣＳＪと、を備える。導電体領域ＣＳＭは、導電体領域ＣＳＬ，ＣＳＵと同様に構成されている。また、ビア抵抗ＶＲ３´´は、抵抗体領域ＶＲＪの上面に設けられた窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層ＶＲＥを備える。絶縁層ＶＲＥは、導電体領域ＣＳＭの下端部の外周面を覆う。
ビアコンタクト電極ＣＳ´´は、デバイス層ＤＬＬに含まれる導電体領域ＣＳＬと、デバイス層ＤＬＭに含まれる導電体領域ＣＳＭと、デバイス層ＤＬＵに含まれる導電体領域ＣＳＵと、を備える。また、ビアコンタクト電極ＣＳ´´は、導電体領域ＣＳＬの上端及び導電体領域ＣＳＭの下端に接続された導電体領域ＣＳＪと、導電体領域ＣＳＭの上端及び導電体領域ＣＳＵの下端に接続された導電体領域ＣＳＪと、を備える。
次に、図５４～図６３を参照して、第７実施形態に係る半導体記憶装置の製造方法について説明する。図５４～図６３は、同製造方法について説明するための模式的な断面図である。図５４～図６３は、図５３に対応する断面を示している。
本実施形態に係る半導体記憶装置の製造に際しては、まず、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図１９を参照して説明した工程までを行う。
次に、例えば図５４に示す様に、複数のアモルファスシリコン膜ＣＳＡのうち、ビア抵抗ＶＲ３´´に対応するものの上面を、絶縁層ＶＲＥによって覆う。この工程は、例えば、ＣＶＤ及びウェットエッチング等の方法によって行う。
次に、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図２０及び図２１を参照して説明した工程を行い、ＣＶＤ等の方法によってメモリホールの内部にアモルファスシリコン膜１２０Ａを形成する。また、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図１１～図１３を参照して説明した工程を、再度行う。
次に、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図１５～図１９を参照して説明した工程を再度実行する。これにより、図５５に示す様な構造が形成される。
次に、第１実施形態に係る半導体記憶装置の製造方法に含まれる工程のうち、図２０～図２８を参照して説明した工程を行う。これにより、図５６に示す様な構造が形成される。
次に、例えば図５７に示す様に、ビア抵抗ＶＲ´´，ＶＲ２´´，ＶＲ３´´、及び、ビアコンタクト電極ＣＳ´´に対応する位置に、複数のコンタクトホールＵＣＨを形成する。尚、図５７には、ビア抵抗ＶＲ´´，ＶＲ２´´，ＶＲ３´´、及び、ビアコンタクト電極ＣＳ´´に対応するコンタクトホールＵＣＨを、それぞれ、コンタクトホールＵＣＨ１´´，ＵＣＨ２´´，ＵＣＨ３´´，ＵＣＨ４´´として示している。
次に、例えば図５８に示す様に、コンタクトホールＵＣＨ２´´を、レジスト２５５´´によって閉塞させる。
次に、例えば図５９に示す様に、コンタクトホールＵＣＨ１´´，ＵＣＨ３´´，ＵＣＨ４´´の内部から、アモルファスシリコン膜ＣＳＡを除去する。尚、コンタクトホールＵＣＨ３´´の内部に設けられたアモルファスシリコン膜ＣＳＡのうち、絶縁層ＶＲＥよりも下方に設けられた部分は、除去されずに残存する。
次に、例えば図６０に示す様に、コンタクトホールＵＣＨ３´´，ＵＣＨ４´´を、レジスト１５５´´によって閉塞させる。
次に、例えば図６１に示す様に、コンタクトホールＵＣＨ１´´の内部に、ビア抵抗ＶＲ´´を形成する。
次に、例えば図６２に示す様に、レジスト１５５´´，２５５´´を除去する。
次に、例えば図６３に示す様に、絶縁層ＶＲＥの少なくとも一部を除去して、コンタクトホールＵＣＨ３´´内部のアモルファスシリコン膜ＣＳＡを露出させる。
次に、例えば図５３に示す様に、ビア抵抗ＶＲ２´´，ＶＲ３´´及びビアコンタクト電極ＣＳを形成する。
その後、配線等を形成し、ダイシングによってウェハを分断することにより、第７実施形態に係る半導体記憶装置が形成される。
［その他の実施形態］
以上、第１実施形態～第７実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
例えば、第１実施形態～第７実施形態に係るビア抵抗ＶＲ，ＶＲ２，ＶＲ４，ＶＲ５，ＶＲ´´，ＶＲ２´´，ＶＲ３´´は、抵抗体領域ＶＲＪ，ＶＲ２Ｊ，ＶＲ４Ｊ，ＶＲ５Ｊを備えていた。しかしながら、ビア抵抗ＶＲ，ＶＲ２，ＶＲ４，ＶＲ５，ＶＲ´´，ＶＲ２´´，ＶＲ３´´から、抵抗体領域ＶＲＪ，ＶＲ２Ｊ，ＶＲ４Ｊ，ＶＲ５Ｊを省略することも可能である。この様な場合には、例えば、図１７及び図１８を参照して説明した工程を省略しても良い。
例えば、第４実施形態～第６実施形態に係るビア抵抗ＶＲ４，ＶＲ５の外周面は、絶縁層１０２によって囲まれていた。しかしながら、ビア抵抗ＶＲ４，ＶＲ５の外周面は、例えば図６４及び図６５に示す様に、複数の絶縁層１１０Ａ及び複数の絶縁層１０１によって囲まれていても良い。
また、例えば、第７実施形態に係る半導体記憶装置は、基本的には第１実施形態～第３実施形態に係る半導体記憶装置と同様の構成を備えていた。また、Ｚ方向に並ぶ３つのデバイス層ＤＬＬ，ＤＬＭ，ＤＬＵを備えていた。この様に、第１実施形態～第３実施形態に係る半導体記憶装置は、３つ以上のデバイス層を備えていても良い。また、３種類以上の異なる抵抗値を有するビア抵抗を備えていても良い。同様に、第４実施形態～第６実施形態に係る半導体記憶装置は、３つ以上のメモリセルアレイ層を備えていても良い。また、３種類以上の異なる抵抗値を有するビア抵抗を備えていても良い。
また、第１実施形態～第７実施形態に係るビア抵抗は、種々の回路に適用可能である。
例えば、図６６には、電圧生成回路ＶＧの一部を示している。図６６に示す回路は、差動増幅回路ＡＭＰを備えている。差動増幅回路ＡＭＰの一方の入力端子には、定電流回路ＣＩの出力端子が接続されている。差動増幅回路ＡＭＰの他方の入力端子及び出力端子の間には、２つの抵抗素子Ｒ１，Ｒ２が直列に接続されている。また、差動増幅回路ＡＭＰの他方の入力端子は、並列に接続された２つの抵抗素子Ｒ３，Ｒ４を介して、他の端子に接続されている。第１実施形態～第７実施形態に係るビア抵抗は、例えば、これら４つの抵抗素子Ｒ１～Ｒ４として使用しても良い。
例えば、図６７には、図６６の抵抗素子Ｒ１～Ｒ４として、第４実施形態に係るビア抵抗ＶＲ４を採用した場合の模式的な構成例を示している。即ち、差動増幅回路ＡＭＰの出力端子は、配線ｍ０、及び、タングステン（Ｗ）等のビアコンタクト電極Ｃ３を介して、半導体層４２３に電気的に接続されている。また、この半導体層４２３は、抵抗素子Ｒ１として機能するビア抵抗ＶＲ４の下端に接続されている。また、このビア抵抗ＶＲ４の上端は、配線ｍ０に接続されている。また、この配線ｍ０は、抵抗素子Ｒ２として機能するビア抵抗ＶＲ４の上端に接続されている。また、このビア抵抗ＶＲ４の下端は、半導体層４２３に接続されている。この半導体層４２３は、ビアコンタクト電極Ｃ３及び配線ｍ０を介して、差動増幅回路ＡＭＰの入力端子に電気的に接続されている。また、この半導体層４２３は、抵抗素子Ｒ３，Ｒ４として機能する２つのビア抵抗ＶＲ４の下端に接続されている。また、これら２つのビア抵抗ＶＲ４の上端は、配線ｍ０に接続されている。この配線ｍ０は、図示しない他の構成に電気的に接続されている。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＣＣ，ＣＳ…ビアコンタクト電極、ＶＲ…ビア抵抗。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する半導体層と、
    前記複数の第１導電層と、前記半導体層と、の間に設けられたゲート絶縁膜と、
    前記第１方向に延伸する第１抵抗素子と
    を備え、
    前記第１抵抗素子の前記第１方向における一端は、前記複数の第１導電層の少なくとも一部よりも前記基板に近く、
    前記第１抵抗素子の前記第１方向における他端は、前記複数の第１導電層よりも前記基板から遠い
    半導体記憶装置。
  2. 前記第１方向に並び、前記複数の第１導電層よりも前記基板から遠い複数の第２導電層を備え、
    前記半導体層は、前記第１方向に並ぶ第１半導体領域及び第２半導体領域を備え、
    前記第１半導体領域は、前記複数の第１導電層と対向し、
    前記第２半導体領域は、前記複数の第２導電層と対向し、
    前記第１抵抗素子は、前記第１方向に並ぶ第１領域及び第２領域を備え、
    前記第１領域の前記第１方向における一端は、前記複数の第１導電層の少なくとも一部よりも前記基板に近く、
    前記第１領域の前記第１方向における他端は、前記複数の第１導電層よりも前記基板から遠く、
    前記第２領域の前記第１方向における一端は、前記複数の第２導電層よりも前記基板に近く、
    前記第２領域の前記第１方向における他端は、前記複数の第２導電層よりも前記基板から遠い
    請求項１記載の半導体記憶装置。
  3. 前記第１領域の前記第１方向における一端の、前記第１方向と交差する第２方向における幅を第１の幅とし、
    前記第１領域の前記第１方向における他端の、前記第２方向における幅を第２の幅とし、
    前記第２領域の前記第１方向における一端の、前記第２方向における幅を第３の幅とし、
    前記第２領域の前記第１方向における他端の、前記第２方向における幅を第４の幅とすると、
    前記第１の幅は、前記第２の幅よりも小さく、
    前記第３の幅は、前記第４の幅よりも小さく、
    前記第３の幅は、前記第２の幅よりも小さい
    請求項２記載の半導体記憶装置。
  4. 前記第１領域は半導体材料を含み、
    前記第２領域は半導体材料又は導電体材料を含む
    請求項２又は３記載の半導体記憶装置。
  5. 前記第１方向に延伸する第２抵抗素子を備え、
    前記第２抵抗素子は、前記第１方向に並ぶ第３領域及び第４領域を備え、
    前記第１領域は半導体材料を含み、
    前記第２領域は半導体材料を含み、
    前記第３領域は半導体材料を含み、
    前記第４領域は導電体材料を含む
    請求項２又は３記載の半導体記憶装置。
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