TWI816025B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施形態係關於一種半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置具備：基板；複數個導電層，其等配設於與基板之表面交叉之第1方向，且於與第1方向交叉之第2方向延伸；複數個絕緣層，其等分別設置於複數個導電層之間；半導體層，其於第1方向延伸，與複數個導電層及複數個絕緣層對向；及閘極絕緣層，其設置於複數個導電層與半導體層之間；且具有供形成複數個導電層、複數個絕緣層、半導體層及閘極絕緣層之第1區域、以及與該第1區域不同之第2區域，複數個導電層包含複數個第1導電層及複數個第2導電層；上述半導體記憶裝置於第2區域之與複數個第1導電層相同之層具備與第1導電層不同之複數個第1膜，於第2區域之與複數個第2導電層相同之層具備與第2導電層及第1膜不同之複數個第2膜。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
已知有一種半導體記憶裝置，其具備：基板；複數個導電層，其等配設於與基板之表面交叉之第1方向，且於與第1方向交叉之第2方向延伸；複數個絕緣層，其等分別設置於複數個導電層之間；半導體層，其等於第1方向延伸，與複數個導電層及複數個絕緣層對向；及閘極絕緣層，其設置於複數個導電層與半導體層之間。
實施形態提供一種能夠改善製造良率之半導體記憶裝置及其製造方法。
一實施形態之半導體記憶裝置具備：基板；複數個導電層，其等配設於與基板之表面交叉之第1方向，且於與第1方向交叉之第2方向延伸；複數個絕緣層，其等分別設置於複數個導電層之間；半導體層，其於第1方向延伸，與複數個導電層及複數個絕緣層對向；及閘極絕緣層，其設置於複數個導電層與半導體層之間；且具有供形成複數個導電層、複數個絕緣層、半導體層及閘極絕緣層之基板上之第1區域、以及基板上之與第1區域不同之第2區域，複數個導電層包含複數個第1導電層及複數個第2導電層；且上述半導體記憶裝置於第2區域之與複數個第1導電層相同之層具備與第1導電層不同之複數個第1膜，於第2區域之與複數個第2導電層相同之層具備與第2導電層及第1膜不同之複數個第2膜。
其次，參照圖式對實施形態之半導體記憶裝置進行詳細說明。再者，以下之實施形態僅為一例，並不試圖限定本發明。
又，於本說明書中，將相對於基板之表面平行之特定方向稱為X方向，將相對於基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之表面垂直之方向稱為Z方向。
又，於本說明書中，有時將與特定面交叉之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將沿著該特定面與第2方向交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可以與Z方向、X方向及Y方向之任一方向對應，亦可不對應。
又，於本說明書中，「上」、「下」等表述以基板為基準。例如，於上述第1方向與基板之表面交叉之情形時，將沿著該第1方向離開基板之方向稱為上，將沿著第1方向靠近基板之方向稱為下。又，於針對某一構成稱下表面或下端之情形時，設為指該構成之基板側之面或端部，於稱上表面或上端之情形時，設為指該構成之與基板為相反之側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面等。
又，於本說明書中，於稱第1構成與第2構成「電性連接」之情形時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體係斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中，於稱第1構成相對於第2構成「電性絕緣」之情形時，例如意為於第1構成與第2構成之間設置有絕緣層等而未設置將第1構成與第2構成連接之接點或配線等之狀態。
又，於本說明書中，於稱電路等使2根配線等「導通」之情形時，例如有時意為該電路等包含電晶體等，該電晶體等設置於2根配線之間之電流路徑，且該電晶體等為接通(ON)狀態。
以下，參照圖式，對實施形態之半導體記憶裝置之電路構成進行說明。再者，以下之圖式係模式性者，有時為了方便說明會省略一部分構成。
[第1實施形態] [構成] 圖1係表示第1實施形態之半導體記憶裝置之模式性構成之等效電路圖。為了方便說明，圖1中省略一部分構成。
本實施形態之半導體記憶裝置具備記憶胞陣列MA、及控制記憶胞陣列MA之周邊電路PC。
記憶胞陣列MA具備複數個記憶塊MB。該等複數個記憶塊MB分別具備複數個子塊SB。該等複數個子塊SB分別具備複數個記憶單元MU。該等複數個記憶單元MU之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶單元MU之另一端分別經由共通之下部配線SC及源極線SL連接於周邊電路PC。
記憶單元MU具備於位元線BL及下部配線SC之間串聯連接之汲極選擇電晶體STD、記憶串MS、及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶串MS具備串聯連接之複數個記憶胞MC。記憶胞MC係具備半導體層、閘極絕緣層、閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。閘極絕緣層具備能夠記憶資料之記憶部。該記憶部例如係氮化矽膜(SiN)或浮動閘極等電荷儲存層。於該情形時，記憶胞MC之閾值電壓根據電荷儲存層中之電荷量變化。閘極電極連接於字元線WL。字元線WL與屬於一個記憶串MS之複數個記憶胞MC對應設置，共通連接於一個記憶塊MB中之所有記憶串MS。
選擇電晶體(STD、STS)係具備半導體層、閘極絕緣層、閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。汲極選擇電晶體STD之閘極電極連接於汲極選擇線SGD。汲極選擇線SGD與子塊SB對應設置，共同連接於一個子塊SB中之所有汲極選擇電晶體STD。源極選擇電晶體STS之閘極電極連接於源極選擇線SGS。源極選擇線SGS共通連接於一個記憶塊MB中之所有源極選擇電晶體STS。
周邊電路PC例如產生用於讀出動作、寫入動作、刪除動作之電壓，施加至位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)。周邊電路PC例如包含與記憶胞陣列MA設置於同一晶片上之複數個電晶體及配線。
圖2係本實施形態之半導體記憶裝置之模式性立體圖。為了方便說明，圖2中省略一部分構成。
如圖2所示，本實施形態之半導體記憶裝置具備基板S、及設置於基板S之上方之記憶胞陣列MA。
基板S例如係包含單晶矽(Si)等之半導體基板。基板S例如具備雙重阱構造：於半導體基板之表面具有磷(P)等N型雜質層，進而於該N型雜質層中具有硼(B)等P型雜質層。又，於本實施形態中，基板S之表面係作為下部配線SC發揮功能之配線層。但亦可於基板S之上方另外設置配線層。
記憶胞陣列MA具備於Z方向延伸之複數個記憶體構造110、於XY截面覆蓋該等複數個記憶體構造110之外周面之複數個導電層120、連接於該等複數個導電層120之接點130、配置於接點130附近之第1構造140、及連接於記憶體構造110之上端之複數根配線150。
記憶體構造110於X方向及Y方向上以特定圖案配設。該等記憶體構造110作為記憶單元MU發揮功能。
記憶體構造110具備於Z方向延伸之半導體層111、設置於半導體層111及導電層120之間之閘極絕緣層112、連接於半導體層111之下端及基板S之表面之半導體層113、及連接於半導體層111之上端之半導體層114。
半導體層111例如作為1個記憶單元MU(圖1)所包含之複數個記憶胞MC及汲極選擇電晶體STD之通道區域發揮功能。半導體層111具有大致圓柱狀之形狀，於中心部分嵌埋有氧化矽(SiO2 )等絕緣層115。半導體層111例如為非摻雜之多晶矽(Si)等半導體層。
閘極絕緣層112設置於半導體層111及導電層120之各交叉部。圖3係圖2之A所示之部分之模式性放大圖，表示半導體層111及導電層120之交叉部之具體構成。如圖3所示，閘極絕緣層112例如具備積層於半導體層111及導電層120之間之隧道絕緣層116、電荷儲存層117、及阻擋絕緣層118。隧道絕緣層116及阻擋絕緣層118例如為氧化矽(SiO2 )等絕緣層。電荷儲存層117例如為氮化矽(SiN)等能夠儲存電荷之層。
半導體層113(圖2)例如作為源極選擇電晶體STS之通道區域發揮功能。在半導體層113之外周面設置有閘極絕緣層119。半導體層113例如為單晶矽(Si)等半導體層。閘極絕緣層119例如為氧化矽等絕緣層。
半導體層114例如為包含磷等N型雜質之多晶矽(Si)等半導體層。
導電層120係介隔氧化矽等絕緣層101於Z方向配設有複數層，且於X方向及Y方向延伸的大致板狀之導電層。該等導電層120具有以特定圖案形成之複數個貫通孔，於該貫通孔之內部，分別設置有記憶體構造110。又，於導電層120之X方向之端部，設置有連接於接點130之接觸部121。導電層120例如包含氮化鈦(TiN)、鎢(W)、或其等之積層膜等。
一部分導電層120a分別作為字元線WL(圖1)及連接於該字元線WL之複數個記憶胞MC(圖1)之閘極電極發揮功能。
設置於其等上方之導電層120b作為汲極選擇線SGD(圖1)及連接於該汲極選擇線SGD之複數個汲極選擇電晶體STD(圖1)之閘極電極發揮功能。導電層120b與導電層120a相比Y方向之寬度更小。於Y方向上鄰接之導電層120b之間，設置有氧化矽等絕緣部SHE。
設置於其等下方之導電層120c作為源極選擇線SGS(圖1)及連接於其之複數個源極選擇電晶體STS之閘極電極發揮功能。導電層120c介隔閘極絕緣層119覆蓋半導體層113之外周面。
接點130於Z方向延伸，連接於複數個導電層120之接觸部121。接點130例如包含氮化鈦(TiN)、鎢(W)或其等之積層膜等。
第1構造140例如以包圍接點130之方式設置於導電層120之接觸部121。第1構造140具有與記憶體構造110大致相同之構成。惟記憶體構造110之半導體層111之下端連接於半導體層113，與此相對，第1構造140之半導體層111之下端被閘極絕緣層112覆蓋。藉此，半導體層111與半導體層113電性絕緣。
配線150作為位元線BL發揮功能。配線150於X方向配設複數根，於Y方向延伸。配線150經由接點151連接於複數個記憶體構造110。
其次，參照圖4～圖8，對記憶胞陣列MA之更具體之構成進行說明。為了方便說明，圖4～圖8中省略一部分構成。
圖4係本實施形態之半導體記憶裝置之模式性俯視圖。
如圖4所示，於基板S上設置複數個記憶胞陣列MA、及周邊電路PC。於圖示之例中，基板S上，於X方向排列設置有2個記憶胞陣列MA。記憶胞陣列MA具備配設於Y方向之複數個記憶塊MB。又，該等複數個記憶塊MB具備配設於Y方向之複數個塊構造BS。又，該等複數個塊構造BS具備配設於Y方向之複數個子塊SB。
於記憶胞陣列MA設置：供設置記憶胞MC之區域R1、供階梯狀地設置接點130等之區域R2、及供設置虛設記憶胞MC等之記憶胞陣列MA周邊之區域R3。
圖5係圖4之A所示之部分之放大圖，表示上述區域R1、R2、R3之一部分。圖6係切斷圖5之A-A'線所示之部分且沿箭頭之方向觀察之模式性剖視圖。圖7係切斷圖5之B-B'線所示之部分且沿箭頭之方向觀察之模式性剖視圖。
如圖5所示，於區域R1，設置介隔絕緣部ST於Y方向鄰接之複數個塊構造BS。又，各塊構造BS具有介隔絕緣部SHE於Y方向鄰接之2個子塊SB。在各塊構造BS中，複數個記憶體構造110a配設為錯位狀。
如圖6所示，該等複數個記憶體構造110a經由接點151主要電性連接於位元線BL。此種記憶體構造110a作為記憶單元MU(圖1)發揮功能。
又，於圖示之例中，於一部分記憶體構造110b設置有絕緣部SHE。如圖6所示，於此種記憶體構造110b中，於半導體層111之上端部分、閘極絕緣層112之上端部分及半導體層114形成有槽，於此處設置絕緣部SHE。此種記憶體構造110b未電性連接至位元線BL，不作為記憶單元MU發揮功能。如圖5所示，此種記憶體構造110b沿著絕緣部SHE在X方向配設有複數個。
又，如圖6所示，於絕緣部ST設置有電極部LI及側壁部SW。電極部LI作為與下部配線SC之連接電極發揮功能。側壁部SW作為將電極部LI與導電層120等絕緣之區域發揮功能。
如圖5所示，於區域R2設置有針對導電層120之接觸部121。於各接觸部121分別設置有接點130。又，於接點130附近設置有第1構造140。第1構造140相對於位元線BL電性絕緣。
於區域R3設置有虛設之記憶體構造110c。記憶體構造110c作為記憶胞陣列MA之周邊部之虛設構造發揮功能，用於高精度地製造區域R1之記憶體構造110a等。虛設之記憶體構造110c不作為記憶單元MU發揮功能。如圖7所示，此種記憶體構造110c亦可不具備接點151等，並且亦可相對位元線BL電性絕緣。
圖7所示之剖視圖包含記憶胞陣列MA之外側區域即絕緣區域160、及記憶胞陣列MA之周邊部即區域R3。區域R3包含區域R31及R32。
區域R31為距絕緣區域160之距離為特定以上之區域。在區域R31設置有複數個導電層120、及虛設之記憶體構造110c。各導電層120之上表面及下表面與絕緣層101相接。
區域R32為距絕緣區域160之距離為特定以下之區域。於區域R32，設置有作為第1膜之犧牲層180A及作為第2膜之犧牲層180B。各犧牲層180A及180B之上表面及下表面與絕緣層101相接。又，如圖7所示，犧牲層180A及180B之側面與導電層120相接。又，於圖示之例中，導電層120、犧牲層180A及犧牲層180B分別由不同之材料形成。例如，犧牲層180A包含多晶矽(Si)，犧牲層180B包含氮化矽(SiN)等。
[製造方法] 其次，參照圖8～圖23，對本實施形態之半導體記憶裝置之製造方法進行說明。再者，圖8、10～20、22及23表示與圖5中之A-A'線對應之剖面，圖9及圖21表示與圖5中之B-B'線對應之剖面。
如圖8所示，於該製造方法中，於基板S上交替形成複數個絕緣層101及複數個犧牲層180。犧牲層180包含作為第1膜之犧牲層180A及作為第2膜之犧牲層180B。於該例中，於犧牲層180A與犧牲層180A之間必定配置有1層犧牲層180B。換言之，複數個犧牲層180A、180B隔著絕緣層101於Z方向交替配置。絕緣層101、犧牲層180A、及犧牲層180B分別包含不同材料。絕緣層101例如包含氧化矽(SiO2 )等。犧牲層180A例如包含多晶矽(Si)等。犧牲層180B例如包含氮化矽(SiN)等。該步驟例如係藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法進行。
其次，如圖9所示，將包含絕緣層101、犧牲層180A、及犧牲層180B之積層構造中要形成絕緣區域160之部分去除。其後，於去除部分形成絕緣區域160。去除積層構造之步驟例如係藉由RIE(Reactive Ion Etching，反應性離子蝕刻)或濕式蝕刻等方法進行。形成絕緣區域160之步驟例如係藉由CVD等方法進行。此時，將積層構造之區域R2(圖5)側之端部例如加工為階梯狀。
其次，如圖10所示，於上述積層構造中要形成記憶體構造110a、110b、及110c之位置形成複數個開口op1。開口op1係於Z方向延伸，貫通絕緣層101、犧牲層180A及180B，使基板S之上表面露出之孔。該步驟例如係藉由RIE等方法進行。
其次，如圖11所示，於開口op1之底面形成半導體層113。該步驟例如係藉由外延生長等方法進行。
其次，如圖12所示，於半導體層113之上表面及開口op1之內周面形成閘極絕緣層112及非晶矽層111A。該步驟例如係藉由CVD等方法進行。
其次，如圖13所示，將閘極絕緣層112及非晶矽層111A之覆蓋半導體層113之上表面之部分去除。該步驟例如係藉由RIE等方法進行。
其次，如圖14所示，於半導體層113之上表面及非晶矽層111A之內周面形成非晶矽層111A及絕緣層115。該步驟例如係藉由CVD等方法進行。其後藉由退火處理等將非晶矽層111A之結晶構造改質，形成半導體層111(圖15)。
其次，如圖15所示，將絕緣層115、半導體層111及閘極絕緣層112之一部分去除，使位於最上層之絕緣層101露出。又，於開口op1之上端附近形成半導體層114。藉此，形成大致圓柱狀之記憶體構造110a、110b。該步驟例如係藉由RIE及CVD等方法進行。
其次，如圖16所示，形成開口op2。開口op2係於Z方向及X方向延伸，將絕緣層101、犧牲層180A及犧牲層180B於Y方向上分斷，使基板S之上表面露出之槽。該步驟例如係藉由RIE等方法進行。
其次，於開口op2之底面形成絕緣層102。具體而言，例如於開口op2之側壁面及底面藉由熱氧化等形成氧化膜。於開口op2之底面，露出之基板S之矽(Si)會以高速率氧化，因此於開口op2之底面會形成更厚之氧化膜。
其次，從開口op2之底面以外之部分將氧化膜去除。開口op2之底面之氧化膜比側壁面之氧化膜厚。因此，如圖17所示，能夠僅於開口op2之底面保留包含氧化膜之絕緣層102，將除此以外之部分去除。該步驟例如係藉由使用稀氫氟酸(DHF，Diluted Hydrofluoric Acid)之濕式蝕刻等方法進行。
其次，如圖18所示，經由開口op2去除複數個犧牲層180A，形成第1空隙CA1。藉此，形成中空構造，該中空構造包含配設於Z方向配設之複數個絕緣層101、複數個犧牲層180B、以及支持該等絕緣層101及犧牲層180B之記憶體構造110a、110b及110c。該步驟例如係藉由如下之使用第1藥液之濕式蝕刻之方法等進行。
第1藥液使用具有良好之選擇比之藥液，即對犧牲層180A之蝕刻速率足夠高，但對絕緣層101及犧牲層180B之蝕刻速率足夠低。例如，於犧牲層180A為多晶矽(Si)、犧牲層180B為氮化矽(SiN)之情形時，可使用膽鹼水溶液(TMY)等作為第1藥液。
其次，如圖19所示，於去除犧牲層180A形成之第1空隙CA1形成複數個導電層120之一部分(第1導電層)。形成導電層120時例如係藉由CVD等方法進行。
其次，如圖20所示，將形成複數個導電層120之一部分時同時形成之覆蓋絕緣層101之上表面及開口op2之側壁面之導電層120去除。該步驟例如係藉由濕式蝕刻等方法進行。
再者，圖21係進行至上述步驟時之與圖5中之B-B'線對應之剖視圖。圖21中，於區域R31，複數個犧牲層180A之一部分亦被去除，形成有導電層120。然而，區域R32中，保留複數個犧牲層180A未被去除。
即，於去除複數個犧牲層180A時，從圖21中之右方向經由未圖示之開口op2進行蝕刻。然而，於圖21中之左方向之絕緣區域160側不存在開口部，因此不會從絕緣區域160側對犧牲層180A進行蝕刻。所以於區域R32中，保留犧牲層180A未去除。因此，於區域R31、R32中，作為不同材料之膜之導電層120及犧牲層180A彼此鄰接形成。
其次，如圖22所示，從開口op2之底面部去除絕緣層102。其後，經由開口op2去除複數個犧牲層180B，形成第2空隙CA2。去除絕緣層102例如係藉由使用稀氫氟酸(DHF)之濕式蝕刻等方法進行。去除犧牲層180B例如係藉由如下之使用第2藥液之濕式蝕刻之方法等進行。
第2藥液使用具有良好之選擇比之藥液，即對犧牲層180B之蝕刻速率足夠高，對絕緣層101及導電層120之蝕刻速率足夠低。例如在犧牲層180B為氮化矽(SiN)之情形時，可使用磷酸(H3 PO4 )等作為第2藥液。
其次，形成閘極絕緣層119。形成閘極絕緣層119時例如係藉由氧化處理等方法進行。
其次，與於第1空隙CA1形成複數個導電層120之上述步驟同樣地，於去除犧牲層180B形成之第2空隙CA2形成複數個導電層120之一部分(第2導電層)。藉此，形成圖23之構造。
其後，於開口op2設置電極部LI及側壁部SW，於記憶體構造110a之上部設置接點151，於記憶體構造110b之上部設置絕緣部SHE，藉此形成參照圖6說明之構成。
又，圖7係與進行至上述步驟時之與圖5中之B-B'線對應之剖視圖。圖7中，於區域R31，複數個犧牲層180B之一部分亦被去除，形成有導電層120。然而，於區域R32中，保留複數個犧牲層180B未去除。其亦因為與犧牲層180A之步驟同樣未從圖7之左側方向蝕刻犧牲層180B，故成為此種剖面構造。
[效果] 基於圖24、圖25所示之比較例對本實施形態之效果進行說明。圖24、圖25係比較例之半導體記憶裝置之模式性剖視圖。
在圖24所示之比較例中，未如本實施形態般形成包含不同材料之犧牲層180A及180B。比較例中，僅設置有以相同材料形成之一種犧牲層180C。
比較例中之犧牲層180C係使用對犧牲層180C蝕刻速率較高之藥液一次性去除。去除後，於曾存在犧牲層180C之部分形成複數個空隙CA，空隙CA與空隙CA之間僅保留絕緣層101。然而，如此種空隙CA間僅保留絕緣層101之中空構造當面對橫向之應力等時，容易產生如圖25所示之絕緣層101之撓曲、挫曲等。
又，於如圖2所示之本實施形態之構造中，端部之接觸部121形成為階梯狀。因此，該接觸部121中之空隙CA間之絕緣層101，其上層部分與下層部分之橫向之長度不同，且亦大幅產生橫向應力之差。尤其於設置接點130等之區域R2中之階梯部分，第1構造140之形成間隔大於記憶體構造110之形成間隔，故容易產生絕緣層101之撓曲、挫曲等。
若產生絕緣層101之撓曲、挫曲等之情形時，於去除犧牲層180C後接著形成導電層120時，容易產生嵌埋不良等。嵌埋不良等會造成導電層120斷線，導致記憶胞MC不良。
對此，於本實施形態中，以不同材料形成犧牲層180A及180B。又，以濕式蝕刻去除犧牲層180A時之藥液，乃使用對犧牲層180A之蝕刻速率高、對犧牲層180B之蝕刻速率足夠低之藥液。
於本實施形態中，於圖18所示之步驟中，犧牲層180A被去除時，與比較例同樣地會形成複數個空隙部。然而，該時點之中空構造由犧牲層180B及配置於其兩側之絕緣層101之3層構造支持，與僅由絕緣層101支持之比較例相比，能夠成為構造強度較高之狀態。
又，於圖22所示之步驟中，去除犧牲層180B時亦然。此時之中空構造由形成於原先有犧牲層180A之部分之導電層120及配置於其兩側之絕緣層101之3層構造支持，因此，能夠與上述同樣地成為構造強度較高之狀態。
如上所述，於本實施形態中，無需經過如比較例般具有較多中空構造之步驟便可形成導電層120。因此，大幅減少絕緣層101之撓曲、挫曲等構造不良。藉此，獲得改善製造良率之效果。
又，於本實施形態中，藉由將絕緣層101、犧牲層180A及180B之厚度設置得較薄，能夠實現具有更複數層之構造、記憶容量較大之記憶胞陣列MA。然而，各層之厚度越薄，越容易產生如上所述之撓曲、挫曲等。
而對於此種問題，本實施形態之構成亦具有使絕緣層101之撓曲、挫曲等不易產生之效果。因此，記憶容量更大之記憶胞陣列MA之製造變得容易。
[其他實施形態] 圖6及圖7之例中，犧牲層180A及犧牲層180B介隔絕緣層101交替積層。然而，犧牲層180A及犧牲層180B亦可隔n層(n為2以上之整數)配置。
又，犧牲層180A及犧牲層180B亦可未必以同等層數積層。圖26係變化例之半導體記憶裝置之模式性剖視圖。如上所述，亦存在如下情形：受區域R2中之階梯部分影響，應力更加集中於絕緣層101之積層構造之上層部分，該部分尤其容易產生撓曲、挫曲等。於此種情形時，如圖26所示，亦可於積層構造之上層部分適當配置犧牲層180A及180B，於其他部分配置較多之犧牲層180B。
另一方面，亦存在應力集中於積層構造之下層部分，導致該部分尤其容易產生撓曲或挫曲之情形。例如，有時形成記憶體構造110及第1構造140之孔形成為越下方直徑越小之錐狀。因此，配置於越下層之絕緣層101，記憶體構造110間及第1構造140間之距離越長，越容易產生扭曲或挫曲。於此種情形時，亦可與上述情形相反地，於積層構造之下層部分適當配置犧牲層180A及180B，於其他部分配置較多犧牲層180B。
又，除配置犧牲層180A及犧牲層180B以外，還可以配置第3犧牲層180D。於此種情形時，亦可將去除犧牲層180A、180B及180D之步驟分為三個階段同樣地進行。第3犧牲層180D形成第3空隙，於第3空隙形成第3導電層。
又，如圖27所示，區域R3亦可於區域R31與R32之間包含區域R33。圖27係另一變化例之半導體記憶裝置之模式性剖視圖。於圖27所示之例中，於區域R33中，犧牲層180B及導電層120設置於絕緣層101間。犧牲層180B及導電層120之上表面及下表面與絕緣層101相接。又，犧牲層180A之側面於區域R32與區域R33之間與導電層120相接。另一方面，犧牲層180B之側面於區域R33與區域R31之間與導電層120相接。
進而，將另一實施形態之半導體記憶裝置之模式性立體圖表示於圖28。於第1實施形態中，如圖2及圖4所示，周邊電路PC與複數個記憶胞陣列MA鄰接地設置於基板S上。然而，如圖28所示，周邊電路PC亦可設置於記憶胞陣列MA與基板S之間之電路層CL。
電路層CL具備構成周邊電路PC(圖1)之複數個電晶體Tr、及連接於該等複數個電晶體Tr之複數根配線及接點。又，於圖28所示之例中，配線層170亦可具備連接於記憶體構造110之導電層171、及設置於導電層171之下表面之導電層172。
[其他] 對本發明之若干實施形態進行了說明，但該等實施形態係作為例提出者，並非意在限定發明之範圍。該等新穎之實施形態能夠以其他各種方式實施，能夠於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨內，並且包含於專利申請範圍記載之發明及與其均等之範圍內。
[相關申請案] 本申請案享受以日本專利申請案2019-155604號(申請案：2019年8月28日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案包含基礎申請案之所有內容。
101:絕緣層 110:記憶體構造 110a:記憶體構造 110b:記憶體構造 110c:記憶體構造 111:半導體層 111A:非晶矽層 112:閘極絕緣層 113:半導體層 114:半導體層 115:絕緣層 116:隧道絕緣層 117:電荷儲存層 118:阻擋絕緣層 119:閘極絕緣層 120:導電層 120a:導電層 120b:導電層 120c:導電層 121:接觸部 130:接點 140:第1構造 150:配線 151:接點 160:絕緣區域 170:配線層 171:導電層 172:導電層 180:犧牲層 180A:犧牲層 180B:犧牲層 180C:犧牲層 180D:第3犧牲層 BL:位元線 BS:塊構造 CA:空隙 CA1:第1空隙 CA2:第2空隙 CL:電路層 LI:電極部 MA:記憶胞陣列 MB:記憶塊 MC:記憶胞 MS:記憶串 MU:記憶單元 PC:周邊電路 R1:區域 R2:區域 R3:區域 R31:區域 R32:區域 R33:區域 S:基板 SB:子塊 SC:下部配線 SGD:汲極選擇線 SGS:源極選擇線 SHE:絕緣部 SL:源極線 STD:汲極選擇電晶體 STS:源極選擇電晶體 SW:側壁部 Tr:電晶體 WL:字元線 op1:開口 op2:開口
圖1係表示第1實施形態之半導體記憶裝置之模式性構成之等效電路圖。 圖2係該半導體記憶裝置之模式性立體圖。 圖3係圖2之A所示之部分之模式性放大圖。 圖4係該半導體記憶裝置之模式性俯視圖。 圖5係圖4之A所示之部分之模式性放大圖。 圖6係以A-A'線切斷圖5之構造所得之模式性剖視圖。 圖7係以B-B'線切斷圖5之構造所得之模式性剖視圖。 圖8係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖9係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖10係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖11係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖12係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖13係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖14係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖15係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖16係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖17係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖18係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖19係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖20係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖21係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖22係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖23係表示該導體記憶裝置之製造方法之模式性剖視圖。 圖24係比較例之半導體記憶裝置之模式性剖視圖。 圖25係該半導體記憶裝置之模式性剖視圖。 圖26係變化例之半導體記憶裝置之模式性剖視圖。 圖27係該半導體記憶裝置之模式性剖視圖。 圖28係另一實施形態之半導體記憶裝置之模式性立體圖。
101:絕緣層
110c:記憶體構造
111:半導體層
112:閘極絕緣層
113:半導體層
114:半導體層
115:絕緣層
119:閘極絕緣層
120:導電層
160:絕緣區域
180A:犧牲層
180B:犧牲層
R3:區域
R31:區域
R32:區域
S:基板
SGD:汲極選擇線
SGS:源極選擇線
WL:字元線

Claims (23)

  1. 一種半導體記憶裝置，其具備：基板；複數個導電層，其等配設於與上述基板之表面交叉之第1方向，且於與上述第1方向交叉之第2方向延伸；複數個絕緣層，其等分別設置於上述複數個導電層之間；半導體層，其於上述第1方向延伸，與上述複數個導電層及上述複數個絕緣層對向；及閘極絕緣層，其設置於上述複數個導電層與上述半導體層之間；且具有：上述基板上之第1區域，其供形成上述複數個導電層、上述複數個絕緣層、上述半導體層及上述閘極絕緣層；及上述基板上之與上述第1區域不同之第2區域；上述複數個導電層包含複數個第1導電層及複數個第2導電層；上述半導體記憶裝置於上述第2區域之與上述複數個第1導電層相同之層具備與上述第1導電層不同之複數個第1膜，且於上述第2區域之與上述複數個第2導電層相同之層具備與上述第2導電層及上述第1膜不同之複數個第2膜。
  2. 如請求項1之半導體記憶裝置，其中於上述第2區域之複數層第1膜之間配設至少一層第2膜，於上述第2區域之複數層第2膜之間配設至少一層第1膜。
  3. 如請求項1之半導體記憶裝置，其中上述第1膜及上述第2膜中之任一者係多晶矽。
  4. 如請求項1之半導體記憶裝置，其中上述第1膜及上述第2膜中之任一者係SiN。
  5. 如請求項1之半導體記憶裝置，其中上述第1膜及上述第2膜中之一者係多晶矽，且上述第1膜及上述第2膜中之另一者係SiN。
  6. 如請求項1之半導體記憶裝置，其中上述第2區域中，上述第1膜與上述第2膜交替配設於上述第1方向，於上述第1膜與上述第2膜之間包含配設上述絕緣層之部分。
  7. 如請求項1之半導體記憶裝置，其中上述複數個導電層更包含複數個第3導電層，上述半導體記憶裝置於上述第2區域之與上述複數個第3導電層相同之層具備與上述第3導電層、上述第1膜及上述第2膜不同之複數個第3膜。
  8. 如請求項1之半導體記憶裝置，其更具有上述基板上之上述第1區域及上述第2區域之間之第3區域， 上述複數個第1導電層遍設於上述第1區域及上述第3區域，上述複數個第2膜遍設於上述第2區域及上述第3區域。
  9. 如請求項1之半導體記憶裝置，其中上述閘極絕緣層包含能夠根據電荷量記憶資料之電荷儲存層。
  10. 一種半導體記憶裝置之製造方法，其形成積層構造，上述積層構造於與基板之表面交叉之第1方向交替配設有複數個犧牲層與複數個絕緣層，上述複數個犧牲層包含於與上述第1方向交叉之第2方向延伸之複數個第1膜及複數個第2膜，形成半導體層及閘極絕緣層，上述半導體層及上述閘極絕緣層在上述積層構造內於上述第1方向延伸，且與上述複數個犧牲層及上述複數個絕緣層對向，形成上述半導體層及上述閘極絕緣層後，去除上述第1膜，藉此於上述第1膜之兩側之上述複數個絕緣層之間形成複數個第1空隙，於上述複數個第1空隙形成複數個第1導電層，形成上述第1導電層後，去除上述第2膜，藉此於上述第2膜兩側之上述複數個絕緣層之間形成複數個第2空隙，於上述複數個第2空隙形成複數個第2導電層。
  11. 如請求項10之半導體記憶裝置之製造方法，其中上述第1膜及上述第2膜中之任一者係多晶矽。
  12. 如請求項10之半導體記憶裝置之製造方法，其中上述第1膜及上述第2膜中之任一者係SiN。
  13. 如請求項10之半導體記憶裝置之製造方法，其中上述第1空隙係藉由利用第1藥液對上述第1膜進行蝕刻而形成，上述第1膜對上述第1藥液之蝕刻速率大於上述第2膜對上述第1藥液之蝕刻速率。
  14. 如請求項13之半導體記憶裝置之製造方法，其中上述第1膜係多晶矽，作為上述第1藥液，使用氫氟酸或膽鹼溶液。
  15. 如請求項10之半導體記憶裝置之製造方法，其中上述第2空隙係藉由利用第2藥液對上述第2膜進行蝕刻而形成，上述第2膜對上述第2藥液之蝕刻速率大於上述絕緣層對上述第2藥液之蝕刻速率。
  16. 如請求項15之半導體記憶裝置之製造方法，其中上述第2膜係SiN，作為上述第2藥液，使用磷酸。
  17. 如請求項10之半導體記憶裝置之製造方法，其中於上述第1方向上，以上述複數個第2導電層中之至少一層上述第2導 電層配設於上述複數個第1導電層之間之方式，形成上述複數個第1膜及上述複數個第2膜。
  18. 如請求項10之半導體記憶裝置之製造方法，其中上述積層構造係包含第1部分而形成，上述第1部分於上述第1方向交替配設有上述第1膜與上述第2膜作為複數個犧牲層，且於上述第1膜與上述第2膜之間配設有上述絕緣層。
  19. 如請求項18之半導體記憶裝置之製造方法，其中上述積層構造係進而包含第2部分而形成，上述第2部分與上述第1部分於上述第1方向上排列設置，上述複數個第2膜於上述第1方向鄰接而作為複數個犧牲層，且於鄰接之上述複數個第2膜之間配設有上述絕緣層。
  20. 如請求項10之半導體記憶裝置之製造方法，其中上述犧牲層更包含於上述第2方向延伸之複數個第3膜，形成上述第2導電層後，去除上述第3膜，藉此於上述第3膜兩側之上述複數個絕緣層之間形成複數個第3空隙，於上述複數個第3空隙形成複數個第3導電層。
  21. 一種半導體記憶裝置，其具備：基板；複數個導電層，其等配設於與上述基板之表面交叉之第1方向，且於與上述第1方向交叉之第2方向延伸； 複數個絕緣層，其等分別設置於上述複數個導電層之間；半導體層，其於上述第1方向延伸，與上述複數個導電層及上述複數個絕緣層對向；及閘極絕緣層，其設置於上述複數個導電層與上述半導體層之間；且具有：上述基板上之第1區域，其供形成上述複數個導電層、上述複數個絕緣層、上述半導體層及上述閘極絕緣層；上述基板上之與上述第1區域不同之第2區域；及上述基板上之上述第1區域及上述第2區域之間之第3區域；上述複數個導電層包含複數個第1導電層及複數個第2導電層；上述半導體記憶裝置於上述第2區域之與上述複數個第1導電層相同之層具備與上述第1導電層不同之複數個第1膜，且於上述第2區域之與上述複數個第2導電層相同之層具備與上述第2導電層不同之複數個第2膜，上述複數個第1導電層遍設於上述第1區域及上述第3區域，上述複數個第2膜遍設於上述第2區域及上述第3區域。
  22. 如請求項21之半導體記憶裝置，其中於上述第3區域，上述複數個第2膜之上表面及下表面係：分別與上述複數個絕緣層之任一個絕緣層相接。
  23. 如請求項21之半導體記憶裝置，其中藉由上述複數個導電層、上述半導體層及上述閘極絕緣層形成複數 個記憶胞，於上述基板上，上述第1至第3區域中的上述第2區域係位於包含上述複數個記憶胞之記憶胞陣列之外側區域側。
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