CN117769256A - 半导体存储装置 - Google Patents

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Abstract

实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备：衬底；多个导电层，配设在与衬底的表面交叉的第1方向，且在与第1方向交叉的第2方向延伸；多个绝缘层，分别设置在多个导电层之间；半导体层，在第1方向延伸，与多个导电层及多个绝缘层对向；及栅极绝缘层，设置在多个导电层与半导体层之间；且具有形成多个导电层、多个绝缘层、半导体层及栅极绝缘层的第1区域、以及与该第1区域不同的第2区域，多个导电层包含多个第1导电层及多个第2导电层，所述半导体存储装置在第2区域的与多个第1导电层相同的层具备与第1导电层不同的多个第1膜，在第2区域的与多个第2导电层相同的层具备与第2导电层及第1膜不同的多个第2膜。

Description

半导体存储装置
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2020年3月6日、申请号为202010150728.8、发明名称为“半导体存储装置及其制造方法”的发明专利申请案。
相关申请案
本申请案享受以日本专利申请案2019-155604号(申请案：2019年8月28日)作为基础申请案的优先权。本申请案通过参照该基础申请案包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及其制造方法。
背景技术
已知有一种半导体存储装置，具备：衬底；多个导电层，配设在与衬底的表面交叉的第1方向，且在与第1方向交叉的第2方向延伸；多个绝缘层，分别设置在多个导电层之间；半导体层，在第1方向延伸，与多个导电层及多个绝缘层对向；及栅极绝缘层，设置在多个导电层与半导体层之间。
发明内容
实施方式提供一种能够改善制造良率的半导体存储装置及其制造方法。
一实施方式的半导体存储装置具备：衬底；多个导电层，配设在与衬底的表面交叉的第1方向，且在与第1方向交叉的第2方向延伸；多个绝缘层，分别设置在多个导电层之间；半导体层，在第1方向延伸，与多个导电层及多个绝缘层对向；及栅极绝缘层，设置在多个导电层与半导体层之间；且具有形成多个导电层、多个绝缘层、半导体层及栅极绝缘层的衬底上的第1区域、以及衬底上的与第1区域不同的第2区域，多个导电层包含多个第1导电层及多个第2导电层，且所述半导体存储装置在第2区域的与多个第1导电层相同的层具备与第1导电层不同的多个第1膜，在第2区域的与多个第2导电层相同的层具备与第2导电层及第1膜不同的多个第2膜。
附图说明
图1是表示第1实施方式的半导体存储装置的示意性构成的等效电路图。
图2是该半导体存储装置的示意性立体图。
图3是图2的A所示的部分的示意性放大图。
图4是该半导体存储装置的示意性俯视图。
图5是图4的A所示的部分的示意性放大图。
图6是以A-A'线切断图5的构造所得的示意性剖视图。
图7是以B-B'线切断图5的构造所得的示意性剖视图。
图8是表示该导体存储装置的制造方法的示意性剖视图。
图9是表示该导体存储装置的制造方法的示意性剖视图。
图10是表示该导体存储装置的制造方法的示意性剖视图。
图11是表示该导体存储装置的制造方法的示意性剖视图。
图12是表示该导体存储装置的制造方法的示意性剖视图。
图13是表示该导体存储装置的制造方法的示意性剖视图。
图14是表示该导体存储装置的制造方法的示意性剖视图。
图15是表示该导体存储装置的制造方法的示意性剖视图。
图16是表示该导体存储装置的制造方法的示意性剖视图。
图17是表示该导体存储装置的制造方法的示意性剖视图。
图18是表示该导体存储装置的制造方法的示意性剖视图。
图19是表示该导体存储装置的制造方法的示意性剖视图。
图20是表示该导体存储装置的制造方法的示意性剖视图。
图21是表示该导体存储装置的制造方法的示意性剖视图。
图22是表示该导体存储装置的制造方法的示意性剖视图。
图23是表示该导体存储装置的制造方法的示意性剖视图。
图24是比较例的半导体存储装置的示意性剖视图。
图25是该半导体存储装置的示意性剖视图。
图26是变化例的半导体存储装置的示意性剖视图。
图27是该半导体存储装置的示意性剖视图。
图28是另一实施方式的半导体存储装置的示意性立体图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置进行详细说明。此外，以下的实施方式仅为一例，并不试图限定本发明。
另外，在本说明书中，将相对于衬底的表面平行的规定方向称为X方向，将相对于衬底的表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的表面垂直的方向称为Z方向。
另外，在本说明书中，有时将与规定面交叉的方向称为第1方向，将沿着该规定面与第1方向交叉的方向称为第2方向，将沿着该规定面与第2方向交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可以与Z方向、X方向及Y方向的任一方向对应，也可以不对应。
另外，在本说明书中，“上”、“下”等表述以衬底为基准。例如，在所述第1方向与衬底的表面交叉的情况下，将沿着该第1方向离开衬底的方向称为上，将沿着第1方向靠近衬底的方向称为下。另外，在针对某一构成称下表面或下端的情况下，设为指该构成的衬底侧的面或端部，在称上表面或上端的情况下，设为指该构成的与衬底为相反之侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
另外，在本说明书中，在称第1构成与第2构成“电连接”的情况下，可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管是断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
另外，在本说明书中，在称第1构成相对于第2构成“电绝缘”的情况下，例如意为在第1构成与第2构成之间设置有绝缘层等而未设置将第1构成与第2构成连接的接点或配线等的状态。
另外，在本说明书中，在称电路等使2根配线等“导通”的情况下，例如有时意为该电路等包含晶体管等，该晶体管等设置在2根配线之间的电流路径，且该晶体管等为接通(ON)状态。
以下，参照附图，对实施方式的半导体存储装置的电路构成进行说明。此外，以下的附图是示意性的，有时为了方便说明会省略一部分构成。
[第1实施方式]
[构成]
图1是表示第1实施方式的半导体存储装置的示意性构成的等效电路图。为了方便说明，图1中省略一部分构成。
本实施方式的半导体存储装置具备存储胞阵列MA、及控制存储胞阵列MA的周边电路PC。
存储胞阵列MA具备多个存储块MB。这多个存储块MB分别具备多个副块SB。这多个副块SB分别具备多个存储单元MU。这多个存储单元MU的一端分别经由位线BL连接于周边电路PC。另外，这多个存储单元MU的另一端分别经由共通的下部配线SC及源极线SL连接于周边电路PC。
存储单元MU具备在位线BL及下部配线SC之间串联连接的漏极选择晶体管STD、存储串MS、及源极选择晶体管STS。以下，有时将漏极选择晶体管STD及源极选择晶体管STS简称为选择晶体管(STD、STS)。
存储串MS具备串联连接的多个存储胞MC。存储胞MC是具备半导体层、栅极绝缘层、栅极电极的场效型晶体管。半导体层作为通道区域发挥功能。栅极绝缘层具备能够存储数据的存储部。该存储部例如是氮化硅膜(SiN)或浮动栅极等电荷储存层。在该情况下，存储胞MC的阈值电压根据电荷储存层中的电荷量变化。栅极电极连接于字线WL。字线WL与属于一个存储串MS的多个存储胞MC对应设置，共通连接于一个存储块MB中的所有存储串MS。
选择晶体管(STD、STS)是具备半导体层、栅极绝缘层、栅极电极的场效型晶体管。半导体层作为通道区域发挥功能。漏极选择晶体管STD的栅极电极连接于漏极选择线SGD。漏极选择线SGD与副块SB对应设置，共同连接于一个副块SB中的所有漏极选择晶体管STD。源极选择晶体管STS的栅极电极连接于源极选择线SGS。源极选择线SGS共通连接于一个存储块MB中的所有源极选择晶体管STS。
周边电路PC例如产生用于读出动作、写入动作、删除动作的电压，施加到位线BL、源极线SL、字线WL、及选择栅极线(SGD、SGS)。周边电路PC例如包含与存储胞阵列MA设置在同一芯片上的多个晶体管及配线。
图2是本实施方式的半导体存储装置的示意性立体图。为了方便说明，图2中省略一部分构成。
如图2所示，本实施方式的半导体存储装置具备衬底S、及设置在衬底S的上方的存储胞阵列MA。
衬底S例如是包含单晶硅(Si)等的半导体衬底。衬底S例如具备双重阱构造：在半导体衬底的表面具有磷(P)等N型杂质层，进而在该N型杂质层中具有硼(B)等P型杂质层。另外，在本实施方式中，衬底S的表面是作为下部配线SC发挥功能的配线层。但也可以在衬底S的上方另外设置配线层。
存储胞阵列MA具备在Z方向延伸的多个存储器构造110、在XY截面覆盖这多个存储器构造110的外周面的多个导电层120、连接于这多个导电层120的接点130、配置于接点130附近的第1构造140、及连接于存储器构造110的上端的多根配线150。
存储器构造110在X方向及Y方向上以规定图案配设。这些存储器构造110作为存储单元MU发挥功能。
存储器构造110具备在Z方向延伸的半导体层111、设置在半导体层111及导电层120之间的栅极绝缘层112、连接于半导体层111的下端及衬底S的表面的半导体层113、及连接于半导体层111的上端的半导体层114。
半导体层111例如作为1个存储单元MU(图1)所包含的多个存储胞MC及漏极选择晶体管STD的通道区域发挥功能。半导体层111具有大致圆柱状的形状，在中心部分嵌埋有氧化硅(SiO2)等绝缘层115。半导体层111例如为非掺杂的多晶硅(Si)等半导体层。
栅极绝缘层112设置于半导体层111及导电层120的各交叉部。图3是图2的A所示的部分的示意性放大图，表示半导体层111及导电层120的交叉部的具体构成。如图3所示，栅极绝缘层112例如具备积层在半导体层111及导电层120之间的隧道绝缘层116、电荷储存层117、及阻挡绝缘层118。隧道绝缘层116及阻挡绝缘层118例如为氧化硅(SiO2)等绝缘层。电荷储存层117例如为氮化硅(SiN)等能够储存电荷的层。
半导体层113(图2)例如作为源极选择晶体管STS的通道区域发挥功能。在半导体层113的外周面设置着栅极绝缘层119。半导体层113例如为单晶硅(Si)等半导体层。栅极绝缘层119例如为氧化硅等绝缘层。
半导体层114例如为包含磷等N型杂质的多晶硅(Si)等半导体层。
导电层120是介隔氧化硅等绝缘层101在Z方向配设有多层，且在X方向及Y方向延伸的大致板状的导电层。这些导电层120具有以规定图案形成的多个贯通孔，在该贯通孔的内部，分别设置有存储器构造110。另外，在导电层120的X方向的端部，设置有连接于接点130的接触部121。导电层120例如包含氮化钛(TiN)、钨(W)、或它们的积层膜等。
一部分导电层120a分别作为字线WL(图1)及连接于该字线WL的多个存储胞MC(图1)的栅极电极发挥功能。
设置于它们上方的导电层120b作为漏极选择线SGD(图1)及连接于该漏极选择线SGD的多个漏极选择晶体管STD(图1)的栅极电极发挥功能。导电层120b与导电层120a相比Y方向的宽度更小。在Y方向上邻接的导电层120b之间，设置有氧化硅等绝缘部SHE。
设置在它们下方的导电层120c作为源极选择线SGS(图1)及连接于其的多个源极选择晶体管STS的栅极电极发挥功能。导电层120c介隔栅极绝缘层119覆盖半导体层113的外周面。
接点130在Z方向，连接于多个导电层120的接触部121。接点130例如包含氮化钛(TiN)、钨(W)或它们的积层膜等。
第1构造140例如以包围接点130的方式设置在导电层120的接触部121。第1构造140具有与存储器构造110大致相同的构成。但存储器构造110的半导体层111的下端连接于半导体层113，而与此相对的是第1构造140的半导体层111的下端被栅极绝缘层112覆盖。由此，半导体层111相对于半导体层113电绝缘。
配线150作为位线BL发挥功能。配线150在X方向配设有多根，在Y方向延伸。配线150经由接点151连接于多个存储器构造110。
接下来，参照图4～图8，对存储胞阵列MA的更具体的构成进行说明。为了方便说明，图4～图8中省略一部分构成。
图4是本实施方式的半导体存储装置的示意性俯视图。
如图4所示，在衬底S上设置着多个存储胞阵列MA、及周边电路PC。在图示的例中，衬底S上，在X方向排列设置着2个存储胞阵列MA。存储胞阵列MA具备配设在Y方向的多个存储块MB。另外，这多个存储块MB具备配设在Y方向的多个块构造BS。另外，这多个块构造BS具备配设在Y方向的多个副块SB。
在存储胞阵列MA设置着区域R1、区域R2、及存储胞阵列MA周边的区域R3，区域R1设置存储胞MC，区域R2呈阶梯状地设置接点130等，存储胞阵列MA周边的区域R3设置虚设的存储胞MC等。
图5是图4的A所示的部分的放大图，表示所述区域R1、R2、R3的一部分。图6是切断图5的A-A'线所示的部分沿箭头的方向观察的示意性剖视图。图7是切断图5的B-B'线所示的部分沿箭头的方向观察的示意性剖视图。
如图5所示，区域R1中，设置着介隔绝缘部ST在Y方向邻接的多个块构造BS。另外，各块构造BS具有介隔绝缘部SHE在Y方向邻接的2个副块SB。在各块构造BS中，多个存储器构造110a配设为错位状。
如图6所示，这多个存储器构造110a经由接点151主要连接于位线BL。这种存储器构造110a作为存储单元MU(图1)发挥功能。
另外，在图示的例中，在一部分存储器构造110b设置有绝缘部SHE。如图6所示，在这种存储器构造110b中，在半导体层111的上端部分、栅极绝缘层112的上端部分及半导体层114形成着槽，在这里设置绝缘部SHE。这种存储器构造110b未电连接到位线BL，不作为存储单元MU发挥功能。如图5所示，这种存储器构造110b沿着绝缘部SHE在X方向配设有多个。
另外，如图6所示，在绝缘部ST设置着电极部LI及侧壁部SW。电极部LI作为与下部配线SC的连接电极发挥功能。侧壁部SW作为将电极部LI与导电层120等绝缘的区域发挥功能。
如图5所示，在区域R2设置着针对导电层120的接触部121。在各接触部121分别设置着接点130。另外，在接点130附近设置着第1构造140。第1构造140相对于位线BL电绝缘。
在区域R3设置着虚设的存储器构造110c。存储器构造110c，作为存储胞阵列MA的周边部的虚设构造发挥功能，用于高精度地制造区域R1的存储器构造110a等。虚设的存储器构造110c不作为存储单元MU发挥功能。如图7所示，这种存储器构造110c可以不具备接点151等，并且可以相对位线BL电绝缘。
图7所示的剖视图包含存储胞阵列MA的外侧区域即绝缘区域160、及存储胞阵列MA的周边部即区域R3。区域R3包含区域R31及R32。
区域R31为距绝缘区域160的距离为规定以上的区域。在区域R31设置着多个导电层120、及虚设的存储器构造110c。各导电层120的上表面及下表面与绝缘层101相接。
区域R32为距绝缘区域160的距离为规定以下的区域。在区域R32，设置着作为第1膜的牺牲层180A及作为第2膜的牺牲层180B。各牺牲层180A及180B的上表面及下表面与绝缘层101相接。另外，如图7所示，牺牲层180A及180B的侧面与导电层120相接。另外，在图示的例中，导电层120、牺牲层180A及牺牲层180B分别由不同的材料形成。例如，牺牲层180A包含多晶硅(Si)，牺牲层180B包含氮化硅(SiN)等。
[制造方法]
接下来，参照图8～图23，对本实施方式的半导体存储装置的制造方法进行说明。此外，图8、10～20、22及23表示与图5中的A-A'线对应的剖面，图9及图21表示与图5中的B-B'线对应的剖面。
如图8所示，在该制造方法中，在衬底S上交替形成多个绝缘层101及多个牺牲层180。牺牲层180包含作为第1膜的牺牲层180A及作为第2膜的牺牲层180B。在该例中，在牺牲层180A与牺牲层180A之间必定配置有1层牺牲层180B。换言之，多个牺牲层180A、180B隔着绝缘层101在Z方向交替配置。绝缘层101、牺牲层180A、及牺牲层180B分别包含不同材料。绝缘层101例如包含氧化硅(SiO2)等。牺牲层180A例如包含多晶硅(Si)等。牺牲层180B例如包含氮化硅(SiN)等。该步骤例如是通过CVD(Chemical Vapor Deposition，化学气相沉积)等方法进行的。
接下来，如图9所示，将包含绝缘层101、牺牲层180A、及牺牲层180B的积层构造中要形成绝缘区域160的部分去除。其后，在去除部分形成绝缘区域160。去除积层构造的步骤例如是通过RIE(Reactive Ion Etching，反应性离子蚀刻)或湿式蚀刻等方法进行的。形成绝缘区域160的步骤例如是通过CVD等方法进行的。此时，将积层构造的区域R2(图5)侧的端部例如加工为阶梯状。
接下来，如图10所示，在所述积层构造中要形成存储器构造110a、110b、及110c的位置形成多个开口op1。开口op1是在Z方向延伸，贯通绝缘层101、牺牲层180A及180B，使衬底S的上表面露出的孔。该步骤例如是通过RIE等方法进行的。
接下来，如图11所示，在开口op1的底面形成半导体层113。该步骤例如是通过外延生长等方法进行的。
接下来，如图12所示，在半导体层113的上表面及开口op1的内周面形成栅极绝缘层112及非晶硅层111A。该步骤例如是通过CVD等方法进行的。
接下来，如图13所示，将栅极绝缘层112及非晶硅层111A的覆盖半导体层113的上表面的部分去除。该步骤例如是通过RIE等方法进行的。
接下来，如图14所示，在半导体层113的上表面及非晶硅层111A的内周面形成非晶硅层111A及绝缘层115。该步骤例如是通过CVD等方法进行的。其后通过退火处理等将非晶硅层111A的结晶构造改质，形成半导体层111(图15)。
接下来，如图15所示，将绝缘层115、半导体层111及栅极绝缘层112的一部分去除，使位于最上层的绝缘层101露出。另外，在开口op1的上端附近形成半导体层114。由此，形成大致圆柱状的存储器构造110a、110b。该步骤例如是通过RIE及CVD等方法进行的。
接下来，如图16所示，形成开口op2。开口op2是在Z方向及X方向延伸，将绝缘层101、牺牲层180A及牺牲层180B在Y方向上分断，使衬底S的上表面露出的槽。该步骤例如是通过RIE等方法进行的。
接下来，于开口op2的底面形成绝缘层102。具体来说，例如在开口op2的侧壁面及底面通过热氧化等形成氧化膜。在开口op2的底面，露出的衬底S的硅(Si)会以高速率氧化，因此在开口op2的底面会形成更厚的氧化膜。
接下来，从开口op2的底面以外的部分将氧化膜去除。开口op2的底面的氧化膜比侧壁面的氧化膜厚。因此，如图17所示，能够仅在开口op2的底面保留包含氧化膜的绝缘层102，将除此以外的部分去除。该步骤例如是通过使用稀氢氟酸(DHF，DilutedHydrofluoric Acid)的湿式蚀刻等方法进行的。
接下来，如图18所示，经由开口op2去除多个牺牲层180A，形成第1空洞CA1。由此，形成中空构造，该中空构造包含配设在Z方向配设的多个绝缘层101、多个牺牲层180B、以及支撑这些绝缘层101及牺牲层180B的存储器构造110a、110b及110c。该步骤例如是通过如下的使用第1药液的湿式蚀刻的方法等进行的。
第1药液使用具有良好的选择比的药液，即对牺牲层180A的蚀刻速率足够高，但对绝缘层101及牺牲层180B的蚀刻速率足够低。例如，在牺牲层180A为多晶硅(Si)、牺牲层180B为氮化硅(SiN)的情况下，可以使用胆碱水溶液(TMY)等作为第1药液。
接下来，如图19所示，在去除牺牲层180A形成的第1空洞CA1形成多个导电层120的一部分(第1导电层)。形成导电层120时例如是通过CVD等方法进行的。
接下来，如图20所示，将在形成多个导电层120的一部分时同时形成的覆盖绝缘层101的上表面及开口op2的侧壁面的导电层120去除。该步骤例如是通过湿式蚀刻等方法进行的。
此外，图21是进行到所述步骤时的与图5中的B-B'线对应的剖视图。图21中，在区域R31，多个牺牲层180A的一部分也被去除，形成有导电层120。然而，区域R32中，保留多个牺牲层180A未被去除。
也就是说，在去除多个牺牲层180A时，从图21中的右方向经由未图示的开口op2进行蚀刻。然而，在图21中的左方向的绝缘区域160侧不存在开口部，因此不会从绝缘区域160侧对牺牲层180A进行蚀刻。所以在区域R32中，保留牺牲层180A未去除。因此，在区域R31、R32中，作为不同材料的膜的导电层120及牺牲层180A彼此邻接形成。
接下来，如图22所示，从开口op2的底面部去除绝缘层102。其后，经由开口op2去除多个牺牲层180B，形成第2空洞CA2。去除绝缘层102例如是通过使用稀氢氟酸(DHF)的湿式蚀刻等方法进行的。去除牺牲层180B例如是通过如下的使用第2药液的湿式蚀刻的方法等进行的。
第2药液使用具有良好的选择比的药液，即对牺牲层180B的蚀刻速率足够高，对绝缘层101及导电层120的蚀刻速率足够低。例如在牺牲层180B为氮化硅(SiN)的情况下，可以使用磷酸(H3PO4)等作为第2药液。
接下来，形成栅极绝缘层119。形成栅极绝缘层119时例如是通过氧化处理等方法进行的。
接下来，与在第1空洞CA1形成多个导电层120的所述步骤同样地，在去除牺牲层180B形成的第2空洞CA2形成多个导电层120的一部分(第2导电层)。由此，形成图23的构造。
其后，在开口op2设置电极部LI及侧壁部SW，在存储器构造110a的上部设置接点151，在存储器构造110b的上部设置绝缘部SHE，由此形成参照图6说明的构成。
另外，图7是与进行到所述步骤时的与图5中的B-B'线对应的剖视图。图7中，在区域R31，多个牺牲层180B的一部分也被去除，形成有导电层120。然而，在区域R32中，保留多个牺牲层180B未去除。这也是因为与牺牲层180A的步骤同样未从图7的左侧方向蚀刻牺牲层180B，所以成为这样的剖面构造。
[效果]
基于图24、图25所示的比较例对本实施方式的效果进行说明。图24、图25是比较例的半导体存储装置的示意性剖视图。
在图24所示的比较例中，未像本实施方式一样形成包含不同材料的牺牲层180A及180B。比较例中，仅设置了以相同材料形成的一种牺牲层180C。
比较例中的牺牲层180C是使用对牺牲层180C蚀刻速率较高的药液一次性去除。去除后，在曾存在牺牲层180C的部分形成多个空洞CA，空洞CA与空洞CA之间仅保留绝缘层101。然而，像这样空洞CA间仅保留绝缘层101的中空构造在面对横向的应力等时，容易产生如图25所示的绝缘层101的挠曲、挫曲等。
另外，在如图2所示的本实施方式的构造中，端部的接触部121形成为阶梯状。因此，该接触部121中的空洞CA间的绝缘层101在其上层部分与下层部分，横向的长度不同，横向的应力也产生较大的差。尤其在设置接点130等的区域R2中的阶梯部分，第1构造140的形成间隔比存储器构造110的形成间隔大，所以容易产生绝缘层101的挠曲、挫曲等。
在产生了绝缘层101的挠曲、挫曲等的情况下，在去除牺牲层180C后继续形成导电层120时，容易产生嵌埋不良等。嵌埋不良等成为导电层120的断线，是导致存储胞MC的不良的原因。
于是，在本实施方式中，以不同材料形成牺牲层180A及180B。另外，在利用湿式蚀刻去除牺牲层180A时的药液使用对牺牲层180A的蚀刻速率高、对牺牲层180B的蚀刻速率足够低的药液。
在本实施方式中，在图18所示的步骤中，去除牺牲层180A时，与比较例同样地形成多个空洞部。然而，该时点的中空构造由牺牲层180B及配置于其两侧的绝缘层101的3层构造支撑，与仅由绝缘层101支撑的比较例相比，能够成为构造强度较高的状态。
另外，在图22所示的步骤中，去除牺牲层180B时亦然。此时的中空构造由形成在曾存在牺牲层180A的部分的导电层120及配置在其两侧的绝缘层101的3层构造支撑。因此，能够与所述同样地成为构造强度较高的状态。
如上所述，在本实施方式中，能够不经过像比较例那样具有较多中空构造的步骤便形成导电层120。因此，大幅减少了绝缘层101的挠曲、挫曲等构造不良。由此，获得了改善制造良率的效果。
另外，在本实施方式中，通过将绝缘层101、牺牲层180A及180B的厚度设置得较薄，能够实现具有更多层的构造、存储容量较大的存储胞阵列MA。然而，各层的厚度越薄，越容易产生如上所述的挠曲、挫曲等。
而对于此种问题，本实施方式的构成也具有使绝缘层101的挠曲、挫曲等不易产生的效果。因此，存储容量更大的存储胞阵列MA的制造变得容易。
[其它实施方式]
图6及图7的例中，牺牲层180A及牺牲层180B介隔绝缘层101交替积层。然而，牺牲层180A及牺牲层180B也可以隔n层(n为2以上的整数)配置。
另外，牺牲层180A及牺牲层180B也可以未必以同等层数积层。图26是变化例的半导体存储装置的示意性剖视图。如上所述，也存在如下情况：受区域R2中的阶梯部分影响，应力更加集中于绝缘层101的积层构造的上层部分，该部分尤其容易产生挠曲、挫曲等。在这种情况下，如图26所示，可以在积层构造的上层部分适当配置牺牲层180A及180B，在其它部分配置较多的牺牲层180B。
另一方面，也存在应力集中于积层构造的下层部分，导致该部分尤其容易产生挠曲或挫曲的情况。例如，有时形成存储器构造110及第1构造140的孔形成为越下方直径越小的锥状。因此，越是配置在下层的绝缘层101，存储器构造110间及第1构造140间的距离越长，越容易产生扭曲或挫曲。在这种情况下，可以与所述情况相反地，在积层构造的下层部分适当配置牺牲层180A及180B，在其它部分配置较多牺牲层180B。
另外，除了配置牺牲层180A及牺牲层180B以外，还可以配置第3牺牲层180D。在这种情况下，可以将去除牺牲层180A、180B及180D的步骤分为三个阶段同样地进行。第3牺牲层180D形成第3空洞，在第3空洞形成第3导电层。
另外，如图27所示，区域R3可以在区域R31与R32之间包含区域R33。图27是另一变化例的半导体存储装置的示意性剖视图。在图27所示的例中，在区域R33中，牺牲层180B及导电层120设置在绝缘层101间。牺牲层180B及导电层120的上表面及下表面与绝缘层101相接。另外，牺牲层180A的侧面在区域R32与区域R33之间与导电层120相接。另一方面，牺牲层180B的侧面在区域R33与区域R31之间与导电层120相接。
进而，将另一实施方式的半导体存储装置的示意性立体图表示于图28。在第1实施方式中，如图2及图4所示，周边电路PC与多个存储胞阵列MA邻接地设置在衬底S上。然而，如图28所示，周边电路PC也可以设置于存储胞阵列MA与衬底S之间的电路层CL。
电路层CL具备构成周边电路PC(图1)的多个晶体管Tr、及连接于这多个晶体管Tr的多根配线及接点。另外，在图28所示的例中，配线层170也可以具备连接于存储器构造110的导电层171、及设置于导电层171的下表面的导电层172。
[其它]
对本发明的若干实施方式进行了说明，但这些实施方式是作为例提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨内，并且包含在权利要求书记载的发明及与其均等的范围内。

Claims (34)

1.一种半导体存储装置，具备：
衬底；
多个导电层，配设在与所述衬底的表面交叉的第1方向，且在与所述第1方向交叉的第2方向延伸；
多个绝缘层，分别配设在所述多个导电层之间；
半导体层，在所述第1方向延伸，且与所述多个导电层及所述多个绝缘层对向；及
栅极绝缘层，配设在所述多个导电层与所述半导体层之间，
第1区域设置在所述衬底上，其中形成所述多个导电层、所述多个绝缘层、所述半导体层及所述栅极绝缘层，
与所述第1区域不同的第2区域设置在所述衬底上，且
在所述第1区域与所述第2区域之间的第3区域设置在所述衬底上，其中
所述多个导电层包含多个第1导电层及多个第2导电层，
与所述第1导电层不同的多个第1膜配设在所述第2区域中与所述第1区域中的所述多个第1导电层相同的层，
与所述第2导电层不同的多个第2膜配设在所述第2区域中与所述第1区域的中所述多个第2导电层相同的层，
所述多个第1导电层配设为跨于所述第1区域及所述第3区域，
所述多个第2膜配设为跨于所述第2区域及所述第3区域，且
所述多个第1膜的相对于磷酸的蚀刻速率与所述多个第2膜的相对于磷酸的蚀刻速率不同。
2.根据权利要求1所述的半导体存储装置，其中
在所述第2区域的多层第2膜之间配设着至少一层第1膜。
3.根据权利要求1所述的半导体存储装置，其中
所述第3区域中，所述多个第2膜的上表面及下表面各个与所述多个绝缘层中的对应一个绝缘层接触。
4.根据权利要求1所述的半导体存储装置，其中
多个存储胞由所述多个导电层、所述半导体层及所述栅极绝缘层构成，且
所述衬底上，所述第1区域至所述第3区域中的所述第2区域配设在包含所述多个存储胞的存储胞阵列的外部区域侧。
5.根据权利要求4所述的半导体存储装置，其中
所述多个绝缘层配设为跨于所述第1区域、所述第2区域及所述第3区域。
6.根据权利要求5所述的半导体存储装置，其中
所述多个绝缘层、所述多个第1膜及所述多个第2膜在所述存储胞阵列的所述外部区域侧的所述第2区域的外缘终止。
7.根据权利要求1所述的半导体存储装置，其中
所述多个第2膜包含SiN。
8.根据权利要求7所述的半导体存储装置，其中
所述多个绝缘层包含SiO。
9.一种半导体存储装置，具备：
衬底；
多个导电层，配设在与所述衬底的表面交叉的第1方向，且在与所述第1方向交叉的第2方向延伸；
多个绝缘层，各自配设在所述多个导电层之间；
半导体层，在所述第1方向延伸，且与所述多个导电层及所述多个绝缘层对向；及
栅极绝缘层，配设在所述多个导电层与所述半导体层之间；
第1区域设置在所述衬底上，其中形成所述多个导电层、所述多个绝缘层、所述半导体层及所述栅极绝缘层，
与所述第1区域不同的第2区域设置在所述衬底上，且
在所述第1区域与所述第2区域之间的第3区域设置在所述衬底上，其中
所述多个导电层包含多个第1导电层及多个第2导电层，
所述多个第1导电层中的至少一个第1导电层在与所述半导体层对向的部分作用为第1存储胞的栅极，且所述多个第2导电层中的至少一个第2导电层在与所述半导体层对向的部分作用为第2存储胞的栅极，
与所述第1导电层不同的多个第1膜配设在所述第2区域中与所述第1区域中的所述多个第1导电层相同的层，
与所述第2导电层不同的多个第2膜配设在所述第2区域中与所述第1区域中的所述多个第2导电层相同的层，
所述多个第1导电层配设为跨于所述第1区域及所述第3区域，且
所述多个第2膜配设为跨于所述第2区域及所述第3区域。
10.根据权利要求9所述的半导体存储装置，其中
所述第3区域中，所述多个第2膜的上表面及下表面各个与所述多个绝缘层中的对应一个绝缘层接触。
11.根据权利要求9所述的半导体存储装置，其中
所述衬底上，所述第1区域至所述第3区域中的所述第2区域配设在包含所述第1及第2存储胞的存储胞阵列的外部区域侧上。
12.根据权利要求9所述的半导体存储装置，其中
所述多个第2膜包含SiN。
13.根据权利要求12所述的半导体存储装置，其中
所述多个绝缘层包含SiO。
14.根据权利要求11所述的半导体存储装置，其中
所述多个绝缘层配设为跨于所述第1区域、所述第2区域及所述第3区域。
15.根据权利要求14所述的半导体存储装置，其中
所述多个绝缘层、所述多个第1膜及所述多个第2膜在所述存储胞阵列的所述外部区域侧上的所述第2区域的外缘终止。
16.根据权利要求9所述的半导体存储装置，其中
所述多个第1膜的相对于磷酸的蚀刻速率与所述多个第2膜的相对于磷酸的蚀刻速率不同。
17.一种半导体存储装置，具备：
衬底；
多个导电层，配设在与所述衬底的表面交叉的第1方向，且在与所述第1方向交叉的第2方向延伸；
多个绝缘层，各自配设在所述多个导电层之间；
半导体层，在所述第1方向延伸，且与所述多个导电层及所述多个绝缘层对向；
栅极绝缘层，配设在所述多个导电层与所述半导体层之间，及
多个绝缘部分，在所述多个导电层内部于所述第1方向且于所述第2方向延伸，且配置在与所述第1方向及所述第2方向两者交叉的第3方向上，
第1区域设置在所述衬底上及所述多个绝缘部分的在所述第3方向邻接的两个绝缘部分之间，其中形成所述多个导电层、所述多个绝缘层、所述半导体层及所述栅极绝缘层，
与所述第1区域不同的第2区域设置在所述衬底上，且
第3区域设置在所述衬底上，且在所述第3方向上于所述第1区域与所述第2区域之间，其中
所述多个导电层包含多个第1导电层及多个第2导电层，
所述第1区域中，所述多个第1导电层及所述多个第2导电层具有在所述第3方向上的宽度对应于所述两个绝缘部分之间的距离，
与所述第1导电层不同的多个第1膜配设在所述第2区域中与所述第1区域中的所述多个第1导电层相同的层，
与所述第2导电层不同的多个第2膜配设在所述第2区域中与所述第1区域中所述多个第2导电层相同的层，
所述多个第1导电层配设为跨于所述第1区域及所述第3区域，且
所述多个第2膜配设为跨于所述第2区域及所述第3区域。
18.根据权利要求17所述的半导体存储装置，其中
所述第3区域中，所述多个第2膜的上表面及下表面各个与所述多个绝缘层中的对应一个绝缘层接触。
19.根据权利要求17所述的半导体存储装置，其中
多个存储胞由所述多个导电层、所述半导体层及所述栅极绝缘层构成，且
所述衬底上，所述第1区域至所述第3区域中的所述第2区域配设在包含所述多个存储胞的存储胞阵列的外部区域侧上。
20.根据权利要求17所述的半导体存储装置，其中
所述多个第2膜包含SiN。
21.根据权利要求20所述的半导体存储装置，其中
所述多个绝缘层包含SiO。
22.根据权利要求19所述的半导体存储装置，其中
所述多个绝缘层配设为跨于所述第1区域、所述第2区域及所述第3区域。
23.根据权利要求22所述的半导体存储装置，其中
所述多个绝缘层、所述多个第1膜及所述多个第2膜在所述存储胞阵列的所述外部区域侧上的所述第2区域的外缘终止。
24.根据权利要求17所述的半导体存储装置，其中
所述多个第1膜的相对于磷酸的蚀刻速率与所述多个第2膜的相对于磷酸的蚀刻速率不同。
25.一种半导体存储装置，具备：
衬底，包含第1区域及第2区域，所述第1区域中配设有用于存储数据的多个存储胞，所述第2区域在第1方向上配置在所述第1区域的外侧上；
积层构造，包含多个导电层，且包含多个第1层，所述多个导电层在所述衬底上，于所述衬底的所述第1区域内，在垂直于所述第1方向的第2方向上分离地积层，所述多个第1层在所述衬底上，于所述衬底的所述第2区域内，在所述第2方向上分离地积层，所述第1层的材料与所述导电层不同；及
多个圆柱状构造，在所述第2方向延伸，且与于所述衬底的所述第1区域内的所述导电层对向，所述圆柱状构造在与所述多个导电层中的至少一些的交叉部形成所述存储胞，其中
所述导电层包含配置在所述第2方向上的多个第1导电层及多个第2导电层，且所述第1层包含配设在与所述第1导电层相同的层中的多个第1膜，及配设在与所述第2导电层相同的层中的多个第2膜，所述第1及第2膜配置在所述第2方向上，
所述积层构造中的所述导电层中的所述第1导电层与所述第1层的所述第1膜在所述第1方向彼此相接，且所述积层构造中的所述导电层中的所述第2导电层与所述第1层的所述第2膜在所述第1方向彼此相接，且
所述第1膜与所述第1导电层的相应的接合部分相较于所述第2膜与所述第2导电层的相应的接合部分，在所述第1方向上较远离所述第1区域。
26.根据权利要求25所述的半导体存储装置，其中所述积层构造还包含材料与所述第1层的材料不同的多个绝缘层，所述导电层及所述绝缘层在所述衬底上，于所述衬底的所述第1区域内，在所述第2方向上交替积层，且所述第1层及所述绝缘层在所述衬底上，于所述衬底的所述第2区域内，在所述第2方向上交替积层。
27.根据权利要求26所述的半导体存储装置，其中
所述衬底还包含：在所述第1方向上于所述第1区域与所述第2区域之间的第3区域，且
所述第1导电层及所述第2膜在所述衬底上，于所述衬底的所述第3区域内，在所述第2方向上分离地积层。
28.根据权利要求27所述的半导体存储装置，其中在所述衬底上，于所述衬底的所述第3区域内，没有配设所述第2导电层及所述第1膜。
29.根据权利要求27所述的半导体存储装置，其中所述绝缘层设置在所述衬底上，跨于所述衬底的所述第1、第2及第3区域。
30.根据权利要求29所述的半导体存储装置，其中所述第2膜的上表面及下表面各个与所述衬底的所述第3区域内的对应一个所述绝缘层接触。
31.根据权利要求30所述的半导体存储装置，其中所述第2膜包含氮化硅。
32.根据权利要求30所述的半导体存储装置，其中所述绝缘层包含氧化硅。
33.根据权利要求27所述的半导体存储装置，其中在所述衬底的所述第3区域内，所述第2膜的一部分配设在所述第1导电层上，且所述第2膜的另一部分配设在所述第1导电层下。
34.根据权利要求25所述的半导体存储装置，其中所述第1膜的相对于磷酸的蚀刻速率与所述第2膜的相对于磷酸的蚀刻速率不同。
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