CN108431956A - 具有穿过堆叠体的外围接触通孔结构的多层级存储器器件及其制造方法 - Google Patents

具有穿过堆叠体的外围接触通孔结构的多层级存储器器件及其制造方法 Download PDF

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Abstract

可以采用最少附加处理步骤形成延伸穿过三维存储器器件的多个层级结构的去往外围器件的接触。可以与形成第一存储器开口同时地形成穿过第一层级结构的第一外围通孔腔。可以与形成牺牲存储器开口填充结构同时地在第一外围通孔腔中形成牺牲通孔填充结构，该牺牲存储器开口填充结构形成在第一存储器开口中。可以与形成字线接触通孔腔同时地形成穿过第二层级结构的第二外围通孔腔，该字线接触通孔腔延伸到第一和第二层级结构中的导电层的顶表面。在移除牺牲通孔填充结构之后，第一和第二外围通孔腔可以填充有导电材料，以与形成字线接触通孔结构同时地形成外围接触通孔结构。

Description

具有穿过堆叠体的外围接触通孔结构的多层级存储器器件及 其制造方法
相关申请
本申请要求于2016年2月16日提交的申请号为62/295,649的美国临时申请和于2016年9月23日提交的申请号为15/274,451的美国非临时申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开通常涉及半导体器件领域，并且具体而言，涉及诸如垂直NAND串和其他三维器件的三维非易失性存储器器件及其制造方法。
背景技术
近来，已经使用三维(3D)堆叠存储器堆叠体结构(有时称为位成本可规模化(BiCS)架构)提出了超高密度储存器件。例如，3D NAND堆叠存储器器件可以由交替的导电层和电介质层的阵列形成。穿过层形成存储器开口，以同时限定许多存储器层。然后通过以适当的材料填充存储器开口来形成NAND串。直NAND串在一个存储器开口中延伸，而管形或U形NAND串(p-BiCS)包括存储器单元的垂直列的对。存储器单元的控制栅极可以由导电层提供。
发明内容
根据本公开的方面，提供了形成半导体结构的方法。外围器件形成在半导体衬底上。在半导体衬底之上形成包括第一有源交替堆叠体和第一外围交替堆叠体的第一层级结构。至少第一外围交替堆叠体在外围器件上面，并且第一有源交替堆叠体和第一外围交替堆叠体中的每一个包括被图案化以提供相应的第一阶梯式梯台的第一绝缘层和第一间隔体材料层的交替堆叠体。穿过第一外围交替堆叠体形成第一外围通孔腔。以牺牲通孔填充结构填充第一外围通孔腔。在第一层级结构之上形成包含第二有源交替堆叠体和第二外围交替堆叠体的第二层级结构。第二有源交替堆叠体和第二外围交替堆叠体中的每一个包括被图案化以提供相应的第二阶梯式梯台的第二绝缘层和第二间隔体材料层的交替堆叠体，第二有源交替堆叠体在第一有源交替堆叠体上面，并且第二外围交替堆叠体在第一外围交替堆叠体的上面。以导电层替代第一间隔体材料层和第二间隔体材料层的在第一有源交替堆叠体和第二有源交替堆叠体中的部分。同时形成第二外围通孔腔和字线接触通孔腔，第二外围通孔腔穿过第二外围交替堆叠体延伸到外围通孔填充结构，字线接触通孔腔在第一有源交替堆叠体和第二有源交替堆叠体中延伸到导电层。
根据本公开的另一个方面，提供了一种三维存储器器件，其包括：外围器件，外围器件位于半导体衬底的顶表面上；第一层级结构，第一层级结构包括第一有源交替堆叠体和第一外围交替堆叠体并且位于半导体衬底之上，其中至少第一外围交替堆叠体在外围器件上面，第一有源交替堆叠体包括第一导电层和第一绝缘层的第一部分的交替序列，并且第一外围交替堆叠体包括第一间隔体材料层和第一绝缘层的第二部分的交替序列；第二层级结构，第二层级结构包括第二有源交替堆叠体第二外围交替堆叠体并且位于第一层级结构之上，其中第二有源交替堆叠体包括第二导电层和第二绝缘层的第一部分的交替序列，并且第二外围交替堆叠体包括第二间隔体材料层和第二绝缘层的第二部分的交替序列；存储器堆叠体结构，存储器堆叠体结构延伸穿过第一有源交替堆叠体和第二有源交替堆叠体；字线接触通孔结构，字线接触通孔结构垂直延伸到导电层的顶表面；以及外围通孔结构，外围通孔结构延伸穿过第一外围交替堆叠体和第二外围交替堆叠体并且接触外围器件的部件。
根据本公开的另一个实施例，形成半导体结构的方法包括：在半导体衬底上形成外围器件以及在半导体衬底之上形成第一有源交替堆叠体和第一外围交替堆叠体。至少第一外围交替堆叠体在外围器件上面，并且第一有源交替堆叠体和第一外围交替堆叠体中的每一个包括被图案化以提供相应的第一阶梯式梯台的第一绝缘层和第一间隔体材料层的交替堆叠体。方法还包括在第一有源交替堆叠体中形成存储器开口，在第一交替堆叠体中的存储器开口中形成存储器堆叠体结构，使得不存在位于第一外围交替堆叠体中的存储器堆叠体结构，以及在不以导电层替代第一外围堆叠体中的第一间隔体材料层的情况下，以第一导电层替代第一有源交替堆叠体中的第一间隔体材料层。使用仅暴露相应的第一阶梯式梯台的在第一有源交替堆叠体的面向外围器件的包括字线解码器电路的部分的两个相对侧上的区域的掩模来图案化第一绝缘层和第一间隔体材料层的第一有源交替堆叠体；并且在第一有源交替堆叠体的面向外围器件的包括位线解码器电路的部分的附加侧上不形成阶梯式梯台。
附图说明
图1是三维(3D)NAND芯片的示意性俯视布局图，其中字线解码器电路和位线解码器电路位于与存储器阵列区域分开的外围区域中。
图2A是用于形成台阶区域的现有技术掩膜的示意性俯视布局图。图2B是用于形成根据本公开的实施例的台阶区域的掩膜的示意性俯视布局图。图2C是根据本公开的第一实施例的在使用图2B的掩膜形成和图案化第一绝缘层和第一间隔体材料层的第一交替堆叠体之后的第一示例性器件结构的垂直截面图。
图3是根据本公开的第一实施例的在形成第一反阶梯式电介质材料部分之后的第一示例性结构的垂直截面图。
图4是根据本公开的第一实施例的在形成第一存储器开口和第一外围通孔腔之后的第一示例性结构的垂直截面图。
图5是根据本公开的第一实施例的在形成牺牲存储器开口填充结构和牺牲通孔填充结构之后的第一示例性结构的垂直截面图。
图6是根据本公开的第一实施例的在形成包含第二绝缘层和第二间隔体材料层的交替堆叠体的图案化部分的第二层级结构以及第二反阶梯式电介质材料部分之后的第一示例性结构的垂直截面图。
图7是根据本公开的第一实施例的在形成第二存储器开口之后的第一示例性结构的垂直截面图。
图8是根据本公开的第一实施例的在形成存储器堆叠体结构之后的第一示例性结构的垂直截面图。
图9是根据本公开的第一实施例的在以导电层替代有源交替堆叠体中的牺牲材料层之后的第一示例性结构的垂直截面图。
图10是根据本公开的第一实施例的在同时形成第二外围通孔腔和字线接触通孔腔之后的第一示例性结构的垂直截面图。
图11是根据本公开的第一实施例的在形成外围通孔结构和字线接触通孔结构之后的第一示例性结构的垂直截面图。
图12是根据本公开的第二实施例的在半导体衬底之上形成外围器件和电介质金属氧化物蚀刻停止层之后的第二示例性结构的垂直截面图。
图13是根据本公开的第二实施例的在图案化电介质金属氧化物蚀刻停止层之后的第二示例性结构的垂直截面图。
图14是根据本公开的第二实施例的在沉积半导体材料层之后的第二示例性结构的垂直截面图。
图15是根据本公开的第二实施例的在形成和图案化第一绝缘层和第一间隔体材料层的第一交替堆叠体之后的第二示例性器件结构的垂直截面图。
图16是根据本公开的第二实施例的在形成第一反阶梯式电介质材料部分之后的第二示例性结构的垂直截面图。
图17是根据本公开的第二实施例的在形成第一存储器开口和第一外围通孔腔之后的第二示例性结构的垂直截面图。
图18是根据本公开的第二实施例的在形成牺牲存储器开口填充结构和牺牲通孔填充结构之后的第二示例性结构的垂直截面图。
图19是根据本公开的第二实施例的在形成包括第二绝缘层和第二间隔体材料层的交替堆叠体的图案化部分的第二层级结构以及第二反阶梯式电介质材料部分之后的第二示例性结构的垂直截面图。
图20是根据本公开的第二实施例的在形成第二存储器开口之后的第二示例性结构的垂直截面图。
图21是根据本公开的第二实施例的在形成存储器堆叠体结构之后的第二示例性结构的垂直截面图。
图22是根据本公开的第二实施例的在以导电层替代有源交替堆叠体中的牺牲材料层之后的第二示例性结构的垂直截面图。
图23是根据本公开的第二实施例的在同时形成第二外围通孔腔和字线接触通孔腔之后的第二示例性结构的垂直截面图。
图24是根据本公开的第二实施例的在形成外围通孔结构和字线接触通孔结构之后的第二示例性结构的垂直截面图。
图25是根据本公开的实施例的示例性结构沿着图1中的线A-A’的垂直截面图。
具体实施方式
如上所讨论，本公开涉及诸如垂直NAND串和其他三维器件的三维非易失性存储器器件及其制造方法，其各个方面在以下描述。本公开的实施例可以用于形成各种半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图未按比例绘制。在示出了元件的单个实例的情况下，除非明确地描述或清楚地指示了没有元件的重复，否则可以重复元件的多个实例。
诸如“第一”、“第二”和“第三”的序数仅用于标识相似的元件，并且在本公开的说明书和权利要求书上可以采用不同的序数。如本文所使用的，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者位于第二元件的内侧上。如本文所使用的，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。如本文所使用的，“过程中”的结构或“瞬态”结构是指随后被修改的结构。
如本文所使用的，如果两个或更多个可测量的量与两个或更多个可测量的量的平均值偏离不超过两个或更多个可测量的量的平均值的2.5％，则任何两个或更多个可测量的量是“实质上相同”的。例如，如果第一横向距离和第二横向距离与第一横向距离和第二横向距离的平均值偏离不超过第一横向距离和第二横向距离的平均值的2.5％，则第一横向距离与第二横向距离实质上相同。
如本文所使用的，“层”是指包含具有厚度的区域的材料部分。层可以在下面的或上面的结构的整体之上延伸，或者可以具有比下面的或上面的结构的范围更小的范围。此外，层可以是均质或者非均质的连续结构的具有比连续结构的厚度更小的厚度的区域。例如，层可以位于在连续结构的顶表面和底表面之间或者在连续结构的顶表面和底表面处的任一对水平平面之间。层可以水平地、垂直地和/或沿着渐缩表面延伸。衬底可以是层，可以在其中包含一个或多个层，和/或可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所使用的，“存储器级”或“存储器阵列级”是指与在包括存储器元件的阵列的最顶部表面的第一水平平面(即平行于衬底的顶表面的平面)和包括存储器元件的阵列的最底部表面的第二水平平面之间的总体区域相对应的级。如本文所使用的，“穿过外围堆叠体”的元件是指垂直延伸穿过一个或多个层级结构中的一个或多个外围交替堆叠体的元件。
如本文所使用的，“半导体材料”是指具有从1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料，并且当以电掺杂剂适当地掺杂时能够产生具有从1.0S/cm到1.0×105S/cm的范围内的电导率的掺杂材料。如本文所使用的，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者是将电子添加到能带结构内的导带的n型掺杂剂。如本文所使用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所使用的，“绝缘材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。“电导率”的所有测量在标准条件下进行。
单片三维存储器阵列是其中在诸如半导体晶片的单个衬底上方形成多个存储器级而没有介于中间的衬底的阵列。术语“单片”是指阵列的每个级的层直接沉积在阵列的每个下面的级的层上。与此相反，二维阵列可以分开形成，并且然后封装在一起以形成非单片存储器器件。例如，如题为“Three Dimensional Structure Memory”的美国专利No.5,915,167中所描述的，已经通过在分开的衬底上形成存储器级并且垂直地堆叠存储器级而构造了非单片堆叠存储器。衬底在接合前可以变薄或者从存储器级移除，但是由于存储器级最初形成在分开的衬底上，因此这样的存储器不是真正的单片三维存储器阵列。衬底可以包括在其上制造的集成电路，诸如存储器器件的驱动器电路。
本公开的各种三维存储器器件包含单片三维NAND串存储器器件，并且可以采用本文所描述的各种实施例来制造。单片三维NAND串位于在衬底之上的NAND串的单片三维阵列中。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一个存储器单元之上。
参考图1，图示了三维(3D)NAND芯片的布局，其中字线解码器电路702和位线解码器电路704位于与含有存储器单元的存储器阵列区域100分开的(多个)外围器件区域700中。区域100还可以称为3D NAND库、平面或页，其位于长方形区域中。多个NAND串布置在由填充有绝缘间隔体74和可选的背侧接触通孔结构76的沟槽79分开的NAND存储器块101中。字线解码器电路702(其还称为行解码器电路或“ROWDEC电路”)控制施加到存储器阵列区域(即，3D NAND库)100的字线的电压。台阶区域200可以提供为与存储器阵列区域100相邻，使得去往字线的垂直接触通孔结构可以形成在台阶区域中。在本公开的一个实施例中，仅在存储器阵列区域100的字线解码器电路702侧上提供台阶区域200，以允许金属线96(示意性地图示为在台阶区域200和字线解码器电路702的对之间的水平线)在字线之间提供电连接，字线从存储器阵列区域100延伸到台阶区域200和字线解码器电路702中。感测放大器电路704(其还称为位线解码器电路或“页缓冲器”电路)控制施加到位线98(其示意性地图示为在存储器阵列区域之上延伸且延伸到感测放大器电路的垂直线)的电压，控制施加到位线的电压，检测存储器阵列区域内的单独的存储器单元的状态(例如，在读取操作期间)，以及锁存单独的存储器单元的状态。可选地，感测放大器电路704还可以在存储器阵列区域100之下延伸，如断划线所示。优选地，在存储器阵列区域100的感测放大器电路704侧上不存在虚设台阶区域。字线解码器电路702可以实施为外围器件区域700的位于相邻于台阶区域200的两个块，并且感测放大器电路704可以位于从字线解码器电路区域中的一个旋转90度的区域中，以使能与所有位线的连接。
字线解码器电路和感测放大器电路的面积作为半导体芯片的整个面积的分数是不可忽略的。字线解码器电路和感测放大器电路的总面积可以轻易地超过总芯片面积的20％，并且对于一些3D NAND存储器器件可以超过总芯片面积的30％。随着字线(在垂直堆叠体中被实现为导电层)的总数目在高密度3D NAND存储器器件中增加，作为3D NAND存储器芯片的总面积的分数的字线解码器电路和感测放大器电路的总面积预期会更进一步增加。因此，在3D NAND存储器器件中，期望减少用于字线解码器电路和感测放大器电路的面积对总芯片面积的分数。
图2A是用于形成台阶区域的现有技术掩膜104(例如，光刻胶掩模层或硬掩模层)的示意性俯视布局图。掩模104仅覆盖3D NAND库(例如，存储器阵列区域100)，其标记为“库0”和“库1”。整个外围区域700和台阶区域200被掩模104暴露。在使用掩模104来蚀刻台阶区域(在以下更详细地描述)期间，台阶区域200形成在存储器阵列区域100的面向字线解码器电路702的两个相对侧上。然而，在相同的蚀刻步骤期间，由于整个外围区域700被掩模104暴露，附加的“虚设”台阶区域200D形成在存储器阵列区域100的面向位线解码器电路(例如，感测放大器电路)704的其余两侧上。虚设台阶区域200D是不期望的，因为他们不在器件中使用而仅仅占用宝贵的芯片空间。
通过消除存储器阵列区域100的感测放大器电路704侧上的外围区域700中的虚设台阶区域200D以及消除用于形成字线接触通孔腔的分开的光刻和蚀刻步骤，本公开的实施例可以通过形成更小的台阶区域来缩小总芯片面积并且降低制造成本和复杂性。
图2B是本公开的实施例的用于形成台阶区域的掩膜104(例如，光刻胶掩模)的示意性俯视布局图。掩模104不仅覆盖3D NAND库(例如，存储器阵列区域100)，还覆盖整个外围区域700。掩模104仅在被掩模104暴露的台阶区域200之上含有开口。在使用掩模104来蚀刻台阶期间，在存储器阵列区域100的面向字线解码器电路702的两个相对侧上仅形成在掩模104开口中暴露的台阶区域200。然而，由于整个外围区域700被掩模104覆盖，在存储器阵列区域100的面向位线解码器电路(例如，感测放大器电路)704的其余两侧上不形成附加的台阶区域(即，没有虚设台阶区域200D)。换言之，对于长方形3D NAND库(存储器阵列区域)100，仅在3D NAND库的两个相对侧上形成台阶区域。虚设台阶区域200D的省略增加了可用于存储器和外围器件的芯片空间的量。
参见图2C，图示了根据本公开的第一实施例的第一示例性结构。第一示例性结构包括衬底8，其可以至少在其上部部分中包含衬底半导体层9。各种半导体器件可以采用在本领域已知的方法来形成在衬底半导体层9上或者形成在其之上。衬底半导体层9是半导体材料层，并且可以包含至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或者在本领域已知的其他半导体材料。半导体衬底8具有主表面7，其可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶的半导体表面。在一个实施例中，衬底半导体层9是含有掺杂阱的硅晶片。
浅槽隔离结构120可以形成在衬底半导体层9的上部部分中，以在半导体器件之中提供电隔离。半导体器件可以包含例如场效应晶体管，场效应晶体管包括相应的源极区域(其是衬底半导体层9的掺杂表面部分)、漏极区域(其是衬底半导体层9的附加掺杂表面部分)、位于源极区域和漏极区域的对之间的沟道区域(其是衬底半导体层9的部分)和栅极结构(150、152、158)。每个栅极结构(150、152、158)可以包含栅极电介质150、栅电极152以及栅极帽电介质158。栅极间隔体156可以提供在每个栅极结构(150、152、158)周围。场效应晶体管可以布置成CMOS配置。
半导体器件可以包含任何半导体电路(其典型地称为驱动器电路，其也已知为外围电路)，以支持随后形成的存储器结构的操作。如本文所使用的，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电力供应/分布电路、数据缓冲器和/或锁存器、或者可以在存储器器件的存储器阵列结构外侧实现的任何其他半导体电路中的任一个、每一个或者全部。例如，半导体器件可以包括字线切换器件，以电偏置随后形成的三维存储器结构的字线和位于台阶区域200和/或存储器阵列区域100下方的感测放大器器件。
至少一个电介质层形成在半导体器件之上，其在本文称为至少一个下级电介质层(160、170、180、190)。该至少一个下级电介质层(160、170、180、190)可以包含例如可选的电介质衬垫160(诸如阻挡移动的离子的扩散和/或将适当的应力施加到下面的结构的硅氮化物衬垫)、用于提供与电介质层160的最顶部表面或栅极结构(150、152、158)的最顶部表面共平面的平坦表面的平坦化电介质层170、可选的平坦衬垫180、以及集体地起到用于下级金属互连结构28的基质的功能的至少一个下级互连电介质层190，该下级金属互连结构28在半导体器件的各种节点之间提供电接线和用于随后形成的穿过外围堆叠体通孔结构的焊盘(landing pad)。
下级金属互连结构28至少嵌入在下级电介质层(160、170、180、190)中，并且形成在外围器件之上。下级金属互连结构28可以包括各种器件接触通孔结构281(例如，接触器件的相应的源极和漏极节点的源电极和漏电极、或者栅电极接触)、下级金属线282、下级通孔结构283、以及下级最顶部金属结构284，下级最顶部金属结构284配置为起到用于随后形成的穿过外围堆叠体通孔结构的焊盘的功能。
半导体器件以及至少一个下级电介质层(160、170、180、190)和下级金属互连结构28的组合的区域在本文中称为外围器件区域700，其可以包含在随后形成的存储器阵列区域100的下方的区域，并且包含存储器阵列区域100的外围器件。下级金属互连结构28嵌入在至少一个下级电介质层(160、170、180、190)中。在一个实施例中，下级最顶部金属结构284的最顶部表面可以位于包含至少一个下级电介质层(160、170、180、190)的最顶部表面的水平平面处或者其上方。
下级金属互连结构28可以电短路到衬底半导体层9上的半导体器件(例如，CMOS器件)的节点(例如，源极区域、漏极区域或栅电极152)，并且位于至少一个下级电介质层(160、170、180、190)的级处。在一个实施例中，可以选择下级金属互连结构28的图案，使得下级最顶部金属结构284可以在穿过外围堆叠体通孔区域500内提供焊盘结构，该下级最顶部金属结构284是下级金属互连结构28的位于下级金属互连结构28的最顶部级处的子集。穿过外围堆叠体通孔区域500是其中随后形成垂直延伸穿过存储器级组装体的穿过外围堆叠体通孔结构的区域。第一示例性半导体结构还可以包含其中随后形成存储器阵列的存储器阵列区域100，以及其中随后形成字线接触通孔结构的字线接触通孔区域200(即，台阶区域)。
可选的平坦材料层6和平坦半导体材料层10可以形成在外围器件区域700之上。在一个实施例中，至少一个下级电介质层(160、170、180、190)的上部部分凹陷在存储器阵列区域100中，并且可选的平坦材料层6和平坦半导体材料层10可以形成在至少一个下级电介质层(160、170、180、190)的凹陷区域中。在另一个实施例中，可选的平坦材料层6和平坦半导体材料层10可以沉积为在至少一个下级电介质层(160、170、180、190)之上的平坦材料层，并且可以从穿过外围堆叠体通孔区域500移除可选的平坦材料层6和平坦半导体材料层10的部分。穿过外围堆叠体通孔区域500的区域内的可选的平坦材料层6和平坦半导体材料层10中的开口可以填充有电介质材料(诸如未掺杂的硅酸盐玻璃(例如，硅氧化物)或者掺杂的硅酸盐玻璃)，其可以添加到并且并入到至少一个下级电介质层(160、170、180、190)中。
可选的平坦材料层6包含诸如金属或重掺杂半导体材料的导电材料。可选的平坦材料层6可以例如包括具有厚度在从3nm到20nm的范围内的钨层，虽然还可以采用更小和更大的厚度。金属氮化物层(未示出)可以提供为平坦材料层6的顶部上的扩散屏障层。可选的平坦材料层6可以起到完成的器件中的特别的源极线的功能。替代地，可选的平坦材料层6可以包括蚀刻停止层，并且可以包括任何适合的导电、半导体或绝缘层。
可选的平坦半导体材料层10可以形成在至少一个下级电介质层(160、170、180、190)之上并在外围器件的级上方。平坦半导体材料层10包含半导体材料，其可以包含至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料和/或在本领域已知的其他半导体材料。在一个实施例中，平坦半导体材料层10可以包含多晶半导体材料(诸如多晶硅)、或者在随后工艺步骤(诸如退火步骤)中转化为多晶半导体材料的非晶半导体材料(诸如非晶硅)。平坦半导体材料层10可以直接形成在衬底半导体层9(例如，硅晶片)上的半导体器件的子集上方。如本文所使用的，如果第一元件位于包含第二元件的最顶部表面的水平平面上方，并且第一元件的区域和第二元件的区域在主视图中(即，沿着垂直于衬底半导体层9的顶表面的垂直平面或方向)具有面积重叠，则第一元件“直接”位于第二元件“上方”。在一个实施例中，平坦半导体材料层10或者其部分可以掺杂有电掺杂剂，其可以是p型掺杂剂或n型掺杂剂。平坦半导体材料层10中的掺杂剂的导电型在本文中称为第一导电型。
电介质垫层12可以形成在平坦半导体材料层10的顶表面上。随后形成第一材料层和第二材料层的交替堆叠体。每个第一材料层可以包括第一材料，并且每个第二材料层可以包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠体之上形成材料层的至少另一个交替堆叠体的情况下，交替堆叠体在本文中称为第一层级交替堆叠体。第一层级交替堆叠体的级在本文中称为第一层级级，并且随后紧接着形成在第一层级级上方的交替堆叠体的级在本文中称为第二层级级，等等。
第一层级交替堆叠体可以包括作为第一材料层的第一绝缘层132以及作为第二材料层的第一间隔体材料层。在一个实施例中，第一间隔体材料层可以是随后被导电层替代的牺牲材料层。在另一个实施例中，第一间隔体材料层可以是随后不被其他层替代的导电层。虽然采用以导电层替代牺牲材料层的实施例来描述本公开，但在本文中明确地预期了间隔体材料层形成为导电层(从而消除了对进行替代工艺的需要)的实施例。
在一个实施例中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施例中，每个第一绝缘层132可以包含第一绝缘材料，并且每个第一牺牲材料层142可以包含第一牺牲材料。交替的多个第一绝缘层132和第一牺牲材料层142形成在平坦半导体材料层10之上。如本文所使用的，“牺牲材料”是指在随后的工艺步骤期间被移除的材料。
如本文所使用的，第一元件和第二元件的交替堆叠体是指第一元件的实例和第二元件的实例在其中交替的结构。第一元件的不是交替的多元件的端部元件的每个实例在两侧由第二元件的两个实例邻接，且第二元件不是交替的多元件的端部元件的每个实例在两端由第一元件的两个实例邻接。第一元件在其间可以具有相同的厚度，或者可以具有不同的厚度。第二元件在其间可以具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或者以第二材料层的实例开始，并且可以以第一材料层的实例或者以第二材料层的实例终止。在一个实施例中，第一元件的实例和第二元件的实例可以在交替的多元件内形成周期性地重复的单元。
第一层级交替堆叠体(132、142)可以包含由第一材料构成的第一绝缘层132以及由不同于第一材料的第二材料构成的第一牺牲材料层142。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包含但不限于硅氧化物(包含掺杂的和未掺杂的硅酸盐玻璃)、硅氮化物、硅氮氧化物、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常已知为高介电常数(高k)电介质氧化物(例如铝氧化物、铪氧化物等)的电介质金属氧化物及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施例中，第一绝缘层132的第一材料可以是硅氧化物。
第一牺牲材料层142的第二材料是可以对第一绝缘层132的第一材料有选择性地被移除的牺牲材料。如本文所使用的，如果移除工艺移除第一材料的速率至少两倍于移除第二材料的速率，则第一材料的移除是“对”第二材料“有选择性”的。移除第一材料的速率对移除第二材料的速率的比率在本文中称为第一材料的移除工艺对第二材料的“选择度”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或者导电材料。第一牺牲材料层142的第二材料可以随后被导电电极替代，该导电电极可以例如起到垂直NAND器件的控制栅电极的功能。在一个实施例中，第一牺牲材料层142可以是包括硅氮化物的材料层。
在一个实施例中，第一绝缘层132可以包含硅氧化物，并且牺牲材料层可以包含硅氮化物牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果硅氧化物用于第一绝缘层132，则原硅酸四乙酯(tetraethyl orthosilicate，TEOS)可以用作CVD工艺的前驱体材料。可以例如通过CVD或者原子层沉积(ALD)来沉积第一牺牲材料层142的第二材料。
第一绝缘层132和第一牺牲材料层142的厚度可以在从20nm到50nm的范围内，虽然也可以对每个第一绝缘层132和对每个第一牺牲材料层142采用更小或更大的厚度。第一绝缘层32和第一牺牲材料层142的对的重复数目可以在从2到1024的范围内，并且典型地是从8到256，虽然还可以采用更大的重复数目。在一个实施例中，第一层级交替堆叠体(132、142)中的每个第一牺牲材料层142可以具有均匀的厚度，其在每个相应的第一牺牲材料层142内实质上不变。
第一绝缘帽层170随后形成在堆叠体(132、142)之上。第一绝缘帽层170包括电介质材料，其可以是能够用于第一绝缘层132的任何电介质材料。在一个实施例中，第一绝缘帽层170包含与第一绝缘层132相同的电介质材料。绝缘帽层170的厚度可以在从20nm到300nm的范围内，虽然还可以采用更小和更大的厚度。
可以图案化第一绝缘帽层170和第一层级交替堆叠体(132、142)，以沿着字线接触通孔区域200和穿过外围堆叠体通孔区域500之间的界面形成第一反阶梯式腔169。可以例如通过形成在其中具有开口的掩模104(例如，光刻胶和/或硬掩模层)、在第一绝缘帽层170的级内蚀刻腔、以及通过蚀刻直接位于蚀刻区域内的蚀刻腔的底表面下方的第一绝缘层132和第一牺牲材料层142的每个对来反复地扩展蚀刻区域并将腔垂直凹陷，来形成第一阶梯式表面。如果第一绝缘帽层170的厚度与每个第一牺牲材料层142的厚度不同，则对于整个台阶区域可以采用第一掩模来形成穿过第一绝缘帽层170的开口，并且可以采用至少另一个掩模来交替地进行修整工艺和多次迭代蚀刻，以形成台阶区域。
第一阶梯式梯台穿过第一层级交替堆叠体(132、142)形成在穿过外围堆叠体通孔区域500和每个字线接触通孔区域200之间的界面的两侧上，从而将第一层级交替堆叠体(132、142)分割成两个物理分离的部分。第一层级交替堆叠体(132、142)的位于存储器阵列区域100和字线接触通孔区域200内的部分在本文中称为第一有源交替堆叠体S1A。第一层级交替堆叠体(132、142)的位于穿过外围堆叠体通孔区域500内的部分在本文中称为第一外围交替堆叠体S1P。
第一有源交替堆叠体S1A的第一阶梯式梯台可以位于字线接触通孔区域200的邻接穿过外围堆叠体通孔区域500的部分中。第一有源交替堆叠体S1A的第一阶梯式梯台和第一外围交替堆叠体S1P的第一阶梯式表面集体地限定第一反阶梯式腔。在一个实施例中，第一反阶梯式腔可以将第一有源交替堆叠体S1A与至少一个第一外围交替堆叠体S1P横向隔离。第一阶梯式梯台仅位于第一层级结构的面向外围器件的包括字线解码器电路702的部分的两个相对侧上。位于第一层级结构的面向外围器件的包括位线解码器电路704的部分的附加侧上不存在阶梯式梯台，如图2B所示。由于位于第一层级结构的附加侧上不存在阶梯式梯台，所以第一有源交替堆叠体S1A的层可以接触第一外围交替堆叠体S1P的面向外围器件的包括位线解码器电路704的部分的相应层，如图25所示。换言之，绝缘层132在有源交替堆叠体和外围交替堆叠体(S1A、S1P)之间是连续的，而第一有源交替堆叠体S1A的导电层(例如，字线)146在有源阵列区域100和外围区域700之间的含有位线解码器电路704的区域中接触第一外围交替堆叠体S1P的相应的间隔体层(例如，硅氮化物层)142。
参考图3，可以例如通过灰化来移除掩模层104。可以沉积电介质材料来填充第一阶梯式腔169，以形成第一层级反阶梯式电介质材料部分165。如本文所使用的，“反阶梯式”元件是指具有阶梯式表面且水平截面面积作为距元件所在的衬底的顶表面的垂直距离的函数而单调地增加的元件。第一层级交替堆叠体(132、142)(其包含第一有源交替堆叠体S1A和第一外围交替堆叠体S1P)、第一绝缘帽层170以及第一层级反阶梯式电介质材料部分165集体地构成第一层级结构，其是被随后修改的过程中结构。
第一外围交替堆叠体S1P和存储器阵列区域100的至少部分在外围器件区域700中的外围器件上面。第一有源交替堆叠体S1A和第一外围交替堆叠体S1P中的每一个包括被图案化以提供相应的第一阶梯式梯台的第一绝缘层132和第一间隔体材料层142的交替堆叠体。第一反阶梯式电介质材料部分165位于第一层级结构(132、142、170、165)中，并且在第一有源交替堆叠体S1A和第一外围交替堆叠体S1P的第一阶梯式梯台上面并与之接触。
参考图4，第一存储器开口149、可选的第一支撑开口139以及第一外围通孔腔(即，开口)129可以分别形成在存储器阵列区域100、字线接触通孔区域200以及穿过外围堆叠体通孔区域500中。可以通过在第一层级结构(132、142、170、165)之上施加和图案化光刻胶层(未示出)并且采用各向异性蚀刻工艺将光刻胶层中的开口的图案穿过第一层级结构(132、142、170、165)转移到下面的材料部分中，来形成第一存储器开口149、可选的第一支撑开口139以及第一外围通孔腔129。第一存储器开口149形成在存储器阵列区域100的区域中，在该区域中随后形成存储器堆叠体结构以提供存储器元件的三维阵列。第一支撑开口139形成在区域100和/或200的其中将随后形成不电连接的虚设存储器堆叠体结构的区域中，以在以第一导电层替代第一牺牲材料层142期间提供结构支撑。第一外围通孔腔129形成在其中将随后形成穿过外围堆叠体通孔结构的区域中，以提供将下级金属互连结构28连接到要随后形成在第一层级结构上方的上级金属互连结构的垂直导电路径。
第一外围通孔腔129中的每一个的面积和/或横向尺寸(例如，沿着水平方向的宽度、直径、长轴、短轴等)可以大于第一存储器开口149和可选的第一支撑开口139的面积和/或横向尺寸。可以选择各向异性蚀刻工艺的化学过程，使得蚀刻速率取决于反应离子对穿过第一层级结构(132、142、170、165)所形成的腔的底部的可达性(accessibility)。在这种情况下，第一外围通孔腔129的蚀刻速率可能大于第一存储器开口149和第一支撑开口139的蚀刻速率。因此，较宽的第一外围通孔腔129的深度可能大于较窄的第一存储器开口149和可选的第一支撑开口139的深度。另外，第一外围通孔腔129可以比第一存储器开口149更稀疏地分布(populate)(即，形成有更大的间距或更小的密度)，以相对于第一存储器开口149的蚀刻速率来提高第一外围通孔腔129的蚀刻速率。蚀刻速率对正被蚀刻的腔的几何的依赖现象通常称为反应离子蚀刻滞后现象或者“RIE滞后”现象。
穿过第一外围交替堆叠体S1P形成第一外围通孔腔129。可选地，可以穿过第一外围交替堆叠体S1P和第一反阶梯式电介质材料部分165形成第一外围通孔腔129中的至少一个。穿过第一有源交替堆叠体S1A形成第一存储器开口149。穿过第一有源交替堆叠体S1A和第一反阶梯式电介质材料部分165形成第一支撑开口139。可以与穿过第一外围交替堆叠体S1P形成第一外围通孔腔129同时地(即，在相同的光刻和蚀刻步骤中)穿过第一有源交替堆叠体S1A形成第一存储器开口149和第一支撑开口139。
在一个实施例中，可以通过采用下级金属互连结构28的子集作为蚀刻停止结构(其可以是下级最顶部金属结构284的子集)的各向异性蚀刻工艺来形成第一外围通孔腔129。可以选择蚀刻化学和下级金属互连结构28的用作蚀刻停止结构的子集，使得第一存储器开口149和第一支撑开口139的底表面在各向异性蚀刻工艺结束时形成在平坦半导体材料层10的上部部分中。
参考图5，可选的牺牲衬垫(未示出)可以形成在第一存储器开口149和第一支撑开口139下方的物理暴露的半导体表面上。在一个实施例中，可以通过将平坦半导体材料层10的物理暴露表面部分转化成电介质材料部分(诸如电介质半导体氧化物部分、电介质半导体氮化物部分和电介质半导体氮氧化物部分)来形成牺牲衬垫。可以采用等离子体氧化、热氧化、等离子体氮化和/或热氮化工艺。替代地，可以通过沉积共形电介质材料层形成牺牲衬垫，该共形电介质材料层可以包括电介质半导体氧化物(诸如硅氧化物)、电介质半导体氮化物(诸如硅氮化物)和电介质金属氧化物(诸如铝氧化物)。牺牲衬垫可以具有在从1nm到6nm的范围内的厚度，虽然还可以采用更小和更大的厚度。
牺牲填充材料沉积在第一存储器开口149、第一支撑开口139和第一外围通孔腔129中。牺牲填充材料是能够对牺牲衬垫有选择性或者对第一层级交替堆叠体(132、142)和平坦半导体材料层10的材料有选择性地被移除的材料。在一个实施例中，牺牲填充材料可以包含半导体材料，诸如多晶硅、非晶硅、非晶锗、非晶硅锗合金。替代地，牺牲填充材料可以包含电介质材料，诸如硼硅玻璃或有机硅酸盐玻璃。替代地，牺牲填充材料可以包括非晶碳、类金刚石碳(DLC)或者含硅聚合物。可以例如通过凹陷蚀刻和/或化学机械平坦化来从第一层级结构(132、142、170、165)上方移除牺牲材料的超出部分。
牺牲存储器开口填充结构147形成在第一存储器开口149中。牺牲通孔填充结构127形成在第一外围通孔腔129中。牺牲支撑开口填充结构137形成在第一支撑开口139中。牺牲存储器开口填充结构147、牺牲通孔填充结构127以及牺牲支撑开口填充结构137可以通过相同材料沉积和平坦化工艺同时形成。
参考图6，第二层级结构可以形成在第一层级结构(132、142、170、165)之上。第二层级结构可以包含绝缘层和间隔体材料层的附加的交替堆叠体，间隔体材料层可以是牺牲材料层。例如，材料层的第二交替堆叠体(232、242)可以随后形成在第一交替堆叠体(132、142)的顶表面上。第二堆叠体(232、242)包含交替的多个第三材料层和第四材料层。每个第三材料层可以包括第三材料，并且每个第四材料层可以包括不同于第三材料的第四材料。在一个实施例中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。
在一个实施例中，第三材料层可以是第二绝缘层232，并且第四材料层可以是第二间隔体材料层，第二间隔体材料层提供每个垂直邻近的第二绝缘层232的对之间的垂直间隔。在一个实施例中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是能够对第二绝缘层232的第三材料有选择性地被移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或者导电材料。第二牺牲材料层242的第四材料可以随后被导电电极替代，该导电电极可以例如起到垂直NAND器件的控制栅电极的功能。
在一个实施例中，每个第二绝缘层232可以包含第二绝缘材料，并且每个第二牺牲材料层242可以包含第二牺牲材料。在这种情况下，第二堆叠体(232、242)可以包含交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以例如通过CVD或者原子层沉积(ALD)来沉积第二牺牲材料层242的第四材料。
第二绝缘层232的第三材料可以是至少一种绝缘材料。能够用于第二绝缘层232的绝缘材料可以是能够用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是可以对第二绝缘层232的第三材料有选择性地被移除的牺牲材料。能够用于第二牺牲材料层242的牺牲材料可以是能够用于第一牺牲材料层142的任何材料。在一个实施例中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可以在从20nm到50nm的范围内，虽然也可以对每个第二绝缘层232和对每个第二牺牲材料层242采用更小或更大的厚度。第二绝缘层232和第二牺牲材料层242的对的重复数目可以在从2到1024的范围内，并且典型地是从8到256，虽然还可以采用更大的重复数目。在一个实施例中，第二堆叠体(232、242)中的每个第二牺牲材料层242可以具有均匀的厚度，该均匀的厚度在每个相应的第二牺牲材料层242内实质上不变。
在一个实施例中，在形成第二交替堆叠体(232、242)的附加层之前(即在形成最底部的第二牺牲材料层242和在其上方的层之前)，可以将焊盘(128、138、148)形成在最底部的第二绝缘层232中，以便于与随后在下面的牺牲填充结构内穿过第二堆叠体(232、242)形成的各种开口(即相应的牺牲存储器开口填充结构147、牺牲通孔填充结构127以及牺牲支撑开口填充结构137)的对准。替代地，可以通过在绝缘帽层170中形成比在第一交替堆叠体(132、242)中更宽的开口，将焊盘形成在第一绝缘帽层170中。在这种情况下，在相同的牺牲材料沉积步骤期间，相应的焊盘(128、138、148)可以与下面的相应的牺牲结构(127、137、147)同时形成。
第二绝缘帽层270可以随后形成在第二交替堆叠体(232、242)之上。第二绝缘帽层270包含不同于第二牺牲材料层242的材料的电介质材料。在一个实施例中，第二绝缘帽层270可以包括硅氧化物。在一个实施例中，第一和第二牺牲材料层(142、242)可以包括硅氮化物。
可以图案化第二绝缘帽层270和第二层级交替堆叠体(232、242)，以沿着字线接触通孔区域200和穿过外围堆叠体通孔区域500之间的界面形成第二反阶梯式腔。可以例如通过形成在其中具有开口的掩模层，在第二绝缘帽层270的级内蚀刻腔、以及通过蚀刻直接位于蚀刻区域内的蚀刻腔的底表面下方的第二绝缘层232和第二牺牲材料层242的每个对来反复地扩展蚀刻区域并将腔垂直凹陷，来形成第二阶梯式表面。
第二阶梯式梯台穿过第二层级交替堆叠体(232、242)形成在穿过外围堆叠体通孔区域500和每个字线接触通孔区域200之间的界面的两侧上，从而将第二层级交替堆叠体(232、242)分割成两个物理分离的部分。第二层级交替堆叠体(232、242)的位于存储器阵列区域200和字线接触通孔区域200内的部分在本文中称为第二有源交替堆叠体S2A。第二层级交替堆叠体(232、242)的位于穿过外围堆叠体通孔区域500内的部分在本文中称为第二外围交替堆叠体S2P。
第二有源交替堆叠体S2A的第二阶梯式梯台可以位于字线接触通孔区域200的邻接穿过外围堆叠体通孔区域500的部分中。在一个实施例中，第二有源交替堆叠体S2A的第二阶梯式梯台形成在第一有源交替堆叠体S1A的第一阶梯式梯台的整个区域外侧(即，在从第一有源交替堆叠体S1A的第一阶梯式梯台的整个区域横向偏移的位置处)。第二交替堆叠体S2A的第二阶梯式表面的区域可以邻接第一交替堆叠体S1A的第一阶梯式表面的区域。
第二有源交替堆叠体S2A的第二阶梯式梯台和第二外围交替堆叠体S2P的第二阶梯式表面集体地限定第二反阶梯式腔。在一个实施例中，第二外围交替堆叠体S2P的第二阶梯式梯台在第一外围交替堆叠体S1P的第一阶梯式梯台的区域上面。
在一个实施例中，第二反阶梯式腔可以将第二有源交替堆叠体S2A与至少一个第二有源外围交替堆叠体S2P横向隔离。第一阶梯式梯台和第二阶梯式梯台仅位于相应的第一和第二层级结构的面向外围器件的包括字线解码器电路702的部分的两个相对侧上。位于相应的第一和第二层级结构的面向外围器件的包括位线解码器电路704的部分的附加侧上不存在阶梯式梯台，如图2B所示。由于位于第一和第二层级结构的附加侧上不存在阶梯式梯台，所以第一和第二有源交替堆叠体(S1A、S2A)的层可以接触第一和第二有源外围交替堆叠体(S1P、S2P)的面向外围器件的包括位线解码器电路704的部分的相应层，如图25所示。换言之，绝缘层(132、232)在第一和第二有源交替堆叠体与第一和第二外围交替堆叠体之间(即，在S1A和S1P之间以及在S2A和S2P之间)是连续的，而第一和第二有源交替堆叠体(S1A、S2A)的导电层(例如，字线)(146、246)在有源阵列区域100和外围区域700之间的含有位线解码器电路704的区域中分别接触相应的第一和第二外围交替堆叠体(S1P、S2P)的相应的间隔体层(例如，硅氮化物层)(142、242)。
可以例如通过灰化来移除掩模层。可以沉积电介质材料来填充第二阶梯式腔，以形成第二层级反阶梯式电介质材料部分265。第二层级交替堆叠体(232、242)(其包含第二有源交替堆叠体S2A和第二外围交替堆叠体S2P)、第二绝缘帽层270和第二层级反阶梯式电介质材料部分265基体构成第二层级结构，其是被随后修改的过程中结构。第二有源交替堆叠体S2A和第二外围交替堆叠体S2P中的每一个包括被图案化以提供相应的第二阶梯式梯台的第二绝缘层232和第二间隔体材料层242的交替堆叠体。第二阶梯式电介质材料部分265位于第二层级结构(232、242、270、265)中，并且在第二有源交替堆叠体S2A和第二外围交替堆叠体S2P的第二阶梯式梯台上面并与之接触。第二有源交替堆叠体S2A在第一有源交替堆叠体S1A上面，并且第二外围交替堆叠体S2P在第一外围交替堆叠体S1P上面。
参考图7，第二存储器开口249和第二支撑开口239可以分别形成在存储器阵列区域100和字线接触通孔区域200中。可以通过在第二层级结构(232、242、270、265)之上施加和图案化光刻胶层(未示出)并且采用各向异性蚀刻工艺将光刻胶层中的开口的图案转移穿过第二层级结构(232、242、270、265)，来形成第二存储器开口249和第二支撑开口239。第二存储器开口249形成在牺牲存储器开口填充结构147之上。下面的牺牲存储器开口填充结构147的顶表面(如果存在焊盘148，则其可以是相应的焊盘148的顶表面)可以在每个第二存储器开口249下方物理暴露。第二支撑开口239形成在牺牲支撑开口填充结构137之上(例如，如果存在焊盘则形成到它们相应的焊盘138)。下面的牺牲支撑开口填充结构137的顶表面可以在每个第二支撑开口239下方物理暴露。然而，在区域500中不存在到结构127的开口。
参考图8，可以进行选择性蚀刻工艺来移除牺牲存储器开口填充结构147和牺牲支撑开口填充结构137(如果存在焊盘，则包含它们相应的焊盘148和138)的牺牲材料。在优选实施例中，在移除牺牲存储器开口填充结构147和牺牲支撑开口填充结构137的牺牲材料期间，最小化对第二层级交替堆叠体(232、242)和第二绝缘帽层270的材料的附带蚀刻。在一个实施例中，位于牺牲存储器开口填充结构147和牺牲支撑开口填充结构137中的每一个的底部处的牺牲衬垫(未示出)可以防止平坦半导体材料层10的半导体材料的附带蚀刻。在说明性示例中，如果牺牲存储器开口填充结构147和牺牲支撑开口填充结构137包含半导体材料，则可以采用使用KOH和TMAH的湿法蚀刻工艺来移除牺牲存储器开口填充结构147和牺牲支撑开口填充结构137。随后可以对平坦半导体材料层10有选择性地移除牺牲衬垫(如果采用)。
包含第一存储器开口和第二存储器开口的组合的每个连续体积在本文中称为层级间存储器开口。包含第一支撑开口和第二支撑开口的组合的每个连续体积在本文中称为层级间支撑开口。
基座沟道部分(未示出)可以通过选择性半导体沉积工艺可选地形成在每个层级间存储器开口和每个层级间支撑开口的底部处。存储器堆叠体结构55和支撑柱结构155可以在相同的沉积步骤期间分别形成在层级间存储器开口中以及在层级间支撑开口中。存储器堆叠体结构55的每个实例和支撑柱结构155的每个实例可以具有元件的相同集合，即除了由层级间存储器开口和层级间支撑开口所引起的尺寸上的变化之外可以是结构上相同的。存储器堆叠体结构55和支撑柱结构155的每个实例内的元件在随后部分中进行描述。可选的电介质芯(未示出)和漏极区域(未示出)可以形成在层级间存储器开口和层级间支撑开口中。
参考图9，以第一导电层146和第二导电层246分别替代第一和第二有源交替堆叠体(S1A、S2A)中的间隔体材料层，即，牺牲材料层(142、242)。在不移除第一和第二间隔体材料层(即，第一牺牲材料层142和第二牺牲材料层242)在第一和第二外围交替堆叠体(S1P、S2P)中的部分的情况下，进行以导电层(146、246)替代第一和第二间隔体材料层(142、242)在第一和第二有源交替堆叠体(S1A、S2A)中的部分。在一个实施例中，第一和第二间隔体材料层(142、242)可以包括与第一和第二绝缘层(132、232)不同的电介质材料。例如，第一和第二间隔体材料层(142、242)可以包括硅氮化物，并且第一和第二绝缘层(132、232)可以包括硅氧化物。
在说明性示例中，可以采用背侧沟槽79来进行以导电层(146、246)替代第一和第二间隔体材料层(142、242)在第一和第二有源交替堆叠体(S1A、S2A)中的部分，背侧沟槽79穿过第一和第二有源交替堆叠体(S1A、S2A)形成在区域100中的存储器块101之间，如图1所示。例如，可以通过形成和图案化光刻胶层以形成在第一和第二有源交替堆叠体(S1A、S2A)的上面的离散区域上面的沟槽，并通过将光刻胶层中的沟槽的图案转移穿过第二层级结构(232、242、270、265)和第一层级结构(132、142、170、165)，来在存储器堆叠体结构55的块的每个邻近对之间形成背侧沟槽。沟槽不切割穿过第一和第二外围交替堆叠体(S1P、S2P)的任何部分。可以在每个背侧沟槽的底部处物理暴露平坦半导体层10的顶表面。在一个实施例中，每个背侧沟槽可以沿着第一水平方向延伸，使得存储器堆叠体结构55的块沿着第二水平方向横向地间隔，第二水平方向与第一水平方向不同。
可以例如采用蚀刻工艺通过背侧沟槽79引入对绝缘层(132、232)的材料有选择性地蚀刻牺牲材料层(142、242)的材料的蚀刻剂。凹陷(其在本文中称为背侧凹陷)形成在从其中移除牺牲材料层(142、242)的体积中。背侧沟槽和背侧凹陷在远离存储器堆叠体结构55的位置处形成，其形成在也称为前侧开口的层级间存储器开口内。因此，凹陷可以形成在存储器阵列区域100和字线接触通孔区域200中，而不形成在穿过外围堆叠体通孔区域500中。
蚀刻工艺可以对存储器堆叠体结构55和支撑柱结构155的最外层和材料有选择性地移除牺牲材料层(142、242)的材料。采用湿法蚀刻溶液的湿法蚀刻工艺或者将蚀刻剂以气相引入到背侧沟槽中的气相(干法)蚀刻工艺可以用于移除牺牲材料层(142、242)的材料。例如，如果牺牲材料层(142、242)包含硅氮化物，则蚀刻工艺可以是湿法蚀刻工艺，其中第一示例性结构浸入到包含磷酸的湿法蚀刻槽内，磷酸对硅氧化物、硅和本领域中采用的各种其他材料有选择性地蚀刻硅氮化物。
多个背侧凹陷中的每一个可以实质上平行于平坦半导体材料层10的顶表面延伸。可以由下面的绝缘层(132、232)的顶表面和上面的绝缘层(132、232)的底表面垂直地界定背侧凹陷。在一个实施例中，每个背侧凹陷可以通体具有均匀的高度。替代地，背侧凹陷可以具有高度变化。可选地，背侧阻挡电介质层可以形成在背侧凹陷中。
在基座沟道部分(未示出)存在于每个存储器堆叠体结构55和/或支撑柱结构155的底部部分处的情况下，可以通过半导体材料到电介质材料的热转化和/或等离子体转化，将基座沟道部分11的物理暴露的表面部分转化成电介质材料部分，以形成电介质间隔体。在一个实施例中，每个电介质间隔体可以拓扑同构于环面，即，大致环形。如本文所使用的，如果元件的形状可以在不破坏孔或者形成新孔的情况下连续拉伸为环面形状，则元件与环面拓扑同构。
可选地，可以可选地形成背侧阻挡电介质层(未示出)。背侧阻挡电介质层(如果存在)包括电介质材料，该电介质材料起到随后在背侧凹陷中形成的控制栅极的控制栅极电介质的功能。
至少一个导电材料可以沉积在多个背侧凹陷中、在每个背侧接触槽的侧壁上以及在第二层级结构的顶表面之上。在一个实施例中，导电材料可以包含至少一种金属材料(诸如导电金属氮化物(例如，TiN))、至少一种单质金属(W、Cu、Al)和/或金属间合金。
多个导电层(146、246)可以形成在多个背侧凹陷中，并且连续的金属材料层可以形成在每个背侧接触槽的侧壁上并且形成在第二层级结构(232、246、270、265)之上。背侧腔存在于每个背侧接触槽的未填充背侧阻挡电介质层和连续金属材料层的部分中。例如通过各向同性蚀刻或各向异性蚀刻从每个背侧接触槽的侧壁并从第二绝缘帽层270的上方回蚀刻连续金属材料层的所沉积的金属材料。背侧凹陷中的沉积的金属材料的每个剩余部分构成导电层(146、246)。每个导电层(146、246)可以是导电线结构。
多个导电层(146、246)包含替代第一牺牲材料层142的第一导电层146的和替代第二牺牲材料层242的第二导电层246。因此，可以用导电层(146、246)替代第一和第二有源交替堆叠体(S1A、S2A)中的每个牺牲材料层(142、242)。
每个导电层(146、246)可以起到位于相同级处的多个控制栅电极和将位于相同级处的多个控制栅电极电互连(即电短路)的字线的组合的功能。每个导电层(146、246)内的多个控制栅电极是包含存储器堆叠体结构55的垂直存储器器件的控制栅电极。换言之，每个导电层(146、246)可以是字线，该字线起到多个垂直存储器器件的公共控制栅电极的功能。
参考图10，光刻胶层施加于第二层级结构(232、242、246、270、265)之上，并且被光刻地图案化，以在其中形成开口。光刻胶层中的开口包含在其中随后形成字线接触通孔结构的区域中的开口以及在第二外围通孔腔129上面的区域中的开口。穿过第二外围交替堆叠体S2P、第二反阶梯式电介质材料部分265和第一反阶梯式电介质材料部分165进行各向异性蚀刻，以形成字线接触通孔腔89和第二外围通孔腔229。
字线接触通孔腔89从第二反阶梯式电介质材料部分265的顶表面延伸到导电层(146、246)的相应的顶表面(其包含第一有源交替堆叠体S1A的第一阶梯式表面的水平表面和第二有源交替堆叠体S2A的第二阶梯式表面的水平表面)。第二外围通孔腔229从第二外围交替堆叠体S2P的顶表面或者从第二反阶梯式电介质材料部分265的顶表面延伸到相应的牺牲通孔填充结构127(如果存在焊盘128，则包括焊盘128)的顶表面。在一个实施例中，可以采用相同的各向异性蚀刻工艺和相同的图案化的光刻胶层作为掩模，同时地(即，在相同时间)形成字线接触通孔腔89和第二外围通孔腔229。
参考图11，可以进行蚀刻工艺，以移除牺牲通孔填充结构127的牺牲材料。在说明性示例中，如果牺牲通孔填充结构127包含括诸如多晶硅的半导体材料，则可以采用使用KOH或TMAH的湿法蚀刻工艺来移除牺牲通孔填充结构127(如果存在焊盘128，则包括焊盘128)。包含第一外围通孔腔和第二外围通孔腔的组合的每个连续体积在本文中称为穿过外围堆叠体通孔腔。相应的下级金属互连结构28的顶表面可以物理暴露在每个穿过外围堆叠体通孔腔的底部处。
至少一个导电材料沉积在穿过外围堆叠体通孔腔中以及字线接触通孔腔89中。例如，至少一个导电材料可以包含导电金属氮化物(诸如TiN)和至少一种金属(诸如，W、Al、Cu、或Co、或其组合或其合金)。可以从第二层级结构(232、242、246、270、265)的顶表面上方移除至少导电材料的超出部分，这可以采用凹陷蚀刻或化学机械平坦化(CMP)。
至少一种导电材料的在穿过外围堆叠体通孔腔中的每个剩余部分构成外围通孔结构26。至少一种导电材料的在字线接触通孔腔89中的每个剩余部分构成字线接触通孔结构86。
参考图12，图示了根据本公开的第二实施例的第二示例性结构。除了外围区域700中的外围器件形成在存储器阵列区域100的侧面上而不是在其之下以外，第二示例性结构相似于第一示例性结构。在该实施例中，由于在该实施例中优选地省略层6，可以将附加的蚀刻停止结构添加到外围器件。第二示例性结构包括衬底8，其可以至少在其上部部分中包含衬底半导体层9。各种半导体器件可以采用在本领域已知的方法来形成在半导体衬底8上或者形成在其之上。衬底半导体层9是半导体材料层，并且可以包含如上所述的任意半导体材料。半导体衬底8具有主表面7，其可以是例如衬底半导体层9的最顶部表面。主表面7可以是半导体表面。在一个实施例中，主表面7可以是单晶的半导体表面。在一个实施例中，衬底半导体层9是含有掺杂阱的硅晶片。
浅槽隔离结构120可以形成在衬底半导体层9的上部部分中，以在半导体器件之间提供电隔离。半导体器件可以包含例如场效应晶体管，场效应晶体管包含相应的源极区域(其是衬底半导体层9的掺杂表面部分)、漏极区域(其是衬底半导体层9的附加掺杂表面部分)、位于源极区域和漏极区域的对之间的沟道区域(其是衬底半导体层9的部分)以及栅极结构(150、152、158)。每个栅极结构(150、152、158)可以包含栅极电介质150、栅电极152以及栅极帽电介质158。栅极间隔体156可以提供在每个栅极结构(150、152、158)周围。场效应晶体管可以布置成CMOS配置。
半导体器件可以包括支持随后形成的存储器结构的操作的任何半导体电路，如上所述。至少一个电介质层形成在半导体器件之上，其在本文称为至少一个下级电介质层(160、170、180)。至少一个下级电介质层(160、170、180)可以包含例如可选的电介质衬垫160(诸如，阻挡移动离子的扩散和/或将适当的应力施加到下面的结构的硅氮化物衬垫)、平坦化电介质层170(用于提供与电介质衬垫160的最顶部表面或栅极结构(150、152、158)的最顶部表面共平面的平坦表面)、以及可选的平坦衬垫180。
半导体器件形成在外围器件区域700中。在一个实施例中，可以将其中随后形成存储器堆叠体结构和字线接触通孔结构的区域保留为没有半导体器件。
可以穿过至少一个下级电介质层(160、170、180)形成器件接触通孔结构281。器件接触通孔结构281可以接触衬底半导体层9中的各种半导体材料部分。在一个实施例中，器件接触通孔结构281可以包含源电极和漏电极，源电极和漏电极接触场效应晶体管的相应的源极区域和漏极区域。
在一个实施例中，平坦衬垫180可以包含硅氮化物。平坦衬垫180的厚度可以在从2nm到50nm的范围内，虽然还可以采用更小和更大的厚度。此外，电介质金属氧化物蚀刻停止层184L可以形成在平坦衬垫180上。电介质金属氧化物蚀刻停止层184L可以包含电介质金属氧化物材料，诸如铝氧化物、铪氧化物、镧氧化物或其组合。电介质金属氧化物蚀刻停止层184L的厚度可以在从2nm到20nm的范围内，虽然还可以采用更小和更大的厚度。
参考图13，可以可选地图案化电介质金属氧化物蚀刻停止层184L，以形成电介质金属氧化物蚀刻停止部分184。可以例如通过在电介质金属氧化物蚀刻停止层184L施加光刻胶层、图案化光刻胶层以覆盖电介质金属氧化物蚀刻停止层184L的在随后形成穿过外围堆叠体通孔结构的区域中的部分、以及采用图案化的光刻胶层作为蚀刻掩模移除电介质金属氧化物蚀刻停止层184L的物理暴露部分，来进行将电介质金属氧化物蚀刻停止层184L图案化为电介质金属氧化物蚀刻停止部分184。各向同性蚀刻工艺(诸如湿法蚀刻工艺)或各向异性蚀刻工艺可以用于移除电介质金属氧化物蚀刻停止层184L的物理暴露部分。
可选地，可以采用光刻胶层和/或蚀刻停止部分184作为蚀刻掩模来图案化平坦衬底180(即，通过移除平坦衬垫180的未被光刻胶层覆盖的部分)，以形成双层(例如，金属氧化物和硅氮化物)蚀刻停止部分。可以例如通过灰化，随后移除光刻胶层。电介质金属氧化物蚀刻停止层184L的每个剩余部分构成电介质金属氧化物蚀刻停止部分184。
参考图14，可选的附加下级电介质层290可以形成在平坦衬垫180和电介质金属氧化物蚀刻停止部分184之上。可选的附加下级电介质层290包含电介质材料，诸如硅氧化物。诸如图案化的光刻胶层的掩模层(未示出)可以形成在外围器件区域700中的外围器件之上，而不覆盖在外围器件区域700之外的区域。至少一个下级电介质层(160、170、180、290)的未由掩模层覆盖的部分可以通过至少一个蚀刻工艺(其可以包括例如至少一个湿法蚀刻工艺)来移除。例如，可以通过采用氢氟酸的湿法刻蚀工艺来移除至少一个下级电介质层(160、170、180、290)中的硅氧化物，并且可以通过采用热磷酸的湿法蚀刻工艺来移除至少一个下级电介质层(160、170、180、290)中的硅氮化物。可以在未由掩模层覆盖的区域中物理暴露衬底半导体层9的顶表面，诸如主表面7。随后可以例如通过灰化来移除掩模层。
可以进行外延工艺，以在衬底半导体层9的顶表面上直接形成平坦半导体材料层10。外延工艺可以是仅从半导体表面生长半导体材料的选择性外延工艺，或者可以是从晶体半导体表面生长晶体半导体材料和从电介质材料的非晶表面生长非晶或多晶半导体材料的非选择性外延工艺。如果采用非选择性外延工艺，则可以采用平坦化工艺来从至少一个下级电介质层(160、170、180、290)的顶表面上方移除沉积的半导体材料的部分。
平坦半导体材料层10包含半导体材料，其可以包含至少一种单质半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料和/或在本领域已知的其他半导体材料。在一个实施例中，平坦半导体材料层10可以包含与衬底半导体层9中的半导体材料的单晶结构外延对准的单晶半导体材料。平坦半导体材料层10可以直接形成在衬底半导体层9上且在外围器件区域700的区域之外。
替代地，在形成CMOS器件之前可以形成平坦半导体材料层10。在这种情况下，在图12的处理步骤处形成的半导体器件可以形成在凹陷区域中，并且可以进行半导体器件上面的最顶部电介质层的平坦化(诸如下级电介质层290的平坦化)，使得在半导体器件上面的最顶部电介质层的顶表面与平坦半导体材料层10的顶表面共平面。
替代地，可以省略平坦半导体材料层10。在这种情况下，物理阶梯可以存在于包含半导体器件的区域与不包含半导体器件且在其中物理地包含衬底半导体层9的顶表面的区域之间。在这种情况下，紧接着相邻于物理阶梯的区域可以用作过渡区域，其中避免形成附加半导体器件。
参考图15，可以进行图2C的处理步骤，以形成电介质垫层12、第一层级交替堆叠体(132、142)和第一绝缘帽层170。另外，可以采用一个或多个掩模层和一系列蚀刻工艺来图案化第一绝缘帽层170和第一层级交替堆叠体(132、142)，以沿着字线接触通孔区域200和穿过外围堆叠体通孔区域500之间的界面形成第一反阶梯式腔169。
如上所述，穿过第一层级交替堆叠体(132、142)在穿过外围堆叠体通孔区域500和每个字线接触通孔区域200之间的界面的两侧上形成第一阶梯式梯台，从而将第一层级交替堆叠体(132、142)分割成两个物理分离的部分。第一层级交替堆叠体(132、142)的位于存储器阵列区域100和字线接触通孔区域200内的部分在本文中称为第一有源交替堆叠体S1A。第一层级交替堆叠体(132、142)的位于穿过外围堆叠体通孔区域500内的部分在本文中称为第一外围交替堆叠体S1P。
第一有源交替堆叠体S1A的第一阶梯式梯台可以位于字线接触通孔区域200的邻接穿过外围堆叠体通孔区域500的部分中。第一有源交替堆叠体S1A的第一阶梯式梯台和第一外围交替堆叠体S1P的第一阶梯式表面集体地限定第一反阶梯式腔。在一个实施例中，第一反阶梯式腔可以将第一有源交替堆叠体S1A与至少一个第一有源外围交替堆叠体S1P横向隔离。如关于第一实施例所描述的，不存在面向感测放大器电路704的虚设台阶200D。
参考图16，可以进行图3的处理步骤，以移除最后的掩模层并形成第一反阶梯式电介质材料部分165。
参考图17，可以进行图4的处理步骤，以在存储器阵列区域100、字线接触通孔区域200和穿过外围堆叠体通孔区域500中分别形成第一存储器开口149、可选的第一支撑开口139和第一外围通孔腔129。可以通过在第一层级结构(132、142、170、165)之上施加并图案化光刻胶层(未示出)并且采用各向异性蚀刻工艺将光刻胶层中的开口的图案穿过第一层级结构(132、142、170、165)转移到下面的材料部分中，来形成第一存储器开口149、可选的第一支撑开口139和第一外围通孔腔129。
第一存储器开口149形成在其中随后形成存储器堆叠体结构的区域中，以提供存储器元件的三维阵列。第一支撑开口139形成在其中要随后形成不电连接的虚设存储器堆叠体结构的区域中，以在用第一导电层替代第一牺牲材料层142期间提供结构支撑。
如上所述，可以选择各向异性蚀刻工艺的化学过程，使得蚀刻速率取决于反应离子对穿过第一层级结构(132、142、170、165)所形成的腔的底部的可达性。在这种情况下，第一外围通孔腔129的蚀刻速率可能大于第一存储器开口149和第一支撑开口139的蚀刻速率。因此，第一外围通孔腔129的深度可能大于第一存储器开口149和可选的第一支撑开口139的深度。
穿过第一外围交替堆叠体S1P形成第一外围通孔腔129。可选地，可以穿过第一外围交替堆叠体S1P和第一反阶梯式电介质材料部分165形成第一外围通孔腔129中的至少一个。穿过第一有源交替堆叠体S1A形成第一存储器开口149。穿过第一有源交替堆叠体S1A和第一反阶梯式电介质材料部分165形成第一支撑开口139。可以与穿过第一外围交替堆叠体S1P形成第一外围通孔腔129同时地穿过第一有源交替堆叠体S1A形成第一存储器开口149和第一支撑开口139。
第一外围通孔腔129形成在其中存在电介质金属氧化物蚀刻停止部分184或者存在器件接触通孔结构281的区域中。在第二实施例中，可以通过采用电介质金属氧化物蚀刻停止部分184(其是电介质金属氧化物蚀刻停止层184L的剩余部分)作为蚀刻停止结构(而不是第一实施例中的采用下级金属互连结构28作为蚀刻停止结构)的各向异性蚀刻工艺，形成第一外围通孔腔129。一旦蚀刻穿过电介质金属氧化物蚀刻停止部分184，随后也可以蚀刻穿过平坦衬垫180的下面的部分和下方的任何电介质材料部分。半导体器件的节点的导电元件的顶表面可以物理暴露在每个第一外围通孔腔129的在第一外围通孔腔129的第一子集内的底部部分处。器件接触通孔结构281的顶表面可以物理暴露在每个第一外围通孔腔129的在第一外围通孔腔129的第二子集内的底部部分处。第一外围通孔腔129中的每一个形成在其中将随后形成穿过外围堆叠体通孔结构的体积中，以提供垂直导电路径，垂直导电路径将半导体器件的物理暴露节点连接，或者将物理暴露的器件接触通孔结构281连接到随后在第一层级结构上方形成的上级金属互连结构。
参考图18，可以进行图5的处理步骤，以同时在第一存储器开口149中、在第一支撑开口139中以及在第一外围通孔腔129中分别形成牺牲存储器开口填充结构147、牺牲支撑开口填充结构137以及牺牲通孔填充结构127。
参考图19，第二层级结构(232、242、270、265)可以通过进行图6的处理步骤而形成在第一层级结构(132、142、170、165)之上。第二层级交替堆叠体(232、242)(其包含第二有源交替堆叠体S2A和第二外围交替堆叠体S2P)、第二绝缘帽层270和第二层级反阶梯式电介质材料部分265集体地构成第二层级结构，其是被随后修改的过程中结构。第二有源交替堆叠体S2A和第二外围交替堆叠体S2P中的每一个包括被图案化以提供相应的第二阶梯式梯台的第二绝缘层232和第二间隔体材料层242的交替堆叠体。第二反阶梯式电介质材料部分265位于第二层级结构(232、242、270、265)中，并且在第二有源交替堆叠体S2A和第二外围交替堆叠体S2P的第二阶梯式梯台上面并与之接触。第二有源交替堆叠体S2A在第一有源交替堆叠体S1A上面，并且第二外围交替堆叠体S2P在第一外围交替堆叠体S1P上面。如关于第一实施例所描述的，不存在面向感测放大器电路704的虚设台阶200D。
参考图20，可以进行图7的处理步骤，以在存储器阵列区域100和字线接触通孔区域200中分别形成第二存储器开口249和第二支撑开口239。
参考图21，可以进行图8的处理步骤，以同时形成存储器堆叠体结构55和支撑柱结构155。
参考图22，可以进行图9的处理步骤，以用第一导电层146和第二导电层246来分别替代第一和第二有源交替堆叠体(S1A、S2A)中的牺牲材料层(142、242)。然而，外围交替堆叠体(S1P、S2P)中的间隔体材料层(142、242)未被替代，因为沟槽79未延伸到区域500。
参考图23，可以进行图10的处理步骤，以同时形成字线接触通孔腔89和第二外围通孔腔229。字线接触通孔腔89从第二反阶梯式电介质材料部分265的顶表面延伸到导电层(146、246)的相应的顶表面(其包含第一有源交替堆叠体S1A的第一阶梯式表面的水平表面和第二有源交替堆叠体S2A的第二阶梯式表面的水平表面)。第二外围通孔腔229从第二外围交替堆叠体S2P的顶表面或者从第二反阶梯式电介质材料部分265的顶表面延伸到相应的牺牲通孔填充结构127的顶表面。在一个实施例中，可以采用相同的各向异性蚀刻工艺和相同的图案化的光刻胶层，同时形成字线接触通孔腔89和第二外围通孔腔229。
参考图24，可以进行图11的处理步骤，以形成穿过外围堆叠体通孔腔。半导体器件的节点的元件的顶表面或器件接触通孔结构281的顶表面可以物理暴露在每个穿过外围堆叠体通孔腔的底部处。
至少一个导电材料沉积在穿过外围堆叠体通孔腔中以及在字线接触通孔腔89中。例如，至少一个导电材料可以包含导电金属氮化物(诸如TiN)和至少一种金属(诸如，W、Al、Cu、或Co、或其组合或其合金)。可以从第二层级结构(232、242、246、270、265)的顶表面上方移除至少导电材料的超出部分，这可以采用凹陷蚀刻或化学机械平坦化(CMP)。
至少一种导电材料的在穿过外围堆叠体通孔腔中的每个剩余部分构成外围通孔结构26。至少一种导电材料的在字线接触通孔腔89中的每个剩余部分构成字线接触通孔结构86。
图25是第一示例性结构沿着图1中的线A-A’的特写的垂直截面图。第二示例性结构可以具有相似的配置。场效应晶体管可以包含有源区130，其包括源极区域和漏极区域。平坦电介质部分182(例如，层180的部分)和电介质金属氧化物蚀刻停止部分184可以被图案化在有源区域130的顶表面上，并且可以在形成第一外围通孔腔期间用作蚀刻停止结构。
基座沟道部分11可以提供在如上所讨论的每个层级间存储器开口和每个层级间支撑开口的底部处。每个存储器堆叠体结构55和每个支撑柱结构155可以包含在外围处的存储器膜50以及接触存储器膜50的内侧壁的垂直半导体沟道60。每个存储器膜50从外到内可以包含可选的阻挡电介质层、存储器材料层和隧穿电介质层。每个垂直半导体沟道60可以包含外半导体沟道层601和内半导体沟道层602。电介质芯62可以提供在每个垂直半导体沟道60内。漏极区域63可以提供在每个垂直半导体沟道60的顶部端部处。源极区域61可以提供在每个背侧接触沟槽79的底部处，该背侧接触沟槽79可以填充有绝缘间隔体74和背侧接触通孔结构76(例如，源极局部互连或电极)。
至少一个上级电介质层90可以形成在本公开的各种示例性结构的第二层级结构(232、242、246、265、270)之上。各种上级金属互连结构(93、96、97、98)可以形成在至少一个上级电介质层90中。各种上级金属互连结构(93、96、97、98)可以是金属线结构、金属通孔结构、或者至少一个金属线结构和至少一个金属通孔结构的组合。各种上级金属互连结构(93、96、97、98)可以包含例如在存储器堆叠体结构55的阵列中的接触外围通孔结构29的上级外围金属互连结构93、接触字线接触通孔结构86的上级字线互连结构96、接触背侧接触通孔结构76的上级源极互连结构97(例如，源极线或分流线)、以及接触源极线63的上级存储器阵列互连结构98。不存在去往如上所述的虚设存储器堆叠体结构155的顶部的电接触。
本公开的各种示例性结构可以包含三维存储器器件。三维存储器器件包含位于衬底半导体层9的顶表面上的外围器件，以及包含第一有源交替堆叠体(132、146)和第一外围交替堆叠体(132、142)且位于衬底半导体层9之上的第一层级结构(132、142、146、170、165)。至少第一外围交替堆叠体(132、142)在外围器件的上面。第一有源交替堆叠体(132、146)包括第一导电层146和第一绝缘层132的第一部分的交替序列，并且第一外围交替堆叠体(132、142)包括第一间隔体材料层142和第一绝缘层132的第二部分的交替序列。第二层级结构(232、242、246、270、265)包含第二有源交替堆叠体(232、246)和第二外围交替堆叠体(232、242)，并且位于第一层级结构(132、142、146、170、165)之上。第二有源交替堆叠体(232、246)包括第二导电层246和第二绝缘层232的第一部分的交替序列，并且第二外围交替堆叠体(232、242)包括第二间隔体材料层242和第二绝缘层232的第二部分的交替序列。存储器堆叠体结构55延伸穿过第一有源交替堆叠体(132、146)和第二有源交替堆叠体(232、246)。字线接触通孔结构86垂直延伸到导电层(146、246)的顶表面。外围通孔结构26延伸穿过第一和第二外围交替堆叠体并且接触外围器件的部件。间隔体材料层包括与导电层不同的材料，诸如电介质材料(例如，硅氮化物)。
在一个实施例中，三维存储器器件还可以包含第一反阶梯式电介质材料部分165，该第一反阶梯式电介质材料部分165位于第一层级结构(132、142、146、170、165)中并且在第一有源交替堆叠体(132、146)和第一外围交替堆叠体(132、142)的第一阶梯式梯台上面；以及第二反阶梯式电介质材料部分265，该第二反阶梯式电介质材料部分265位于第二层级结构(232、242、246、270、265)中并且在第二有源交替堆叠体(232、246)和第二外围交替堆叠体(232、242)的第二阶梯式梯台上面。
第二外围交替堆叠体(232、242)的第二阶梯式梯台可以在第一外围交替堆叠体(132、142)的第一阶梯式梯台的区域上面。换言之，部分165位于图11中示出的悬垂(overhang)区域266中的第二层级结构中的第二外围交替堆叠体之下。第二有源交替堆叠体(232、246)的第二阶梯式梯台位于第一有源交替堆叠体(132、146)的第一阶梯式梯台的整个区域之外。
外围通孔结构26中的至少一个可以延伸穿过第二反阶梯式电介质部分265、第二外围交替堆叠体(232、242)的部分、第一反阶梯式电介质部分165、以及第一外围交替堆叠体(132、142)的部分。
在一个实施例中，外围通孔结构26中的至少一个可以包含第一渐缩侧壁、第二渐缩侧壁和环形水平表面26A，第一渐缩侧壁从第一层级结构(132、142、146、170、165)的第一外围交替堆叠体(132、142)的顶表面延伸到外围器件中的一个的部件，第二渐缩侧壁延伸穿过第二层级结构(232、242、246、270、265)的第二外围交替堆叠体(232、242)，环形水平表面26A在第一渐缩侧壁的顶部外围和第二渐缩侧壁的底部外围之间延伸。在形成第一外围通孔腔129和第二外围通孔腔229期间，第一和第二渐缩侧壁可以在分开的处理步骤中形成。如果第二外围通孔腔229的底表面窄于第一外围通孔腔129的顶表面，则可以形成环形水平表面。因此，水平阶梯形成在外围通孔结构26中的一个、或者多个、或者所有的第一和第二渐缩侧壁之间。阶梯处的表面26A可以是焊盘区域的顶表面或者第一渐缩侧壁的顶部部分，该第一渐缩侧壁的顶部部分宽于上面的第二渐缩侧壁的底部部分(如果省略焊盘)。半导体材料层10位于外围器件的级上方并且在第一层级结构(132、142、146、170、165)下方。
在一些实施例中，下级金属互连结构28可以嵌入在至少下级电介质层(160、170、180、190)中，并且可以位于外围器件之上并且电连接到外围器件。下级金属互连结构28可以在如图11所示的半导体材料层10的下面，或者可以位于如图24所示的半导体材料层10的侧面上。外围通孔结构26可以接触下级金属互连结构28的顶表面。
在一个实施例中，半导体材料层10可以位于衬底半导体层9的其中不存在外围器件的区域中的顶表面上。外围通孔结构26中的至少一个可以延伸穿过电介质金属氧化物蚀刻停止层184L的部分，并且可以接触外围器件的相应部件的顶表面。
存储器堆叠体结构55和支撑柱结构155中的每一个可以包含：位于第一和第二导电层(146、246)的每个级处的存储器元件的垂直堆叠体，其处于与相应的间隔体材料层(142、242)的级相同的级处；垂直延伸穿过第一和第二层级结构的第一和第二有源交替堆叠体的隧穿电介质层(位于存储器膜50中)；以及位于隧穿电介质层上并延伸穿过第一和第二层级结构的第一和第二有源交替堆叠体的垂直半导体沟道60。
本公开的存储器器件包括位于衬底8之上的绝缘层(132、232)和导电层(146、246)的交替堆叠体，以及延伸穿过交替堆叠体(132、146、232、246)的存储器堆叠体结构55的阵列。存储器堆叠体结构55中的每一个包括电荷储存区域(如实施为相应的存储器膜50的部分)和垂直半导体沟道60。导电层(146、246)包括存储器堆叠体结构55的字线。
在一个实施例中，存储器堆叠体结构55的阵列可以包括垂直NAND器件的存储器元件，导电层(146、246)可以包括或电连接到垂直NAND器件的相应字线，衬底半导体层9可以包括硅衬底，并且垂直NAND器件可以包括在硅衬底之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一个存储器单元之上。硅衬底可以含有包括存储器器件的字线驱动器电路和位线驱动器电路的集成电路。单片三维NAND串的阵列可以包括多个半导体沟道。多个半导体沟道中的每一个的至少一个端部部分(诸如相应的垂直半导体沟道60)实质上垂直于衬底半导体层9的顶表面延伸。单片三维NAND串的阵列可以包括多个电荷储存元件(如实施为存储器膜50的部分)。每个电荷储存元件可以位于相邻于多个半导体沟道中的相应的一个。单片三维NAND串的阵列可以包括多个控制栅电极，控制栅电极具有实质上平行于衬底半导体层9的顶表面延伸的条形。多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
尽管前述涉及特定的实施例，但是将理解，本公开不限于此。对于本领域的普通技术人员而言，可以对所公开的实施例进行各种修改，并且此类修改意图在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，应该理解，本公开可以采用功能上等同的任何其他兼容结构和/或配置来实践，只要此类替代不是明确禁止的，或者对于本领域的普通技术人员而言是不可能的。在本文中所引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (29)

1.一种形成半导体结构的方法，包括：
在半导体衬底上形成外围器件；
在所述半导体衬底之上形成包含第一有源交替堆叠体和第一外围交替堆叠体的第一层级结构，其中至少所述第一外围交替堆叠体在所述外围器件上面，并且所述第一有源交替堆叠体和所述第一外围交替堆叠体中的每一个包括被图案化以提供相应的第一阶梯式梯台的第一绝缘层和第一间隔体材料层的交替堆叠体；
穿过所述第一外围交替堆叠体形成第一外围通孔腔；
以牺牲通孔填充结构填充所述第一外围通孔腔；
在所述第一层级结构之上形成包括第二有源交替堆叠体和第二外围交替堆叠体的第二层级结构，其中所述有源交替堆叠体和所述第二外围交替堆叠体中的每一个包括被图案化以提供相应的第二阶梯式梯台的第二绝缘层和第二间隔体材料层的交替堆叠体，并且所述第二外围交替堆叠体在所述第一外围交替堆叠体的上面；
以导电层替代所述第一间隔体材料层和所述第二间隔体材料层的在所述第一有源交替堆叠体和所述第二有源交替堆叠体中的至少部分；以及
同时形成第二外围通孔腔和字线接触通孔腔，所述第二外围通孔腔穿过第二外围交替堆叠体延伸到所述外围通孔填充结构，所述字线接触通孔腔在第一有源交替堆叠体和第二有源交替堆叠体中延伸到所述导电层。
2.如权利要求1所述的方法，还包括：
移除所述牺牲通孔填充结构；以及
同时地形成在所述第一外围通孔腔和所述第二外围通孔腔的体积中的外围通孔结构和在所述字线接触通孔腔中的字线接触通孔结构。
3.如权利要求1所述的方法，其中在不移除所述第一间隔体材料层和所述第二间隔体材料层的在所述第一外围交替堆叠体和所述第二外围交替堆叠体中的部分的情况下，进行以所述导电层替代所述第一间隔体材料层和所述第二间隔体材料层的在所述第一有源交替堆叠体和所述第二有源交替堆叠体中的部分。
4.如权利要求3所述的方法，其中所述第一间隔体材料层和所述第二间隔体材料层包括与所述第一绝缘层和所述第二绝缘层的材料不同的电介质材料。
5.如权利要求1所述的方法，还包括在所述外围器件的级上方形成半导体材料层，其中所述第一层级结构形成在所述半导体材料层之上。
6.如权利要求5所述的方法，还包括在所述外围器件之上形成嵌入在至少下级电介质层中的下级金属互连结构，其中所述半导体材料层形成在所述至少一个下级电介质层上，其中通过采用所述下级金属互连结构的子集作为蚀刻停止结构的各向异性蚀刻工艺形成所述第一外围通孔腔。
7.如权利要求5所述的方法，其中所述半导体材料层在不存在所述外围器件的区域中形成在所述半导体衬底的顶表面上。
8.如权利要求7所述的方法，还包括在所述外围器件之上形成电介质金属氧化物蚀刻停止层，其中通过采用所述电介质金属氧化物蚀刻停止层的部分作为蚀刻停止结构的各向异性蚀刻工艺形成所述第一外围通孔腔。
9.如权利要求1所述的方法，其中：
所述第二外围交替堆叠体的第二阶梯式梯台在所述第一外围交替堆叠体的第一阶梯式梯台的区域上面；并且
所述第二有源交替堆叠体的第二阶梯式梯台位于所述第一有源交替堆叠体的第一阶梯式梯台的整个区域外侧。
10.如权利要求1所述的方法，还包括：
与形成所述第一外围通孔腔同时地穿过所述第一有源交替堆叠体形成第一存储器开口；以及
与形成牺牲通孔填充结构同时地在所述第一存储器开口中形成牺牲存储器开口填充结构。
11.如权利要求10所述的方法，还包括：
穿过所述第二有源交替堆叠体并在所述牺牲存储器开口填充结构之上形成第二存储器开口；
移除所述牺牲存储器开口填充结构；以及
在所述第一存储器开口和所述第二存储器开口的体积中形成存储器堆叠体结构；
其中，不存在位于所述第一外围交替堆叠体和所述第二外围交替堆叠体中的存储器堆叠体结构；并且
其中所述存储器堆叠体结构中的每一个包括：
存储器元件的垂直堆叠体，所述存储器元件的垂直堆叠体位于所述第一导电层和所述第二导电层的每级处；
隧穿电介质层，所述隧穿电介质层垂直延伸穿过所述第一有源交替堆叠体和所述第二有源交替堆叠体；以及
垂直半导体沟道，所述垂直半导体沟道位于所述隧穿电介质层上并且延伸穿过所述第一有源交替堆叠体和所述第二有源交替堆叠体。
12.如权利要求1所述的方法，其中：
使用仅暴露所述相应的第一阶梯式梯台的在所述第一层级结构的面向所述外围器件的包括字线解码器电路的部分的两个相对侧上的区域的掩模来图案化第一绝缘层和第一间隔体材料层的所述第一有源交替堆叠体；并且
在所述第一层级结构的面向所述外围器件的包括位线解码器电路的部分的附加侧上不形成阶梯式梯台。
13.如权利要求12所述的方法，其中在所述第一有源交替堆叠体和所述第二有源交替堆叠体的面向所述外围器件的包括所述位线解码器电路的部分的区域中，所述相应的第一有源交替堆叠体和第二有源交替堆叠体的第一导电层和第二导电层接触所述相应的第一外围交替堆叠体和第二外围交替堆叠体的相应的第一间隔体材料层和第二间隔体材料层。
14.如权利要求1所述的方法，其中：
所述半导体器件是包括位于所述半导体衬底之上的垂直NAND器件的单片三维存储器器件；
所述导电层包括或电连接于所述垂直NAND器件的相应的字线；
所述半导体衬底包括硅衬底；
所述垂直NAND器件包括位于所述硅衬底之上的单片三维NAND串的阵列；
NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一个存储器单元之上；
所述硅衬底含有集成电路，所述集成电路包括位于所述硅衬底上的所述存储器器件的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述半导体衬底的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道中的相应一个；以及
多个控制栅电极，所述多个栅电极具有实质上平行于所述半导体衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
15.一种三维存储器器件，包括：
外围器件，所述外围器件位于半导体衬底的顶表面上；
第一层级结构，所述第一层级结构包括第一有源交替堆叠体和第一外围交替堆叠体并且位于所述半导体衬底之上，其中至少所述第一外围交替堆叠体在所述外围器件上面，所述第一有源交替堆叠体包括第一导电层和第一绝缘层的第一部分的交替序列，并且所述第一外围交替堆叠体包括第一间隔体材料层和所述第一绝缘层的第二部分的交替序列；
第二层级结构，所述第二层级结构包括第二有源交替堆叠体第二外围交替堆叠体并且位于所述第一层级结构之上，其中所述第二有源交替堆叠体包括第二导电层和第二绝缘层的第一部分的交替序列，并且所述第二外围交替堆叠体包括第二间隔体材料层和所述第二绝缘层的第二部分的交替序列；
存储器堆叠体结构，所述存储器堆叠体结构延伸穿过所述第一有源交替堆叠体和所述第二有源交替堆叠体；
字线接触通孔结构，所述字线接触通孔结构垂直延伸到所述导电层的顶表面；以及
外围通孔结构，所述外围通孔结构延伸穿过所述第一外围交替堆叠体和所述第二外围交替堆叠体并且接触所述外围器件的部件。
16.如权利要求15所述的三维存储器器件，还包括：
第一反阶梯式电介质材料部分，所述第一反阶梯式电介质材料部分位于所述第一层级结构中，并且在所述第一有源交替堆叠体和所述第一外围交替堆叠体的第一阶梯式梯台上面；以及
第二反阶梯式电介质材料部分，所述第二反阶梯式电介质材料部分位于所述第二层级结构中，并且在所述第二有源交替堆叠体和所述第二外围交替堆叠体的第二阶梯式梯台上面。
17.如权利要求16所述的三维存储器器件，其中：
所述第二外围交替堆叠体的第二阶梯式梯台在所述第一外围交替堆叠体的第一阶梯式梯台的区域上面；并且
所述第二有源交替堆叠体的第二阶梯式梯台位于所述第一有源交替堆叠体的第一阶梯式梯台的整个区域外侧。
18.如权利要求16所述的三维存储器器件，其中所述外围通孔结构中的至少一个延伸穿过所述第二反阶梯式电介质部分、所述第二外围交替堆叠体的部分、所述第一反阶梯式电介质部分、以及所述第一外围交替堆叠体的部分。
19.如权利要求16所述的三维存储器器件，其中所述外围通孔结构中的至少一个包括：
第一渐缩侧壁，所述第一渐缩侧壁从所述第一外围交替堆叠体的顶表面延伸到所述外围器件中的一个的部件；
第二渐缩侧壁，所述第二渐缩侧壁延伸穿过所述第二外围交替堆叠体；以及
环形水平表面，所述环形水平表面在所述第一渐缩侧壁的顶部外围和所述第二渐缩侧壁的底部外围之间延伸。
20.如权利要求16所述的三维存储器器件，还包括半导体材料层，所述半导体材料层位于所述外围器件的级的上方且位于所述第一层级结构的下方。
21.如权利要求20所述的三维存储器器件，还包括下级金属互连结构，所述下级金属互连结构至少嵌入在下级电介质层中，位于所述外围器件之上并电连接到所述外围器件，并且在所述半导体材料层下面，其中所述外围通孔结构接触所述下级金属互连结构的顶表面。
22.如权利要求20所述的三维存储器器件，其中所述半导体材料层在不存在所述外围器件的区域中位于所述半导体衬底的顶表面上，并且所述外围通孔结构中的至少一个延伸穿过电介质金属氧化物蚀刻停止层并且接触所述外围器件的相应的部件的顶表面。
23.如权利要求16所述的三维存储器器件，其中：
所述第一阶梯式梯台和所述第二阶梯式梯台仅位于所述相应的第一层级结构和第二层级结构的面向所述外围器件的包括字线解码器电路的部分的两个相对侧上；并且
在所述相应的第一层级结构和第二层级结构的面向所述外围器件的包括位线解码器电路的部分的附加侧上不存在阶梯式梯台。
24.如权利要求23所述的方法，其中在所述第一有源交替堆叠体和所述第二有源交替堆叠体的面向所述外围器件的包括所述位线解码器电路的部分的区域中，所述相应的第一有源交替堆叠体和第二有源交替堆叠体的所述第一导电层和所述第二导电层接触所述相应的第一外围交替堆叠体和第二外围交替堆叠体的相应的第一间隔体材料层和第二间隔体材料层。
25.如权利要求15所述的三维存储器器件，其中：
在所述第一外围交替堆叠体和所述第二外围交替堆叠体中不存在存储器堆叠体结构；并且
所述存储器堆叠体结构中的每一个包括：
存储器元件的垂直堆叠体，所述存储器元件的垂直堆叠体位于所述第一导电层和所述第二导电层的每级处；
隧穿电介质层，所述隧穿电介质层垂直延伸穿过所述第一有源交替堆叠体和所述第二有源交替堆叠体；以及
垂直半导体沟道，所述垂直半导体沟道位于所述隧穿电介质层上并且延伸穿过所述第一有源交替堆叠体和所述第二有源交替堆叠体。
26.如权利要求15所述的三维存储器器件，其中：
所述第一导电层和所述第二导电层包括导电材料，并且所述第一间隔体材料层和所述第二间隔体材料层包括电介质材料；
所述第一绝缘层和所述第二绝缘层在相应的第一和第二有源交替堆叠体和外围交替堆叠体中包括相同材料。
27.如权利要求15所述的三维存储器器件，其中：
所述三维存储器器件是包括位于所述半导体衬底之上的垂直NAND器件的单片三维存储器器件；
所述导电层包括或电连接于所述垂直NAND器件的相应的字线；
所述半导体衬底包括硅衬底；
所述垂直NAND器件包括位于所述硅衬底之上的单片三维NAND串的阵列；
NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一个存储器单元之上；
所述硅衬底含有集成电路，所述集成电路包括位于所述硅衬底上的所述存储器器件的驱动器电路；并且
所述单片三维NAND串的阵列包括：
多个半导体沟道，其中所述多个半导体沟道中的每一个的至少一个端部部分实质上垂直于所述半导体衬底的顶表面延伸；
多个电荷储存元件，每个电荷储存元件位于相邻于所述多个半导体沟道的相应的一个；以及
多个控制栅电极，所述多个栅电极具有实质上平行于所述半导体衬底的顶表面延伸的条形，所述多个控制栅电极至少包括位于第一器件级中的第一控制栅电极和位于第二器件级中的第二控制栅电极。
28.一种形成半导体结构的方法，包括：
在半导体衬底上形成外围器件；
在所述半导体衬底之上形成第一有源交替堆叠体和第一外围交替堆叠体，其中至少所述第一外围交替堆叠体在所述外围器件上面，并且所述第一有源交替堆叠体和所述第一外围交替堆叠体中的每一个包括被图案化以提供相应的第一阶梯式梯台的第一绝缘层和第一间隔体材料层的交替堆叠体；
在所述第一有源交替堆叠体中形成存储器开口；
在所述第一有源交替堆叠体中的存储器开口中形成存储器堆叠体结构，其中不存在位于所述第一外围交替堆叠体中的存储器堆叠体结构；以及
在不以导电层替代所述第一外围堆叠体中的第一间隔体材料层的情况下，以第一导电层替代所述第一有源交替堆叠体中的第一间隔体材料层；
其中：
使用仅暴露所述相应的第一阶梯式梯台的在所述第一有源交替堆叠体的面向所述外围器件的包括字线解码器电路的部分的两个相对侧上的区域的掩模来图案化第一绝缘层和第一间隔体材料层的所述第一有源交替堆叠体；并且
在所述第一有源交替堆叠体的面向所述外围器件的包括位线解码器电路的部分的附加侧上不形成阶梯式梯台。
29.如权利要求28所述的方法，其中在所述第一有源交替堆叠体的面向所述外围器件的包括所述位线解码器电路的部分的区域中，所述第一有源交替堆叠体的导电层接触所述第一外围交替堆叠体的相应的第一间隔体材料层。
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