JP2020047833A - 記憶装置 - Google Patents

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Abstract

【課題】チャネル抵抗の小さな記憶装置を提供する。【解決手段】実施形態の記憶装置は、結晶シリコン基板と、結晶シリコン基板上に設けられ、結晶シリコン基板面に対して平行に延びる複数の結晶シリコン膜と、複数の結晶シリコン膜のそれぞれの間で結晶シリコン基板面に対して平行に延びる複数の絶縁膜と、を有する積層膜と、積層膜の少なくとも一部を貫通し、積層膜の下方に位置する端部は接続されていない複数の第１の導電層と、複数の結晶シリコン膜と複数の第１の導電層の間のそれぞれに設けられたメモリセルと、複数の結晶シリコン膜のそれぞれに電気的に接続された複数の第２の電極ピラーと、を備えた記憶装置である。【選択図】図１

Description

実施形態は、記憶装置に関する。
大容量の不揮発性メモリの開発が盛んに行われている。このタイプのメモリは、低電圧・低電流動作、高速スイッチング、メモリセルの微細化・高集積化が可能である。
大容量不揮発性メモリへデータの読み出し及び書き込みを行うためには、メモリセルと、トランジスタを含む周辺回路を組み合わせて用いる。メモリセルが、メモリセル下方に配置された配線によって周辺回路と接続される場合、構造が簡便でなくなるため低コストのメモリ提供が困難となる。
米国特許第８６３３５３５号明細書
実施形態の目的は、チャネル抵抗の小さな記憶装置を提供することにある。
実施形態の記憶装置は、結晶シリコン基板と、結晶シリコン基板上に設けられ、結晶シリコン基板面に対して平行に延びる複数の結晶シリコン膜と、複数の結晶シリコン膜のそれぞれの間で結晶シリコン基板面に対して平行に延びる複数の絶縁膜と、を有する積層膜と、積層膜の少なくとも一部を貫通し、積層膜の下方に位置する端部は接続されていない複数の第１の導電層と、複数の結晶シリコン膜と複数の第１の導電層の間のそれぞれに設けられたメモリセルと、複数の結晶シリコン膜のそれぞれに電気的に接続された複数の第２の電極ピラーと、を備えた記憶装置である。
第１の実施形態の記憶装置の模式断面図である。 第１の実施形態のトランジスタの模式断面図である。 第１の実施形態のメモリホール付近の模式断面図である。 第１の実施形態の記憶装置の要部の製造方法において、製造途中の記憶装置の断面を示す模式図である。 第１の実施形態の記憶装置の要部の製造方法において、製造途中の記憶装置の断面を示す模式図である。 第１の実施形態の記憶装置の要部の製造方法において、製造途中の記憶装置の断面を示す模式図である。 第１の実施形態の記憶装置の要部の製造方法において、製造途中の記憶装置の断面を示す模式図である。 第１の実施形態の記憶装置の要部の製造方法において、製造途中の記憶装置の断面を示す模式図である。 第１の実施形態の記憶装置の要部の製造方法において、製造途中の記憶装置の断面を示す模式図である。 第２の実施形態の記憶装置の一部の等価回路図である。 第２の実施形態の記憶装置の模式断面図である。 第２の実施形態の記憶装置の一部の模式断面図である。 第２の実施形態において、制御電極と制御絶縁膜と制御チャネルの位置関係を示した模式図である。 第２の実施形態の制御トランジスタ１７０及びその周辺の等価回路図である。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
（第１の実施形態）
本実施形態の記憶装置は、結晶シリコン基板と、結晶シリコン基板上に設けられ、結晶シリコン基板面に対して平行に延びる複数の結晶シリコン膜と、複数の結晶シリコン膜のそれぞれの間で結晶シリコン基板面に対して平行に延びる複数の絶縁膜と、を有する積層膜と、積層膜の少なくとも一部を貫通し、積層膜の下方に位置する端部は接続されていない複数の第１の導電層と、複数の結晶シリコン膜と複数の第１の導電層の間のそれぞれに設けられたメモリセルと、複数の結晶シリコン膜のそれぞれに電気的に接続された複数の第２の電極ピラーと、を備えた記憶装置である。
図１は、本実施形態の記憶装置１００の模式断面図である。
図１中、ｘ方向は第１の方向の一例、ｘ方向に垂直に交わるｙ方向は第２の方向の一例、ｘ方向及びｙ方向に垂直に交わるｚ方向は第３の方向の一例である。
本実施形態の記憶装置１００は、不揮発性半導体メモリである。
結晶シリコン基板２は、ｘｙ面内に対して平行に設けられている。
絶縁層４０は、結晶シリコン基板２上に設けられている。絶縁層４０は、後述する周辺回路絶縁体６２との貼り合わせのため、酸化シリコン、酸化窒化シリコン又は炭素添加酸化シリコンを含むことが好ましい。
積層体構造１０は、絶縁層４０内に設けられている。積層体構造１０は、結晶シリコン基板面に対して平行に伸びる複数の結晶シリコン膜１４と、複数の結晶シリコン膜１４のそれぞれの間において結晶シリコン基板面に対して平行に延びる複数の絶縁膜１２と、を有する。図１には、複数の結晶シリコン膜１４としての結晶シリコン膜１４ａ、１４ｂ、１４ｃ及び１４ｄが図示されている。また、複数の絶縁膜１２としての絶縁膜１２ａ、１２ｂ、１２ｃ及び１２ｄが図示されている。複数の絶縁膜１２は、例えば、酸化シリコン又は窒化シリコンを含む。
なお、図１に示した複数の結晶シリコン膜１４及び複数の絶縁膜１２の枚数は４枚だが、枚数はこれに限定されない。
結晶シリコン膜１４は、記憶装置１００のワード線WLとして機能する。結晶シリコン膜１４の面積は、上方に配置されているものほど小さくなっている。
複数の第１の導電層（導電ピラー）３６は、積層体構造１０をｚ方向に平行に貫通している。図１には、複数の第１の導電層３６としての、第１の導電層３６ａ、３６ｂ、３６ｃ、３６ｄ、３６ｅ、３６ｆ及び３６ｇが図示されている。複数の第１の導電層３６は、導電体を含む。複数の第１の導電層３６は、例えば、不純物を含んだ導電性ポリシリコン、金属又は金属シリサイドを含む。複数の第１の導電層３６の、積層体構造１０の下方に位置する端部は、互いに他の第１の導電層３６とは接続されていない。なお、複数の第１の導電層３６は、積層体構造１０を貫通するすべての複数の結晶シリコン膜１４及びすべての複数の絶縁膜１２を貫通していなくても良い。
複数のメモリセルＭＣは、複数の第１の導電層３６と複数の結晶シリコン膜１４の間に設けられている。複数のメモリセルＭＣは、例えば、複数のＦＥＴ（Ｆｉｅｌｄ ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）である。
なお、図１では、複数の第１の導電層３６は７本設けられているが、本数はこれに限定されない。
第１の導電層３６と結晶シリコン膜１４の間に電圧を印加することによって、第１の導電層３６と結晶シリコン膜１４の間のメモリセルＭＣに電荷を蓄積し、情報を格納可能である。
複数の第２の導電層（第２の導電ピラー）３８は、複数の結晶シリコン膜１４（記憶装置１００のチャネルとして機能）のそれぞれに、電気的に接続される。そして、複数の第２の導電層３８は、ｚ方向に平行に、結晶シリコン基板２に延びている。図１には、複数の第２の導電層３８としての、複数の第２の導電層３８ａ、３８ｂ、３８ｃ及び３８ｄが図示されている。複数の第２の導電層３８は、例えば不純物を含んだ導電性ポリシリコン、金属又は金属シリサイドを含む。例えば、Ｔｉ（チタン）膜／ＴｉＮ（窒化チタン）膜／Ｗ（タングステン）膜からなる第２の導電層３８は良好に用いられる。なお、図１では、複数の第２の導電層３８は４本設けられているが、本数はこれに限定されない。
第１の電極４４は、積層体構造１０の上方に設けられている。第１の電極４４は、Ｃｕ（銅）を含む。第１の電極４４は、配線５８ａ及び配線５８ｂを介して、複数の第１の導電層３６の一端に電気的に接続されている。
なお、第１の電極４４は、図１においては７個図示されているが、個数はこれに限定されない。また、１個の第１の電極４４に複数の第１の導電層３６が電気的に接続されていても良い。
第２の電極４６は、積層体構造１０の上方に設けられている。第２の電極４６は、Ｃｕ（銅）を含む。第２の電極４６は、配線５８ａ及び配線５８ｂを介して、複数の第２の導電層３８に電気的に接続されている。
なお、第２の電極４６は、図１においては４個図示されているが、個数はこれに限定されない。また、１個の第２の電極４６に複数の第２の導電層３８が電気的に接続されていても良い。
周辺回路基板６０は、第１の電極４４及び第２の電極４６の上方に設けられている。周辺回路基板６０は、例えば単結晶半導体の基板であるＳｉ（シリコン）基板、Ｇｅ（ゲルマニウム）基板、化合物半導体の基板であるＧａＡｓ（ヒ化ガリウム）基板、ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化珪素）基板等である。周辺回路基板６０は、ｘｙ面内に対して平行に設けられる。
周辺回路絶縁体６２は、周辺回路基板６０と絶縁層４０の間に設けられている。周辺回路絶縁体６２は、絶縁層４０との貼り合わせのため、酸化シリコン、酸化窒化シリコン又は炭素添加酸化シリコンを含むことが好ましい。
第３の電極６４は、第１の電極４４と周辺回路基板６０の間の周辺回路絶縁体６２内に設けられている。第３の電極６４は、Ｃｕを含む。第３の電極６４は、例えば配線５８ｃにより、トランジスタ８８に電気的に接続されている。また、第３の電極６４は、第１の電極４４に電気的に接続されている。
なお、第３の電極６４は、図１においては７個図示されているが、個数はこれに限定されない。また、１個の第３の電極６４に複数の第１の電極４４が電気的に接続されていても良いし、１個の第１の電極４４が複数の第３の電極６４に電気的に接続されていても良い。このように、接続の態様は特に限定されない。
第４の電極６６は、第２の電極４６と周辺回路基板６０の間の周辺回路絶縁体６２内に設けられている。第４の電極６６は、Ｃｕを含む。第４の電極６６は、例えば配線５８ｃにより、トランジスタ８８に電気的に接続されている。また、第４の電極６６は、第２の電極４６に電気的に接続されている。
なお、第４の電極６６は、図１においては４個図示されているが、個数はこれに限定されない。また、１個の第４の電極６６に複数の第２の電極４６が電気的に接続されていても良いし、１個の第２の電極４６が複数の第４の電極６６に電気的に接続されていても良い。このように、接続の態様は特に限定されない。
トランジスタ８８は、周辺回路基板６０内に設けられている。図１には、トランジスタ８８として、トランジスタ８８ａ、トランジスタ８８ｂ、トランジスタ８８ｃが図示されている。トランジスタ８８は、メモリセルＭＣの駆動に用いられる。なお図１中にはトランジスタ８８が３個図示されているが、トランジスタ８８の個数は特に限定されない。
メモリセルＭＣの動作の一例は、例えば、特許文献１に記載されている。
なお図１において、バリアメタルの記載は省略している。
図２は、第１の実施形態のトランジスタ８８の模式断面図である。トランジスタ８８は、素子分離領域６８、ソース部７４、ドレイン部７６、チャネル部８０、ゲート絶縁膜８２、ゲート部８４を含む。
素子分離領域６８は、酸化物や窒化物等の絶縁体を含む。
ソース部７４は、ソース領域７４ａと、ソース領域７４ａ上に設けられ金属シリサイドを含む金属シリサイド部７４ｂと、を有する。ドレイン部７６は、ドレイン領域７６ａと、ドレイン領域７６ａ上に設けられ金属シリサイドを含む金属シリサイド部７６ｂと、を有する。
チャネル部８０は、例えば、結晶半導体を含む。
ゲート部８４は、ゲート電極８４ａと、ゲート電極８４ａ上に設けられ金属シリサイドを含む金属シリサイド部８４ｂと、を有する。
金属シリサイドは、例えばチタンシリサイド、アルミニウムシリサイド、ニッケルシリサイド、コバルトシリサイド、タンタルシリサイド、タングステンシリサイド又はハフニウムシリサイドである。
図３は、第１の実施形態の第１の導電層３６付近の模式断面図である。
トンネル絶縁膜９１は、第１の導電層３６の周辺に設けられている。電荷蓄積膜９２は、トンネル絶縁膜９１の周囲に設けられている。ブロック絶縁膜９３は、電荷蓄積膜９２の周囲に設けられている。図３では、ブロック絶縁膜９３として、ブロック絶縁膜９３ａ、９３ｂ、９３ｃ及び９３ｄが設けられている。
トンネル絶縁膜９１は、絶縁性であるが、所定の電圧の印加により電流を流す膜である。トンネル絶縁膜９１は、例えばシリコン酸化物を含む。また、第１の導電層３６から順にシリコン酸化層、シリコン窒化層及びシリコン酸化層２２ｃが積層されていてもよい。
電荷蓄積膜９２は、電荷を蓄積することが出来る材料を含む膜である。電荷蓄積膜９２は、例えばシリコン窒化物を含む。
ブロック絶縁膜９３は、電荷蓄積膜９２と結晶シリコン膜１４の間に電荷が流れることを抑制する膜である。ブロック絶縁膜９３は、例えばシリコン酸化物を含む。
図３にて点線で示した領域が１個のＦＥＴであり、メモリセルＭＣとなる。
なお図３において、バリアメタルの図示は省略している。
図４乃至図９は、第１の実施形態の記憶装置１００の製造方法において、製造途中の記憶装置を示す模式断面図である。
まず、結晶シリコン基板２上に、複数のシリコンゲルマニウム膜１８と、複数の結晶シリコン膜１４を、交互に、例えばエピタキシャル成長法により形成する。具体的には、結晶シリコン基板２上にシリコンゲルマニウム膜１８ａを形成し、シリコンゲルマニウム膜１８ａ上に結晶シリコン膜１４ａを形成し、結晶シリコン膜１４ａ上にシリコンゲルマニウム膜１８ｂを形成し、シリコンゲルマニウム膜１８ｂ上に結晶シリコン膜１４ｂを形成し、結晶シリコン膜１４ｂ上にシリコンゲルマニウム膜１８ｃを形成し、シリコンゲルマニウム膜１８ｃ上に結晶シリコン膜１４ｃを形成し、結晶シリコン膜１４ｃ上にシリコンゲルマニウム膜１８ｄを形成し、シリコンゲルマニウム膜１８ｄ上に結晶シリコン膜１４ｄを形成する。そして、複数のシリコンゲルマニウム膜１８と複数の結晶シリコン膜１４の周囲に、絶縁層４０を形成する（図４）。ここで、シリコンゲルマニウム膜１８は、例えば、ゲルマニウムを３０原子％以上含むシリコンゲルマニウム膜である。
次に、シリコンゲルマニウム膜１８ｂ及び結晶シリコン膜１４ｂの面積をシリコンゲルマニウム膜１８ａ及び結晶シリコン膜１４ａの面積より小さく、シリコンゲルマニウム膜１８ｃ及び結晶シリコン膜１４ｃの面積をシリコンゲルマニウム膜１８ｂ及び結晶シリコン膜１４ｂの面積より小さく、さらにシリコンゲルマニウム膜１８ｄ及び結晶シリコン膜１４ｄの面積をシリコンゲルマニウム膜１８ｃ及び結晶シリコン膜１４ｃの面積より小さく、例えばエッチングにより加工する。次に、絶縁層４０、複数のシリコンゲルマニウム膜１８及び複数の結晶シリコン膜１４を貫通する貫通孔３４を、例えばエッチングにより形成する（図５）。図５には、貫通孔３４として、貫通孔３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ、３４ｉ、３４ｊ及び３４ｋが示されている。
次に、貫通孔３４の一部の内部に、ダミー膜３９を形成する（図６）。ここでダミー膜３９は、例えば有機塗布膜である。図６では、貫通孔３４ａ、３４ｃ、３４ｅ、３４ｇ、３４ｉ及び３４ｋ内に、それぞれダミー膜３９ａ、３９ｂ、３９ｃ、３９ｄ、３９ｅ及び３９ｆが形成されている。
次に、例えばウェットエッチング、又はＨＣｌ（塩化水素）を用いたドライエッチングにより、シリコンゲルマニウム膜１８を除去する。これにより、シリコンゲルマニウム膜１８が形成されていた部分に、空孔１９ａ、１９ｂ、１９ｃ及び１９ｄが形成される（図７）。このとき、ダミー膜３９が結晶シリコン膜１４及び絶縁層４０の補強材となる。そのため、シリコンゲルマニウム膜１８が除去されても、結晶シリコン膜１４及び絶縁層４０の形状が、シリコンゲルマニウム膜１８が形成されているときと同様に保たれる。
次に、例えばアッシング等により、ダミー膜３９を除去する。次に、空孔１９内に絶縁膜１２を形成する。次に、貫通孔３４内に形成された絶縁膜１２の一部を除去する（図８）。このとき、貫通孔３４の径ａが絶縁膜１２の膜厚ｔより大きくなるようにすると、空孔１９を埋めるように絶縁膜１２が形成され、かつ絶縁膜１２を形成する最中に貫通孔３４が絶縁膜１２により塞がることもないため好ましい。
次に、例えば、貫通孔３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇ表面における結晶シリコン膜１４を酸化して、図示しないブロック絶縁膜９３を形成する。次に、貫通孔３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇ内に図示しない電荷蓄積膜９２、トンネル絶縁膜９１を順に形成する。次に、貫通孔３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ及び３４ｇ内に第１の導電層３６を形成する。このようにして、第１の導電層３６と結晶シリコン膜１４の間にメモリセルＭＣが形成される。次に、貫通孔３４ｈ、３４ｉ、３４ｊ及び３４ｋ内に、例えば、Ｔｉ（チタン）膜／ＴｉＮ（窒化チタン）膜／Ｗ（タングステン）膜からなる第２の導電層３８を形成する（図９）。なお、図９においてＴｉ膜及びＴｉＮ膜の図示は省略している。
次に、第１の導電層３６及び第２の導電層３８に接続される配線５８ａ、５８ｂ、銅を含む第１の電極４４及び銅を含む第２の電極４６を形成する。次に、銅を含む第３の電極６４と、銅を含む第４の電極６６と、第３の電極６４又は第４の電極６６に電気的に接続され周辺回路基板６０内に形成されたトランジスタ８８と、第３の電極６４及び第４の電極６６の周囲に設けられた周辺回路絶縁体６２と、を、第１の電極４４と第３の電極６４及び第２の電極４６と第４の電極が電気的に接続されるように、また絶縁層４０と周辺回路絶縁体６２が直接接触されるように、貼り合わせる。これにより、本実施形態の記憶装置１００を得る。
次に、本実施形態の記憶装置１００の作用効果を記載する。
本実施形態の記憶装置１００では、結晶シリコン１４膜をチャネル層として用いている。これにより、移動度が向上し、チャネル抵抗が小さな記憶装置を得ることが可能になる。
記憶装置１００の製造においては、結晶シリコン膜１４とシリコンゲルマニウム膜１８による積層膜を形成し、その後シリコンゲルマニウム膜１８を除去している。シリコンゲルマニウム膜１８と結晶シリコン膜１４の格子定数は互いに近い。そのため、結晶シリコン膜１４とシリコンゲルマニウム膜１８は良好に交互にエピタキシャル成長を行う事が出来る。一方、シリコンゲルマニウム膜１８はエッチング等により容易に除去できるため、結晶シリコン膜１４と絶縁膜１２の積層体構造１０を容易に形成することが出来る。よって、チャネル抵抗の小さな記憶装置を得ることが可能となる。
本実施形態の記憶装置１００によれば、チャネル抵抗の小さな記憶装置を得ることが可能となる。
（第２の実施形態）
本実施形態の記憶装置は、回路を有する基板と、基板上に設けられ、第１の領域と第２の領域に跨がるように、基板面と平行に延びる板状の第１の導電層と、第１の領域内で第１の導電層に対して離間して配置され、第１と第２の領域に跨がるように、第１の導電層と平行に延びる板状の第２の導電層と、回路に接続され、第１の領域内で第１の導電層に接続された第１のコンタクトと、回路に接続され、第１の領域内で第２の導電層に接続された第２のコンタクトと、第２の領域内に設けられた第１の配線と、第２の領域内に設けられた第２の配線と、第２の領域内で第１の導電層及び第２の導電層を貫通し第１の配線に接続された第１のチャネルと、第２の領域内で第１の導電層及び第２の導電層を貫通し第２の配線に接続された第２のチャネルと、第１及び第２の導電層と第１及び第２のチャネルの間に設けられた第１のメモリセルと、第１の導電層及び第２の導電層の上方に設けられた第１の制御電極と、第１の制御電極内に設けられ、第１の配線に接続された第１の制御チャネルと、第１の制御電極内に設けられ、第２の配線に接続された第２の制御チャネルと、第１及び第２の制御チャネルと第１の制御電極の間に設けられた第１の絶縁膜と、第１の制御電極の上に設けられ、第１の制御チャネルに接続された第１の電極と、第１の制御電極の上に設けられ、第２の制御チャネルに接続された第２の電極と、を有する第１のセル基板と、第１のセル基板上に設けられ、第１と第２の領域に跨がるように、基板面と平行に延びる板状の第３の導電層と、第１の領域内で第３の導電層に対して離間して配置され、第１と第２の領域に跨がるように、第３の導電層と平行に延びる板状の第４の導電層と、回路に接続され、第１の領域内で第３の導電層に接続された第３のコンタクトと、回路に接続され、第１の領域内で第４の導電層に接続された第４のコンタクトと、第２の領域内に設けられ第１の配線に接続された第３の配線と、第２の領域内に設けられ第２の配線に接続された第４の配線と、第２の領域内で第３の導電層及び第４の導電層を貫通し第３の配線に接続された第３のチャネルと、第２の領域内で第３の導電層及び第４の導電層を貫通し第４の配線に接続された第４のチャネルと、第３及び第４の導電層と第３及び第４のチャネルの間に設けられた第２のメモリセルと、第３の導電層及び第４の導電層の上方に設けられた第２の制御電極と、第２の制御電極内に設けられ、第３の配線に接続された第３の制御チャネルと、第２の制御電極内に設けられ、第４の配線に接続された第４の制御チャネルと、第３及び第４の制御チャネルと第２の制御電極の間に設けられた第２の絶縁膜と、を有する第２のセル基板と、を備えた記憶装置である。
図１０は、本実施形態の記憶装置５００の一部（２００ａ、２００及び２００ｃ）の等価回路図である。図中、ｘ方向は第１の方向の一例、ｘ方向に垂直に交わるｙ方向は第２の方向の一例、ｘ方向及びｙ方向に垂直に交わるｚ方向は第３の方向の一例である。
記憶装置２００ａは、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
記憶装置２００ａは、複数のワード線ＷＬ、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、複数のメモリストリングＭＳを備える。
メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＴＳ、複数のメモリセルトランジスタＭＴ、及びドレイン選択トランジスタＳＴＤを有する。
なお、ワード線ＷＬの数、ビット線ＢＬの数、メモリストリングＭＳの数、ドレイン選択ゲート線ＳＧＤの数は、図１０のものに限定されない。
図１１は、実施形態の記憶装置５００の模式断面図である。記憶装置５００は、回路１１０を有する基板１０２の上に、記憶装置２００ａと、記憶装置２００ｂと、記憶装置２００ｃを貼り合わせて形成された記憶装置である。記憶装置２００ａは第１のセル基板の一例であり、記憶装置２００ｂは第２のセル基板の一例である。
図１１において、ソース選択ゲート線ＳＧＳ、ドレイン選択ゲート線ＳＧＤ、ソース選択トランジスタＳＴＳ及びドレイン選択トランジスタＳＴＤは、図示を省略している。
基板１０２は、例えば半導体基板である。基板１０２は、例えばシリコン基板である。基板１０２は、図１１において、ｘｙ面と基板面が平行になるように配置されている。
回路１１０は基板１０２上に設けられている。これにより、基板１０２が回路１１０を有するものとなっている。例えば酸化シリコン等を含む絶縁体１２２内に配線１２０が形成されることにより、回路１１０が形成されている。回路１１０は、記憶装置５００の制御に用いられる。
回路１１０上に設けられた電極１２４ａは、例えば銅を含む。記憶装置２００ａ内に設けられた電極２０２ａ、配線２０４ａ及び電極２０６ａは、例えば銅を含む。記憶装置２００ｂ内に設けられた電極２０２ｂ、配線２０４ｂ及び電極２０６ｂは、例えば銅を含む。記憶装置２００ｃ内に設けられた電極２０２ｃ、配線２０４ｃ及び電極２０６ｃは、例えば銅を含む。記憶装置５００が製造される際には、電極１２４ａと電極２０２ａが、また、電極２０６ａと電極２０２ｂが、また、電極２０６ｂと電極２０２ｃが互いに接触したまま貼り合わされる。これにより、回路１１０から電極２０６ｃに至るまで、信号のインプット・アウトプットが可能となっている。
基板１０２上には、第１の領域と第２の領域が設けられている。そして、第１の領域と第２の領域に跨がるように、基板１０２の基板面と平行に延びる複数の導電層１３４が設けられている。例えば、導電層１３４ａ、１３４ｂ、１３４ｃ、１３４ｄ、１３４ｅ及び１３４ｆが、それぞれ絶縁層１４０を介して積層されている。導電層１３４ｅは導電層１３４ｆの上に設けられている。導電層１３４ｄは導電層１３４ｅの上に設けられている。導電層１３４ｃは導電層１３４ｄの上に設けられている。導電層１３４ｂは導電層１３４ｃの上に設けられている。導電層１３４ａは導電層１３４ｂの上に設けられている。
例えば、導電層１３４ａは、第１及び第２の領域に設けられている。導電層１３４ｂは、第１及び第２の領域内に設けられている。Ｘ方向において導電層１３４ｂの長さは導電層１３４ａの長さより短い。導電層１３４ｂは導電層１３４ａとＺ方向に離間して配置され、導電層１３４ａと平行に延びている。導電層１３４ｃは、第１及び第２の領域内に設けられている。Ｘ方向において導電層１３４ｃの長さは導電層１３４ｂの長さより短い。導電層１３４ｃは導電層１３４ｂとＺ方向に離間して配置され、導電層１３４ｂと平行に延びている。導電層１３４ｄは、第１及び第２の領域内に設けられている。Ｘ方向において導電層１３４ｄの長さは導電層１３４ｃの長さより短い。導電層１３４ｄは導電層１３４ｃとＺ方向に離間して配置され、導電層１３４ｃと平行に延びている。導電層１３４ｅは、第１及び第２の領域内に設けられている。Ｘ方向において導電層１３４ｅの長さは導電層１３４ｄの長さより短い。導電層１３４ｅは導電層１３４ｄとＺ方向に離間して配置され、導電層１３４ｄと平行に延びている。導電層１３４ｆは、第１及び第２の領域内に設けられている。Ｘ方向において導電層１３４ｆの長さは導電層１３４ｅの長さより短い。導電層１３４ｆは導電層１３４ｅとＺ方向に離間して配置され、導電層１３４ｅと平行に延びている。
第１の領域には、電極部材１５８が設けられている。図１１の例では、例えば、電極部材１５８ａ、１５８ｂ、１５８ｃ、１５８ｄ、１５８ｅ及び１５８ｆが設けられている。それぞれの電極部材は、対応する階層の導電層１３４と、基板１０２側の配線１２０を接続するコンタクトとして機能する。
電極部材１５８ａは、第１の領域内の導電層１３４ａの端部が突き出た位置で、導電層１３４ａと接続され、回路１１０を有する基板１０２へと延び、図示しない配線を用いて回路１１０に接続されている。電極部材１５８ｂは、第１の領域内の導電層１３４ｂの端部が突き出た位置で、導電層１３４ｂと接続され、回路１１０を有する基板１０２へと延び、図示しない配線を用いて回路１１０に接続されている。電極部材１５８ｃは、第１の領域内の導電層１３４ｃの端部が突き出た位置で、導電層１３４ｃと接続され、回路１１０を有する基板１０２へと延び、図示しない配線を用いて回路１１０に接続されている。電極部材１５８ｄは、第１の領域内の導電層１３４ｄの端部が突き出た位置で、導電層１３４ｄと接続され、回路１１０を有する基板１０２へと延び、図示しない配線を用いて回路１１０に接続されている。電極部材１５８ｅは、第１の領域内の導電層１３４ｅの端部が突き出た位置で、導電層１３４ｅと接続され、回路１１０を有する基板１０２へと延び、図示しない配線を用いて回路１１０に接続されている。電極部材１５８ｆは、第１の領域内の導電層１３４ｆの端部が突き出た位置で、導電層１３４ｆと接続され、回路１１０を有する基板１０２へと延び、図示しない配線を用いて回路１１０に接続されている。
記憶装置２００ａの電極部材１５８ａは、第１のコンタクトの一例である。記憶装置２００ａの電極部材１５８ｂは、第２のコンタクトの一例である。記憶装置２００ｂの電極部材１５８ａは、第３のコンタクトの一例である。記憶装置２００ｂの電極部材１５８ｂは、第４のコンタクトの一例である。
ビット線１５０は、第２の領域内で基板１０２面と平行に延びている。ビット線１５０は例えばＹ方向に延びている。記憶装置２００ａのビット線１５０は、第１の配線及び第２の配線の一例である。また、記憶装置２００ｂのビット線１５０は、第３の配線及び第４の配線の一例である。記憶装置２００ａのビット線１５０のうちの１本は、記憶装置２００ｂのビット線１５０のうちの１本と、例えば回路１１０を介して接続されている。一例をあげれば、第１の配線は第３の配線と接続され、また、第２の配線は第４の配線と接続されている。
半導体層（チャネル）１５２は、第２の領域内で導電層１３４ａ、１３４ｂ、１３４ｃ、１３４ｄ、１３４ｅ及び１３４ｆを貫通し、一端はビット線１５０に接続されている。図１１においては、半導体層（チャネル）１５２として、記憶装置２００ａの半導体層（チャネル）１５２ａ、記憶装置２００ｂの半導体層（チャネル）１５２ｂ及び記憶装置２００ｃの半導体層（チャネル）１５２ｃが示されている。記憶装置２００ａの半導体層（チャネル）１５２ａは、第１のチャネル及び第２のチャネルの一例である。また、記憶装置２００ｂの半導体層（チャネル）１５２ｂは、第３のチャネル及び第４のチャネルの一例である。
メモリセルＭＣは、導電層１３４と半導体層（チャネル）１５２の間に設けられている。メモリセルＭＣは、例えば、電荷を蓄積することが出来る材料を含む膜を有している。記憶装置２００ａのメモリセルＭＣは第１のメモリセルの一例であり、記憶装置２００ｂのメモリセルＭＣは第２のメモリセルの一例である。
例えば、導電層１３４、メモリセルＭＣ及び半導体層（チャネル）１５２が、１個のメモリセルトランジスタＭＴを構成する。１本の半導体層（チャネル）１５２の周囲に設けられた複数のＭＣが、１本のメモリストリングＭＳに含まれる。
導電層１３４の材料として、例えば、タングステン、窒化チタン、又は、銅を用いると好適である。なお、導電層１３４の材料として、その他の金属、金属半導体化合物、又は、半導体等の導電材を用いても良い。
電極部材１５８の材料として、例えば、タングステン、窒化チタン、又は、銅を用いると好適である。なお、電極部材１５８の材料として、その他の金属、金属半導体化合物、又は、半導体等の導電材を用いても良い。
なお図１１では、バリアメタルの図示は省略している。
図１２は、第２の実施形態の記憶装置５００の一部の模式断面図である。
制御トランジスタ１７０は、制御電極１６０と、制御電極１６０内に設けられている制御チャネル１６８と、制御電極１６０と制御チャネル１６８の間に設けられている制御絶縁膜１６２と、を有する。制御電極１６０は、ビット線１５０の上方に設けられ、例えば金属、金属半導体化合物、又は、半導体等の導電材で形成されている。制御チャネル１６８は、例えば不純物を含むシリコン材料等で形成されている。制御絶縁膜１６２は、例えば酸化シリコンで形成されている。制御電極１６０は、制御トランジスタ１７０のゲート電極である。制御絶縁膜１６２は、制御トランジスタ１７０のゲート絶縁膜である。
例えば、制御電極１６０は基板１０２の面に平行に延び、制御チャネル１６８は制御電極を貫通している。
ビット線１５０は、配線１９２を介して制御チャネル１６８に接続されている。制御チャネル１６８は、配線１６４及び配線１９４を介して、例えば銅を含む電極１８０ａに接続されている。電極１８０ａは、例えば記憶装置２００ｂの電極１８１ａを介して記憶装置２００ｂのビット線１５０に接続されている。このようにして、記憶装置２００ａのビット線１５０と、記憶装置２００ｂのビット線１５０は互いに接続されている。同様に、記憶装置２００ｂのビット線１５０と記憶装置２００ｃのビット線も互いに接続されている。
記憶装置２００ａの制御電極１６０は、第１の制御電極の一例である。記憶装置２００ａの制御チャネル１６８は、第１の制御チャネル及び第２の制御チャネルの一例である。記憶装置２００ａの制御絶縁膜１６２は、第１の絶縁膜の一例である。記憶装置２００ａの電極１８０ａは、第１の電極及び第２の電極の一例である。
記憶装置２００ｂの制御電極１６０は、第２の制御電極の一例である。記憶装置２００ｂの制御チャネル１６８は、第３の制御チャネル及び第４の制御チャネルの一例である。記憶装置２００ｂの制御絶縁膜１６２は、第２の絶縁膜の一例である。
図１３は、第２の実施形態において、制御電極１６０と制御絶縁膜１６２と制御チャネル１６８の位置関係を示した模式図である。なお、図１３において、他の構成要件の図示は省略している。図１３では、１つの制御電極１６０で、９個の制御トランジスタ１７０を制御する旨が示されている。なお、１つの制御電極１６０で制御される制御トランジスタ１７０の数は勿論これに限定されるものではなく、例えば１ｋ個（１０２４個）の程度であることが好ましい。
図１３は、第２の実施形態の制御トランジスタ１７０及びその周辺の等価回路図である。
図１３には、制御トランジスタ１７０としての、制御トランジスタ１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ及び１７０ｆが示されている。制御トランジスタ１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅ及び１７０ｆのゲート電極は、例えば、配線を用いて回路１１０に接続されている。回路１１０を用いてゲート電極に加わる電圧を制御し、制御トランジスタ１７０のオンオフを制御することが可能である。
次に、本実施形態の記憶装置５００の作用効果を記載する。
板状に形成された複数の記憶装置２００を板厚方向に貼り合わせれば、比較的容易に記憶装置５００の高密度化を達成することが出来る。ここで、複数の記憶装置２００を貼り合わせる場合には、例えばワード線ＷＬについては、例えば基板上に設けられた回路と接続して、それぞれの板状に形成された記憶装置２００のワード線ＷＬを独立に制御してデータの保存・読み出しを行う。一方、ビット線ＢＬについては、例えばそれぞれの記憶装置２００のビット線ＢＬを共通配線とし、回路と接続してデータの保存・読み出しに用いることが行われる。
しかし、複数の記憶装置２００のうちの１本のビット線ＢＬで短絡（ショート）等の不良が発生した場合、その不良が生じたビット線ＢＬと接続されている他のビット線ＢＬにも、その不良の影響が及んでしまい、メモリセルＭＣの大幅な歩留まり低下を招くという問題があった。
そこで、本実施形態の記憶装置５００では、記憶装置２００のメモリセルＭＣの上方に、ビット線ＢＬのそれぞれに接続された制御トランジスタ１７０を設ける。この制御トランジスタ１７０を用いて、ビット線ＢＬに不良が生じた場合には、例えば１ｋ個程度のビット線ＢＬに直列接続された制御トランジスタ１７０をオフにする。これにより、他の記憶装置２００のビット線ＢＬに不良の影響が及ぼすことを抑制し、歩留まりの高い記憶装置を提供することが可能となる。
ビット線ＢＬの間隔は、例えばハーフピッチ２０ｎｍ程度である。そのため、ビット線ＢＬを基板１０２の面に平行に延ばした部分で制御トランジスタ１７０を設けようとすると、制御トランジスタ１７０や制御トランジスタ１７０の取り回しの配線を形成するのが困難なため、ｘｙ面内において大きなスペースを要し、記憶装置５００の小型化が難しくなる。
本実施形態の記憶装置５００では、制御トランジスタ１７０を、導電層１３４の上方に設けている。導電層１３４の上方は、導電層１３４の側方（ビット線ＢＬを基板１０２の面に平行に延ばした部分）と比較して空間に余裕があるため、記憶装置５００の小型化をあまり妨げずに、制御トランジスタ１７０を容易に形成することが可能である。
制御電極１６０が基板１０２の面に平行に延び、制御チャネル１６８は制御電極を貫通している形状である場合、制御トランジスタ１７０を容易に形成することが出来る。
本実施形態の記憶装置によれば、歩留まりの高い記憶装置を提供することが可能となる。
なお、本実施形態は３次元ＮＡＮＤフラッシュメモリについて記載されたが、他のメモリセルが３次元的に配列された抵抗変化型メモリであっても適用可能であることは言うまでもない。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ 結晶シリコン基板
１０ 積層膜
１２ 絶縁膜
１４ 結晶シリコン膜
１８ シリコンゲルマニウム膜
１９ 空孔
３４ 貫通孔
３６ 第１の導電層
３８ 第２の導電層
３９ ダミー膜
４０ 絶縁体
４４ 第１の電極
４６ 第２の電極
５８ａ 配線
５８ｂ 配線
６０ 周辺回路基板
６２ 周辺回路絶縁体
６８ 素子分離領域
７４ ソース部
７６ ドレイン部
８０ チャネル部
８２ ゲート絶縁膜
８４ ゲート部
９１ トンネル絶縁膜
９２ 電荷蓄積膜
９３ ブロック絶縁膜
１００ 記憶装置
１０２ 基板
１１０ 回路
１２０ 配線
１２２ 絶縁体
１２４ 電極
１３４ａ 第１の導電層、第３の導電層
１３４ｂ 第２の導電層、第４の導電層
１４０ 絶縁体
１５０ ビットライン
１５２ 半導体層（チャネル）
１５８ 電極部材
１６０ 制御電極
１６２ 制御絶縁膜
１６８ 制御チャネル
１８０ 電極
２０２ 電極
２０６ 電極
５００ 記憶装置
ＭＣ メモリセル

Claims (5)

  1. 結晶シリコン基板と、
    前記結晶シリコン基板上に設けられ、結晶シリコン基板面に対して平行に延びる複数の結晶シリコン膜と、前記複数の結晶シリコン膜のそれぞれの間で前記結晶シリコン基板面に対して平行に延びる複数の絶縁膜と、を有する積層膜と、
    前記積層膜の少なくとも一部を貫通し、前記積層膜の下方に位置する端部は接続されていない複数の第１の導電層と、
    前記複数の結晶シリコン膜と前記複数の第１の導電層の間のそれぞれに設けられたメモリセルと、
    前記複数の結晶シリコン膜のそれぞれに電気的に接続された複数の第２の電極ピラーと、
    を備えた記憶装置。
  2. 前記複数の第１の導電層は、複数のゲート電極である請求項１の記憶装置。
  3. 前記複数の結晶シリコン膜のうちの一の前記結晶シリコン膜の面積は、前記一の前記結晶シリコン膜より下方に設けられた他の前記結晶シリコン膜の面積よりも小さい請求項１又は請求項２記載の記憶装置。
  4. 回路を有する基板と、
    前記基板上に設けられ、第１の領域と第２の領域に跨がるように、基板面と平行に延びる板状の第１の導電層と、
    前記第１の領域内で前記第１の導電層に対して離間して配置され、前記第１と第２の領域に跨がるように、前記第１の導電層と平行に延びる板状の第２の導電層と、
    前記回路に接続され、前記第１の領域内で前記第１の導電層に接続された第１のコンタクトと、
    前記回路に接続され、前記第１の領域内で前記第２の導電層に接続された第２のコンタクトと、
    前記第２の領域内に設けられた第１の配線と、
    前記第２の領域内に設けられた第２の配線と、
    前記第２の領域内で前記第１の導電層及び前記第２の導電層を貫通し前記第１の配線に接続された第１のチャネルと、
    前記第２の領域内で前記第１の導電層及び前記第２の導電層を貫通し前記第２の配線に接続された第２のチャネルと、
    前記第１及び第２の導電層と前記第１及び第２のチャネルの間に設けられた第１のメモリセルと、
    前記第１の導電層及び前記第２の導電層の上方に設けられた第１の制御電極と、
    前記第１の制御電極内に設けられ、前記第１の配線に接続された第１の制御チャネルと、
    前記第１の制御電極内に設けられ、前記第２の配線に接続された第２の制御チャネルと、
    前記第１及び第２の制御チャネルと前記第１の制御電極の間に設けられた第１の絶縁膜と、
    前記第１の制御電極の上に設けられ、前記第１の制御チャネルに接続された第１の電極と、
    前記第１の制御電極の上に設けられ、前記第２の制御チャネルに接続された第２の電極と、
    を有する第１のセル基板と、
    前記第１のセル基板上に設けられ、
    前記第１と第２の領域に跨がるように、前記基板面と平行に延びる板状の第３の導電層と、
    前記第１の領域内で前記第３の導電層に対して離間して配置され、前記第１と第２の領域に跨がるように、前記第３の導電層と平行に延びる板状の第４の導電層と、
    前記回路に接続され、前記第１の領域内で前記第３の導電層に接続された第３のコンタクトと、
    前記回路に接続され、前記第１の領域内で前記第４の導電層に接続された第４のコンタクトと、
    前記第２の領域内に設けられ前記第１の配線に接続された第３の配線と、
    前記第２の領域内に設けられ前記第２の配線に接続された第４の配線と、
    前記第２の領域内で前記第３の導電層及び前記第４の導電層を貫通し前記第３の配線に接続された第３のチャネルと、
    前記第２の領域内で前記第３の導電層及び前記第４の導電層を貫通し前記第４の配線に接続された第４のチャネルと、
    前記第３及び第４の導電層と前記第３及び第４のチャネルの間に設けられた第２のメモリセルと、
    前記第３の導電層及び前記第４の導電層の上方に設けられた第２の制御電極と、
    前記第２の制御電極内に設けられ、前記第３の配線に接続された第３の制御チャネルと、
    前記第２の制御電極内に設けられ、前記第４の配線に接続された第４の制御チャネルと、
    前記第３及び第４の制御チャネルと前記第２の制御電極の間に設けられた第２の絶縁膜と、
    を有する第２のセル基板と、
    を備えた記憶装置。
  5. 前記第１の制御電極及び前記第２の制御電極は前記基板面に平行に延び、
    前記第１の制御チャネル及び前記第２の制御チャネルは前記第１の制御電極を貫通し、
    前記第３の制御チャネル及び前記第４の制御チャネルは前記第２の制御電極を貫通する、
    請求項４記載の記憶装置。
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