WO2023063176A1 - 半導体装置の製造方法 - Google Patents

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WO2023063176A1
WO2023063176A1 PCT/JP2022/037162 JP2022037162W WO2023063176A1 WO 2023063176 A1 WO2023063176 A1 WO 2023063176A1 JP 2022037162 W JP2022037162 W JP 2022037162W WO 2023063176 A1 WO2023063176 A1 WO 2023063176A1
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substrate
semiconductor device
manufacturing
semiconductor element
separation layer
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PCT/JP2022/037162
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清隆 今井
基之 佐藤
良浩 廣田
卓也 樋口
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東京エレクトロン株式会社
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Definitions

  • the present disclosure relates to a method of manufacturing a semiconductor device.
  • Patent Document 1 a first substrate having a first elastic modulus is bonded onto a second substrate having a second elastic modulus higher than the first elastic modulus, and a semiconductor element is formed on the thinned first substrate.
  • a method of manufacturing a semiconductor device is proposed in which the first substrate is separated from the second substrate after formation.
  • Si silicon single crystal
  • SiC silicon single crystal
  • the present disclosure provides a technology capable of easily manufacturing a laminated body of semiconductor elements while suppressing distortion.
  • an insulating layer is formed on a first substrate having a first elastic modulus higher than a second elastic modulus. forming the first semiconductor element having a first bonding surface on the insulating layer; forming the second semiconductor element having a second bonding surface on the second substrate having the second elastic modulus; forming a laminated body in which the first semiconductor element and the second semiconductor element are laminated by bonding the first bonding surface and the second bonding surface together, and removing the first substrate from the laminated body;
  • a method of manufacturing a semiconductor device is provided that includes steps.
  • FIG. 4A to 4C are cross-sectional views showing the method for manufacturing the semiconductor device according to the embodiment
  • FIG. 2 is a cross-sectional view continued from FIG. 1 and showing the method of manufacturing the semiconductor device
  • FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device continued from FIG. 2
  • FIG. 3 is a cross-sectional view showing a method of reusing the first substrate peeled off in FIG. 2 (method of manufacturing a semiconductor device)
  • 1 is a cross-sectional view showing an example of a memory cell array and peripheral circuits of a semiconductor device according to an embodiment
  • the semiconductor device of this embodiment has a memory cell array in which a plurality of memory cells are three-dimensionally arranged, and a peripheral circuit including a CMOS (Complementary Metal-Oxide-Semiconductor) circuit for controlling the memory cell array.
  • CMOS Complementary Metal-Oxide-Semiconductor
  • the semiconductor device of this embodiment is, for example, a 3D NAND flash memory.
  • a method of manufacturing a semiconductor device having a memory cell array and peripheral circuits there is a method of arranging the memory cell array and peripheral circuits side by side on the same Si (silicon) substrate.
  • a manufacturing method of 3D NAND Cell-on-Peri is known, in which peripheral circuits are formed on a Si substrate and memory cells are stacked thereon. Furthermore, a peripheral circuit and a memory cell array are created on two Si substrates, respectively, and the metal pads connected to the Cu wiring layer of the peripheral circuit and the metal pads connected to the Cu wiring layer of the memory cells are connected by bonding.
  • a method for manufacturing Cell bond Peri is known. According to this, by stacking the memory cell array and the peripheral circuit, it is possible to reduce the size of the semiconductor device and increase the integration rate of the circuit.
  • a memory cell array has a multilayer film in which silicon oxide films and silicon nitride films are alternately laminated.
  • the number of laminated layers of this multilayer film has increased, and has a numerical value of, for example, three digits.
  • the multilayer film is distorted into concave, convex, potato chip-like, or the like due to film stress on the multilayer film, and the memory cell array has a distorted shape. If the memory cell array has a distorted shape, the focus margin will shift when the photoresist is exposed and patterned in the lithography process, resulting in a problem of reduced patterning accuracy.
  • a method of manufacturing a semiconductor device includes bonding a Si substrate to a SiC substrate, thinning the Si substrate, forming a semiconductor element on the thinned Si substrate, and then separating the Si substrate from the SiC substrate.
  • the peripheral circuit and the semiconductor elements of the memory cell array are laminated on the Si substrate, film stress is applied to the multi-layered film of the memory cell array due to warping of the Si substrate. Therefore, it is difficult to suppress the distortion of the multilayer film.
  • the process of thinning the Si substrate increases the number of steps in the manufacturing method of the semiconductor device, lowers productivity, and increases the manufacturing cost.
  • a SiC substrate or the like having a higher elastic modulus than a Si substrate is used, and a memory cell array is manufactured on the substrate.
  • a substrate harder than the Si substrate warping of the substrate can be suppressed, and film stress applied to the multilayer film of the memory cell array can be suppressed.
  • distortion of the multilayer film can be suppressed, and the problem of deterioration in patterning accuracy in the lithography process can be resolved.
  • the step of thinning one of the substrates becomes unnecessary, so that the semiconductor device can be manufactured more easily, the productivity can be improved, and the manufacturing cost can be reduced.
  • FIG. 1 to 4 are cross-sectional views showing the method for manufacturing a semiconductor device according to the embodiment.
  • the manufacturing method according to this embodiment manufactures a semiconductor device having a laminated body in which the first semiconductor element 6 and the second semiconductor element 7 are laminated.
  • the first semiconductor device 6 includes a memory cell array, and the second semiconductor device 7 includes peripheral circuits.
  • a separation layer D is formed on the surface of the first substrate 1, as shown in FIG. 1(a).
  • the insulating layer 3 is formed on the surface of the separation layer D, and the first semiconductor element 6 is formed thereon. Separation layer D may be omitted. In the absence of the separation layer D, the insulating layer 3 is formed on the surface of the first substrate 1, and the first semiconductor element 6 is formed thereon. In the following description, the insulating layer 3 may be included in the first semiconductor element 6 for convenience.
  • the first semiconductor element 6 has a first bonding surface 6 a on the opposite side of the surface adjacent to the first isolation layer 4 .
  • there is a separation layer D between the first substrate 1 and the insulating layer 3 and the separation layer D has a first separation layer 4 and a second separation layer 5 . The configuration and function of the separation layer D will be described later.
  • a second semiconductor element 7 is formed on the surface of the second substrate 2, as shown in FIG. 1(b).
  • the second semiconductor element 7 has a second bonding surface 7 a on the side opposite to the surface adjacent to the second substrate 2 .
  • the second substrate 2 has a second elastic modulus and is, for example, monocrystalline silicon.
  • the first substrate 1 has a first elastic modulus higher than the second elastic modulus, and is, for example, SiC, sapphire, or diamond.
  • the elastic modulus indicated by the first elastic modulus and the second elastic modulus can be indicated by at least one index of bending strength, tensile strength, Young's modulus, and coefficient of thermal expansion.
  • the first substrate 1 having a first elastic modulus higher than the second elastic modulus has a higher flexural strength, a higher tensile strength, or a higher Young's modulus than the second substrate 2 having a second elastic modulus. and a low thermal expansion coefficient.
  • FIG. 1C shows a diagram in which the structure including the first substrate 1 and the first semiconductor element 6 shown in FIG. 1A is turned upside down and the first bonding surface 6a and the second bonding surface 7a are bonded together.
  • the structure of the second substrate 2 and the second semiconductor element 7 shown in FIG. 1B may be turned upside down and the first bonding surface 6a and the second bonding surface 7a may be bonded together.
  • first substrate 1 is removed from the laminate. Any method may be used to remove the first substrate 1 from the laminate as long as the first substrate 1 can be removed from the laminate.
  • the first substrate 1 may be scraped and removed.
  • First substrate 1 may be polished using a back side grinding method or a CMP (Chemical Mechanical Polishing) method, and wet etching may be used to remove first substrate 1 .
  • CMP Chemical Mechanical Polishing
  • the semiconductor device (3D NAND memory) according to the manufacturing method of this embodiment is completed.
  • the configuration of the above embodiment is merely an example, and the present embodiment can be applied to other stacked semiconductor devices.
  • the first semiconductor element 6 is formed on the first substrate having a higher elastic modulus than the second substrate made of single crystal silicon. As a result, warping of the first substrate can be suppressed, and film stress applied to the multilayer film of the memory cell array included in the first semiconductor element 6 can be suppressed from being distorted. Thereby, the accuracy of patterning in the lithography process can be maintained.
  • the following steps (a) to (e) are performed, and the semiconductor device can be easily manufactured while suppressing the distortion of the first semiconductor element 6. .
  • FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device continued from FIG.
  • FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device continued from FIG.
  • the separation layer D is used to remove the first substrate 1 .
  • the separation layer D according to this embodiment has a first separation layer 4 and a second separation layer 5 .
  • a first isolation layer 4 and a second isolation layer 5 are formed between the first substrate 1 and the first semiconductor element 6 .
  • the first isolation layer 4 is formed adjacent to the first semiconductor element 6 .
  • the light source 9 outputs laser light having a wavelength that meets the conditions described later, and the first separation layer 4 absorbs the laser light, thereby generating heat and thermal expansion.
  • the first isolation layer 4 is polysilicon (Poly Si) or polysilicon germanium (Poly SiGe).
  • a second separation layer 5 is formed between the first separation layer 4 and the first substrate 1 .
  • the second isolation layer 5 is a silicon oxide film ( SiO2 ) or a silicon nitride film (SiN). Since a strong stress is applied to the first separation layer 4 when the first substrate 1 is peeled off, the second separation layer 5 functions as a buffer layer to prevent the first substrate 1 from being damaged by the stress.
  • the second separation layer 5 may not be provided, it is preferably provided between the first substrate 1 and the first separation layer 4 . By removing the first substrate 1 from the laminate without damage by the second separation layer 5, the reuse of the first substrate 1 can be facilitated.
  • the laser light is irradiated from the first substrate 1 side. Therefore, the first substrate 1 and the second separation layer 5 are made of a material that transmits laser light.
  • the first substrate 1 is made of SiC, sapphire, or diamond, for example.
  • the second separation layer 5 is preferably a silicon oxide film in order to sufficiently transmit the laser light. Thereby, the laser light output from the light source 9 can pass through the first substrate 1 and the second separation layer 5 and reach the first separation layer 4 .
  • the laser light passes through the first substrate 1 and the second isolation layer 5 and is absorbed by the first isolation layer 4 .
  • the difference in coefficient of thermal expansion (stress difference) between the first isolation layer 4 and the second isolation layer 5 and the first substrate 1 and the increase in pressure in the first isolation layer 4 due to heating cause the first semiconductor element to degrade.
  • a force acts to separate 6 and first substrate 1 .
  • the laser light is scanned and applied to the entire surface of the first separation layer 4 .
  • the first substrate 1 is peeled off in order from the portion of the first separation layer 4 irradiated with the laser beam.
  • the first separation layer 4 A state in which the separation layer 4 is peeled off and divided into first separation layers 4a and 4b at this time is shown. Thereby, the first substrate 1 is removed from the first semiconductor element 6 .
  • the present invention is not limited to this, and the first isolation layer 4 may remain on the first semiconductor element 6 side and the second isolation layer 5 may be removed together with the first substrate 1 . A part of the first isolation layer 4 and the second isolation layer 5 may remain on the first semiconductor element 6 side, and the rest of the second isolation layer 5 may be removed together with the first substrate 1 .
  • the laser light output from the light source 9 may have a wavelength that can pass through the first substrate 1 .
  • first substrate 1 is sapphire or diamond
  • light with a wavelength of 200 nm or more and 1500 nm or less can pass through first substrate 1 . Therefore, when the first substrate 1 is sapphire or diamond, the wavelength of the laser light output from the light source 9 can be 200 nm or more and 1500 nm or less.
  • the wavelength of the irradiated laser light is more preferably 300 nm or more and 400 nm or less.
  • the first isolation layer 4 and the second separation layer 5 materials are used that exhibit their respective functions according to the material of the first substrate 1.
  • the first isolation layer 4 is preferably polysilicon.
  • the first separation layer 4 can sufficiently absorb laser light with a wavelength of 400 nm or less.
  • the second isolation layer 5 is preferably a silicon oxide film as described above.
  • the first substrate 1 When the first substrate 1 is SiC, light with a wavelength of 400 nm or more and 1500 nm or less can pass through the first substrate 1 . Therefore, when the first substrate 1 is SiC, the wavelength of the laser light output from the light source 9 can be 400 nm or more and 1500 nm or less. However, when the first substrate 1 is SiC, it is more preferable that the wavelength of the irradiated laser light is 450 nm or more and 600 nm or less. Also, when the first substrate 1 is SiC, the first isolation layer 4 is preferably polysilicon germanium. In this case, the first separation layer 4 can sufficiently absorb laser light with a wavelength of 1500 nm or less.
  • the second isolation layer 5 is preferably a silicon oxide film as described above.
  • the first separation layer 4 has a thickness of 50 nm or more to completely absorb the laser light.
  • the first isolation layer 4 remains on at least one of the first substrate 1 side and the first semiconductor element 6 side.
  • the first separation layer 4 is divided into a first separation layer 4a on the first substrate 1 side and a first separation layer 4b on the first semiconductor element 6 side, and remains on both sides.
  • the second separation layer 5 may remain only on the first substrate 1 side or may remain on both the first substrate 1 side and the first semiconductor element 6 side.
  • FIG. 3 is a cross-sectional view showing the manufacturing method of the semiconductor device continued from FIG.
  • the first isolation layer 4b remaining on the first semiconductor element 6 side shown in FIG. 3A may be removed by wet etching or CMP. If the second isolation layer 5 remains on the first semiconductor element 6 side, the second isolation layer 5 may be removed by wet etching using hydrofluoric acid.
  • the first isolation layer 4b on the first semiconductor element 6 side may be left as it is, and the removal of the first isolation layer 4b may be omitted.
  • the second isolation layer 5 on the first semiconductor element 6 side may be left as it is, and the removal of the second isolation layer 5 can be omitted.
  • the first separation layer 4b is removed from the stack of the first semiconductor element 6 and the second semiconductor element 7 on the second substrate 2, as shown in FIG. 3(b).
  • probing pads 8 are formed on the surface of the first semiconductor element 6, as shown in FIG. 3(c).
  • the manufacturing of the semiconductor device of the laminate of the first semiconductor element 6 and the second semiconductor element 7 having the probing pads 8 is completed. Probing pads 8 allow electrical connection with external elements.
  • FIG. 4 is a sectional view showing a method of reusing the first substrate 1 peeled off from the first semiconductor element 6 as shown in FIG. 2(b).
  • the method for reusing the first substrate 1 shown in FIG. 4 is one step of the method for manufacturing the semiconductor device according to this embodiment.
  • the first substrate 1 separated from the first semiconductor element 6 in FIG. 2(b) is cleaned.
  • the second separation layer 5 can be removed without damaging the first substrate 1 .
  • the first separation layer 4a when the first separation layer 4a remains in addition to the second separation layer 5, the first separation layer 4a is removed by wet etching or CMP. This enables reuse of the first substrate 1 . If the first substrate 1 is scratched when removing the second separation layer 5 or the first separation layer 4a, the scratched surface of the first substrate 1 is ground and flattened by CMP. Reuse of one substrate 1 becomes possible.
  • a new insulating layer 3 is formed on the first substrate 1 . Further, the steps (b) to (e) are performed to manufacture a new semiconductor device. According to this, the first substrate can be reused for manufacturing the semiconductor device.
  • FIG. 5 shows the stacked body shown in FIG. 1(c) upside down to show the first semiconductor element 6 on the lower side and the second semiconductor element 7 on the upper side.
  • FIG. 5 is an enlarged cross-sectional view of the structure around the columnar portion BL of the memory cell array 11 of the first semiconductor element 6, part of the CMOS circuit of the peripheral circuit 50 of the second semiconductor element 7, and the surrounding structure. Note that the memory cell array 11 in FIG. 5 mainly shows the staircase structure portion 21 .
  • a second isolation layer 5, a first isolation layer 4, and an insulating layer 3 are laminated in this order on a first substrate 1, and a memory cell array 11 including a plurality of memory cells on the insulating layer 3. is formed.
  • a conductive common source line CSL is formed between the insulating layers 3, and the columnar portion BL of the memory cell array 11 is connected to the common source line CSL.
  • the memory cell array 11 includes multiple conductive layers (word lines WL) and multiple insulating layers stacked in the Z direction (perpendicular to the first bonding surface 6a).
  • a plurality of conductive layers are provided as a plurality of word lines WL.
  • a plurality of insulating layers are provided between a plurality of word lines WL adjacent in the Z direction, and electrically insulate between the plurality of word lines WL.
  • Each word line WL is electrically connected to a word wiring layer 23 via a contact plug 22 .
  • the word lines WL include, for example, a conductive material such as tungsten.
  • the plurality of insulating layers include, for example, insulating films such as silicon oxide films.
  • a selection gate SG is provided on the word line WL and the stack of insulating layers. Select gate SG is electrically connected to select gate wiring layer 27 via contact plug 26 . Select gate SG also includes a conductive material such as, for example, tungsten.
  • An interlayer insulating film 15 is provided on the select gate SG. Furthermore, a wiring layer 24, contact plugs 25 and metal pads 28 are formed in or on the interlayer insulating film 15. As shown in FIG. An interlayer insulating film 16 is provided between the uppermost metal pads 28 .
  • a columnar portion BL penetrates the word line WL and the select gate SG and is electrically connected to the bit line AL.
  • the columnar portion BL includes a memory insulating film, a channel semiconductor layer, and a core insulating film extending in the Z direction.
  • the memory insulating film includes a block insulating film, a charge storage layer and a tunnel insulating film.
  • the columnar portion BL is selectively connected to the bit line AL and receives the voltage from the bit line AL.
  • charges are injected/released between the channel semiconductor layer and the charge storage layer through the tunnel insulating film. Data is thereby written or erased.
  • the block insulating film is provided to block leakage of charges in the charge storage layer to the word line WL.
  • a memory cell is formed at the intersection of the word line WL and the memory insulating film. Memory cell array 11 having such a configuration and function is formed on first substrate 1 .
  • a memory cell array 11 is formed on the first substrate 1 using the first substrate 1 such as SiC as a support substrate. That is, the memory cell array 11 is supported on the first substrate 1 having a higher modulus of elasticity than the second substrate 2 . Accordingly, since the first substrate 1 is harder than the second substrate 2 such as Si and does not warp, the memory cell array 11 can be supported on the surface of the first substrate 1 and maintained in a substantially flat state.
  • FIG. 5 shows a state in which the first bonding surface 6a of the first semiconductor element 6 and the second bonding surface 7a of the second semiconductor element 7 are not in contact with each other.
  • the bonding surface 6a and the second bonding surface 7a of the second semiconductor element 7 are bonded together.
  • Metal pads 28 on the first semiconductor element 6 side and the metal pads 37 on the second semiconductor element 7 side come into contact with each other.
  • Metal pads 28, 37 comprise a conductive material such as, for example, copper, tungsten, or the like.
  • An interlayer insulating film 35 is provided between the metal pads 37 .
  • the peripheral circuit 50 includes, for example, a CMOS circuit (logic circuit) that constitutes a controller of the memory cell array 11.
  • the second semiconductor device 7 in FIG. 5 is a cross-sectional view showing a part of a peripheral circuit 50 including a CMOS circuit and its peripheral structure.
  • a plurality of transistors 31 are provided on the first surface F41 of the second substrate 2 .
  • Each transistor 31 includes a gate electrode 32 provided on the first surface F41 of the second substrate 2 via a gate insulating film, and a source diffusion layer and a drain diffusion layer (not shown) provided in the second substrate 2. It has A plurality of transistors 31 constitute a CMOS circuit and function to control the memory cell array 11 .
  • an interlayer insulating film 34 is provided on the CMOS circuit, a plurality of plugs 33 are provided on the source diffusion layer or the drain diffusion layer of the transistor 31, and a multilayer wiring structure 36 is provided on the plugs 33. Further, contact plugs 38 are provided on the multilayer wiring structure 36 and metal pads 37 are connected to the contact plugs 38 .
  • a peripheral circuit 50 having such a configuration is formed on the first surface F41 of the second substrate 2 .
  • the first semiconductor element 6 having the memory cell array 11 and the second semiconductor element 7 having the peripheral circuit 50 are bonded together so that the first bonding surface 6a and the second bonding surface 7a are bonded.
  • the memory cell array 11 and the peripheral circuit 50 are laminated in the Z direction between the first substrate 1 and the second substrate 2. As shown in FIG.
  • the contact line DL connected to the common source line CSL passes through the word line WL and the select gate SG and is connected to the contact line CL.
  • the contact line CL is connected to the contact line EL connected to the CMOS circuit.
  • the multilayer wiring structure 36 of the second semiconductor element 7 is electrically connected to the common source line CSL.
  • the first semiconductor element 6 having the memory cell array 11 is formed on the first substrate 1 having the first elastic modulus such as the SiC substrate.
  • a second semiconductor element 7 having a peripheral circuit 50 is formed on a second substrate 2 having a second elastic modulus such as a Si substrate.
  • the first semiconductor element 6 and the second semiconductor element 7 are bonded together, and the memory cell array 11 and the peripheral circuit 50 are electrically connected in a state in which the first semiconductor element 6 and the second semiconductor element 7 are stacked. Connecting.
  • the first substrate 1 having the first elastic modulus is made of a material having a higher elastic modulus than the second substrate 2 having the second elastic modulus.
  • the first substrate 1 is made of SiC and the second substrate 2 is made of Si. Therefore, the multilayer film included in the memory cell array 11 on the first substrate 1 is less likely to be distorted than when the memory cell array 11 is formed on the second substrate 2 . Thereby, the memory cell array 11 can be supported on the surface of the first substrate 1 and maintained in a substantially flat state. As a result, it is possible to easily manufacture a stack of semiconductor elements while suppressing distortion of the memory cell array 11 .
  • the peripheral circuit 50 is difficult to fabricate the peripheral circuit 50 on the SiC substrate because it causes a decrease in yield.
  • the first semiconductor element 6 having the memory cell array 11 is manufactured on the first substrate 1, and the first semiconductor element 6 and the second semiconductor are manufactured by using the bonding technique.
  • the element 7 is laminated. Therefore, according to the method of manufacturing a semiconductor device according to the present embodiment, the memory cell array 11 is formed on the first substrate 1 made of a material having a higher elastic modulus than the second substrate 2 , and the memory cell array 11 is formed on the second substrate 2 .
  • a peripheral circuit 50 can be formed. As a result, it is possible to avoid a decrease in yield due to forming the peripheral circuit 50 on the first substrate 1 having a higher elastic modulus than the second substrate 2 .
  • the first substrate 1 is peeled off from the first semiconductor element 6 . After the peeled first substrate 1 is washed, a new insulating layer is formed on the first substrate 1 and can be used for manufacturing a new semiconductor device. Thereby, the first substrate 1 can be reused, and the manufacturing cost can be reduced.

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Abstract

第１半導体素子及び第２半導体素子を含む半導体装置の製造方法であって、第２弾性率よりも高い第１弾性率を有する第１基板上に絶縁層を形成し、前記絶縁層上に第１接合表面を有する前記第１半導体素子を形成し、前記第２弾性率を有する第２基板上に第２接合表面を有する前記第２半導体素子を形成し、前記第１接合表面と前記第２接合表面とを貼り合わせて前記第１半導体素子と前記第２半導体素子とを積層する積層体を形成し、前記積層体から前記第１基板を除去する、工程を含む半導体装置の製造方法が提供される。

Description

半導体装置の製造方法
　本開示は、半導体装置の製造方法に関する。
　例えば、特許文献１では、第１弾性率を有する第１基板を、第１弾性率よりも高い第２弾性率を有する第２基板上に接合し、薄膜化した第１基板上に半導体素子を形成した後、第１基板を第２基板から剥離する半導体装置の製造方法を提案する。特許文献１では、例えば第１基板にＳｉ（シリコン単結晶）、第２基板にＳｉＣを用いて、Ｓｉ基板をＳｉＣ基板上に接合した後、Ｓｉ基板を薄膜化し、薄膜化したＳｉ基板上に半導体素子を形成する。
特開２０２１－４４４０８号公報
　本開示は、歪みを抑制しつつ簡易に半導体素子の積層体を製造することができる技術を提供する。
　本開示の一の態様によれば、第１半導体素子及び第２半導体素子を含む半導体装置の製造方法であって、第２弾性率よりも高い第１弾性率を有する第１基板上に絶縁層を形成し、前記絶縁層上に第１接合表面を有する前記第１半導体素子を形成し、前記第２弾性率を有する第２基板上に第２接合表面を有する前記第２半導体素子を形成し、前記第１接合表面と前記第２接合表面とを貼り合わせて前記第１半導体素子と前記第２半導体素子とを積層する積層体を形成し、前記積層体から前記第１基板を除去する、工程を含む半導体装置の製造方法が提供される。
　一の側面によれば、歪みを抑制しつつ簡易に半導体素子の積層体を製造することができる。
実施形態に係る半導体装置の製造方法を示す断面図。 図１に続く、半導体装置の製造方法を示す断面図。 図２に続く、半導体装置の製造方法を示す断面図。 図２で剥がした第１基板の再利用方法（半導体装置の製造方法）を示す断面図。 実施形態に係る半導体装置のメモリセルアレイ及び周辺回路の一例を示す断面図。
　以下、図面を参照して本開示を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
　［半導体装置の製造方法］
　本実施形態の半導体装置は、複数のメモリセルを３次元配置したメモリセルアレイと、メモリセルアレイを制御するＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路を含む周辺回路を有する。本実施形態の半導体装置は、一例としては３Ｄ　ＮＡＮＤ型フラッシュメモリである。
　メモリセルアレイと周辺回路とを有する半導体装置の製造方法の一例としては、メモリセルアレイと周辺回路とを同一のＳｉ（シリコン）基板上に並べて配置する方法がある。これに対して、Ｓｉ基板上に周辺回路を作製し、その上にメモリセルを積層する３Ｄ　ＮＡＮＤ　Ｃｅｌｌ　ｏｎ　Ｐｅｒｉの製造方法が知られている。更に、２つのＳｉ基板上に周辺回路とメモリセルアレイとをそれぞれ作成し、周辺回路のＣｕ配線層につながる金属パッドとメモリセルのＣｕ配線層につながる金属パッド同士をボンディングすることで接続する３Ｄ　ＮＡＮＤ　Ｃｅｌｌ　ｂｏｎｄ　Ｐｅｒｉの製造方法が知られている。これによれば、メモリセルアレイと周辺回路とを積層することで半導体装置の小型化を図り、回路の集積率を高めることができる。
　メモリセルアレイは、シリコン酸化膜とシリコン窒化膜とが交互に積層された多層膜を有する。近年、この多層膜の積層数が増加し、例えば３桁の数値を有する。このため、多層膜への膜ストレスにより多層膜が凹状、凸状、ポテトチップス状等に歪み、メモリセルアレイが歪んだ形状になる。メモリセルアレイが歪んだ形状になると、リソグラフィー工程でフォトレジストを露光してパターニングする際にフォーカスマージンがずれてしまい、パターニングの精度が低下するという課題が生じる。
　これに対して、Ｓｉ基板をＳｉＣ基板上に接合した後、Ｓｉ基板を薄膜化し、薄膜化したＳｉ基板上に半導体素子を形成し、その後、Ｓｉ基板をＳｉＣ基板から剥離する半導体装置の製造方法がある。この方法では、Ｓｉ基板の上に周辺回路とメモリセルアレイの半導体素子が積層されるため、Ｓｉ基板が反ることでメモリセルアレイの多層膜へ膜ストレスがかかる。よって、多層膜の歪みを抑制することは困難である。また、Ｓｉ基板を薄膜化する工程により、半導体装置の製造方法の工程数が増え、生産性が低下し、製造コストがアップする問題がある。
　そこで、本実施形態に係る半導体装置を製造方法では、Ｓｉ基板よりも高い弾性率を有するＳｉＣ基板等を使用し、その基板上にメモリセルアレイを作製する。Ｓｉ基板よりも硬い基板を使用することで基板の反りを抑制し、メモリセルアレイの多層膜へ膜ストレスがかかることを抑制できる。これにより、多層膜の歪みを抑制することができ、リソグラフィー工程でのパターニング精度の低下の課題を解消できる。また、２種類の基板を接合した後、一方の基板を薄膜化する工程が不要になり、より簡易に半導体装置を製造でき、生産性を向上させ、かつ製造コストを低減できる。
　以下では、本実施形態に係る半導体装置を製造方法について、図１～図４を参照しながら詳細を説明する。図１～図４は、実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態に係る製造方法は、第１半導体素子６及び第２半導体素子７を積層した積層体を有する半導体装置を製造する。第１半導体素子６は、メモリセルアレイを含み、第２半導体素子７は、周辺回路を含む。
　まず、図１（ａ）に示すように、第１基板１の表面上に分離層Ｄを形成する。次に、分離層Ｄの表面上に絶縁層３を形成し、その上に第１半導体素子６を形成する。分離層Ｄはなくてもよい。分離層Ｄがない場合、第１基板１の表面上に絶縁層３を形成し、その上に第１半導体素子６を形成する。以下の説明では、便宜上、絶縁層３を第１半導体素子６に含めて示す場合がある。第１半導体素子６は、第１分離層４に隣接する面の反対側に第１接合表面６ａを有する。本実施形態では、第１基板１と絶縁層３との間に分離層Ｄを有し、分離層Ｄは、第１分離層４と第２分離層５とを有する。分離層Ｄの構成及び機能については後述する。
　図１（ｂ）に示すように、第２基板２の表面上には第２半導体素子７を形成する。第２半導体素子７は、第２基板２に隣接する面の反対側に第２接合表面７ａを有する。第２基板２は、第２弾性率を有し、例えば単結晶シリコンである。第１基板１は、第２弾性率よりも高い第１弾性率を有し、例えばＳｉＣ、サファイア、ダイヤモンドのいずれかである。
　第１弾性率及び第２弾性率で示される弾性率は、曲げ強度、引張り強度、ヤング率、熱膨張係数の少なくともいずれかの指標で示すことができる。例えば、第２弾性率よりも高い第１弾性率を有する第１基板１は、第２弾性率を有する第２基板２よりも曲げ強度が高いか、引張り強度が高いか、ヤング率が高いか、熱膨張係数が低いか、の少なくともいずれかの物性値を有する材料から形成される。
　次に、図１（ａ）及び（ｂ）に示す構造体を用いて、図１（ｃ）に示すように、第１接合表面６ａと第２接合表面７ａとを貼り合わせて第１半導体素子６と第２半導体素子７とを積層する積層体を形成する。図１（ｃ）では図１（ａ）に示す第１基板１及び第１半導体素子６を含む構造体を逆さにして第１接合表面６ａと第２接合表面７ａとを貼り合わせた図を示しているが、図１（ｂ）に示す第２基板２及び第２半導体素子７の構造体を逆さにして第１接合表面６ａと第２接合表面７ａとを貼り合わせてもよい。
　最後に、積層体から第１基板１を除去する。積層体から第１基板１を除去する方法は、積層体から第１基板１を除去できればどのような方法を使用してもよい。例えば、第１基板１を削って除去してもよい。研削法（Back Side Grinding）やＣＭＰ（Chemical Mechanical Polishing）法を用いて第１基板１を研磨し、さらに、ウェットエッチングを用いて第１基板１を除去してもよい。
　以上の工程を経て、本実施形態の製造方法による半導体装置（３Ｄ　ＮＡＮＤメモリ）が完成する。なお、上記実施形態の構成は、あくまでも一例であって、本実施形態は、他の積層型半導体装置に適用可能である。
　本実施形態の製造方法による半導体装置によれば、第１半導体素子６を単結晶シリコンの第２基板よりも高い弾性率を有する第１基板上に形成する。これにより、第１基板の反りを抑制し、第１半導体素子６に含まれるメモリセルアレイの多層膜へ膜ストレスがかかり、歪むことを抑制できる。これにより、リソグラフィー工程におけるパターニングの精度を維持できる。
　以上に説明したように、半導体装置の製造方法では、以下の（ａ）～（ｅ）の工程を行い、第１半導体素子６の歪みを抑制しつつ、簡易に半導体装置を製造することができる。
　（ａ）第２弾性率よりも高い第１弾性率を有する第１基板上に絶縁層を形成する。
　（ｂ）前記絶縁層上に第１接合表面を有する前記第１半導体素子を形成する。
　（ｃ）前記第２弾性率を有する第２基板上に第２接合表面を有する前記第２半導体素子を形成する。
　（ｄ）前記第１接合表面と前記第２接合表面とを貼り合わせて前記第１半導体素子と前記第２半導体素子とを積層する積層体を形成する。
　（ｅ）前記積層体から前記第１基板を除去する。
　［分離層を用いた第１基板の除去］
　次に、分離層Ｄを用いた前記（ｅ）の工程における第１基板１の除去及びそれ以降の工程について図２及び図３を参照しながら説明する。図２は、図１に続く、半導体装置の製造方法を示す断面図である。図３は、図２に続く、半導体装置の製造方法を示す断面図である。
　本実施形態に係る半導体装置の製造方法では、分離層Ｄを用いて第１基板１を除去する。本実施形態に係る分離層Ｄは、第１分離層４及び第２分離層５を有する。第１分離層４及び第２分離層５は、第１基板１と第１半導体素子６との間に形成される。
　第１分離層４は、第１半導体素子６に隣接して形成される。図２（ａ）に示すように、光源９は後述する条件に適合した波長のレーザー光を出力し、第１分離層４は、レーザー光を吸収し、これにより発熱して熱膨張する。例えば、第１分離層４は、ポリシリコン（Ｐｏｌｙ　Ｓｉ）又はポリシリコンゲルマニウム（Ｐｏｌｙ　ＳｉＧｅ）である。
　第２分離層５は、第１分離層４と第１基板１との間に形成される。例えば、第２分離層５は、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）である。第２分離層５は、第１基板１の剥離時に、第１分離層４に強い応力がかかるため、その応力によって第１基板１が損傷されることを防ぐためのバッファ層として機能する。
　第２分離層５は設けなくてもよいが、第１基板１と第１分離層４との間に設けられるほうが好ましい。第２分離層５により第１基板１を損傷なく積層体から除去することで、第１基板１の再利用をより容易にすることができる。
　図２（ａ）に示すように、レーザー光は第１基板１側から照射される。このため、第１基板１及び第２分離層５はレーザー光を透過する材料で形成される。第１基板１は、例えばＳｉＣ、サファイア、ダイヤモンドのいずれかで形成される。また、第２分離層５は、レーザー光を十分に透過するためにシリコン酸化膜であることが好ましい。これにより、光源９から出力されるレーザー光は、第１基板１及び第２分離層５を透過し、第１分離層４まで到達できる。
　レーザー光は、第１基板１及び第２分離層５を透過し、第１分離層４により吸収される。これにより、第１分離層４と、第２分離層５及び第１基板１との熱膨張率の差（応力差）並びに加熱に伴う第１分離層４内の圧力の増加によって第１半導体素子６と第１基板１とを引き離す力が働く。レーザー光は、走査され、第１分離層４の全面に照射される。第１分離層４のレーザー光が照射された部分から順に第１基板１が剥がれる。
　図２（ｂ）の例では、第１分離層４と第２分離層５及び第１基板１との熱膨張率の差並びに加熱に伴う第１分離層４内の圧力の増加によって、第１分離層４が剥がれ、このとき第１分離層４ａ、４ｂに分かれている状態を示す。これにより、第１基板１が第１半導体素子６から除去される。ただし、これに限らず、第１分離層４が第１半導体素子６側に残り、第２分離層５が第１基板１と共に除去されてもよい。第１分離層４と第２分離層５の一部が第１半導体素子６側に残り、第２分離層５の残りが第１基板１と共に除去されてもよい。
　光源９から出力するレーザー光は、第１基板１を透過する波長であればよい。例えば第１基板１がサファイアまたはダイヤモンドである場合、波長が２００ｎｍ以上１５００ｎｍ以下の光は第１基板１を透過しうる。よって、第１基板１がサファイア又はダイヤモンドである場合、光源９から出力するレーザー光の波長は、２００ｎｍ以上１５００ｎｍ以下であり得る。ただし、第１基板１がサファイア又はダイヤモンドである場合、照射するレーザー光の波長は、３００ｎｍ以上４００ｎｍ以下であることがより好ましい。
　第１分離層４と第２分離層５とは、第１基板１の材料に応じてそれぞれの機能が発揮される材料を用いる。第１基板１がサファイア又はダイヤモンドであり、光源９から出力するレーザー光の波長が４００ｎｍ以下の場合、第１分離層４はポリシリコンであることが好ましい。この場合、第１分離層４は、４００ｎｍ以下の波長のレーザー光を十分吸収できる。第２分離層５は、前述のとおりシリコン酸化膜であることが好ましい。
　第１基板１がＳｉＣである場合、波長が４００ｎｍ以上１５００ｎｍ以下の光は第１基板１を透過しうる。よって第１基板１がＳｉＣである場合、光源９から出力するレーザー光の波長は、４００ｎｍ以上１５００ｎｍ以下でありうる。ただし、第１基板１がＳｉＣである場合、照射するレーザー光の波長は、４５０ｎｍ以上６００ｎｍ以下であることがより好ましい。また、第１基板１がＳｉＣである場合、第１分離層４はポリシリコンゲルマニウムであることが好ましい。この場合、第１分離層４は、波長が１５００ｎｍ以下のレーザー光を十分吸収できる。第２分離層５は、前述のとおりシリコン酸化膜であることが好ましい。
　第１基板１がサファイア、ダイヤモンド又はＳｉＣのいずれの場合にも、レーザー光は第１分離層４で完全に吸収され、第１半導体素子６内のメモリセルアレイ等のデバイス構造を損傷させないことが重要である。このため、第１分離層４はレーザー光を完全に吸収する厚さとして５０ｎｍ以上であることが好ましい。
　図２（ｂ）に一例を示すように、第１分離層４は、第１基板１側と第１半導体素子６側の少なくともいずれかに残る。図２（ｂ）の例では、第１分離層４は、第１基板１側の第１分離層４ａと、第１半導体素子６側の第１分離層４ｂとに分かれて両側に残っている。第２分離層５は、第１基板１側のみに残る場合と、第１基板１側と第１半導体素子６側の両方に残る場合がある。
　図３は、図２に続く、半導体装置の製造方法を示す断面図である。図３（ａ）に示す第１半導体素子６側に残った第１分離層４ｂは、ウェットエッチング又はＣＭＰで除去してもよい。第１半導体素子６側に第２分離層５が残っている場合、第２分離層５はフッ酸を使用してウェットエッチングで除去してもよい。なお、第１半導体素子６側の第１分離層４ｂは残したままであってもよく、第１分離層４ｂの除去は省略できる。同様に、第１半導体素子６側の第２分離層５は残したままであってもよく、第２分離層５の除去は省略できる。
　第１基板１を剥がした後、図３（ｂ）に示すように、第２基板２上の第１半導体素子６及び第２半導体素子７の積層体から第１分離層４ｂを除去する。その状態で、図３（ｃ）に示すように、第１半導体素子６の表面にプロービングパッド８を形成する。これにより、プロービングパッド８を有する第１半導体素子６と第２半導体素子７との積層体の半導体装置の製造が完了する。プロービングパッド８により外部素子との電気的接続が可能となる。
　［第１基板の再利用］
　次に、第１基板１の再利用について図４を参照しながら説明する。図４は、図２（ｂ）に示すように、第１半導体素子６から剥がされた第１基板１の再利用方法を示す断面図である。図４に示す第１基板１の再利用方法は、本実施形態に係る半導体装置の製造方法の一工程である。
　図２（ｂ）にて第１半導体素子６から剥がされた第１基板１を洗浄する。第２分離層５はフッ酸でウェットエッチングにより除去することで、第１基板１に傷を付けずに第２分離層５を除去できる。
　図４（ａ）に示すように、第２分離層５に加えて第１分離層４ａが残っている場合は、第１分離層４ａをウェットエッチング又はＣＭＰで除去する。これにより、第１基板１の再利用が可能になる。第２分離層５や第１分離層４ａを除去する際に第１基板１に傷が付いた場合には、ＣＭＰにより第１基板１の傷がついた面を削り平坦化することで、第１基板１の再利用が可能になる。
　第１基板１を洗浄した後、第１基板１上に新たな絶縁層３を形成する。更に、前記（ｂ）～前記（ｅ）の工程を行い、これにより、新たな半導体装置を製造する。これによれば、第１基板を半導体装置の製造に再利用できる。
　［メモリセルアレイ及び周辺回路の一例］
　本実施形態に係る半導体装置の製造方法にて製造された第１半導体素子６及び第２半導体素子７の積層体の内部構成の一例について図５を参照しながら説明する。図５は、図１（ｃ）に示す積層体の天地を逆転させて第１半導体素子６を下側、第２半導体素子７を上側に示す。
　図５では、第１半導体素子６のメモリセルアレイ１１の柱状部ＢＬ部分の周辺、第２半導体素子７の周辺回路５０のＣＭＯＳ回路の一部及びその周辺の構造の拡大断面図である。なお、図５のメモリセルアレイ１１は、主に階段構造部２１を示している。
　図５に示すように、第１基板１上には、第２分離層５、第１分離層４、絶縁層３の順に積層され、絶縁層３の上に複数のメモリセルを含むメモリセルアレイ１１が形成されている。絶縁層３の間に導電性のコモン・ソースラインＣＳＬが形成され、コモン・ソースラインＣＳＬにメモリセルアレイ１１の柱状部ＢＬ部分が接続されている。
　メモリセルアレイ１１は、Ｚ方向（第１接合表面６ａに対して垂直方向）に積層された複数の導電層（ワード線ＷＬ）と複数の絶縁層とを含む。複数の導電層は、複数のワード線ＷＬとして設けられている。複数の絶縁層は、Ｚ方向に隣接する複数のワード線ＷＬ間に設けられており、該複数のワード線ＷＬ間を電気的に絶縁する。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。ワード線ＷＬは、例えば、タングステン等の導電性材料を含む。複数の絶縁層は、例えば、シリコン酸化膜等の絶縁膜を含む。
　ワード線ＷＬおよび絶縁層の積層体上には、選択ゲートＳＧが設けられている。選択ゲートＳＧは、コンタクトプラグ２６を介して選択ゲート配線層２７と電気的に接続されている。選択ゲートＳＧも、例えば、タングステン等の導電性材料を含む。選択ゲートＳＧ上には、層間絶縁膜１５が設けられている。さらに、層間絶縁膜１５内、あるいは、その上に配線層２４、コンタクトプラグ２５および金属パッド２８が形成されている。最上層の金属パッド２８間には、層間絶縁膜１６が設けられている。
　柱状部ＢＬが、ワード線ＷＬおよび選択ゲートＳＧを貫通し、ビット線ＡＬと電気的に接続されている。柱状部ＢＬは、Ｚ方向に延びるメモリ絶縁膜、チャネル半導体層、およびコア絶縁膜を備えている。メモリ絶縁膜は、ブロック絶縁膜、電荷蓄積層およびトンネル絶縁膜を含んでいる。
　選択ゲートＳＧを導通状態とすることによって、柱状部ＢＬが選択的にビット線ＡＬに接続され、ビット線ＡＬからの電圧を受ける。この選択された柱状部ＢＬにおいて、電荷が、チャネル半導体層と電荷蓄積層との間でトンネル絶縁膜を介して注入／放出される。これにより、データが書き込まれ、あるいは、消去される。ブロック絶縁膜は、電荷蓄積層の電荷がワード線ＷＬへ漏洩することをブロックするために設けられている。ワード線ＷＬとメモリ絶縁膜との交差位置の構成がメモリセルとなっている。このような構成および機能を有するメモリセルアレイ１１が第１基板１上に形成される。
　ＳｉＣ等の第１基板１を支持基板として用いて、第１基板１上にメモリセルアレイ１１を形成する。つまり、メモリセルアレイ１１を、第２基板２よりも高い弾性率を有する第１基板１上に支持する。これにより、第１基板１はＳｉ等の第２基板２よりも硬く、反らないため、メモリセルアレイ１１は、第１基板１の表面に支持されて略平坦状態を維持できる。
　この状態で、メモリセルアレイ１１を周辺回路５０に接続するように、第１半導体素子６を第２基板２の第１面Ｆ４１に向け、第２半導体素子７を第１基板１の第２面Ｆ１２に向ける。図５では、第１半導体素子６の第１接合表面６ａと第２半導体素子７の第２接合表面７ａとが非接触の状態を示しているが、この状態から第１半導体素子６の第１接合表面６ａと第２半導体素子７の第２接合表面７ａとをボンディングで接合する。これにより、第１半導体素子６側の金属パッド２８と第２半導体素子７側の金属パッド３７とが接触する。金属パッド２８、３７は、例えば、銅、タングステン等の導電性材料を含む。金属パッド３７間には、層間絶縁膜３５が設けられている。
　周辺回路５０は、例えば、メモリセルアレイ１１のコントローラを構成するＣＭＯＳ回路（論理回路）を含む。図５の第２半導体素子７は、ＣＭＯＳ回路を含む周辺回路５０の一部およびその周辺の構造を示す断面図である。第２基板２の第１面Ｆ４１上には、複数のトランジスタ３１が設けられている。各トランジスタ３１は、第２基板２の第１面Ｆ４１上にゲート絶縁膜を介して設けられたゲート電極３２と、第２基板２内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。複数のトランジスタ３１は、ＣＭＯＳ回路を構成し、メモリセルアレイ１１を制御するように機能する。
　さらに、ＣＭＯＳ回路上には、層間絶縁膜３４が設けられ、複数のプラグ３３がトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられ、多層配線構造３６がプラグ３３上に設けられている。さらに、コンタクトプラグ３８が多層配線構造３６上に設けられ、金属パッド３７がコンタクトプラグ３８に接続されている。このような構成を有する周辺回路５０が第２基板２の第１面Ｆ４１上に形成される。
　このようにしてメモリセルアレイ１１を有する第１半導体素子６と周辺回路５０を有する第２半導体素子７とを、第１接合表面６ａと第２接合表面７ａとを接合するように貼り合わせる。図１（ｃ）及び図５に示すように、メモリセルアレイ１１及び周辺回路５０が第１基板１と第２基板２との間でＺ方向に積層される。
　これにより、第１接合表面６ａに露出した金属パッド２８と第２接合表面７ａに露出した金属パッド３７とが互いに接触し、電気的に接続される。これにより、メモリセルアレイ１１を制御することが可能となる。このように、周辺回路５０およびメモリセルアレイ１１を対向させたときに、金属パッド２８と金属パッド３７とは互いに対応するように配置されている。
　また、コモン・ソースラインＣＳＬに接続されたコンタクト線ＤＬが、ワード線ＷＬおよび選択ゲートＳＧを貫通し、コンタクト線ＣＬに接続される。第１接合表面６ａと第２接合表面７ａとの接合により、コンタクト線ＣＬがＣＭＯＳ回路に接続されたコンタクト線ＥＬと接続する。これにより、第２半導体素子７の多層配線構造３６がコモン・ソースラインＣＳＬに電気的に接続される。
　以上に説明したように、本実施形態に係る半導体装置の製造方法によれば、ＳｉＣ基板等の第１弾性率を有する第１基板１上にメモリセルアレイ１１を有する第１半導体素子６を作成する。また、Ｓｉ基板等の第２弾性率を有する第２基板２上に周辺回路５０を有する第２半導体素子７を作成する。
　そして、第１半導体素子６と第２半導体素子７とをボンディングで貼り合わせ、第１半導体素子６と第２半導体素子７とを積層させた状態でメモリセルアレイ１１と周辺回路５０とを電気的に接続する。
　第１弾性率を有する第１基板１は第２弾性率を有する第２基板２よりも弾性率が高い材料から形成されている。例えば第１基板１はＳｉＣから形成され、第２基板２はＳｉから形成される。このため、第１基板１上のメモリセルアレイ１１に含まれる多層膜は、第２基板２上にメモリセルアレイ１１を形成した場合と比べて歪みにくい。これにより、メモリセルアレイ１１は、第１基板１の表面に支持されて略平坦状態を維持できる。この結果、メモリセルアレイ１１の歪みを抑制しつつ簡易に半導体素子の積層体を製造することができる。
　また、周辺回路５０をＳｉＣ基板上に作製することは歩留まりの低下を招くため困難である。以上から、実施形態に係る半導体装置の製造方法では、第１基板１上にメモリセルアレイ１１を有する第１半導体素子６を作製し、及び貼り合わせ技術を用いて第１半導体素子６と第２半導体素子７とを積層させる。従って、本実施形態に係る半導体装置の製造方法によれば、第２基板２よりも弾性率が高い材料から形成される第１基板１上にメモリセルアレイ１１を形成し、第２基板２上に周辺回路５０を形成できる。これにより、第２基板２よりも弾性率が高い第１基板１上に周辺回路５０を形成することによる歩留まりの低下を回避できる。
　また、第１半導体素子６と第２半導体素子７とを積層させた後、第１基板１を第１半導体素子６から剥がす。剥がした第１基板１は洗浄した後、第１基板１上に新たな絶縁層を形成し、新たな半導体装置の製造に使用することができる。これにより、第１基板１を再利用でき、製造コストを低下できる。
　今回開示された実施形態に係る半導体装置の製造方法は、すべての点において例示であって制限的なものではないと考えられるべきである。実施形態は、添付の請求の範囲及びその主旨を逸脱することなく、様々な形態で変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で他の構成も取り得ることができ、また、矛盾しない範囲で組み合わせることができる。
　本願は、日本特許庁に２０２１年１０月１２日に出願された基礎出願２０２１－１６７２３５号の優先権を主張するものであり、その全内容を参照によりここに援用する。
１　　　　第１基板
２　　　　第２基板
３　　　　絶縁層
４　　　　第１分離層
５　　　　第２分離層
６　　　　第１半導体素子
６ａ　　　第１接合表面
７　　　　第２半導体素子
７ａ　　　第２接合表面
１１　　　メモリセルアレイ
５０　　　周辺回路
Ｄ　　　　分離層

Claims (16)

  1. 　第１半導体素子及び第２半導体素子を含む半導体装置の製造方法であって、
    　（ａ）第２弾性率よりも高い第１弾性率を有する第１基板の上に絶縁層を形成し、
    　（ｂ）前記絶縁層の上に第１接合表面を有する前記第１半導体素子を形成し、
    　（ｃ）前記第２弾性率を有する第２基板の上に第２接合表面を有する前記第２半導体素子を形成し、
    　（ｄ）前記第１接合表面と前記第２接合表面とを貼り合わせて前記第１半導体素子と前記第２半導体素子とを積層する積層体を形成し、
    　（ｅ）前記積層体から前記第１基板を除去する、
    　工程を含む半導体装置の製造方法。
  2. 　前記第１半導体素子は、メモリセルアレイを含み、
    　前記第２半導体素子は、周辺回路を含む、
    　請求項１に記載の半導体装置の製造方法。
  3. 　前記第１基板は、ＳｉＣ、サファイア、又はダイヤモンドのいずれかである、
    　請求項１に記載の半導体装置の製造方法。
  4. 　前記第１基板と前記絶縁層との間に分離層を有する、
    　請求項３に記載の半導体装置の製造方法。
  5. 　前記分離層は、第１分離層を有し、
    　前記（ｅ）の工程は、前記第１分離層にレーザー光を照射することで、前記第１分離層がレーザー光を吸収して熱膨張し、これにより前記第１基板を除去する、
    　請求項４に記載の半導体装置の製造方法。
  6. 　前記第１分離層は、ポリシリコン（Ｐｏｌｙ　Ｓｉ）又はポリシリコンゲルマニウム（Ｐｏｌｙ　ＳｉＧｅ）である、
    　請求項５に記載の半導体装置の製造方法。
  7. 　前記分離層は、前記第１分離層と前記第１基板との間に第２分離層を有する、
    　請求項５に記載の半導体装置の製造方法。
  8. 　前記第２分離層は、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）である、
    　請求項７に記載の半導体装置の製造方法。
  9. 　前記第１基板がサファイア又はダイヤモンドである場合、照射する前記レーザー光の波長は２００ｎｍ以上１５００ｎｍ以下ある、
    　請求項５に記載の半導体装置の製造方法。
  10. 　照射する前記レーザー光の波長は、３００ｎｍ以上４００ｎｍ以下である、
    　請求項９に記載の半導体装置の製造方法。
  11. 　前記第１基板がＳｉＣである場合、照射する前記レーザー光は４００ｎｍ以上１５００ｎｍ以下である、
    　請求項５に記載の半導体装置の製造方法。
  12. 　照射する前記レーザー光の波長は、４５０ｎｍ以上６００ｎｍ以下である、
    　請求項１１に記載の半導体装置の製造方法。
  13. 　照射する前記レーザー光の波長は、４５０ｎｍ以上である、
    　請求項１２に記載の半導体装置の製造方法。
  14. 　前記第２基板は、単結晶シリコンである、
    　請求項１～１３のいずれか一項に記載の半導体装置の製造方法。
  15. 　（ｆ）前記積層体から除去された前記第１基板を洗浄し、
    　前記（ａ）の工程は、前記（ｆ）の工程後に、洗浄した前記第１基板上に新たな絶縁層を形成する、
    　請求項１～１３のいずれか一項に記載の半導体装置の製造方法。
  16. 　前記第１基板上に新たな絶縁層を形成した後、前記（ｂ）～前記（ｅ）の工程を行うことで新たな半導体装置を製造し、これにより前記第１基板を再利用する、
    　請求項１５に記載の半導体装置の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
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JP2018514498A (ja) * 2015-05-14 2018-06-07 アールエフエイチアイシー コーポレイション ダイヤモンド−半導体複合基板を製造する方法
JP2020047833A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 記憶装置
JP2021019185A (ja) * 2019-07-18 2021-02-15 キオクシア株式会社 エッチング方法、半導体製造装置、および半導体装置の製造方法
JP2021044408A (ja) * 2019-09-11 2021-03-18 キオクシア株式会社 半導体装置の製造方法
JP2021150601A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体ウェハおよびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018514498A (ja) * 2015-05-14 2018-06-07 アールエフエイチアイシー コーポレイション ダイヤモンド−半導体複合基板を製造する方法
JP2020047833A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 記憶装置
JP2021019185A (ja) * 2019-07-18 2021-02-15 キオクシア株式会社 エッチング方法、半導体製造装置、および半導体装置の製造方法
JP2021044408A (ja) * 2019-09-11 2021-03-18 キオクシア株式会社 半導体装置の製造方法
JP2021150601A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体ウェハおよびその製造方法

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