JP2018514498A - ダイヤモンド−半導体複合基板を製造する方法 - Google Patents

ダイヤモンド−半導体複合基板を製造する方法 Download PDF

Info

Publication number
JP2018514498A
JP2018514498A JP2017558437A JP2017558437A JP2018514498A JP 2018514498 A JP2018514498 A JP 2018514498A JP 2017558437 A JP2017558437 A JP 2017558437A JP 2017558437 A JP2017558437 A JP 2017558437A JP 2018514498 A JP2018514498 A JP 2018514498A
Authority
JP
Japan
Prior art keywords
silicon carbide
compound semiconductor
carrier substrate
substrate
diamond
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017558437A
Other languages
English (en)
Other versions
JP6425835B2 (ja
Inventor
フランシス，ダニエル
Original Assignee
アールエフエイチアイシー コーポレイション
アールエフエイチアイシー コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アールエフエイチアイシー コーポレイション, アールエフエイチアイシー コーポレイション filed Critical アールエフエイチアイシー コーポレイション
Publication of JP2018514498A publication Critical patent/JP2018514498A/ja
Application granted granted Critical
Publication of JP6425835B2 publication Critical patent/JP6425835B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/98—Methods for disconnecting semiconductor or solid-state bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29193—Material with a principal constituent of the material being a solid not provided for in groups H01L2224/291 - H01L2224/29191, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83052—Detaching layer connectors, e.g. after testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/8322—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H01L2224/83224—Applying energy for connecting with energy being in the form of electromagnetic radiation using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10323—Aluminium nitride [AlN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10344—Aluminium gallium nitride [AlGaN]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Optics & Photonics (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

半導体・オン・ダイヤモンド複合基板を製造する方法であって、当該方法は、（ｉ）化合物半導体が上に配置されたネイティブ炭化ケイ素基板を有するネイティブ半導体ウエハから出発し、（ｉｉ）化合物半導体に炭化ケイ素キャリア基板を接合し、（ｉｉｉ）ネイティブ炭化ケイ素基板を除去し、（ｉｖ）化合物半導体の上に核生成層を形成し、（ｖ）核生成層上に多結晶化学気相成長（ＣＶＤ）ダイヤモンドを成長させて、複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハを形成し、（ｖｉ）炭化ケイ素キャリア基板をレーザリフトオフによって除去して、核生成層を介して多結晶ＣＶＤダイヤモンドに接合された化合物半導体を有する層状構造を達成することを有し、ステップ（ｉｉ）において、炭化ケイ素キャリア基板は、レーザ光を吸収するレーザ吸収材料を介して化合物半導体に接合され、レーザ光は、炭化ケイ素キャリア基板の厚さよりも短いコヒーレンス長を持つ。

Description

本発明は、ダイヤモンド−半導体複合基板を製造する方法に関する。特定の実施形態は、窒化ガリウム（ＧａＮ）・オン・炭化ケイ素（ＳｉＣ）基板から出発してＧａＮ・オン・ダイヤモンド基板を製造する方法に関する。
次世代半導体デバイス、そして特に、例えば窒化ガリウムなどの化合物半導体に基づくものが、例えば高電子移動度トランジスタ（ＨＥＭＴ）などのハイパワー及び／又は高周波のデバイス向けに提案されている。例えばＧａＮなどの化合物半導体の十分な恩恵の実現を可能にすることに対する１つの制限は、熱マネジメントのものである。この目的のため、非常に高い熱伝導率を有するものである合成ダイヤモンド熱拡散基板を、例えばＧａＮ系半導体デバイス構造などの半導体デバイス構造に近接させて一体化することで、より高い電力密度の使用や、より高いデバイス詰め込み密度を可能にすること及び／又はそのようなデバイスの寿命を延ばすことが提案されている。
近年、単結晶シリコン基板上に高品質の単結晶ＧａＮを製造する方法が開発されている。これらの方法は典型的に、単結晶シリコン基板と単結晶ＧａＮ材料との間の格子不整合から生じる歪みを緩和するために、その上に単結晶ＧａＮがエピタキシャル成長されるシリコン基板の直上に歪み制御層を設けることを含む。このように、現在、シリコン基板上の高品質の単結晶ＧａＮが商業的に入手可能である。しかしながら、このような基板に伴う１つの問題は、シリコン材料の熱伝導率が比較的低く、故に、上に位置するＧａＮを、熱マネジメント問題を生じさせることなく、その完全なる潜在能力まで駆動することができないことである。
上述のものに加えて、単結晶炭化ケイ素基板上に高品質の単結晶ＧａＮを製造する方法も開発されている。炭化ケイ素（シリコンカーバイド）はシリコンよりも高い熱伝導率を有する。やはり、この方法は典型的に、単結晶炭化ケイ素基板と単結晶ＧａＮ材料との間の格子不整合から生じる歪みを緩和するために、その上に単結晶ＧａＮがエピタキシャル成長される炭化ケイ素基板の直上に歪み制御層を設けることを含む。このように、現在、炭化ケイ素基板上の高品質の単結晶ＧａＮが商業的に入手可能であり、特定の用途では、炭化ケイ素ベースの基板の改善された熱性能に加えて、例えば低い欠陥密度といったＧａＮの特定の特性に因り、このような基板ウエハが好ましい。１つの欠点は、これらの炭化ケイ素ベースの基板がシリコンベースの選択肢よりも高価なことである。さらに、炭化ケイ素の熱伝導率はシリコンよりも高いものの、依然として、上に位置するＧａＮを、熱マネジメント問題を生じさせることなく、その完全なる潜在能力まで駆動することはできない。
現在利用可能なシリコンソリューション及び炭化ケイ素ソリューションに代わる１つの考え得るソリューションは、他の熱マネジメント材料よりも遥かに高い熱伝導率を持つ合成ダイヤモンド基板上に、例えばＧａＮなどの高品質単結晶半導体層を製造する方法を開発することである。これに関して、通常、薄い単結晶シリコン又は炭化ケイ素層をダイヤモンド基板上に配設し、この薄いシリコン又は炭化ケイ素の層上にＧａＮをエピタキシャル成長させることで、例えばＧａＮなどの半導体をダイヤモンド基板上に成長させることが可能である。しかしながら、これまで、シリコン又は炭化ケイ素基板上でのＧａＮ成長と比較して、歪み制御問題に起因して、このような基板上に同じ品質の単結晶ＧａＮ材料を達成することは可能でなかった。さらに、ダイヤモンド基板上の単結晶シリコン又は炭化ケイ素の高品質・低欠陥の薄い層は、シリコン半導体成長のための良好なエピタキシャル基板を提供するものであるとともに、上に位置する半導体層と下に位置するダイヤモンド熱拡散材料との間の熱障壁抵抗の問題を緩和するために非常に薄いもの（例えば、５０ｎｍ未満の厚さ）でもあるが、このような層を設けることは困難である。
以上に照らして、ＧａＮがシリコン又は炭化ケイ素基板上に成長され、次いで、ＧａＮが合成ダイヤモンド基板に転写される別のアプローチが提案されている。単結晶半導体は、通常、露出した上面に製造される半導体デバイスに対して最適化されたエピタキシャル層状構造（所謂“エピ層”構造）を有するので、殆どの場合において、単にＧａＮエピ層構造の露出した上面にダイヤモンド層を設けるのではなく、下に位置するシリコン又は炭化ケイ素基板を合成ダイヤモンド基板で置き換えることが望ましい。すなわち、転写プロセスは、ネイティブ（在来）の成長基板の除去と、その代わりの合成ダイヤモンド基板の配設とを含む。そのようなプロセスでは、２つのファクタが重要であり、すなわち、（ｉ）転写プロセスがＧａＮエピ層構造を過度に損傷しないこと、及び（ｉｉ）合成ダイヤモンド基板が、活性ＧａＮエピタキシャル構造と合成ダイヤモンド材料との間に低い熱障壁抵抗を持って、ＧａＮエピ層構造と密に熱接触して一体化されることが重要である。
特許文献１（ＵＳ７５９５５０７）は、ネイティブシリコン基板から合成ダイヤモンドベースの基板へとＧａＮエピ層構造を転写する製造方法を開示している。その方法は、（ｉ）その上に化合物半導体（例えば、ＧａＮ）が配置されるネイティブ成長基板（例えば、シリコン）を用意することと、（ｉｉ）化合物半導体層にキャリア基板を接合することと、（ｉｉｉ）ネイティブ成長基板を除去することと、（ｉｖ）化合物半導体層上に核生成層を形成することと、（ｖ）核生成層上に多結晶ＣＶＤダイヤモンドを成長させることと、次いで、（ｖｉ）キャリア基板を除去することで、核生成層を介して多結晶ＣＶＤダイヤモンドに接合された化合物半導体を有する層状構造を達成することとを有する。
上述の製造方法では、通常、中間キャリア基板に関して選択される材料は、種々の応力マネジメント問題を導入することを避けるために、ネイティブ成長基板の材料と同じにされる。ネイティブ基板及び中間キャリア基板にシリコンが使用される場合、これらの基板は、原則として、例えば従来からの機械的研削（グラインディング）技術及び／又は研削とエッチングとの組み合わせによって除去され得る。しかしながら、これに関して見出されたことには、成長基板に対しては、プロセスのこの段階ではウエハが平坦であるため、従来からの研削が機能するが、ダイヤモンド成長後の中間キャリア基板の除去がよりいっそう問題となる。これは、中間キャリア基板が、ダイヤモンド成長後に反らされて、従来からの研削によってでは容易に除去され得ないためである。
特許文献１（ＵＳ７５９５５０７）は、ワイドギャップ半導体の成長に使用される典型的な基板がサファイア、炭化ケイ素及びシリコンであること、及び、基板が、その除去が困難であるサファイア又は炭化ケイ素である場合に、その基板は化学的リフトオフ又はレーザリフトオフによって除去され得ることを示している。しかしながら、ダイヤモンド成長後に炭化ケイ素の中間キャリア基板を除去する試みは問題を有することが判明した。この炭化ケイ素は、湿式又は乾式の何れの化学プロセスによっても、容易にエッチングされることができない。更には、この炭化ケイ素は、ダイヤモンド成長後の炭化ケイ素−半導体−ダイヤモンド複合ウエハの反りがその厚さを超えるため、ラッピングでも容易に除去されることができない。より更には、レーザリフトオフ技術を用いて炭化ケイ素キャリア基板を除去する試みは、そのような技術が使用される時にダイヤモンド−半導体ウエハが砕け散ることを引き起こした。
以上に照らして、本発明の実施形態の１つの目的は、上述の問題を解決し、炭化ケイ素−半導体ネイティブウエハで出発してダイヤモンド−半導体複合基板を製造するための実行可能な製造方法を提供することである。
米国特許第７５９５５０７号明細書
本発明は、半導体・オン・ダイヤモンド複合基板を製造する方法を提供し、当該方法は、
（ｉ）化合物半導体が上に配置されたネイティブ炭化ケイ素基板を有するネイティブ半導体ウエハから出発するステップと、
（ｉｉ）上記化合物半導体に炭化ケイ素キャリア基板を接合するステップと、
（ｉｉｉ）上記ネイティブ炭化ケイ素基板を除去するステップと、
（ｉｖ）上記化合物半導体の上に核生成層を形成するステップと、
（ｖ）上記核生成層上に多結晶化学気相成長（ＣＶＤ）ダイヤモンドを成長させて、複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハを形成するステップと、
（ｖｉ）上記炭化ケイ素キャリア基板を除去して、上記核生成層を介して上記多結晶ＣＶＤダイヤモンドに接合された上記化合物半導体を有する層状構造を達成するステップと
を有し、
ステップ（ｉｉ）において、上記炭化ケイ素キャリア基板は、上記炭化ケイ素キャリア基板の厚さよりも短いコヒーレンス長のレーザ光を吸収するレーザ吸収材料を介して、上記化合物半導体に接合され、
ステップ（ｖｉ）において、上記炭化ケイ素キャリア基板は、
複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハを少なくとも１００℃の温度まで加熱し、
上記炭化ケイ素キャリア基板の厚さよりも短いコヒーレンス長を持つレーザ光を、上記炭化ケイ素キャリア基板を通じて導き、該レーザ光が上記レーザ吸収材料によって吸収され、そして
上記レーザ光への曝露後に上記複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハを冷却して、上記化合物半導体からの上記炭化ケイ素キャリア基板の分離を生じさせる、
ことによって、上記化合物半導体から除去される。
本発明のよりよい理解のため、及び本発明がどのように実施され得るかを示すため、ここで、添付の図面を参照して例として、本発明の実施形態を説明する。
図１（ｉ）−（ｖｉ）は、半導体・オン・炭化ケイ素ウエハで出発して半導体・オン・ダイヤモンドウエハを製造するための製造方法を例示している。
本発明の実施形態は、炭化ケイ素−半導体ネイティブウエハで出発してダイヤモンド−半導体複合基板を製造するための実行可能な手段を提供する。図１（ｉ）に例示する製造方法の出発点は、化合物半導体１２（例えば、ＧａＮ）が上に配置されたネイティブ炭化ケイ素成長基板１０を有するネイティブ半導体ウエハである。背景技術セクションで記載したように、このようなウエハは、商業的に入手可能であり、単結晶化合物半導体が低い欠陥密度を有して非常に高品質であるように開発されている。
図１に例示するステップ（ｉｉ）にて、炭化ケイ素キャリア基板１６が、炭化ケイ素キャリア基板１６よりも長い波長のレーザ光を吸収するレーザ吸収材料１４を介して、化合物半導体１２に接合される。レーザ吸収材料１４は、この製造プロセス内で後に、炭化ケイ素キャリア基板１６を解き放つレーザリフトオフステップにて利用される。その材料は、炭化ケイ素キャリア基板を通過するレーザ光を吸収するように選択され、セラミック材料（例えば、ポリシリコン又はアモルファスシリコン）、又はこの接合プロセスを乗り切ることができるとともに、炭化ケイ素キャリア基板が通す光を強く吸収する他の材料とし得る。レーザ吸収材料は、炭化ケイ素キャリア基板を化合物半導体に接合するのに先立って、炭化ケイ素キャリア基板上にコーティングされることができる。例えば、炭化ケイ素は１マイクロメートルの波長の光を吸収しないが、ポリシリコンは吸収する。従って、１マイクロメートルの波長の光を炭化ケイ素キャリア基板を通じて導き、そして、この光をポリシリコン層によって光を吸収させることで、後述するように、炭化ケイ素キャリア基板の分離を生じさせることが可能である。
炭化ケイ素キャリア基板は、１００マイクロメートルから２０００マイクロメートルの範囲内の厚さを有し得る。炭化ケイ素キャリア基板の厚さは、この製造方法において後にリフトオフ手順で使用されるレーザ光のコヒーレンス長よりも大きくなければならない。見出されたことには、レーザ光のコヒーレンス長が炭化ケイ素キャリア基板の厚さよりも長い場合、炭化ケイ素キャリア基板の滑らかで完全なリフトオフが達成されない。これまた留意されたいことには、ここに記載される製造方法は、大口径の炭化ケイ素キャリア基板の滑らかで完全なリフトオフが可能である。例えば、炭化ケイ素キャリア基板は、少なくとも５０ｍｍ、８０ｍｍ、１００ｍｍ、１２０ｍｍ、１４０ｍｍ、又は１５０ｍｍの直径を有し得る。
図１に例示するステップ（ｉｉｉ）にて、ネイティブ炭化ケイ素成長基板１０が除去される。１つの可能性によれば、ネイティブ炭化ケイ素成長基板１０は、ネイティブ炭化ケイ素成長基板１０の大部分を機械的にラッピング（粗研磨）又はポリッシング（研磨）することと、ネイティブ炭化ケイ素成長基板の残部をドライエッチングすることと、を有する二段階プロセスを用いて除去される。複合ウエハはプロセスのこの段階において依然として平坦な構成にあるので、反りは重大な問題でなく、故に、ネイティブ炭化ケイ素基板は、斯くして従来からの処理ステップを用いて除去されることができる。複合基板の有意な反りが炭化ケイ素キャリア基板の除去を特に問題あるものとするのは、後に、ＣＶＤダイヤモンド成長後のみである。
ネイティブ炭化ケイ素成長基板１０の除去後、化合物半導体エピ層構造の下面が露出される。しかしながら、露出された表面に薄いネイティブ歪み整合層が残存しており、有利にはこれらも除去される。これらの層は非常に薄いので、これらネイティブ歪み整合層及びオプションでエピ層構造内のネイティブバッファ層の一部を、化合物半導体エピ層構造の活性領域を損傷することなく除去するには、この段階で注意深い処理が必要とされる。
清浄で平坦で低ラフネスの、化合物半導体エピ層構造１２の露出した下面が達成されると、その上に、図１（ｉｖ）に例示するように、ダイヤモンド成長に適した核生成層１８が設けられる。核生成層１８は、ナノ結晶ダイヤモンド、炭化ケイ素、シリコン、窒化ケイ素、二酸化ケイ素、窒化アルミニウム、酸化マグネシウム、窒化ホウ素、又は酸化ベリリウムのうちの１つ以上を有し得る。核生成層１８はまた、ダイヤモンド成長に先立ってダイヤモンド粉末で種付けされ得る。核生成層は、ダイヤモンド成長中に化合物半導体を保護するように機能するとともに、ダイヤモンド成長に好適な表面を提供する。しかしながら、この層は、後続の製造ステップにおいて構造体にダイヤモンド熱拡散層を一体化することの利益を減じてしまう熱障壁をもたらすので、非常に薄く（例えば、５０ｎｍ未満の厚さ）にされるべきである。
図１に例示するステップ（ｖ）にて、核生成層１８上に多結晶の化学気相成長（ＣＶＤ）されたダイヤモンド２０が成長されて、複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハが形成される。効率的な熱拡散のために、比較的厚くて高熱伝導の多結晶ＣＶＤダイヤモンドの層が設けられ得る。例えば、多結晶ＣＶＤダイヤモンドは、少なくとも５０マイクロメートル、１００マイクロメートル、１５０マイクロメートル、２００マイクロメートル、又は３００マイクロメートルの厚さまで成長され得る。しかしながら、炭化ケイ素とダイヤモンド材料との間の熱膨張係数の差に起因して、得られるダイヤモンド−化合物半導体−炭化ケイ素ウエハは有意に反る。これは、後述するように最終的なダイヤモンド・オン・半導体ウエハを達成するために必要とされる炭化ケイ素キャリア基板の除去まで来た時に問題となる。
ダイヤモンド成長の後、化合物半導体・オン・ダイヤモンドを自立ウエハとして残すように、炭化ケイ素基板を除去する必要がある。しかしながら、炭化ケイ素は、湿式又は乾式の何れの化学プロセスによっても容易にエッチングされることができないため、除去することが困難である。さらに、ＳｉＣウエハの反りがその厚さを超えているため、これはラッピング又はポリッシングによってでも容易に除去されることができない。レーザを、炭化ケイ素と化合物半導体との間の中間層で吸収されるように、炭化ケイ素基板を介して投じることによって、炭化ケイ素キャリア基板にレーザリフトオフ技術を使用することが提案されている。しかしながら、これは問題となることが見出された。何故なら、ダイヤモンド−炭化ケイ素の系の中に築き上げられる応力（温度にわたってのＣＴＥの差によって引き起こされる）が、レーザリフトオフプロセス中にウエハを爆発させるからである。
本発明者は、今や、レーザリフトオフプロセス中のウエハの割れ及び破断を回避するレーザリフトオフプロセスの具体的な実行法を見出した。この方法においては、図１（ｖｉ）に例示するように、核生成層１８を介して多結晶ＣＶＤダイヤモンド２０に接合された化合物半導体１２を有する層状構造を達成するように、炭化ケイ素キャリア基板１６が除去される。この除去ステップは、
複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハを少なくとも１００℃の温度（例えば、少なくとも１５０℃、２００℃、３００℃、４００℃、又は４５０℃）まで加熱し、
炭化ケイ素キャリア基板の厚さよりも短いコヒーレンス長を持つレーザ光を、炭化ケイ素キャリア基板１６を通じて導き、該レーザ光がレーザ吸収材料１４によって吸収され、そして
レーザ光への曝露後に複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハを冷却して、化合物半導体１２からの炭化ケイ素キャリア基板１６の分離を生じさせる、
ことを有する。
見出されたことには、ウエハを適度なレベルまで加熱し、そして、短コヒーレンス長のレーザを使用することにより、ダイヤモンド−半導体ウエハを破砕することなく、大面積の炭化ケイ素キャリアウエハの綺麗で完全な分離を達成することが可能である。故に、炭化ケイ素キャリア基板の厚さよりも短いコヒーレンス長を有するレーザを選択し、そして、基板を１５０℃、２００℃、３００℃、４００℃、又は４５０℃よりも高い温度まで加熱することが必要とされる。
より長いコヒーレンス長のレーザが利用される場合、ウエハは、分離された領域と分離されていない領域とのパターンを発現させる。そのようなプロセスの結果は、分離プロセス中に複合ウエハが割れることである。さらに、これまた見出されたことには、分離プロセスが室温で行われる場合、分離はかなりの量の内在エネルギーの放出を伴う。このエネルギー放出は、ウエハを破砕し、半導体材料の複数領域がダイヤモンド基板ではなく炭化ケイ素キャリアに付着したままになることを生じさせる。炭化ケイ素からのダイヤモンド／半導体のゆっくりした解放を可能にするために、ダイヤモンド及び炭化ケイ素の双方がレーザリフトオフプロセス中に例えば２００℃よりも高い温度まで加熱され、そして、ウエハ全体がレーザに曝された後に、ウエハ全体が冷却されることで、滑らかで一様な分離が生み出される。
レーザリフトオフステップにおいて、複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハは、少なくとも１００℃、１５０℃、２００℃、３００℃、４００℃、又は４５０℃、且つ／或いは、６５０℃、６００℃、又は５５０℃以下、且つ／或いは、これらの上限値及び下限値の何らかの組合せによって定められる範囲内、の温度まで加熱され得る。これをこのような低い温度で行うことができるという事実は驚くべきことである。何故なら、炭化ケイ素・オン・ダイヤモンドウエハの反り測定が指し示すのは、ダイヤモンド・オン・炭化ケイ素の反りを加熱によって２００マイクロメートル未満に抑えることは、６５０℃超までウエハを加熱することを必要とするというものだからである。これに関して、２００マイクロメートルという反りは、標準的なダイヤモンド・オン・シリコンウエハと同じ応力レベルに達するのに必要とされる反りであるので、意味を帯びた数字である。このように、１００℃と６５０℃との間の穏やかな加熱のみを用いて除去ステップを行うことができるというのは驚くべきことである。
レーザ光のコヒーレンス長は、１０マイクロメートルから４００マイクロメートルの範囲内とし得る。また、レーザ光は、４００ｎｍから１２００ｎｍの範囲内の波長、及び／又は１ナノ秒から１０００フェムト秒の範囲内のパルス幅を有し得る。これに関して留意されたいことには、光源のコヒーレンス長Ｌｃは近似的に、関係：
Ｌｃ＝λ２／Δλ
によって与えられる。ここで、λは光の波長であり、Δλはスペクトル帯域幅である。ほぼ変形制限されたパルスでは、コヒーレンス長とパルス幅は直接的にＬｃ≒ｃτによって関係付けられる。例えば、１００ｆｓレーザパルスは、およそ３０μｍのコヒーレンス長を有する。
通常は、より長いコヒーレンス長のレーザの方が、大抵の用途にとっていっそう良好なレーザであると考えられているので、この用途に短コヒーレンス長レーザが必要とされるというのは驚くべきことである。この点において、より低品質のレーザの方がこの用途には良い。このようなレーザが、分離を実効せしめるために、冷却に先立ってレーザ吸収材料の層全体がレーザ光に曝されるまで、炭化ケイ素キャリア基板の上で走査され得る。
本方法は、炭化ケイ素基板をダイヤモンド基板に置き換えるように、多くの異なる種類の半導体・オン・炭化ケイ素ウエハに適用され得る。例えば、化合物半導体は、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、及び窒化インジウムアルミニウムガリウムのうちの１つ以上を有し得る。
実施形態を参照して本発明を具体的に示して説明してきたが、当業者には理解されるように、形態及び詳細における様々な変更が、添付の特許請求の範囲によって定められる本発明の範囲を逸脱することなく為され得る。

Claims (15)

  1. 半導体・オン・ダイヤモンド複合基板を製造する方法であって、当該方法は、
    （ｉ）化合物半導体が上に配置されたネイティブ炭化ケイ素基板を有するネイティブ半導体ウエハから出発するステップと、
    （ｉｉ）前記化合物半導体に炭化ケイ素キャリア基板を接合するステップと、
    （ｉｉｉ）前記ネイティブ炭化ケイ素基板を除去するステップと、
    （ｉｖ）前記化合物半導体の上に核生成層を形成するステップと、
    （ｖ）前記核生成層上に多結晶化学気相成長（ＣＶＤ）ダイヤモンドを成長させて、複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハを形成するステップと、
    （ｖｉ）前記炭化ケイ素キャリア基板を除去して、前記核生成層を介して前記多結晶ＣＶＤダイヤモンドに接合された前記化合物半導体を有する層状構造を達成するステップと
    を有し、
    ステップ（ｉｉ）において、前記炭化ケイ素キャリア基板は、前記炭化ケイ素キャリア基板の厚さよりも短いコヒーレンス長のレーザ光を吸収するレーザ吸収材料を介して、前記化合物半導体に接合され、
    ステップ（ｖｉ）において、前記炭化ケイ素キャリア基板は、
    複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハを少なくとも１００℃の温度まで加熱し、
    前記炭化ケイ素キャリア基板の厚さよりも短いコヒーレンス長を持つレーザ光を、前記炭化ケイ素キャリア基板を通じて導き、該レーザ光が前記レーザ吸収材料によって吸収され、そして
    前記レーザ光への曝露後に前記複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハを冷却して、前記化合物半導体からの前記炭化ケイ素キャリア基板の分離を生じさせる、
    ことによって、前記化合物半導体から除去される、
    方法。
  2. 前記炭化ケイ素キャリア基板と前記化合物半導体との間に設けられる前記レーザ吸収材料はセラミック材料である、請求項１に記載の方法。
  3. 前記炭化ケイ素キャリア基板と前記化合物半導体との間に設けられる前記レーザ吸収材料は多結晶シリコン又は非晶質シリコンである、請求項１に記載の方法。
  4. 前記レーザ吸収材料は、前記炭化ケイ素キャリア基板を前記化合物半導体に接合するのに先立って、前記炭化ケイ素キャリア基板上にコーティングされる、請求項１乃至３の何れかに記載の方法。
  5. 前記炭化ケイ素キャリア基板は、１００マイクロメートルから２０００マイクロメートルの範囲内の厚さを有する、請求項１乃至４の何れかに記載の方法。
  6. 前記炭化ケイ素キャリア基板は、少なくとも５０ｍｍの直径を有する、請求項１乃至５の何れかに記載の方法。
  7. 前記ネイティブ炭化ケイ素基板は、
    前記ネイティブ炭化ケイ素基板の大部分を機械的にラッピング又はポリッシングすることと、
    前記ネイティブ炭化ケイ素基板の残部をドライエッチングすることと、
    を有する二段階プロセスを用いて除去される、請求項１乃至６の何れかに記載の方法。
  8. 前記核生成層は、ナノ結晶ダイヤモンド、炭化ケイ素、シリコン、窒化ケイ素、二酸化ケイ素、窒化アルミニウム、酸化マグネシウム、窒化ホウ素、又は酸化ベリリウムのうちの１つ以上を有する、請求項１乃至７の何れかに記載の方法。
  9. 前記多結晶ＣＶＤダイヤモンドは、少なくとも５０マイクロメートルの厚さまで成長される、請求項１乃至８の何れかに記載の方法。
  10. ステップ（ｖｉ）において、前記複合ダイヤモンド−化合物半導体−炭化ケイ素ウエハは、１００℃から５５０℃の範囲内の温度まで加熱される、請求項１乃至９の何れかに記載の方法。
  11. 前記レーザ光の前記コヒーレンス長は、１０マイクロメートルから４００マイクロメートルの範囲内である、請求項１乃至１０の何れかに記載の方法。
  12. 前記レーザ光は、４００ｎｍから１２００ｎｍの範囲内の波長を有する、請求項１乃至１１の何れかに記載の方法。
  13. 前記レーザ光は、１フェムト秒から１０００フェムト秒の範囲内のパルス幅を有する、請求項１乃至１２の何れかに記載の方法。
  14. 前記レーザ吸収材料によって吸収されるように前記レーザ光を前記炭化ケイ素キャリア基板を通じて導くステップは、冷却に先立って前記レーザ吸収材料の層全体がレーザ光に曝されるまで前記炭化ケイ素キャリア基板の上でレーザビームを移動させることを有する、請求項１乃至１３の何れかに記載の方法。
  15. 前記化合物半導体は、窒化ガリウム、窒化アルミニウム、窒化アルミニウムガリウム、及び窒化インジウムアルミニウムガリウムのうちの１つ以上を有する、請求項１乃至１４の何れかに記載の方法。
JP2017558437A 2015-05-14 2016-05-11 ダイヤモンド−半導体複合基板を製造する方法 Active JP6425835B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562161636P 2015-05-14 2015-05-14
US62/161,636 2015-05-14
GBGB1509766.0A GB201509766D0 (en) 2015-06-05 2015-06-05 Method of fabricating diamond-semiconductor composite substrates
GB1509766.0 2015-06-05
PCT/EP2016/060493 WO2016180849A1 (en) 2015-05-14 2016-05-11 Method of fabricating diamond-semiconductor composite substrates

Publications (2)

Publication Number Publication Date
JP2018514498A true JP2018514498A (ja) 2018-06-07
JP6425835B2 JP6425835B2 (ja) 2018-11-21

Family

ID=53784999

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017558437A Active JP6425835B2 (ja) 2015-05-14 2016-05-11 ダイヤモンド−半導体複合基板を製造する方法

Country Status (7)

Country Link
US (1) US10043700B2 (ja)
JP (1) JP6425835B2 (ja)
KR (1) KR102020432B1 (ja)
CN (1) CN107636800B (ja)
DE (1) DE112016002170T5 (ja)
GB (2) GB201509766D0 (ja)
WO (1) WO2016180849A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023063176A1 (ja) * 2021-10-12 2023-04-20 東京エレクトロン株式会社 半導体装置の製造方法
WO2024058180A1 (ja) * 2022-09-12 2024-03-21 公立大学法人大阪 半導体装置形成用基板、半導体積層構造体、半導体装置、半導体装置形成用基板の製造方法、半導体積層構造体の製造方法及び半導体装置の製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6638823B2 (ja) * 2016-10-24 2020-01-29 三菱電機株式会社 半導体装置
US10128107B1 (en) * 2017-08-31 2018-11-13 Rfhic Corporation Wafers having III-Nitride and diamond layers
EP3556454B1 (en) 2018-04-16 2024-05-29 IMEC vzw Formation of diamond membranes
CN108847392B (zh) * 2018-06-26 2019-12-03 苏州汉骅半导体有限公司 金刚石基氮化镓器件制造方法
GB201814192D0 (en) 2018-08-31 2018-10-17 Univ Bristol A semiconductor on diamond substrate, percursor for use in preparing a semiconductor on diamond substrate, and methods of making the same
US11652146B2 (en) 2020-02-07 2023-05-16 Rfhic Corporation Method of forming a semiconductor wafer containing a gallium-nitride layer and two diamond layers
KR102273305B1 (ko) * 2020-04-23 2021-07-06 알에프에이치아이씨 주식회사 신뢰성을 개선한 다이아몬드 기판 상 질화 갈륨 반도체 구조체 및 이를 제조하는 공정
CN112750690A (zh) * 2021-01-18 2021-05-04 西安电子科技大学 金刚石衬底上的N极性面GaN/InAlN异质结及制备方法
CN113151898B (zh) * 2021-02-18 2021-10-15 北京科技大学 一种嵌入式金刚石基碳化硅复合衬底的制备方法
CN113862781B (zh) * 2021-09-22 2022-12-20 东莞市天域半导体科技有限公司 一种碳化硅外延晶片生长用样品托上的复合涂层制备方法
CN115491764B (zh) * 2022-09-29 2024-01-30 中国电子科技集团公司第十三研究所 一种剥离外延金刚石与GaN材料的方法
CN117577518A (zh) * 2023-11-20 2024-02-20 中国科学院上海微系统与信息技术研究所 金刚石基氧化镓半导体结构及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002338398A (ja) * 2001-05-18 2002-11-27 Matsushita Electric Ind Co Ltd 窒化物半導体基板の製造方法および窒化物半導体装置の製造方法
JP2006306719A (ja) * 2005-04-27 2006-11-09 Kinik Co ダイヤモンド基板とその製造方法
US20060266280A1 (en) * 2005-04-13 2006-11-30 Daniel Francis Semiconductor Devices Having Gallium Nitride Epilayers on Diamond Substrates
JP2011517085A (ja) * 2008-04-01 2011-05-26 ソン，ジュンオ 発光素子及びその製造方法
CN102664221A (zh) * 2012-05-18 2012-09-12 杭州士兰明芯科技有限公司 Led衬底的剥离方法
JP2013513487A (ja) * 2009-12-09 2013-04-22 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング ビームスプリッタを用いたレーザリフトオフ法のための方法および装置
JP2013118272A (ja) * 2011-12-02 2013-06-13 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体デバイスの製造方法
US20140141595A1 (en) * 2005-04-13 2014-05-22 Element Six Technologies Us Corporation Gallium-nitride-on-diamond wafers and devices, and methods of manufacture

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4809632B2 (ja) * 2005-06-01 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
GB2484506A (en) * 2010-10-13 2012-04-18 Univ Warwick Heterogrowth
CN104285001A (zh) * 2012-02-29 2015-01-14 六号元素技术美国公司 金刚石载氮化镓晶片以及制造设备和制造方法
CN202655797U (zh) * 2012-05-18 2013-01-09 杭州士兰明芯科技有限公司 激光剥离led衬底的系统
CN102699537B (zh) * 2012-05-18 2015-11-04 杭州士兰明芯科技有限公司 激光剥离led衬底的系统及方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002338398A (ja) * 2001-05-18 2002-11-27 Matsushita Electric Ind Co Ltd 窒化物半導体基板の製造方法および窒化物半導体装置の製造方法
US20060266280A1 (en) * 2005-04-13 2006-11-30 Daniel Francis Semiconductor Devices Having Gallium Nitride Epilayers on Diamond Substrates
US20140141595A1 (en) * 2005-04-13 2014-05-22 Element Six Technologies Us Corporation Gallium-nitride-on-diamond wafers and devices, and methods of manufacture
JP2006306719A (ja) * 2005-04-27 2006-11-09 Kinik Co ダイヤモンド基板とその製造方法
JP2011517085A (ja) * 2008-04-01 2011-05-26 ソン，ジュンオ 発光素子及びその製造方法
JP2013513487A (ja) * 2009-12-09 2013-04-22 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング ビームスプリッタを用いたレーザリフトオフ法のための方法および装置
JP2013118272A (ja) * 2011-12-02 2013-06-13 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体デバイスの製造方法
CN102664221A (zh) * 2012-05-18 2012-09-12 杭州士兰明芯科技有限公司 Led衬底的剥离方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023063176A1 (ja) * 2021-10-12 2023-04-20 東京エレクトロン株式会社 半導体装置の製造方法
WO2024058180A1 (ja) * 2022-09-12 2024-03-21 公立大学法人大阪 半導体装置形成用基板、半導体積層構造体、半導体装置、半導体装置形成用基板の製造方法、半導体積層構造体の製造方法及び半導体装置の製造方法

Also Published As

Publication number Publication date
GB201608216D0 (en) 2016-06-22
GB2539780B (en) 2017-06-07
KR102020432B1 (ko) 2019-09-11
US20180151404A1 (en) 2018-05-31
DE112016002170T5 (de) 2018-02-15
GB201509766D0 (en) 2015-07-22
US10043700B2 (en) 2018-08-07
CN107636800B (zh) 2020-11-20
JP6425835B2 (ja) 2018-11-21
WO2016180849A1 (en) 2016-11-17
GB2539780A (en) 2016-12-28
CN107636800A (zh) 2018-01-26
KR20170137180A (ko) 2017-12-12

Similar Documents

Publication Publication Date Title
JP6425835B2 (ja) ダイヤモンド−半導体複合基板を製造する方法
CN107170668B (zh) 一种自支撑氮化镓制备方法
JP5165526B2 (ja) 窒化物単結晶基板の製造方法
US10023974B2 (en) Substrates for semiconductor devices
JP5520836B2 (ja) 半導体構造の製造方法
CN111095480B (zh) 具有iii族氮化物和金刚石层的晶片
KR102047864B1 (ko) 단결정 재료 사용의 개선된 효율을 갖는 유사 기판
CN108699687B (zh) 化合物半导体基板、表膜、和化合物半导体基板的制造方法
JP6450086B2 (ja) 化合物半導体基板の製造方法
TWI721107B (zh) 化合物半導體基板、膠片膜及化合物半導體基板之製造方法
US20140159055A1 (en) Substrates for semiconductor devices
JP2017139266A (ja) 複合基板、半導体装置、およびこれらの製造方法
TWI509828B (zh) 製造氮化物半導體裝置的方法
JP2010040737A (ja) 半導体基板及びその製造方法
US20180019169A1 (en) Backing substrate stabilizing donor substrate for implant or reclamation
JP7186872B2 (ja) 半導体基板の製造方法および半導体装置の製造方法
US8841207B2 (en) Reusable substrates for electronic device fabrication and methods thereof
JP2010037139A (ja) 半導体基板の製造方法
WO2023119916A1 (ja) 窒化物半導体基板および窒化物半導体基板の製造方法
KR101207412B1 (ko) 질화갈륨 기판 및 그 제조방법
KR100969159B1 (ko) 질화물 반도체 기판의 제조 방법
JP2021082773A (ja) 半導体装置、半導体装置の製造方法、及び、電界効果型トランジスタ
KR20050083237A (ko) 질화갈륨 기판의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180910

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180925

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181023

R150 Certificate of patent or registration of utility model

Ref document number: 6425835

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250