TW202339184A - 半導體裝置及半導體製造裝置 - Google Patents

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Abstract

實施形態，係提供一種「可抑制因貼合製程而引起的製造良率或品質降低」的半導體裝置及半導體製造裝置。 實施形態之半導體裝置(1)，係具備有：第1元件構成部，具備：第1金屬銲墊(5)，被設置於大致圓形狀的半導體基板(2)；第1電路，被連接於第1金屬銲墊(5)的至少一部分；及第1金屬環(16)，以在俯視下包圍第1電路的方式，沿著半導體基板(2)之大致圓形的外周而設置；及第2元件構成部，被貼合於第1元件構成部，且具備：第2金屬銲墊(8)，與第1金屬銲墊(5)接合；第2電路，被連接於第2金屬銲墊(8)的至少一部分；及第2金屬環(17)，與第1金屬環(16)接合。經接合之第1金屬環(16)與第2金屬環(17)，係構成周邊密封環(18)。

Description

半導體裝置及半導體製造裝置
本發明之實施形態，係關於半導體裝置及半導體製造裝置。 [相關申請案] 本申請案，係享有以日本專利申請案第2022-43594號(申請日：2022年3月18日)作為基礎申請案的優先權。本申請案，係藉由參閱該基礎申請案而包含基礎申請案的全部內容。
為了謀求半導體裝置之高密度化或裝置面積的有效活用等，係例如應用貼合製程，該貼合製程，係針對具有記憶胞之半導體基板與具有CMOS等的周邊電路之半導體基板，將分別被設置於各半導體基板的金屬銲墊彼此接合並同時進行貼合。在具備應用了貼合製程之貼合基板的半導體裝置中，當半導體基板彼此之外周部分的貼合不充分時，則存在有「於後工程中，在半導體基板間產生剝離或進而在半導體基板產生缺損」等的課題。因此，要求使半導體基板彼此之外周部分的貼合性提升，並提高半導體裝置的品質或製造良率。
本發明之實施形態，係提供一種「可抑制因貼合製程而引起的製造良率或品質降低」的半導體裝置及半導體製造裝置。 實施形態之半導體裝置，係具備有：第1元件構成部，具備：第1金屬銲墊，被設置於大致圓形狀的半導體基板；第1電路，被連接於前述第1金屬銲墊的至少一部分；及第1金屬環，以在俯視下包圍前述第1電路的方式，沿著前述半導體基板之大致圓形的外周而設置；及第2元件構成部，被貼合於前述第1元件構成部，且具備：第2金屬銲墊，以與前述第1金屬銲墊對應的方式設置，並與前述第1金屬銲墊接合；第2電路，被連接於前述第2金屬銲墊的至少一部分；及第2金屬環，以與前述第1金屬環對應的方式設置，並與前述第1金屬環接合，經接合之前述第1金屬環與前述第2金屬環，係構成周邊密封環。
以下，參閱圖面，說明關於實施形態的半導體裝置及半導體製造裝置。另外，在各實施形態中，有時對實質上相同之構成部位賦予相同的符號，並省略其說明一部分。圖面為示意圖，厚度與平面尺寸的關係、各部之厚度的比率等，係有時與實際不同。在並未特別明記的情況下，說明中之表示上下等的方向之用語，係表示將後述第1半導體基板之金屬銲墊的形成面設為上時之相對性方向，有時與以重力加速度方向作為基準的實際方向不同。
圖1及圖2，係表示實施形態之半導體裝置1的剖面圖，圖3，係表示實施形態的半導體裝置1中之一方的元件構成部的平面圖。圖1，係表示「藉由背面研磨或藥液處理，使構成貼合基板的兩個半導體基板中之一方的厚度薄化」之前階段的半導體裝置1，圖2，係表示「藉由背面研磨或藥液處理，使一方之半導體基板的厚度薄化後」之後階段的半導體裝置1。
圖1所示之半導體裝置1，係具備有第1半導體基板2與第2半導體基板3。第1及第2半導體基板2、3，係圓形狀(圓板狀)之所謂的半導體晶圓。半導體晶圓，係有時在外周設置有切口，半導體晶圓之圓形的形狀，係不限於正圓，包含如具有切口般的情形之形狀者。亦即，半導體晶圓之形狀，係只要為大致圓形即可，該晶圓形狀，係不限於正圓，包含如具有切口般的情形之大致圓形的形狀者。第1半導體基板2與第2半導體基板3被貼合，形成貼合基板4。亦即，半導體裝置1，係具備有貼合基板4。符號S，係表示第1半導體基板2與第2半導體基板3的貼合面。貼合面S，係為了方便而顯示者，由於第1半導體基板2與第2半導體基板3被一體化，因此，有時不存在可視認的接合界面。但是，藉由解析貼合基板4之剖面的方式，可判別第1半導體基板2與第2半導體基板3被貼合。
第1半導體基板2，係具有複數個第1金屬銲墊5。在第1金屬銲墊5，係連接有第1配線層6。第1金屬銲墊5及第1配線層6，係被埋入於作為層間絕緣膜的第1絕緣層7內。第2半導體基板3，係具有複數個第2金屬銲墊8。在第2金屬銲墊8，係連接有第2配線層9。第2金屬銲墊8及第2配線層9，係被埋入於作為層間絕緣膜的第2絕緣層10內。在此，係表示在第1及第2金屬銲墊5、8連接有第1及第2配線層6、9的狀態。亦即，圖1，係表示連接有第1及第2配線層6、9的第1及第2金屬銲墊5、8。如後述般，第1及第2金屬銲墊5、8之一部分，係亦可為未被連接於配線層的虛擬銲墊。又，第1及第2配線層6、9，係亦可包含後述的穿孔插塞。
第1半導體基板2，係具有設置了第1電路(未圖示)的第1電路區域12，該第1電路，係包含有例如CMOS等的電晶體或被動元件等的周邊電路(未圖示)、及將該些周邊電路與第1金屬銲墊5之至少一部分連接的配線層。第1電路區域12，係被設置於第1半導體基板2的基板部分11上。第2半導體基板3，係具有設置了第2電路(未圖示)的第2電路區域14，該第2電路，係包含有例如包含複數個圖像感測器之像素的像素陣列或包含複數個記憶胞的記憶胞陣列、源極線、複數個位元線、連接於第2金屬銲墊8之至少一部分的配線層等。第2電路區域14，係被設置於第2半導體基板3的基板部分13之下。第1半導體基板2，係例如構成控制電路晶片，第2半導體基板3，係例如構成陣列晶片。
第2半導體基板3，係如圖2所示般，以至少殘存第2電路區域14的方式，對貼合基板4實施背面研磨或藥液處理而使其厚度薄化。此時，第2半導體基板3之基板部分13，係亦可不殘存或亦可殘存。在圖2所示之半導體裝置1中，具有第1金屬銲墊5或第1電路區域12之第1半導體基板2，係成為第1元件構成部。又，具有第2金屬銲墊8或第2電路區域14且去除了基板部分13之第2半導體基板3，換言之係去除了基板部分13之第2半導體基板3的殘存部分，係成為第2元件構成部。
圖3，係在具備有貼合基板4之半導體裝置1中，表示貼合前的一方之半導體基板(第1半導體基板2或第2半導體基板3)的平面圖。如圖3所示般，第1半導體基板2，係具有複數個晶片區域15A。相同地，第2半導體基板3亦具有複數個晶片區域15B。在圖3中，係雖省略圖示，但第1半導體基板2中之各晶片區域15A，係如上述般，具有：第1金屬銲墊5及第1配線層6；及第1電路，包含有CMOS等的電晶體或被動元件等的周邊電路或配線層等。第2半導體基板3中之各晶片區域15B，係如上述般，具有：第2金屬銲墊8及第2配線層9；及第2電路，包含有像素陣列或記憶胞陣列與配線層等。
亦即，被設置為分別使第1及第2金屬銲墊5、8露出於第1及第2半導體基板2、3中之各晶片區域15A、15B的表面。各晶片區域15A、15B中之第1及第2金屬銲墊5、8與設置於其周圍的第1及第2絕緣層7、10，係分別接合。藉由該些，複數個第1晶片區域15A與複數個第2晶片區域15B，係分別相互貼合。該些複數個晶片區域15A、15B，係藉由切割貼合基板4的方式，構成複數個半導體晶片。
而且，在第1及第2半導體基板2、3之外周區域，係分別沿著第1及第2半導體基板2、3的外周，以在俯視下包圍第1電路區域12內之第1電路(及第2電路區域14內之第2電路)的方式，設置有第1及第2金屬環16、17。第1及第2金屬環16、17，係以包圍具有複數個晶片區域15A、15B之晶片形成區域的方式，沿著半導體基板2、3的外周而設置。第1及第2金屬環16、17，係亦可為層積了「對複數個配線層重覆實施後述環狀的圖案曝光處理或金屬材料之埋入處理而形成」的複數個環狀之金屬圖案的構造。圖1及後述圖4，係表示「在第1半導體基板2及第2半導體基板3對向之方向(後述Z方向)層積複數個環狀的金屬圖案，從第1及第2半導體基板2、3之對向面(第1及第2絕緣層7、10之表面)沿Z方向被延伸至第1及第2電路區域12、14」的第1及第2金屬環16、17。
第1金屬銲墊5與第2金屬銲墊8及第1金屬環16與第2金屬環17，係有助於第1半導體基板2與第2半導體基板3的貼合。又，第1絕緣層7與第2絕緣層10亦有助於第1半導體基板2與第2半導體基板3的貼合。在第1及第2絕緣層7、10，係雖使用氧化矽(SiO)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、含氮碳化矽(SiCN)等的無機絕緣材料，但亦可為包括該些以外的絕緣材料者。第1及第2絕緣層7、10，係亦可為將一種或複數種材料層積而成的構造。在第1及第2金屬銲墊5、8與第1及第2金屬環16、17，係雖使用熱膨脹係數比被使用於第1及第2絕緣層7、10之無機絕緣材料高的金屬材料例如銅或銅合金等，但亦可為包括該些以外的金屬材料者。
藉由金屬間之元素擴散、凡得瓦爾力、體積膨脹(熱膨脹)所致之金屬鍵結等，將露出於第1半導體基板2的貼合面之第1金屬銲墊5的表面與露出於第2半導體基板3的貼合面之第2金屬銲墊8的表面及第1金屬環16的表面與第2金屬環17的表面直接接合，並且藉由絕緣物間之元素擴散、凡得瓦爾力、脫水縮合或聚合物化等的化學反應等，將露出於第1半導體基板2的貼合面之第1絕緣層7的表面與露出於第2半導體基板3的貼合面之第2絕緣層10的表面直接接合。藉由該些，第1半導體基板2與第2半導體基板3被貼合。
例如，在將SiO 2膜等應用於第1及第2絕緣層7、10的情況下，藉由氮(N 2)電漿等，使第1及第2絕緣層7、10的表面活性化。其次，以去離子水等洗淨第1及第2絕緣層7、10的表面，將OH基(Si-OH鍵結)賦予至該些表面。接著，將第1半導體基板2與第2半導體基板3進行對位並層積。此時，藉由第1絕緣層7的表面與第2絕緣層10的表面之間的氫鍵結進行接合。其後，例如以300~400℃之溫度實施一小時左右的退火處理，藉此，藉由銅之熱膨脹，使銅銲墊間及銅環間進行金屬接合，並且藉由脫水縮合，使SiO 2膜間共價鍵結。藉由該些，可使第1半導體基板2與第2半導體基板3牢固地貼合。
在貼合第1半導體基板2與第2半導體基板3時，第1及第2半導體基板2、3，係為了使第1及第2金屬銲墊5、8與第1及第2金屬環16、17露出的表面平坦化，例如藉由化學機械研磨(Chemical Mechanical Polishing：CMP)進行加工。為了將第1半導體基板2與第2半導體基板3貼合至外周，係雖期望使第1及第2半導體基板2、3的表面高精度地平坦化至該些外周，但存在有「起因於貼合工程的前工程中之成膜製程或CMP製程等而導致難以平坦化至第1及第2半導體基板2、3的外周且外周之角部具有弧度」的情形。當貼合像這樣的第1半導體基板2與第2半導體基板3時，則恐有無法充分地貼合至外周部之虞。當第1及第2半導體基板2、3之外周部的貼合不充分時，則恐有「於後工程中，在第1及第2半導體基板2、3間產生剝離或進而在貼合基板4產生缺損」之虞。
因此，為了提高第1及第2半導體基板2、3之外周部間的接合性，在實施形態之半導體裝置1(貼合基板4)中，係沿著第1及第2半導體基板2、3之大致圓形的外周分別形成第1及第2金屬環16、17，並使該些第1及第2金屬環16、17例如熱膨脹而接合。如以往的貼合基板之外周部般，在露出於表面的僅為第1及第2絕緣層7、10中，係不僅平坦化變得不充分，而且在像這樣的第1及第2絕緣層7、10彼此之間，係無法期待充分的接合。對此，藉由使第1及第2金屬環16、17分別熱膨脹而接合的方式，可提高第1及第2半導體基板2、3之外周部間的接合性。經接合之第1及第2金屬環16、17，係構成周邊密封環18。
在沿著第1及第2半導體基板2、3之外周部形成第1及第2金屬環16、17時，第1及第2金屬環16、17，係被設置為不露出於第1及第2半導體基板2、3的外周面且位於從第1及第2半導體基板2、3之外周朝向內側遠離的位置為較佳。圖4，係放大表示圖1所示的半導體裝置1之一部分的剖面圖。另外，由於圖4，係表示虛擬用之第1及第2金屬銲墊5、8，因此，並未圖示第1及第2配線層6、9。但是，第1及第2金屬銲墊5、8之至少一部分，係如圖1所示般，分別被連接於第1及第2配線層6、9。圖4，係如前述般，表示「在第1半導體基板2與第2半導體基板3對向之方向(Z方向)層積複數個環狀的金屬圖案，從第1及第2半導體基板2、3之對向面(第1及第2絕緣層7、10之表面)沿Z方向被延伸至第1及第2電路區域12、14」的第1及第2金屬環16、17。
如圖4所示般，第1及第2金屬環16、17，係被設置為位於從第1及第2半導體基板2、3之外周靠內側僅預定距離L的位置為較佳。藉此，可提高第1及第2金屬環16、17相對於第1及第2絕緣層7、10的形成性。如後述半導體裝置1之製造工程所示般，第1及第2金屬環16、17，係藉由下述方式來形成：對被形成於第1及第2絕緣層7、10上之光阻膜進行曝光、顯像而形成凹部，將銅等的金屬材料充填於凹部內。此時，當曝光至被形成於第1及第2絕緣層7、10上之光阻膜的最外周時，則無法形成成為第1及第2金屬環16、17之填充部的凹部。對此，將第1及第2金屬環16、17設置為位於從外周靠內側僅預定距離L的位置，藉此，可良好地形成成為第1及第2金屬環16、17之填充部的凹部。亦即，可良好地形成第1及第2金屬環16、17。
沿著第1及第2半導體基板2、3之外周部而形成的第1及第2金屬環16、17之寬度，係亦可設成為分別不同。圖5，係放大表示圖4所示的半導體裝置1之第1及第2金屬環16、17的剖面圖。如圖5所示般，在將第2金屬環17之寬度設成為W2時，亦可使第1金屬環16的寬度W1比W2寬。例如，在將第2金屬環17之寬度W2設成為1μm以上10μm以下時，第1金屬環16之寬度W1，係設定為在3μm以上30μm以下的範圍內且滿足W1＞W2為較佳。藉此，第1金屬環16與第2金屬環17之對位精度便提升，可提高該些的接合性。此時，將寬度W1設定得較寬之第1金屬環16，係如圖5所示般，亦可僅使接合部份的寬度W1變寬。另外，在圖5中，係雖將第1金屬環16之寬度W1設定得較寬，但亦可相反地將第2金屬環17之寬度W2設定得較寬。
其次，參閱圖6，說明關於實施形態之半導體裝置1的製造工程。另外，圖6，係僅表示第1半導體基板2及第2半導體基板3的一方。該些，係雖針對具有包含CMOS等的電晶體或被動元件等的周邊電路等之第1電路抑或具有包含像素陣列或記憶胞陣列等之第2電路有所不同，但第1及第2金屬銲墊5、8與第1及第2金屬環16、17的形成工程，係實質上相同。因此，以相同工程來製作具有第1金屬銲墊5與第1金屬環16的第1半導體基板2和具有第2金屬銲墊8與第2金屬環17的第2半導體基板3，並將該些進行貼合，藉此，製造半導體裝置1。圖6，係表示第1半導體基板2中之第1金屬環16的形成工程。
另外，由於圖6，係表示虛擬用之第1金屬銲墊5，因此，並未圖示第1配線層6。但是，第1金屬銲墊5之至少一部分，係如圖1所示般，被連接於第1配線層6。而且，圖6，係表示對形成有最上層的金屬銲墊5之層實施曝光處理及金屬材料的埋入處理所形成之未與第1電路區域12連接的第1金屬環16。第1金屬環16(及第2金屬環17)之形狀，係亦可為圖4所示的形狀及圖6所示的形狀之任一者。圖5所示之具有寬度不同的兩個以上之部分的第1金屬環16(及第2金屬環17)，係具有如下述構造為較佳：在Z方向上層積「對形成金屬銲墊5(及金屬銲墊8)之層及被設置於絕緣層7(及絕緣層10)內的複數個配線層，重覆實施環狀的圖案曝光處理或金屬材料之埋入處理而形成」的複數個環狀之金屬圖案。
首先，如圖6(A)所示般，在第1半導體基板2中之被設置於基板部分11上的第1絕緣層7上，形成由感光性有機材料等所組成的光阻膜19。如圖6(B)所示般，對與第1金屬環16之形成位置對應的部分進行曝光，形成第1金屬環16用之曝光區域E1。在曝光區域E1之形成時，係使用如圖7及圖8所示般的周邊曝光裝置100。圖7及圖8，係表示作為實施形態的半導體製造裝置之周邊曝光裝置100的圖，圖7，係周邊曝光裝置100的平面圖，圖8，係正視圖。
周邊曝光裝置100，係如圖7及圖8所示般，具備有：作為被處理基板101之半導體基板的支撐部102；旋轉機構103，使支撐被處理基板101的支撐部102旋轉；周邊密封環用孔徑(環曝光用孔徑)、周邊曝光用孔徑105；切換機構106，切換周邊密封環用孔徑104與周邊曝光用孔徑105；光源107；及光學單元108。光學單元108，係具有「將從光源107所射出的光照射至作為被處理基板101之半導體基板」的導光構件或透鏡等。在光源107，係使用因應曝光的紫外線(UV)光源、極紫外線(Extreme Ultraviolet：EUV)光源、準分子雷射光源等。
周邊密封環用孔徑104，係被使用於金屬環16之形成者，具有孔狀的第1開口圖案109。第1開口圖案109，係被構成為以因應金屬環16之寬度改變曝光寛度的方式，使開口圖案直徑變化。周邊曝光用孔徑105，係與金屬環16的形成不同，被使用於被處理基板101之切割邊緣處理者，且具有可曝光至被處理基板101的最外周之狹縫狀的第2開口圖案110，以便去除被處理基板101之周邊部的光阻。藉由使用像這樣的周邊曝光裝置100的方式，與被處理基板101之切割邊緣處理不同，可沿著被處理基板101之外周實施環狀的圖案曝光處理，形成用以位於從外周靠內側僅預定距離L的位置之金屬環16的曝光區域E1。在應用於切割邊緣處理的情況下，係藉由切換機構106，使周邊密封環用孔徑104及周邊曝光用孔徑105沿箭頭A的方向移動而切換，使用周邊曝光裝置100。
其次，如圖6(C)所示般，對與金屬銲墊5之形成位置對應的部分進行曝光，形成金屬銲墊5用之曝光區域E2。如圖6(D)所示般，對金屬環16用之曝光區域E1及金屬銲墊5用之曝光區域E2進行顯像處理，藉此，在光阻膜19形成金屬環16用之環狀的圖案孔PH1及金屬銲墊5用之大致矩形形狀的圖案孔PH2。其次，如圖6(E)所示般，將具有圖案孔PH1、PH2的光阻膜19作為遮罩，藉由乾蝕刻或濕蝕刻，對絕緣層7進行蝕刻處理，形成金屬環16用之凹部H1及金屬銲墊5用之凹部H2。在去除光阻膜19後，如圖6(F)所示般，一邊將銅或銅合金等的金屬材料埋入於凹部H1、H2內，一邊在絕緣層7上形成金屬膜20。其後，如圖6(G)所示般，藉由CMP等，對金屬膜20進行研磨加工，藉此，除了被埋入於凹部H1、H2內的金屬材料以外，去除不需要的金屬膜20。
藉由應用上述製造工程，如圖6(G)所示般，製作「具有將金屬材料埋入於凹部H1內所形成之第1金屬環16與將金屬材料埋入於凹部H2內所形成之第1金屬銲墊5」的第1半導體基板2。藉由應用相同的工程，製作「具有將金屬材料埋入於凹部H1內所形成之第2金屬環17與將金屬材料埋入於凹部H2內所形成之第2金屬銲墊8」的第2半導體基板3。
其次，將露出了第1金屬銲墊5、第1絕緣層7及第1金屬環16之表面的第1半導體基板2與露出了第2金屬銲墊8、第2絕緣層10及第2金屬環17之表面的第2半導體基板3貼合。貼合製程，係藉由以往習知的條件來實施。例如，藉由機械性壓力，貼合第1半導體基板2與第2半導體基板3。藉此，將第1絕緣層7與第2絕緣層10接合而一體化。其次，以例如300~400℃之溫度，對第1半導體基板2及第2半導體基板3實施一小時左右的退火處理。藉此，第1金屬銲墊5與第2金屬銲墊8及第1金屬環16與第2金屬環17被接合，第1及第2金屬銲墊5、8間被電性連接並且一體化。
如此一來，製作將第1半導體基板2與第2半導體基板3貼合而成的貼合基板4。第1金屬環16與第2金屬環17，係被接合而一體化，構成周邊密封環18。以周邊密封環18將第1半導體基板2及第2半導體基板3的外周部一體化，藉此，可抑制後工程中之第1及第2半導體基板2、3間的剝離或貼合基板4的缺損等。因此，可使具備有貼合基板4之半導體裝置1的製造良率或品質提升。
其次，參閱圖9，說明關於使用上述實施形態之半導體裝置1所製作的半導體晶片之一例。圖9所示之半導體晶片21，係具備有：控制電路晶片22，包括具有第1電路區域之第1半導體基板2的一部分；及陣列晶片23，包括具有第2電路區域之第2半導體基板3的一部分。像這樣的半導體晶片21，係藉由「將實施形態之半導體裝置1沿著各晶片區域15A、15B切斷而單片化」的方式來製作。控制電路晶片22與陣列晶片23被貼合。
陣列晶片23，係具備有包含複數個記憶胞陣列的記憶胞陣列24、記憶胞陣列24上的絕緣膜25及記憶胞陣列24下的層間絕緣膜26。電路22，係被設置於陣列晶片23下。符號S，係表示陣列晶片23與控制電路晶片22的貼合面。控制電路晶片22，係具備有層間絕緣膜27與層間絕緣膜27下的基板28。基板28，係例如矽基板等的半導體基板。絕緣膜25、26、27，係例如氧化矽膜、氮化矽膜、氮化氧矽膜等，亦可為將一種或複數種材料混合或層積而成的構造。
圖9，係表示平行且相互垂直於基板28之表面的X方向及Y方向與垂直於基板28之表面的Z方向。在此，係將+Z方向作為上方向，並將-Z方向作為下方向。例如，在陣列晶片23中作為第2電路區域而發揮功能之記憶胞陣列24，係位於基板28的上方，基板28，係位於記憶胞陣列24的下方。-Z方向，係亦可與重力方向一致，或亦可不與重力方向一致。
陣列晶片23，係具備有複數條字元線WL與省略圖示之選擇閘極線，作為記憶胞陣列24內的電極層。圖9，係表示記憶胞陣列24的階梯構造部。貫通字元線WL之柱狀部CL，係一端與源極線BG電性連接，另一端與位元線BL電性連接，在柱狀部CL與字元線WL的交叉部形成有記憶胞。
控制電路晶片22，係具備有作為第1電路區域之一部分而發揮功能的複數個電晶體29。各電晶體29，係具備有：閘極電極30，經由閘極絕緣膜被設置於基板28上；及未圖示的源極擴散層及汲極擴散層，被設置於基板28內。控制電路晶片22，係更具備有：複數個插塞31，被設置於該些電晶體29的源極擴散層或汲極擴散層上；配線層32，被設置於該些插塞31上，並包含有複數條配線；及配線層33，被設置於配線層32上，並包含有複數條配線。控制電路晶片22，係更具備有：複數個穿孔插塞34，被設置於配線層33上；及複數個金屬銲墊5，在絕緣膜27內，被設置於穿孔插塞34上。如以上般的控制電路晶片22，係作為控制陣列晶片23的控制電路(邏輯電路)而發揮功能。
陣列晶片23，係具備有：複數個金屬銲墊8，在絕緣膜26內，被設置於金屬銲墊5上；複數個穿孔插塞35，被設置於金屬銲墊8上；及配線層36，被設置於穿孔插塞35上，並包含有複數條配線。各字元線WL或各位元線BL，係與配線層36內之對應的配線電性連接。陣列晶片23，係更具備有：穿孔插塞37，被設置於絕緣膜26內或絕緣膜25內且被設置於配線層36上；及金屬銲墊38，被設置於絕緣膜25上或穿孔插塞37上。
金屬銲墊38，係作為圖9所示之半導體晶片21的外部連接銲墊而發揮功能，可經由接合引線、錫球、金屬凸塊等而連接於安裝基板或其他裝置。陣列晶片23，係更具備有：鈍化膜39，被形成於絕緣膜25及金屬銲墊38上。鈍化膜39，係具有使金屬銲墊38之上面露出的開口部P，開口部P，係例如被使用於將接合引線連接至金屬銲墊38。
另外，上述各實施形態之構成，係可分別組合應用，又亦可置換一部分。在此，係雖說明了本發明之幾個實施形態，但該些實施形態，係作為例子而提出者，並非意圖限定發明的範圍。該些新穎之實施形態，係能以其他各種形態而實施，可在不脫離發明之主旨的範圍內進行各種省略、置換、變更等。該些實施形態或其變形，係被包含於發明之範圍或主旨中，同時被包含於申請專利範圍所記載的發明與其均等的範圍中。
1:半導體裝置 2:第1半導體基板 3:第2半導體基板 4:貼合基板 5:第1金屬銲墊 6:第1配線層 7:第1絕緣層 8:第2金屬銲墊 9:第2配線層 10:第2絕緣層 11,13:基板部分 12:第1電路區域 14:第2電路區域 16:第1金屬環 17:第2金屬環 18:周邊密封環 101:周邊曝光裝置 102:支撐部 104:周邊密封環用孔徑 105:周邊曝光用孔徑 106:切換機構 107:光源 109:第1開口圖案 110:第2開口圖案
[圖1]表示實施形態之半導體裝置的剖面圖。 [圖2]表示實施形態的半導體裝置之最終構造的剖面圖。 [圖3]表示圖1所示之半導體裝置的一方之元件構成部的平面圖。 [圖4]放大表示圖1所示的半導體裝置之一部分的剖面圖。 [圖5]放大表示圖4所示的半導體裝置之第1及第2金屬環的剖面圖。 [圖6(A)~(G)]表示實施形態的半導體裝置之製造工程的剖面圖。 [圖7]表示在實施形態的半導體裝置之製造工程中所使用的半導體製造裝置的平面圖。 [圖8]圖7所示之半導體製造裝置的正視圖。 [圖9]表示使用實施形態之半導體裝置而製作出的半導體晶片之構成例的剖面圖。
1:半導體裝置
2:第1半導體基板
3:第2半導體基板
4:貼合基板
5:第1金屬銲墊
6:第1配線層
7:第1絕緣層
8:第2金屬銲墊
9:第2配線層
10:第2絕緣層
11:基板部分
12:第1電路區域
13:基板部分
14:第2電路區域
16:第1金屬環
17:第2金屬環
18:周邊密封環
S:貼合面

Claims (20)

  1. 一種半導體裝置，其特徵係，具備有： 第1元件構成部，具備：複數個第1金屬銲墊，被設置於大致圓形狀的半導體基板；第1電路，被連接於前述複數個第1金屬銲墊的至少一部分；及第1金屬環，以在俯視下包圍前述第1電路的方式，沿著前述半導體基板之大致圓形的外周而設置；及 第2元件構成部，被貼合於前述第1元件構成部，且具備：複數個第2金屬銲墊，以與前述複數個第1金屬銲墊對應的方式設置，並與前述複數個第1金屬銲墊接合；第2電路，被連接於前述複數個第2金屬銲墊的至少一部分；及第2金屬環，以與前述第1金屬環對應的方式設置，並與前述第1金屬環接合。
  2. 如請求項1之半導體裝置，其中， 前述第2金屬環，係在俯視下包圍前述第2電路。
  3. 如請求項1之半導體裝置，其中， 前述第1元件構成部，係具備有：複數個第1晶片區域，分別具有前述複數個第1金屬銲墊及前述第1電路， 前述第2元件構成部，係具備有：複數個第2晶片區域，分別具有前述複數個第2金屬銲墊及前述第2電路， 前述複數個第1晶片區域與前述複數個第2晶片區域，係藉由經接合的前述第1金屬銲墊及前述第2金屬銲墊而貼合， 前述第1金屬環及第2金屬環，係被設置為分別包圍經貼合的前述複數個第1晶片區域及前述第2晶片區域。
  4. 如請求項1之半導體裝置，其中， 經接合之前述第1金屬環與前述第2金屬環，係構成周邊密封環。
  5. 如請求項1之半導體裝置，其中， 前述第1金屬環，係被設置於從前述半導體基板之外周朝向內側遠離的位置。
  6. 如請求項1之半導體裝置，其中， 前述第1金屬環及第2金屬環之至少一方，係具有「在與前述半導體基板之基板面交叉的方向層積有複數個環狀之金屬圖案」的構造。
  7. 如請求項1之半導體裝置，其中， 前述第1元件構成部及前述第2元件構成部，係在貼合有前述第1元件構成部與前述第2元件構成部的面上分別具有第1絕緣層部分及第2絕緣層部分，前述第1金屬環，係被埋入於設置於前述第1絕緣層部分的凹部，前述第2金屬環，係被埋入於設置於前述第2絕緣層部分的凹部。
  8. 如請求項1之半導體裝置，其中， 前述複數個第1金屬銲墊及前述複數個第2金屬銲墊，係包含銅。
  9. 如請求項1之半導體裝置，其中， 前述第1金屬環及前述第2金屬環，係包含銅。
  10. 如請求項1之半導體裝置，其中， 前述第1電路及前述第2電路之一方，係構成包含複數個記憶胞的記憶胞陣列，前述第1電路及前述第2電路之另一方，係構成控制前述記憶胞陣列的複數個電晶體。
  11. 一種半導體裝置，其特徵係，具備有： 第1元件構成部，具備：複數個第1晶片區域，分別具有複數個第1金屬銲墊及被連接於前述複數個第1金屬銲墊之至少一部分的第1電路；及第1金屬環，以在俯視下包圍前述複數個第1晶片區域的方式，沿著基板之外周而設置；及 第2元件構成部，被貼合於前述第1元件構成部，且具備：複數個第2晶片區域，分別具有「以與前述複數個第1金屬銲墊對應的方式設置，並與前述複數個第1金屬銲墊接合」的複數個第2金屬銲墊及被連接於前述複數個第2金屬銲墊之至少一部分的第2電路；及第2金屬環，以與前述第1金屬環對應的方式設置，並與前述第1金屬環接合， 經接合之前述第1金屬環與前述第2金屬環，係構成相對於前述複數個第1晶片區域及前述第2晶片區域的周邊密封環。
  12. 如請求項11之半導體裝置，其中， 前述第1金屬環，係被設置於從前述基板之外周朝向內側遠離的位置。
  13. 如請求項11之半導體裝置，其中， 前述第1金屬環及第2金屬環之至少一方，係具有「在與前述基板之基板面交叉的方向層積有複數個環狀之金屬圖案」的構造。
  14. 如請求項11之半導體裝置，其中， 前述第1元件構成部及前述第2元件構成部，係在貼合有前述第1元件構成部與前述第2元件構成部的面上分別具有第1絕緣層部分及第2絕緣層部分，前述第1金屬環，係被埋入於設置於前述第1絕緣層部分的凹部，前述第2金屬環，係被埋入於設置於前述第2絕緣層部分的凹部。
  15. 如請求項11之半導體裝置，其中， 前述複數個第1金屬銲墊及前述複數個第2金屬銲墊，係包含銅。
  16. 如請求項11之半導體裝置，其中， 前述第1金屬環及前述第2金屬環，係包含銅。
  17. 如請求項11之半導體裝置，其中， 前述第1電路及前述第2電路之一方，係構成包含複數個記憶胞的記憶胞陣列，前述第1電路及前述第2電路之另一方，係構成控制前述記憶胞陣列的複數個電晶體。
  18. 一種半導體製造裝置，其特徵係，具備有： 環曝光用孔徑，具有孔狀的第1開口圖案； 周邊曝光用孔徑，具有狹縫狀的第2開口圖案； 切換機構，切換前述環曝光用孔徑與前述周邊曝光用孔徑；及 光源，經由前述第1開口圖案或前述第2開口圖案，對被處理基板照射光。
  19. 如請求項18之半導體製造裝置，其中， 前述環曝光用孔徑，係被構成為可使前述第1開口圖案的直徑變化。
  20. 如請求項18之半導體製造裝置，其中，更具備有： 支撐部，支撐前述被處理基板；及 旋轉機構，使前述支撐部旋轉。
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