TW201802961A - 晶片封裝體的形成方法 - Google Patents

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conductive
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mold
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陳星兆
林志偉
陳孟澤
黃暉閔
鄭明達
潘國龍
張緯森
郭庭豪
蔡豪益
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供了一種晶片封裝體的形成方法。方法包括於承載基底之上形成數個導電結構，及於承載基底之上設置半導體晶片。方法還包括於承載基底之上設置模子。方法更包括於模子與承載基底之間形成保護層來圍繞半導體晶片及導電結構。此外，方法包括移除模子。

Description

晶片封裝體的形成方法
本揭露書係有關於半導體技術，且特別是有關於晶片封裝技術。
半導體積體電路工業已經歷快速成長。半導體製程的持續進步以促使半導體元件具有更精細的結構及/或更高程度的集成密度。隨著特徵尺寸(feature size)(即，使用製程所能製造之最小構件)之縮減，使得功能性密度(即，單位晶片面積中彼此相連之元件的數量)已隨之增加。此尺寸縮小化的製程藉著增進生產效率與降低相關成本而提供好處。
晶片封裝體除了保護半導體元件免受環境汙染外，還對封裝其內之半導體元件提供連接界面(connection interface)。一種用於封裝半導體元件之較小型式的封裝體為晶片尺度封裝體(chip-scale package，CSP)，其中於基底上設置有半導體晶片(或稱半導體晶粒，semiconductor die)。
已發展新的封裝技術來進一步增進半導體晶片之密度與功能。這些用於半導體晶片之相對新穎的封裝技術面臨著製作上之挑戰。
本揭露書之實施例提供一種形成晶片封裝體的方 法，包括：於一承載基底之上形成複數個導電結構；於該承載基底之上設置一半導體晶片；於該承載基底之上設置一模子；於該模子與該承載基底之間形成一保護層，以圍繞該半導體晶片與該些導電結構；以及移除該模子。
本揭露書之實施例提供一種晶片封裝體的形成方法，包括：於一承載基底之上形成複數個導電結構；切除該些導電結構之較上部分，使得該些導電結構之頂表面大抵彼此共平面；於該承載基底之上設置一半導體晶片；以及該承載基底之上形成一保護層以圍繞該些導電結構與該半導體晶片。
本揭露書之實施例提供一種晶片封裝體，包括：一半導體晶片；一保護層，其包覆該半導體晶片；以及一導電結構，位於該保護層之中，且藉著該保護層而與該半導體晶片隔離，其中保護層具有一凹陷，其介於該半導體晶片與該導電結構之間。
100‧‧‧承載基底
102‧‧‧黏著層
104‧‧‧基層
106‧‧‧晶種層
108‧‧‧遮罩層
110‧‧‧開口
112A、112B、112C、112D‧‧‧導電結構
114‧‧‧半導體基底
115‧‧‧切割工具
116‧‧‧介電層
118‧‧‧導電墊
120‧‧‧黏著膜
122、122A、122B‧‧‧半導體晶片
124‧‧‧保護層
126‧‧‧凹陷
128‧‧‧內連線結構
130‧‧‧導電凸塊
132‧‧‧構件
134‧‧‧連接構件
200‧‧‧模子
201‧‧‧密封構件
202‧‧‧離型膜
204‧‧‧模塑化合物材料
206‧‧‧開口
230‧‧‧空間
D‧‧‧深度
H1、H2、H3、H4、H5、H6、H7‧‧‧高度
△H‧‧‧高度差
L‧‧‧假想線
第1A-1L圖顯示根據一些實施例之晶片封裝體的數階段製程剖面圖。
第2A-1至2C-1圖顯示根據一些實施例之晶片封裝體的數階段製程剖面圖。
第2A-2至2C-2圖顯示根據一些實施例之晶片封裝體的數階段製程上視圖。
第3A-3B圖顯示根據一些實施例之晶片封裝體的數階段製程剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同特徵。而本揭露書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書以下的內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。再者，在以下敘述提及在第二製程前進行第一製程，可包括第二製程於第一製程之後立刻進行之實施例，且亦可包括附加製程於第一製程與第二製程之間進行的實施例。另外，本揭露書中不同範例可能使用重複的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本揭露書之一些實施例敘述如下。可於這些實施例中所述的步驟之前、期間、及/或之後進行其他附加的處理。 所敘述之一些步驟可在不同的實施例中被置換或排除。可於半導體元件結構中增加附加的構件。以下所述之一些構件，可於不同的實施例中被置換或排除。雖然，所敘述之一些實施例係具有特定的處理順序，然而這些處理亦可改以其他符合邏輯的順序進行。
第1A-1L圖顯示根據一些實施例之晶片封裝體的數個階段製程剖面圖。如第1A圖所示，根據一些實施例，於承載基底100之上沉積或貼合黏著層102及基層104。在一些實施例中，承載基底100係用作暫時性支撐基底(temporary support substrate)。承載基底100可由半導體材料、陶瓷材料、高分子材料、金屬材料、其他適合的材料、或前述之組合所製成。在一些實施例中，承載基底100為玻璃基底。在一些其他實施例中，承載基底100為半導體基底，例如是矽晶圓(silicon wafer)。
黏著層102可由黏膠(glue)所製成，或可由貼合材料(lamination material)所製成，例如是箔(foil)。在一些實施例中，黏著層102具光敏性(photosensitive)，且可藉著照光而輕易地自承載基底100分離。例如，於承載基底100照射紫外光或雷射光可用以脫除黏著層102。在一些實施例中，黏著層102為光熱轉換層(light-to-heat-conversion(LTHC)coating)。在一些其他實施例中，黏著層102為熱敏性(heat-sensitive)。可藉著使用熱處理來脫除黏著層102。
在一些實施例中，基層104為高分子層或含高分子的材料層。基層104可為聚苯噁唑(polybenzobisthiazole，PBO)層、聚亞醯胺(polyimide，PI)層、防焊(solder resist，SR)層、 增層絕緣膜(ABF)、晶粒黏貼膜(die attach film，DAF)、其他適合的材料層、或前述之組合。在一些實施例中，基層104包括數個子層(sub-layers)。在一些其他實施例中，未形成基層104。
之後，如第1A圖所示，根據一些實施例，於基層104之上沉積晶種層(seed layer)106。在一些實施例中，晶種層106係由金屬材料(例如是銅)所製成。在一些實施例中，晶種層106藉著使用物理氣相沉積(physical vapor deposition，PVD)製程、化學氣相沉積(chemical vapor deposition，CVD)製程、旋塗製程(spin-on process)、其他可應用的製程、或前述之組合而沉積。然而，本揭露書之實施例不限於此。亦可使用其他的導電膜作為晶種層106。例如，晶種層106可由鈦(Ti)、鈦合金(Ti alloy)、銅(Cu)、銅合金(Cu alloy)、其他適合的材料、或前述之組合所製成。鈦合金或銅合金可包括銀(silver)、鉻(chromium)、鎳(nickel)、錫(tin)、金(gold)、鎢(tungsten)、其他適合的元素、或前述之組合。在一些實施例中，晶種層106包括數個子層。
可對本揭露書之實施例做出許多的改變及/或修飾。在一些其他實施例中，未形成晶種層106。
如第1B圖所示，根據一些實施例，於晶種層106a之上形成遮罩層(mask layer)108。遮罩層108數個開口110，其露出部分的晶種層106。遮罩層108之開口110定義出所將形成的導電結構(例如，穿封裝導電結構，through package vias)之位置。在一些實施例中，遮罩層108係由光阻材料所製成。遮 罩層108之開口110可藉著微影製程(photolithography process)而形成。微影製程可包括曝光及顯影處理(exposure and development operations)。
如第1C圖所示，根據一些實施例，於遮罩層108之開口110中形成導電結構，其包括導電結構112A、112B、112C、及112D。在一些實施例中，每一導電結構112A、112B、112C、及112D具有線形的側壁(linear sidewall)。在一些實施例中，導電結構112A、112B、112C、及112D之側壁大抵垂直於晶種層106之表面。在一些實施例中，每一導電結構112A、112B、112C、及112D之上視圖為大抵圓形。在一些實施例中，導電結構112A、112B、112C、及112D之寬度大抵相同。在一些其他實施例中，一些導電結構112A、112B、112C、及112D之寬度係彼此不同。
在一些實施例中，導電結構112A、112B、112C、及112D係由金屬材料所製成。金屬材料可包括銅(Cu)、鈦(Ti)、金(Au)、鈷(Co)、鋁(Al)、鎢(W)、其他適合的材料、或前述之組合。在一些實施例中，導電結構112A、112B、112C、及112D係由包含錫(Sn)之焊料材料(solder material)所製成。在一些其他實施例中，導電結構112A、112B、112C、及112D係由不包含錫之金屬材料所製成。
在一些實施例中，導電結構112A、112B、112C、及112D係使用鍍製程(plating process)而形成。鍍製程可包括電鍍製程(electroplating process)、無電鍍製程(electroless plating process)、其他可應用的製程、或前述之組合。然而，可對本揭露書之實施例做出許多的改變及/或修飾。在一些其他實施 例中，導電結構112A、112B、112C、及112D係使用化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、旋塗製程(spin-on process)、其他可應用的製程、或前述之組合而形成。
如第1C圖所示，導電結構112A、112B、112C、及112D分別具有高度H1、H2、H3、及H4。在一些實施例中，高度H1、H2、H3、及H4係大抵相同。在一些實施例中，高度H1、H2、H3、及H4中之一些係彼此不同，如第1C圖所示。
如第1D圖所示，根據一些實施例，使用切割工具(cutting too)115來切除導電結構112A、112B、112C、及112D之較上部分。將以切割工具115來切除導電結構112A、112B、112C、及112D之位於假想線(imaginary line)L上的較上部分。可將假想線L設置在使得每一導電結構112A、112B、112C、及112D在被切割後能夠具有高度H5之位置。在一些實施例中，將遮罩層108之位於假想線L上的較上部分及導電結構112A、112B、112C、及112D之較上部分一起藉著使用切割工具115而切除。
如第1E圖所示，根據一些實施例，在切割處理(cutting operation)之後，導電結構112A、112B、112C、及112D之頂表面係大抵彼此共平面。每一導電結構112A、112B、112C、及112D具有高度H5。在一些實施例中，由於切割處理，原本具有不同高度之導電結構112A、112B、112C、及112D具有大抵相同的高度。
即使導電結構112A、112B、112C、及112D不具有相同的高度，切割處理允許導電結構112A、112B、112C、及 112D具有大抵相同的高度。導電結構112A、112B、112C、及112D之頂表面大抵共平面，其有助於後續的製程。在一些情形中，用以形成導電結構112A、112B、112C、及112D之鍍製程可不需非常完美地控制。在一些實施例中，以相對快的速度進行鍍製程。在一些實施例中，鍍製程使用不非常昂貴的鍍液(plating solution)。因此，顯著地減少了製程成本與時間。
如第1F圖所示，根據一些實施例，移除遮罩層108。之後，如第1F圖所示，根據一些實施例，將未被導電結構(包括112A、112B、112C、及112D)覆蓋之晶種層106移除。可使用蝕刻製程以部分移除晶種層106。包括112A、112B、112C、及112D之導電結構在蝕刻晶種層106期間，可用作蝕刻遮罩。
如第1G圖所示，根據一些實施例，將半導體晶片(semiconductor dies)(包括半導體晶片122A及122B)貼合至基層104之上。在一些實施例中，半導體晶片122A及122B之背側(back sides)面向基層104，而半導體晶片122A及122B之前側(front sides)係面朝上。可使用黏著膜(adhesive film)120而將半導體晶片122A及122B固定在基層104之上。黏著膜120可包括晶片貼合膜(DAF)、黏膠、或其他適合的薄膜。
每一半導體晶片122A及122B可包括半導體基底114、介電層116、及位於半導體晶片之前側上之導電墊118。在一些實施例中，半導體基底114中形成有數種元件構件(device elements)。數種元件構件例如包括電晶體(例如，金氧半場效電晶體(MOSFET)、互補式金氧半場效電晶體(CMOS)、雙極性接面電晶體(BJT)、高電壓電晶體、高頻率電晶體、P通 道及/或N通道場效電晶體(PFETs/NFETs)等等)、二極體、其他可應用元件、或前述之組合。
元件構件透過形成在介電層116中之導電部件(conductive features)而彼此內連形成積體電路元件(integrated circuit devices)。介電層116可包括多個子層。導電部件可包括多個導電線路(conductive lines)、導電接觸(conductive contacts)、及導電通孔塞(conductive vias)。體電路元件例如包括邏輯元件、記憶體元件(例如，靜態隨機存取記憶體(SRAM)及/或動態隨機存取記憶體(DRAM))、射頻(RF)元件、輸入/輸出(I/O)元件、單晶片系統(system-on-chip，SoC)元件、其他可應用元件、或前述之組合。在一些實施例中，半導體晶片122A或122B為單晶片系統(SoC)晶片，其包括多重功能。
導電墊118可為形成在介電層116之上或鑲嵌在介電層116中之一些導電線路的較寬部分。因此，半導體基底114中之元件構件可透過導電墊118與其他導電部件而電性連接至其他構件。
如第1G圖所示，晶種層106與每一導電結構112A、112B、112C、及112D共同具有總高度H6。黏著膜120與每一半導體晶片122A及122B共同具有總高度H7。在一些實施例中，高度H6及H7大抵相同。
然而，可對本揭露書之實施例做出許多的改變及/或修飾。在一些實施例中，高度H6及H7係彼此不同。在一些實施例中，高度H6大於高度H7。在一些實施例中，其中一導電結構112A、112B、112C、及112D與其中一半導體晶片122A及122B 之間的高度差大抵相同於高度H6及H7之間的差異。在一些實施例中，高度差介於約2微米至約3微米之間。
如第1H圖所示，根據一些實施例，於承載基底100之上形成保護層(protection layer)124以圍繞導電結構112A、112B、112C、及112D和半導體晶片122A及122B。在一些實施例中，保護層124覆蓋導電結構112A、112B、112C、及112D之側壁和半導體晶片122A及122B之側壁。在一些實施例中，保護層124未覆蓋導電結構112A、112B、112C、及112D之頂表面和半導體晶片122A及122B之頂表面。在一些實施例中，導電結構112A、112B、112C、及112D穿過保護層124。導電結構112A、112B、112C、及112D係用作穿封裝導電結構。在一些實施例中，保護層124包括高分子材料。在一些實施例中，保護層124包括模塑化合物材料(molding compound material)。
在一些實施例中，保護層124係藉著於承載基底100上注入模塑化合物材料而形成。在一些實施例中，在注入模塑化合物材料之後或期間，模塑化合物材料未覆蓋導電結構112A、112B、112C、及112D之頂表面及/或半導體晶片122A及122B之頂表面。
在一些實施例中，將液態模塑化合物材料設置於承載基底100之上以包覆導電結構112A、112B、112C、及112D和半導體晶片122A及122B。在一些實施例中，接著採取熱製程(thermal process)以硬化液態模塑化合物材料，並將之轉化為保護層124。在一些實施例中，熱製程係於溫度介於約攝氏200度至約攝氏230度下進行。熱製程之進行時間可介於約0.5 小時至約3小時。
在一些實施例中，使用模子(mold)來輔助形成保護層124。第2A-1至2C-1圖顯示根據一些實施例形成晶片封裝體之保護層124的數個階段製程剖面圖。第2A-2至2C-2圖顯示根據一些實施例形成晶片封裝體之保護層124的數個階段製程上視圖。
如第2A-1圖所示，根據一些實施例，於承載基底100之上設置模子(mold)200。在一些實施例中，空間(space)230係形成在模子200與承載基底100之間，如第2A-1圖所示。在一些實施例中，模子200包括密封構件(sealing element)201。密封構件201可用以覆蓋承載基底100之周邊區域(peripheral region)。在一些實施例中，密封構件201為密封環(sealing ring)。密封構件201亦可用作固定構件(settle element)，其將承載基底100固定在模子200之下。
然而，可對本揭露書之實施例做出許多的改變及/或修飾。在一些其他實施例中，未形成密封構件201。
在一些實施例中，模子200包括離型膜(release film)202。空間230係由承載基底100、密封構件201、及離型膜202所圍繞。在一些實施例中，離型膜202之材質對用以形成保護層124之模塑化合物材料具有低黏著性。在一些實施例中，在將模子200設置在承載基底100之上後，離型膜202直接接觸導電結構112A、112B、112C、及112D。在一些實施例中，離型膜202還直接接觸半導體晶片122A及122B。
然而，可對本揭露書之實施例做出許多的改變及/ 或修飾。在一些其他實施例中，未形成離型膜202。
在一些實施例中，模子200具有一或更多個開口206。每一開口206可用以允許模塑化合物材料204之流體注入模子200之中。在一些實施例中，一或更多個開口206係用以允許模塑化合物材料204被導出模子200。在一些實施例中，每一開口206係用以使模塑化合物材料204導入模子200之中。在一些其他實施例中，模子200僅具有一開口206，其允許模塑化合物材料204之流體進入空間230之中。
如第2A-2圖所示，根據一些實施例，將數個半導體晶片122設置在承載基底100之上。如第2A-1圖及2A-2圖所示，根據一些實施例，在此階段，尚無模塑化合物材料被注射在承載基底100之上。
之後，如第2B-1圖及2B-2圖所示，根據一些實施例，於模子200與承載基底100之間的空間230注入模塑化合物材料204。如第2B-1圖所示，根據一些實施例，一些導電結構(包括導電結構112A及112D被模塑化合物材料204所圍繞。如第2B-1圖及第2B-2圖所示，根據一些實施例，一些半導體晶片122(包括半導體晶片122A及122B)被模塑化合物材料204部分圍繞或完全圍繞。在一些實施例中，在注入模塑化合物材料204期間，離型膜202直接接觸導電結構112A、112B、112C、及112D。在一些實施例中，在注入模塑化合物材料204期間，離型膜202亦直接接觸半導體晶片122(包括半導體晶片122A及122B)。
之後，如第2C-1圖及第2C-2圖所示，根據一些實施例，所注入之模塑化合物材料204完全填充模子200與承載基 底100之間的空間230。在一些實施例中，移除模子200，並將模塑化合物材料204固化而成為保護層124，如第1H圖所示。在一些實施例中，模塑化合物材料204係在移除模子200之後才固化。在一些其他實施例中，模塑化合物材料204係在移除模子200之前固化。
在一些實施例中，由於有模子200在，在注入模塑化合物材料204以形成保護層124期間，模塑化合物材料204不覆蓋導電結構112A、112B、112C、及112D之頂表面及/或半導體晶片122A及122B之頂表面。因此，導電結構112A、112B、112C、及112D之頂表面和半導體晶片122A及122B之頂表面不被保護層124覆蓋，如第1H圖所示。在一些實施例中，由於導電結構112A、112B、112C、及112D和半導體晶片122A及122B之導電墊118係露出而未被保護層124所覆蓋，因此不需將保護層124薄化。
在一些其他情形中，未使用模子200。在這些情形中，導電結構及半導體晶片受到模塑化合物材料之覆蓋。之後，可能需要進行薄化製程來薄化保護層，從而露出導電結構及半導體晶片。可能需於每一半導體晶片上預先另外形成足以承受薄化製程之鈍化層(例如，PBO層)及導電柱(conductive pillars)，以確保連至半導體晶片之導電路徑。因此，製作成本及製程時間皆高。
在使用模子的一些實施例中，由於不需對保護層124進行薄化製程，製作成本及製程時間皆可減少。亦可避免由薄化製程所造成之損傷。在一些實施例中，不需於半導體晶 片上另外形成鈍化層及導電柱，使得製作成本及製程時間更進一步地縮減。
在一些實施例中，離型膜202與模塑化合物材料204之間的黏著性是弱的。在移除模子200之後，可能在模塑化合物材料204之表面形成出凹陷。因此，亦有一些凹陷126形成在保護層124之表面。如第1H圖所示，根據一些實施例，保護層124具有凹陷126。一些凹陷126係介於半導體晶片122A或122B與其中一導電結構112A、112B、112C、及112D之間。一些凹陷126係介於兩導電結構之間，例如介於導電結構112B與112C之間。如第1H圖所示，其中一凹陷126具有深度D。在一些實施例中，深度D介於約3微米至約10微米之間。例如，深度D可為約7微米。
如第1I圖所示，根據一些實施例，於顯示於第1H圖之形成內連線結構(interconnection structure)128。內連線結構128可包括數層介電層及數個導電部件(未顯示)。數層介電層可包括高分子層、氧化矽層、其他適合的材料層、或前述之組合。數個導電部件可包括導電線路及導電通孔塞。一些導電部件電性連接至導電結構112A、112B、112C、或112D或半導體晶片122A或122B之導電墊118。內連線結構128之形成可涉及數道沉積製程、數道圖案化製程、及數道平坦化製程。
之後，如第1I圖所示，根據一些實施例，於內連線結構128之上形成導電凸塊(conductive bumps)130。可於導電凸塊130之下形成凸塊下金屬化(under bump metallurgy，UBM)層(未顯示)。每一導電凸塊130可透過內連線結構128中之一些 導電部件而電性連接至導電結構112A、112B、112C、112D或半導體晶片122A或122B之導電墊118。在一些實施例中，導電凸塊130包括焊料凸塊(solder bumps)、金屬柱(metal pillars)、具有線型的側壁(linear sidewalls)之金屬柱、不包含錫之金屬柱、其他適合的導電結構、或前述之組合。
在一些實施例中，在移除模子200之後及形成內連線結構128之前，保護層124和導電結構112A、112B、112C、及112D未經平坦化。在一些實施例中，在形成內連線結構128之前，保護層124未經薄化。因此，可避免平坦化製程或薄化製程所造成之損傷。增進了晶片封裝體之可靠度及效能。可減少製作成本及製程時間。
之後，如第1J圖所示，根據一些實施例，移除承載基底100及黏著層102。在一些實施例中，使用照光處理來將承載基底100及黏著層102自基層104移除。
如第1K圖所示，根據一些實施例，於第1J圖所示之結構之上堆疊其他構件(elements)132。構件132可包括晶片封裝體、半導體晶片、被動元件、其他適合的結構、或前述之組合。在一些實施例中，於構件132與導電結構(例如，導電結構112A、112B、112C、及112D)之間形成連接構件(connectors)134。可因此建立構件132與半導體晶片122A及/或122B之間的電性連接。
如第1L圖所示，根據一些實施例，進行切割製程以將如第1K圖所示之結構分離成數個晶片封裝體(第1L圖顯示其中之一)。因此，形成了具有扇出型結構(fan-out structure) 之晶片封裝體。在一些其他實施例中，如第1K圖所示，在切割製程之前，可於結構上堆疊或接合更多的構件。
可對本揭露書之實施例做出許多的改變及/或修飾。第3A-3B圖顯示根據一些實施例之晶片封裝體的數個階段製程剖面圖。
如第3A圖所示，根據一些實施例，形成類似於第1H圖所示之結構。如第3A圖所示，導電結構112A、112B、112C、及112D之頂表面係高於半導體晶片122A及122B之頂表面。在一些實施例中，若導電結構112A、112B、112C、及112D高於半導體晶片122A及122B，保護層124之形成可更容易進行。一些模塑化合物形成在導電結構112A、112B、112C、及112D或半導體晶片122A及122B上之風險可獲顯著地降低。在一些實施例中，導電結構112A與半導體晶片122A之間具有高度差(height difference)△H，其介於約2微米至約3微米之間。
在一些情形中，若高度差△H小於約2微米(例如，1微米或更小)，在移除模子200之後，可能會有一些模塑化合物材料形成在導電結構112A、112B、112C、及112D之頂表面之上。因此，連至導電結構112A、112B、112C、及112D之電性連接可能受到不利的影響。或者，可能需要進行附加的清理處理以移除形成在導電結構112A、112B、112C、及112D之頂表面上之模塑化合物材料。可能會增加製作成本及製程時間。
在一些其他情形中，若高度差△H大於約3微米(例如，4微米或更大)，在移除模子200之後，可能會有一些模塑化合物材料形成在半導體晶片122A及122B之導電墊118的頂 表面之上。因此，連至半導體晶片122A及122B之電性連接能受到不利的影響。或者，可能需要進行附加的清理處理以移除形成在導電墊118之頂表面上之模塑化合物材料。可能會增加製作成本及製程時間。
然而，應注意的是，本揭露書之實施例不限於此。可對本揭露書之實施例做出許多的改變及/或修飾。在一些其他實施例中，高度差△H具有不同的範圍。在一些實施例中，高度差△H係介於約1微米至約5微米之間。在一些其他實施例中，高度差△H係介於約0.1微米至約10微米之間。
之後，如第3B圖所示，根據一些實施例，進行類似於或相同於第1I-1L圖、第2A-1至2C-1圖、及第2A-2至2C-2圖所述之製程以形成晶片封裝體。
本揭露之實施例形成晶片封裝體，其具有半導體晶片及數個導電結構。導電結構穿過圍繞半導體晶片及導電結構之保護層(或模塑化合物層)。使用模子來輔助形成保護層。可不需薄化保護層來露出導電結構及/或半導體晶片之導電墊。可顯著地減少製作成本及製程時間。亦可避免因薄化製程所造成之損傷。使用切割製程來輔助形成導電結構。可更進一步地減少製作成本及製程時間。
根據一些實施例，提供一種晶片封裝體的形成方法。方法包括於承載基底之上形成數個導電結構，及於承載基底之上設置半導體晶片。方法還包括於承載基底之上設置模子。方法更包括於模子與承載基底之間形成保護層來圍繞半導體晶片及導電結構。此外，方法包括移除模子。
根據一些實施例，提供一種晶片封裝體的形成方法。方法包括於承載基底之上形成複數個導電結構。方法還包括切除導電部分的較上部分，使得導電結構之表面大抵彼此共平面。方法更包括於承載基底之上設置半導體晶片。此外，方法包括於承載基底之上形成保護層以圍繞導電結構及半導體晶片。
根據一些實施例，提供一種晶片封裝體。晶片封裝體包括半導體晶片及包覆半導體晶片之保護層。晶片封裝體還包括導電結構，其位於保護層之中，且藉著保護層而與半導體晶片隔開。保護層具有凹陷，其介於半導體晶片與導電結構之間。
在一些實施例中，一種形成晶片封裝體的方法包括：於一承載基底之上形成複數個導電結構；於該承載基底之上設置一半導體晶片；於該承載基底之上設置一模子；於該模子與該承載基底之間形成一保護層，以圍繞該半導體晶片與該些導電結構；以及移除該模子。
在一些實施例中，方法更包括透過該模子之一開口而於該模子中注入一模塑化合物材料以形成該保護層。
在一些實施例中，其中該模子包括一離型膜，且在注入該模塑化合物材料期間，該離型膜直接接觸該些導電結構。
在一些實施例中，其中在注入該模塑化合物材料期間，該離型膜直接接觸該半導體晶片。
在一些實施例中，方法更包括：於該保護層、該 些導電結構、及該半導體晶片之上形成一內連線結構；以及移除該承載基底。
在一些實施例中，其中在移除該模子之後與形成該內連線結構之前，不將該保護層及該些導電結構平坦化。
在一些實施例中，方法更包括切除該些導電結構之較上部分，使得該些導電結構之頂表面大抵彼此共平面。
在一些實施例中，方法更包括：於該承載基底之上形成一遮罩層，其中該遮罩層具有複數個開口，其露出承載基底之上的一晶種層；以鍍製程於該些開口中形成該些導電結構；切除該遮罩層與該些導電結構之較上部分，使得該些導電結構之頂表面大抵彼此共平面；以及移除該遮罩層。
在一些實施例中，其中該半導體晶片與該些導電結構其中之一間的高度差介於約2微米與約3微米之間。
在一些實施例中，一種晶片封裝體的形成方法包括：於一承載基底之上形成複數個導電結構；切除該些導電結構之較上部分，使得該些導電結構之頂表面大抵彼此共平面；於該承載基底之上設置一半導體晶片；以及該承載基底之上形成一保護層以圍繞該些導電結構與該半導體晶片。
在一些實施例中，方法更包括：於該保護層、該些導電結構、及該半導體晶片之上形成一內連線結構；於該內連線結構之上形成複數個導電凸塊；以及移除該承載基底。
在一些實施例中，其中在形成該內連線結構之前，不將該保護層薄化。
在一些實施例中，其中藉著使用一鍍製程來形成 該些導電結構。
在一些實施例中，方法更包括於該承載基底之上注入一模塑化合物材料以形成該保護層，其中在注入該模塑化合物材料期間，該模塑化合物材料沒有覆蓋該些導電結構之該些頂表面。
在一些實施例中，方法更包括於該承載基底之上設置一模子以於該承載基底與該模子之間形成一空間；透過該模子之一開口而於該空間之中注入該模塑化合物材料；以及移除該模子。
在一些實施例中，其中該模子包括一離型模，且該離型模直接接觸該些導電結構。
在一些實施例中，其中該些導電結構之該些頂表面高於該半導體晶片之一頂表面。
在一些實施例中，一種晶片封裝體包括：一半導體晶片；一保護層，其包覆該半導體晶片；以及一導電結構，位於該保護層之中，且藉著該保護層而與該半導體晶片隔離，其中該保護層具有一凹陷，其介於該半導體晶片與該導電結構之間。
在一些實施例中，其中該導電結構具有一線形的側壁。
在一些實施例中，其中該凹陷具有一深度，介於約3微米至約10微米之間。
前述內文概述了許多實施例的特徵，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本 技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
104‧‧‧基層
112A、112B‧‧‧導電結構
114‧‧‧半導體基底
116‧‧‧介電層
118‧‧‧導電墊
120‧‧‧黏著膜
122A‧‧‧半導體晶片
124‧‧‧保護層
126‧‧‧凹陷
128‧‧‧內連線結構
130‧‧‧導電凸塊
132‧‧‧構件
134‧‧‧連接構件

Claims (1)

  1. 一種形成晶片封裝體的方法，包括：於一承載基底之上形成複數個導電結構；於該承載基底之上設置一半導體晶片；於該承載基底之上設置一模子；於該模子與該承載基底之間形成一保護層，以圍繞該半導體晶片與該些導電結構；以及移除該模子。
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