TW201917863A - 半導體裝置封裝 - Google Patents

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廖思豪
郭宏瑞
胡毓祥
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Abstract

一種半導體裝置封裝包括下部重佈線結構、上部包封半導體裝置及上部重佈線結構。所述下部重佈線結構包括第一介電層、第一重佈線、第二介電層及第二重佈線。所述第一重佈線設置在所述第一介電層上且包括線路部分及與所述線路部分絕緣的對位標記部分。所述第二介電層設置在所述第一重佈線上，其中所述第二介電層覆蓋所述對位標記部分。所述第二重佈線設置在所述第二介電層上且電性連接到所述第一重佈線。所述上部包封半導體裝置設置在所述下部重佈線結構上。所述上部重佈線結構設置在所述上部包封半導體裝置上。

Description

半導體裝置封裝
本發明實施例是有關於一種半導體裝置封裝。
半導體裝置被用於例如個人電腦、手機、數位相機及其他電子裝備等各種電子應用中。半導體裝置通常是透過以下方式來製作：在半導體基板上依序沉積絕緣層或介電層、導電層以及半導體材料層；以及利用微影（lithography）將所述各種材料層圖案化以在其上形成電路元件及元件。在單個半導體晶圓上通常製造有許多積體電路。可對晶圓的晶粒進行晶圓級加工及封裝，且已開發出用於晶圓級封裝（wafer level packaging）的各種技術。
本發明實施例提供一種半導體裝置封裝及形成半導體裝置封裝的方法，其能保護對位標記不被後續的蝕刻製程所傷害，進而提升製程良率。
根據本發明的實施例，一種半導體裝置封裝包括下部重佈線結構、上部包封半導體裝置及上部重佈線結構。所述下部重佈線結構包括第一介電層、第一重佈線、第二介電層及第二重佈線。所述第一重佈線設置在所述第一介電層上且包括線路部分及與所述線路部分絕緣的對位標記部分。所述第二介電層設置在所述第一重佈線上，其中所述第二介電層覆蓋所述對位標記部分。所述第二重佈線設置在所述第二介電層上且電性連接到所述第一重佈線。所述上部包封半導體裝置設置在所述下部重佈線結構上。所述上部重佈線結構設置在所述上部包封半導體裝置上。
根據本發明的實施例，一種形成半導體裝置封裝的方法包括下列步驟。
在載體上形成下部包封半導體裝置，其中形成下部重佈線結構的步驟包括：在所述下部包封半導體裝置上形成第一介電層；在所述第一介電層上形成第一重佈線（RDL），其中所述第一重佈線包括線路部分及對位標記部分，所述線路部分電性連接到所述下部包封半導體裝置，所述對位標記部分與所述線路部分絕緣；在所述第一重佈線上形成第二介電層，其中所述第二介電層覆蓋所述對位標記部分；以及在所述第二介電層上形成第二重佈線，其中所述第二重佈線電性連接到所述第一重佈線。
在所述下部重佈線結構上形成上部包封半導體裝置，其中所述上部包封半導體裝置包括上部半導體裝置及多個上部導電柱，所述上部半導體裝置被上部包封材料所包封，所述多個上部導電柱延伸穿過所述上部包封材料。
在所述上部包封半導體裝置上形成上部重佈線結構，所述上部重佈線結構電性連接到所述上部半導體裝置，其中所述上部導電柱電性連接所述上部重佈線結構與所述下部重佈線結構。
根據本發明的實施例，一種形成半導體裝置封裝的方法包括下列步驟。
在載體上提供下部重構晶圓，其中所述下部重構晶圓包括多個下部包封半導體裝置。
形成下部重佈線結構，包括：在所述下部重構晶圓之上形成介電層，其中所述介電層包括晶圓部分及邊緣部分，所述晶圓部分位於所述下部重構晶圓上，所述邊緣部分延伸到所述載體的周邊區；在所述介電層上形成多個通孔開口及多個邊緣開口，其中所述通孔開口位於所述晶圓部分上且所述邊緣開口位於所述邊緣部分上；以及在所述晶圓部分上形成重佈線（RDL），其中所述重佈線填充所述通孔開口以形成多個導通孔。
在所述邊緣部分上形成矯正介電層，其中所述矯正介電層填充所述邊緣開口。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下揭露內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本發明實施例。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「之下（beneath）」、「下面（below）」、「下部的（lower）」、「上方（above）”、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
另外，為易於說明，本文中可能使用例如“第一（first）”、“第二（second）”、“第三（third）”、“第四（fourth）”等用語來闡述與圖中所示者相似或不同的一個或多個元件或特徵，且可根據呈現次序或本說明的上下文來可互換地使用所述用語。
圖1至圖8示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的中間階段的剖視圖。參照圖1及圖2，在一些實施例中，在載體105上形成下部重構晶圓（reconstructed wafer）115。下部重構晶圓115包括多個下部包封半導體裝置110、110’。應注意，將針對多晶片式晶圓級半導體封裝製程（multi-chip wafer-level semiconductor packaging process）來闡述本發明。然而，所述實施例也可應用於各種半導體封裝製程。在本實施例中，出於說明目的而繪示兩個包封半導體裝置110、110’，但本發明實施例並不限制用於形成下部重構晶圓115的下部包封半導體裝置110、110’的數目。出於簡潔及清晰的目的，圖3至圖8僅示出對下部包封半導體裝置中的一者（例如下部包封半導體裝置110）應用的製程。
在一些實施例中，載體105可為玻璃載體、陶瓷載體或其他適合的載體等。載體105在俯視狀態下的形狀可呈圓形且大小可與矽晶圓相同。離型層（release layer）106可設置在載體105上。在一些實施例中，離型層106及載體105可從將在後續步驟中形成於其上的結構上移除。離型層106可包含黏著劑或膠材料。在一些實施例中，離型層106可被以液體形式塗布並進行固化。在其他實施例中，離型層106可透過層壓（lamination）的方式來形成。在一些實施例中，離型層106是感光性的且可透過使用紫外（ultra-violet，UV）光或雷射進行照射而從載體105輕易地脫離。舉例來說，離型層106可包括光熱轉換（light-to-heat-conversion，LTHC）塗層。在一些其他實施例中，離型層106包含熱敏性黏合劑（heat-sensitive adhesive）。在一些實施例中，如圖1中所示，可在離型層106上及載體105之上形成介電層107。
因此，可在載體105上形成多個下部導電柱116。在一些實施例中，下部導電柱116可透過鍍覆（plating）的方式來形成。接著，將多個下部半導體裝置112設置在載體105上，並設置在下部導電柱116的旁邊及下部導電柱116之間。在一些實施例中，如圖1中所示，下部半導體裝置112透過黏著層111而貼合到載體105。根據一些實施例，黏著層111可為晶粒貼合膜（die attach film，DAF）。晶粒貼合膜可由環氧樹脂、酚醛樹脂、丙烯酸橡膠、二氧化矽填充膠或其組合所製成。圖1示出下部半導體裝置112的連接件112a背對載體105。
接著，在載體上形成下部包封材料114以包封下部半導體裝置112及下部導電柱116。在一些實施例中，下部包封材料114可塗覆在載體105之上以填充下部導電柱116與下部半導體裝置112之間的空間，並在一些情形中覆蓋下部導電柱116及下部半導體裝置112的液體模塑化合物材料（liquid molding compound material）。固化製程（curing process）可接著實施，以將下部包封材料114硬化。
在下部包封材料完全覆蓋下部導電柱116及下部半導體裝置112的實施例中，平面化製程（planarization process）可接著實施，以移除多餘的下部包封材料，從而顯露出下部導電柱116的頂表面及下部半導體裝置112的連接件112a的頂表面。在一些實施例中，平面化製程包括研磨製程（grinding process）。在一些其他實施例中，平面化製程包括化學機械拋光（chemical-mechanical polishing，CMP）製程。在一些實施例中，如果下部導電柱116的頂表面及下部半導體裝置112的連接件112a的頂表面已被下部包封材料114暴露出，則可省略平面化製程。此時，如圖2所示，包括多個下部包封半導體裝置110、110’的下部重構晶圓115形成在載體105上。因此，各個下部包封半導體裝置110、110’包括被下部包封材料114包封的下部半導體裝置112以及延伸穿過下部包封材料114的下部導電柱116。
出於簡潔及清晰的目的，以下說明及圖將針對單個半導體裝置封裝的製程進行闡述，但所屬技術領域中具有通常知識者應理解，此種製程可應用於晶圓級半導體封裝製程中的實施例。
參照圖3至圖5，在下部包封半導體裝置110上形成下部重佈線結構120。在一些實施例中，下部重佈線結構120可包括多個重佈線（redistribution line，RDL）（例如重佈線123及126），其可透過一個或多個介電層（例如介電層122、124及128）而絕緣。重佈線123及126可包括線路及導通孔。重佈線123及126是由導電材料製成且可直接接觸下部導電柱116以及下部半導體裝置112的連接件。在一些實施例中，重佈線123及126的材料包括鋁、鋁合金、銅或銅合金等。然而，重佈線123及126可由其他類型的導電材料製成。介電層122、124及128是由介電材料製成且對在接合製程（bonding process）期間引發的接合應力提供應力緩解（stress relief）。在一些實施例中，介電層122、124及128是由例如聚醯亞胺、聚苯並惡唑（polybenzoxazole，PBO）或苯並環丁烯（benzocyclobutene，BCB）等聚合物材料製成。
在一些實施例中，形成下部重佈線結構120的製程可包括以下步驟。參照圖3，在下部包封半導體裝置110上形成第一介電層122。接著，在第一介電層122上形成第一重佈線123。在一些實施例中，第一重佈線123可包括線路部分123a、對位標記部分123b及密封環123c。線路部分123a電性連接到下部包封半導體裝置110的下部半導體裝置112。在一些實施例中，線路部分123a可電性連接到下部導電柱116。在一些實施例中，對位標記部分123b與線路部分123a及下部半導體裝置112電性絕緣且因此是電性浮置的（electrically floating）。
圖9示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的中間階段的局部俯視圖。參照圖3及圖9，在一些實施例中，密封環123c環繞線路部分123a，且如圖9中所示密封環123c與線路部分123a及對位標記部分123b隔開且位於線路部分123a與對位標記部分123b之間。對位標記部分123b被配置用於説明在後續接合製程中進行對位。在一些實施例中，對位標記部分123b延伸到且超過第一介電層122的邊界SL。在一個實施例中，所謂「第一介電層122的邊界」指的是切割道，其是對所得結構進行切割之處，以在切割後形成多個半導體裝置封裝。在此種實施例中，對位標記部分123b可沿切割道SL設置。換句話說，對位標記部分123b可設置在晶圓的兩個相鄰包封半導體裝置之間的邊界上且可在切割過程中被切穿。因此，在沿切割道SL被切割之後，所得結構中被切開的對位標記部分123b位於第一介電層122的邊界SL旁且緊靠邊界SL。作為另外一種選擇，晶圓的每一包封半導體裝置可具有其自身的對位標記部分。也就是說，對位標記部分可設置在晶圓的每一個包封半導體裝置的邊界以內，且不會在切割過程中被切穿。在一些實施例中，各個包封半導體裝置的對位標記部分123b的數目可大於一個。本發明實施例並不限制對位標記部分的數目、形成及排列。
在一些實施例中，設置在第一重佈線123上的介電層124/128中的至少一者覆蓋對位標記部分123b以保護對位標記部分123b免受後續蝕刻製程（etching process）傷害。在其中一種實作方案中，第二介電層128可如圖5中所示設置在第一重佈線123上且覆蓋對位標記部分123b。
在一些實施例中，參照圖4及圖5，在第一重佈線123上設置第二介電層128之前，可在第一重佈線123上設置第三介電層124。接著，如圖4中所示，第三重佈線126可設置在第三介電層124上，並電性連接到第一重佈線123。在一些實施例中，在形成第三重佈線126之前，可在第三介電層124上形成多個通孔開口，且接著在第三介電層124上鍍覆而形成第三重佈線126，第三重佈線126填充第三介電層124中的通孔開口以形成多個導通孔126a。第三重佈線126透過導通孔126a電性連接到第一重佈線123。接著，如圖5中所示在第三重佈線126上形成第二介電層128。在一些實施例中，第三介電層124及第二介電層128中的至少一者覆蓋對位標記部分123b以保護對位標記部分123b免受後續蝕刻製程傷害。接著，可在第二介電層128上形成第二重佈線（包括導通孔129）。如此，下部重佈線結構120可就此形成。
圖10示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的中間階段的局部剖視圖。圖11示出根據本發明一些示例性實施例的半導體裝置封裝的下部重佈線結構的俯視圖。應注意，圖10是圖5中所示結構的沿切割道截面的剖視圖。參照圖5、圖10及圖11，在本實施例中，覆蓋對位標記部分123b的是第二介電層128。舉例來說，在形成第二介電層128之前，可在第三介電層124上形成用於顯露出對位標記部分123b的開口OP。當第二介電層128形成在第三介電層124上時，第二介電層128填充開口OP且覆蓋對位標記部分123b。在一些實施例中，開口OP可透過與用於在第二介電層128上形成通孔開口128b的製程相同的製程（例如，微影、蝕刻等）來形成。因此，對位標記部分123b被第三介電層124及/或第二介電層128覆蓋，以防止後續蝕刻製程（例如，用於形成上部導電柱136的蝕刻製程）損壞對位標記部分123b及/或甚至損壞與對位標記部分123b相鄰的密封環123c。在一些實施例中，覆蓋對位標記部分123b的第三介電層124及/或第二介電層128可為透明的，因而在後續接合製程的對位過程中仍可透過第三介電層124及/或第二介電層128看到對位標記部分123b。
透過此種配置方式，第二介電層128將因此具有凹陷部分128a。如圖5及圖10中所示，凹陷部分128a位於第二介電層128的與對位標記部分123b對應的頂表面上且朝對位標記部分123b凹陷。在一個實施例中，凹陷部分128a的最大深度D1約等於或小於2微米（μm）。另外，對位標記部分123b與開口OP的內壁之間的最短距離L1可約為120 μm。開口OP沿切割道的長度L2可約為640 μm，且開口OP沿切割道的寬度W1可約為85 μm。第一介電層122的厚度T1可約為5 μm，第三介電層124的厚度T2可約介於5 μm到7 μm範圍內，且第二介電層128的厚度T3可約介於5 μm到8 μm範圍內。當然，以上闡述的尺寸僅用於說明，且本發明實施例並不僅限於此。
圖12示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的中間階段的局部剖視圖。應注意，圖12中所示實施例含有與前面結合圖10及圖11所公開的實施例相同或相似的許多特徵。出於清晰及簡潔的目的，可不再對相同或相似的特徵予以贅述，且相同或相似的參考編號表示相同或類似的元件。以下闡述圖12中所示實施例與圖10及圖11中所示實施例之間的主要不同。
作為另外一種選擇，在本實施例中，第三介電層124’與第二介電層128’二者可均覆蓋對位標記部分123b。舉例來說，在第一介電層122上形成第三介電層124’，第三介電層124’完全覆蓋位於下面的對位標記部分123b。接著，在第三介電層124’之上形成第二介電層128’。由此，第三介電層124’與第二介電層128’二者疊加在對位標記部分123b上，以防止後續蝕刻製程（例如，用於形成上部導電柱136的蝕刻製程）損壞對位標記部分123b及/或甚至損壞與對位標記部分123b相鄰的密封環123c。透過此種配置，第二介電層128’的與對位標記部分123b對應的頂表面可為如圖12中所示的大致為平面的表面，而不具有如圖10中所示的凹陷部分128a。在其他實施例中，覆蓋對位標記部分123b的也可為第三介電層124’，而第二介電層可具有開口，其用於顯露出覆蓋對位標記部分123b的第三介電層124’的一部分。在其他實施例中，覆蓋對位標記部分123b的可僅為第二介電層128’，而在第一介電層122’與第二介電層128’之間不具有第三介電層124’。應注意，本發明實施例並不限制下部重佈線結構120中的介電層的數目及重佈線的數目，而是只要位於第一重佈線123上的介電層中的至少一者覆蓋對位標記部分123b即可。
接著，參照圖6及圖7，在下部重佈線結構120上形成上部包封半導體裝置130。形成上部包封半導體裝置130的製程可相似於形成下部包封半導體裝置110的製程。出於清晰及簡潔的目的，可不再對相同或相似的特徵予以贅述，且相同或相似的參考編號表示相同或類似的元件。
參照圖6及圖15，可在下部重佈線結構120上形成多個上部導電柱136。應注意，圖15示出半導體裝置封裝的邊緣區在晶圓級封裝製程的中間階段處的剖視圖，隨後將對所述中間階段予以詳細闡述。在一些實施例中，形成上部導電柱136的製程可相似於形成下部導電柱116的製程。舉例來說，根據一些實施例如圖15中所示，可在下部重佈線結構120上形成晶種層137。在一些實施例中，晶種層137可由銅製成且是透過物理氣相沉積（physical vapor deposition，PVD）而形成。然而，也可使用其他導電膜。舉例來說，晶種層137可由鈦、鈦合金、銅及/或銅合金所製成。鈦合金及銅合金可包含銀、鉻、鎳、錫、金、鎢及其組合。在一些實施例中，晶種層137更可包括擴散障壁層。晶種層137更可充當下方的疊層的粘合層。然而，擴散障壁層可由其他材料（例如氮化鉭（TaN）或其他適用的材料）製成。在一些實施例中，擴散障壁層是透過物理氣相沉積來形成。
在沉積晶種層137之後，根據一些實施例如圖15中所示，在晶種層137之上形成圖案化光阻層138。圖案化光阻層138包括多個貫孔（through hole）138a，所述多個貫孔138a被填充以形成在圖6中所述的上部導電柱136。所涉及製程包括微影及光阻顯影（resist development）。根據一些實施例，接著在晶種層137之上鍍覆導電層以填充貫孔138a。接著，可透過蝕刻製程（其可為乾式製程（dry process）或濕式製程（wet process））來移除圖案化光阻層138及晶種層137。透過此種沉積，對位標記部分123b被第三介電層124及/或第二介電層128保護，以防止對位標記部分123b乃至密封環123c被此種蝕刻製程損壞。
接著，在下部重佈線結構120上設置上部半導體裝置132，且對位標記部分123b可用於執行對上部半導體裝置132的對位。在一些實施例中，上部半導體裝置132可透過例如晶粒貼合膜等黏著層而貼合到下部重佈線結構120。
參照圖7，在下部重佈線結構120上形成上部包封材料134以包封上部半導體裝置132及上部導電柱136。在本實施例中，上部包封材料134填充第二介電層128的凹陷部分128a。平面化製程可選擇性的實施，以移除多餘的上部包封材料從而顯露出上部導電柱136的頂表面及上部半導體裝置132的連接件的頂表面。如此，可形成如圖7所示的上部包封半導體裝置130，且上部包封半導體裝置130包括被上部包封材料134包封的上部半導體裝置132及延伸穿過上部包封材料134的上部導電柱136。上部包封半導體裝置130及下部包封半導體裝置110分別設置在下部重佈線結構120的兩個相對側上。
參照圖8，接著，在上部包封半導體裝置130上形成上部重佈線結構140。上部重佈線結構140電性連接到上部半導體裝置132，且上部導電柱136電性連接上部重佈線結構140與下部重佈線結構120。在一些實施例中，可在上部重佈線結構140之上形成凸塊下金屬（under bump metallurgy，UBM）層150。凸塊下金屬層150亦可填充上部重佈線結構140的最頂部介電層的通孔開口。接著，透過凸塊下金屬層150而在上部重佈線結構140上安裝多個電性端子160（例如焊球）來作為輸入/輸出（input/output，I/O）接墊。如此，圖8中所示的半導體裝置封裝100可據此形成。應注意，下部重佈線結構的介電層覆蓋對位標記部分123b的配置方式是應用於疊層封裝（package-on-package，PoP）。然而，在其他實施例中，此種配置方式也可應用於例如具有背側重佈線（back-side RDL）的包封半導體裝置封裝等其他適合的半導體封裝。
圖13至圖15示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的中間階段的剖視圖。圖1至圖8中所示半導體裝置封裝100的製程是多晶片式晶圓級半導體封裝製程，且圖13至圖15示出在此種晶圓級半導體裝置封裝的晶圓邊緣部分處在此種晶圓級半導體裝置封裝的製造中的一些中間階段。
參照圖13，在形成包括多個下部包封半導體裝置110的下部重構晶圓115之後，接著在下部重構晶圓115上形成下部重佈線結構120。下部重佈線結構120包括彼此交替堆疊的多個介電層122、124、128以及多個重佈線。在一些實施例中，在下部重構晶圓115之上形成下部重佈線結構120的介電層128（例如，最頂部的介電層128）。如圖13中所示，介電層128包括位於下部重構晶圓115上的晶圓部分R1及延伸到載體105的周邊區的邊緣部分R2。也就是說，載體105可包括設置有下部重構晶圓115的封裝區及環繞所述封裝區的周邊區，且介電層128形成在下部重構晶圓115之上且延伸到載體105的周邊區。
參照圖5及圖13，為了形成如圖5中所示的導通孔129，會在介電層128的晶圓部分R1上形成如圖5中所示的多個通孔開口128b。接著，在晶圓部分R1上形成重佈線，且所述重佈線填充通孔開口128b以形成導通孔129。在一些實施例中，通孔開口128b可透過利用具有通孔開口圖案的光罩幕（photomask）的微影製程來形成。在一些實施例中，光罩幕被設置成具有以陣列方式排列的多組通孔開口圖案，以與下部包封半導體裝置110的排列形式對應。光罩幕可設置在整個載體105之上。因此，當利用此種光罩幕而在介電層128的晶圓部分R1上形成通孔開口128b時，還會在圖13中所示介電層128的邊緣部分R2上形成多個邊緣開口128c。在此種情況下，在如圖15中所示在下部重佈線結構120上形成上部導電柱136的後續製程期間，晶種層137會形成於介電層128的具有邊緣開口128c的不均勻表面上，如此可能會使晶種層137因低劣的覆蓋率與微弱的接合強度而剝離。
因此，參照圖14及圖15，矯正介電層125可形成在邊緣部分R2上以填充邊緣開口128c，使得矯正介電層125的頂表面與邊緣部分R2的頂表面共同形成實質上為平面的頂表面S1。由此，晶種層137可以良好的覆蓋率及強的接合強度覆蓋平面的頂表面S1，以降低剝離的風險。在一些實施例中，晶種層137可進一步延伸到邊緣部分R2的側表面以進一步增強晶種層137與介電層128之間的接合強度。在一些實施例中，矯正介電層125的材料與介電層128的材料相同，所述材料可包括例如聚醯亞胺、聚苯並惡唑（PBO）、苯並環丁烯（BCB）或其組合等聚合物。
接著，在晶圓部分R1上形成包括圖7中所示多個上部包封半導體裝置130的上部重構晶圓，且可在所述上部重構晶圓上形成圖8中所示上部重佈線結構140以形成呈晶圓形式的多個半導體裝置封裝。接著，可沿切割道SL執行切割製程以形成多個獨立的半導體裝置封裝。
根據本發明的一些實施例中，一種半導體裝置封裝包括下部重佈線結構、上部包封半導體裝置及上部重佈線結構。下部重佈線結構包括第一介電層、第一重佈線（RDL）、第二介電層及第二重佈線，所述第一重佈線設置在所述第一介電層上且包括線路部分及與所述線路部分絕緣的對位標記部分，所述第二介電層設置在所述第一重佈線上，其中所述第二介電層覆蓋所述對位標記部分，所述第二重佈線設置在所述第二介電層上且電性連接到所述第一重佈線。上部包封半導體裝置設置在下部重佈線結構上且包括上部半導體裝置及多個上部導電柱，所述上部半導體裝置被上部包封材料包封，所述多個上部導電柱延伸穿過所述上部包封材料。上部重佈線結構設置在上部包封半導體裝置上且電性連接到上部半導體裝置，其中上部導電柱電性連接所述上部重佈線結構與下部重佈線結構。
根據本發明的一些實施例，所述的半導體裝置封裝更包括：下部包封半導體裝置，包括下部半導體裝置及多個下部導電柱，所述下部半導體裝置被下部包封材料所包封，所述多個導電柱延伸穿過所述下部包封材料，其中所述上部包封半導體裝置及所述下部包封半導體裝置分別設置在所述下部重佈線結構的兩個相對側上。
根據本發明的一些實施例，所述對位標記部分延伸到所述第一介電層的邊界。
根據本發明的一些實施例，所述第一重佈線更包括密封環，所述密封環環繞所述線路部分且位於所述線路部分與所述對位標記部分之間。
根據本發明的一些實施例，覆蓋所述對位標記部分的所述第二介電層是透明的。
根據本發明的一些實施例，所述的半導體裝置封裝更包括：第三介電層，設置在所述第一介電層與所述第二介電層之間，其中所述第三介電層包括開口，所述開口顯露出所述對位標記部分，且所述第二介電層填充所述開口且覆蓋所述對位標記部分；以及第三重佈線，設置在所述第三介電層上且電性連接所述第一重佈線與所述第二重佈線。
根據本發明的一些實施例，所述第二介電層包括凹陷部分，所述凹陷部分位於所述第二介電層的頂表面上且朝所述對位標記部分凹陷。
根據本發明的一些實施例，所述凹陷部分的最大深度等於或小於2 mm。
根據本發明的一些實施例中，一種形成半導體裝置封裝的方法包括：在載體上形成下部包封半導體裝置；形成下部重佈線結構；在下部重佈線結構上形成上部包封半導體裝置；以及在上部包封半導體裝置上形成上部重佈線結構，所述上部重佈線結構電性連接到上部半導體裝置。形成下部重佈線結構包括：在下部包封半導體裝置上形成第一介電層；在第一介電層上形成第一重佈線（RDL），其中所述第一重佈線包括線路部分及對位標記部分，所述線路部分電性連接到下部包封半導體裝置，所述對位標記部分與所述線路部分絕緣；在第一重佈線上形成第二介電層，其中所述第二介電層覆蓋對位標記部分；以及在第二介電層上形成第二重佈線，其中所述第二重佈線電性連接到第一重佈線。上部包封半導體裝置包括上部半導體裝置及多個上部導電柱，所述上部半導體裝置被上部包封材料包封，所述多個上部導電柱延伸穿過所述上部包封材料。上部導電柱電性連接上部重佈線結構與下部重佈線結構。
根據本發明的一些實施例，在所述載體上形成所述下部包封半導體裝置包括：在所述載體上形成多個下部導電柱；在所述載體上設置下部半導體裝置；以及形成包封所述下部半導體裝置及所述下部導電柱的下部包封材料。
根據本發明的一些實施例，所述線路部分電性連接到所述下部半導體裝置且所述對位標記部分與所述下部半導體裝置絕緣。
根據本發明的一些實施例，所述第一重佈線更包括密封環，所述密封環環繞所述線路部分且位於所述線路部分與所述對位標記部分之間。
根據本發明的一些實施例，形成所述下部重佈線結構更包括：在所述第一重佈線上形成所述第二介電層之前，在所述第一介電層上形成第三介電層；在所述第三介電層上形成開口，其中所述開口顯露出所述對位標記部分，且所述第二介電層填充所述開口並覆蓋所述對位標記部分；以及在所述第三介電層上形成第三重佈線，其中所述第三重佈線電性連接所述第一重佈線與所述第二重佈線。
根據本發明的一些實施例，所述第二介電層包括凹陷部分，所述凹陷部分位於所述第二介電層的頂表面上且朝所述對位標記部分凹陷。
根據本發明的一些實施例，覆蓋所述對位標記部分的所述第二介電層是透明的。
根據本發明的一些實施例中，一種形成半導體裝置封裝的方法包括：在載體上形成下部重構晶圓，其中所述下部重構晶圓包括多個下部包封半導體裝置；形成下部重佈線結構；以及在所述邊緣部分上形成矯正介電層，其中所述矯正介電層填充所述邊緣開口。所述形成下部重佈線結構包括：在下部重構晶圓之上形成介電層，其中所述介電層包括晶圓部分及邊緣部分，所述晶圓部分位於所述下部重構晶圓上，所述邊緣部分延伸到載體的周邊區；在介電層上形成多個通孔開口及多個邊緣開口，其中所述通孔開口位於晶圓部分上且所述邊緣開口位於邊緣部分上；以及在晶圓部分上形成重佈線（RDL），其中所述重佈線填充通孔開口以形成多個導通孔。
根據本發明的一些實施例，所述的方法更包括：在所述下部重佈線結構上形成多個上部導電柱，包括：在所述介電層上形成晶種層，其中所述矯正介電層的頂表面與所述邊緣部分的頂表面共同形成平面的頂表面，且所述晶種層覆蓋所述平面的頂表面。
根據本發明的一些實施例，所述晶種層延伸到所述邊緣部分的側表面。
根據本發明的一些實施例，所述的方法更包括：在所述晶圓部分上形成上部重構晶圓，其中所述上部重構晶圓包括多個上部包封半導體裝置；以及在所述上部重構晶圓上形成上部重佈線結構。
根據本發明的一些實施例，所述矯正介電層的材料與所述介電層的材料相同。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧半導體裝置封裝
105‧‧‧載體
106‧‧‧離型層
107‧‧‧介電層
110、110’‧‧‧包封半導體裝置/下部包封半導體裝置
111‧‧‧黏著層
112‧‧‧下部半導體裝置
114‧‧‧下部包封材料
115‧‧‧下部重構晶圓
116‧‧‧下部導電柱
120‧‧‧下部重佈線結構
122‧‧‧介電層/第一介電層
123‧‧‧重佈線/第一重佈線
123a‧‧‧線路部分
123b‧‧‧對位標記部分
123c‧‧‧密封環
124‧‧‧介電層/第三介電層
124’‧‧‧第三介電層
125‧‧‧矯正介電層
126‧‧‧重佈線/第三重佈線
126a、129‧‧‧導通孔
128‧‧‧介電層/第二介電層
128’‧‧‧第二介電層
128a‧‧‧凹陷部分
128b‧‧‧通孔開口
128c‧‧‧邊緣開口
130‧‧‧上部包封半導體裝置
132‧‧‧上部半導體裝置
134‧‧‧上部包封材料
136‧‧‧上部導電柱
137‧‧‧晶種層
138‧‧‧圖案化光阻層
140‧‧‧上部重佈線結構
150‧‧‧凸塊下金屬層
160‧‧‧電性端子
D1‧‧‧最大深度
L2‧‧‧長度
OP‧‧‧開口
R1‧‧‧晶圓部分
R2‧‧‧邊緣部分
S1‧‧‧頂表面
SL‧‧‧邊界/切割道
T1、T2、T3‧‧‧厚度
W1‧‧‧寬度
圖1至圖8示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的各中間階段的剖視圖。 圖9示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的中間階段的局部俯視圖。 圖10示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的中間階段的局部剖視圖。 圖11示出根據本發明一些示例性實施例的半導體裝置封裝的下部重佈線結構的俯視圖。 圖12示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的中間階段的局部剖視圖。 圖13至圖15示出根據本發明一些示例性實施例的半導體裝置封裝的製造中的中間階段的剖視圖。

Claims (1)

  1. 一種半導體裝置封裝，包括： 一下部重佈線結構，包括： 一第一介電層； 一第一重佈線，設置在所述第一介電層上且包括一線路部分及與所述線路部分絕緣的一對位標記部分； 一第二介電層，設置在所述第一重佈線上，其中所述第二介電層覆蓋所述對位標記部分；以及 一第二重佈線，設置在所述第二介電層上且電性連接到所述第一重佈線； 一上部包封半導體裝置，設置在所述下部重佈線結構上且包括一上部半導體裝置及多個上部導電柱，所述上部半導體裝置被一上部包封材料所包封，所述多個上部導電柱延伸穿過所述上部包封材料；以及 一上部重佈線結構，設置在所述上部包封半導體裝置上且電性連接到所述上部半導體裝置，其中所述上部導電柱電性連接所述上部重佈線結構與所述下部重佈線結構。
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