KR100849181B1 - 반도체 패키지, 이의 제조방법, 및 이를 제조하기 위한반도체 패키지 몰딩장치 및 몰딩방법 - Google Patents

반도체 패키지, 이의 제조방법, 및 이를 제조하기 위한반도체 패키지 몰딩장치 및 몰딩방법 Download PDF

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김희석
전종근
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Abstract

반도체 패키지, 이의 제조방법이 제공된다. 그리고, 반도체 패키지를 제조하기 위한 반도체 패키지 몰딩 장치 및 몰딩방법이 제공된다. 상기 반도체 패키지는 기판, 상기 기판에 전기적으로 접속되는 반도체 칩, 상기 반도체 칩 및 상기 기판과 상기 반도체 칩의 전기적 접속부를 봉지하는 성형수지, 및 상기 성형수지의 외면에 부착되며, 마크가 마킹되는 마킹용 필름을 포함한다. 또한, 상기 반도체 패키지 몰딩장치는 패키지 반제품을 고정하는 제1몰드 다이, 상기 패키지 반제품이 내부에 위치되도록 캐비티가 형성되되 상기 캐비티에는 상기 패키지 반제품을 밀봉하는 성형수지가 유입되는 제2몰드 다이, 및 상기 제2몰드 다이의 상기 캐비티로 다층 필름을 공급하는 다층 필름 공급유닛을 포함한다.

Description

반도체 패키지, 이의 제조방법, 및 이를 제조하기 위한 반도체 패키지 몰딩장치 및 몰딩방법{Semiconductor package, fabricating method thereof, and molding apparatus and molding method for fabricating the same}
도 1은 종래 반도체 패키지의 일예를 도시한 단면도이다.
도 2는 도 1의 반도체 패키지를 A 방향에서 바라본 평면도이다.
도 3은 종래 반도체 패키지의 제조방법의 일예를 도시한 블럭도이다.
도 4는 본 발명에 따른 반도체 패키지 몰딩장치의 일실시예를 도시한 단면도이다.
도 5는 도 4에 도시된 몰딩장치의 일측 다이가 소정거리 이동된 상태를 도시한 단면도이다.
도 6은 본 발명에 따른 반도체 패키지 몰딩장치의 다른 실시예를 도시한 단면도이다.
도 7은 도 6의 C 부분을 확대도시한 단면도이다.
도 8은 본 발명에 따른 반도체 패키지 몰딩방법의 일실시예를 도시한 블럭도이다.
도 9는 본 발명에 따른 반도체 패키지 몰딩장치에 의해 몰딩된 패키지 반제품을 도시한 단면도이다.
도 10은 도 9에 도시된 패키지 반제품에 솔더볼을 부착한 다음 레이저를 이용하여 마킹하고 있는 상태를 도시한 단면도이다.
도 11은 본 발명에 따른 반도체 패키지의 일실시예를 도시한 단면도이다.
도 12는 본 발명에 따른 반도체 패키지의 제조방법의 일실시예를 도시한 블럭도이다.
본 발명은 반도체 패키지와 반도체 패키지의 제조방법 및 반도체 패키지를 몰딩하는 반도체 패키지 몰딩장치 및 몰딩방법에 관한 것이다.
일반적으로 반도체 제조공정은 순수 실리콘 웨이퍼(wafer) 상에 다수개의 반도체 칩을 형성시키는 FAB(fabrication) 공정, 웨이퍼 상에 형성된 다수개의 반도체 칩을 전기적으로 검사하여 양품과 불량품을 선별하는 EDS(electrical die sorting) 공정, 양품의 반도체 칩만을 개개로 분리시켜 칩이 전기적ㆍ물리적 특성을 지닐 수 있도록 패키지(package) 상태로 형상화시켜주는 어셈블리(assembly) 공정, 및 패키지된 제품을 테스트하는 테스트 공정으로 구성된다.
이와 같은 반도체 제조공정 중에서 어셈블리 공정은 반도체 칩을 패키지 상태로 형상화시켜주기 때문에 패키지 공정이라고도 한다.
통상, 반도체 패키지는 반도체 칩을 외부 환경으로부터 보호하며, 전자 시스템에 물리적으로 접합하고 전기적으로 접속시키는 기능을 가진다. 이러한 패키지 기술은 반도체 소자의 성능과 최종 제품의 가격, 성능, 신뢰성 등을 좌우할 만큼 그 중요성이 커지고 있다. 일반적인 반도체 패키지의 구조는 리드 프레임(lead frame)이나 인쇄회로기판(PCB) 등의 기판에 반도체 칩을 부착하고 기판과 칩을 전기적으로 연결한 다음 성형수지로 이 전기적 연결부 등을 밀봉하는 구조이며, 최근에는 경박단소화 경향에 따라 그 두께가 점차 얇아지고 있다.
도 1은 종래 반도체 패키지의 일예를 도시한 단면도이고, 도 2는 도 1의 반도체 패키지를 A 방향에서 바라본 평면도이다.
도 1과 도 2를 참조하면, 종래 반도체 패키지(10)는 상면에 연결 터미널(12)이 형성되고 하면에 솔더볼 랜드(13)가 형성된 기판(11), 기판(11)의 상면에 부착된 반도체 칩(14), 반도체 칩(14)의 입출력 단자인 패드(15)와 기판(11)의 연결 터미널(12)을 전기적으로 접속하는 와이어(19), 솔더볼 랜드(13)에 각각 형성된 솔더볼(18) 및 반도체 칩(14)과 기판(11)의 전기적 접속부를 밀봉하는 성형수지(16)로 구성되어 있다. 이때, 반도체 패키지(10)에는 랏(lot) 번호나 관리번호 등의 마크(17)가 마킹되어야 하는데, 종래의 경우에는 성형수지(16)에 마크(17)가 마킹되고 있다.
도 3은 종래 반도체 패키지의 제조방법의 일예를 도시한 블럭도이다.
도 3을 참조하면, 종래 반도체 패키지의 제조방법은 BGA 패키지의 제조방법을 일예로 든 것으로, 패키지 반제품을 마련하는 단계(S22), 마련된 패키지 반제품을 성형수지(16)로 몰딩하는 단계(S23), 몰딩된 패키지 반제품의 솔더볼 랜드(13)에 솔더볼(18)을 부착하는 단계(S25), 및 몰딩시에 형성된 성형수지(16)에 레이저 를 조사하여 마크를 마킹하는 단계(S26)를 포함한다. 이때, 패키지 반제품이란 기판(11)의 일측부에 반도체 칩(14)이 부착된 다음 상기 반도체 칩(14)의 입출력 단자인 패드(15)와 기판(11)의 연결 터미널(12)이 와이어(19) 등을 통해 전기적으로 접속된 상태 즉, 상기 기판(11)과 상기 반도체 칩(14)의 전기적 접속부 등이 성형수지(16) 등에 의해 아직 몰딩되지 않은 상태를 의미한다. 따라서, 아직 몰딩되지 않은 패키지 반제품은 상기와 제조방법을 통해 몰딩된 다음 마킹되어 완제품인 반도체 패키지(10)로 제조된다.
한편, 최근에는 경박단소화 경향에 따라 반도체 패키지(10)의 전체 두께(도 1의 H)를 점차 줄이고 있다. 특히, 최근에는 반도체 패키지(10)의 전체 두께(H)를 줄이기 위하여 몰딩공정시 형성되는 성형수지(16)의 두께 예를 들면, 몰딩공정시 형성되는 성형수지(16)의 상면과 반도체 칩(14)의 상면 사이의 간격(도 1의 G)을 점차 줄이고 있다.
그러나, 종래 반도체 패키지의 제조방법에 따르면, 랏(lot) 번호나 관리번호 등의 마크(17)가 몰딩공정시 형성되는 성형수지(16)에 마킹되고 있기 때문에, 상기와 같이 성형수지(16)의 상면과 반도체 칩(14)의 상면 사이의 간격(G)이 점차 줄어들 경우에는 마크(17)의 마킹시 와이어 데미지 문제가 유발될 수도 있게 된다. 즉, 몰딩공정시 형성되는 성형수지(16)의 두께가 매우 얇아져 성형수지(16)의 상면과 반도체 칩(14)의 상면 사이의 간격이 점차 줄어들 경우, 반도체 칩(14)과 기판(11)을 전기적으로 연결하는 와이어(19)의 상단(예를 들면, 도 1의 B 부분)은 성형수지(16)의 상면에 인접하게 위치될 수 있게 된다. 그러므로, 마크(17)를 마킹하기 위해 성형수지(16)의 상면으로 레이저를 조사할 경우, 성형수지(16) 내부의 와이어(19)는 이 레이저의 조사에 의해 일부 손상되거나 끊어질 수도 있게 되며, 또 이 일부 손상되거나 끊어진 와이어(19)는 마크부를 통해 성형수지(16)의 외부로 노출될 수 있게 된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 패키지에 마크를 마킹할 시 발생될 수 있는 와이어 데미지 문제를 해소할 수 있는 반도체 패키지, 이의 제조방법, 및 이를 제조하기 위한 반도체 패키지 몰딩장치 및 몰딩방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 마크의 마킹에 의해 외부로 노출되는 와이어 및 몰딩시 발생될 수 있는 성형수지의 성형불량부 등을 외부로부터 커버할 수 있는 반도체 패키지, 이의 제조방법, 및 이를 제조하기 위한 반도체 패키지 몰딩장치 및 몰딩방법을 제공하는데 있다.
본 발명의 제1관점에 따르면, 기판, 상기 기판에 전기적으로 접속되는 반도체 칩, 상기 반도체 칩 및 상기 기판과 상기 반도체 칩의 전기적 접속부를 봉지하는 성형수지, 및 상기 성형수지의 외면에 부착되며 마크가 마킹되는 마킹용 필름을 포함하는 반도체 패키지가 제공된다.
다른 실시예에 있어서, 상기 마킹용 필름은 컬러 테이프일 수 있다.
또다른 실시예에 있어서, 상기 마킹용 필름은 열에 의해 상기 성형수지의 외 면에 압착될 수 있다.
본 발명의 제2관점에 따르면, 기판, 상기 기판에 부착되는 반도체 칩, 상기 기판의 입출력 단자와 상기 반도체 칩의 입출력 단자를 전기적으로 접속시키는 와이어, 상기 반도체 칩과 상기 와이어 및 상기 와이어에 의한 상기 기판과 상기 반도체 칩의 전기적 접속부를 봉지하는 성형수지, 및 상기 성형수지의 외면에 부착되며, 마크가 마킹되는 마킹용 필름을 포함하는 반도체 패키지가 제공된다.
본 발명의 제3관점에 따르면, 반도체 패키지의 제조방법이 제공된다. 상기 반도체 패키지의 제조방법은 기판과 반도체 칩이 전기적으로 접속된 패키지 반제품을 마련하고, 상기 패키지 반제품을 성형수지로 몰딩하고, 상기 패키지 반제품의 몰딩시 상기 성형수지에 마킹용 필름을 부착하고, 상기 마킹용 필름에 마크를 마킹하는 것을 포함한다.
다른 실시예에 있어서, 상기 성형수지에 마킹용 필름을 부착하는 것은 상기 패키지 반제품을 몰딩할 때의 열을 이용하여 상기 마킹용 필름을 상기 성형수지에 압착하는 것을 포함할 수 있다. 이 경우, 상기 마킹용 필름은 컬러 테이프일 수 있다.
또다른 실시예에 있어서, 상기 패키지 반제품을 성형수지로 몰딩하는 것은 상기 패키지 반제품을 제1몰드 다이에 고정하고, 상기 패키지 반제품을 제2몰드 다이의 캐비티 내부에 위치시키고, 상기 캐비티 내부로 상기 패키지 반제품을 밀봉하는 성형수지를 유입시키고, 상기 캐비티 내부의 성형수지가 경화되도록 상기 제1몰드 다이와 상기 제2몰드 다이를 이용하여 상기 성형수지를 가압 및 가열하고, 상기 성형수지로 몰딩된 패키지 반제품을 상기 캐비티로부터 인출하는 것을 포함할 수 있다.
또다른 실시예에 있어서, 상기 성형수지에 마킹용 필름을 부착하는 것은 상기 캐비티에 성형수지가 유입되기 전, 다층 필름 공급유닛을 이용하여 상기 제2몰드 다이의 캐비티로 상기 성형수지와 상기 제2몰드 다이를 분리하기 위해 상기 제2몰드 다이의 캐비티에 접촉되는 릴리즈 필름과 상기 성형수지가 가압 및 가열될 때 상기 성형수지에 압착되도록 상기 성형수지에 접촉되는 상기 마킹용 필름을 포함한 다층 필름을 공급하고, 상기 패키지 반제품이 상기 캐비티로부터 인출될 때, 상기 다층 필름에서 상기 릴리즈 필름과 상기 마킹용 필름을 분리하는 것을 포함할 수 있다. 이 경우, 상기 마킹용 필름은 상기 릴리즈 필름에 비해 열경화점이 낮은 재질로 형성될 수 있다. 또한, 상기 마킹용 필름은 컬러 테이프일 수 있다.
또다른 실시예에 있어서, 상기 다층 필름은 상기 릴리즈 필름과 상기 마킹용 필름 사이에 배치되고, 상기 성형수지가 가압 및 가열될 때 가스를 발생시키어 상기 릴리즈 필름과 상기 마킹용 필름이 분리되도록 하는 발포용 필름을 더 포함할 수 있다.
또다른 실시예에 있어서, 상기 마킹용 필름에 마크를 마킹하는 것은 레이저를 상기 마킹용 필름에 조사하여 마크를 마킹하는 것을 포함할 수 있다.
본 발명의 제4관점에 따르면, 반도체 패키지 몰딩장치가 제공된다. 상기 반도체 패키지 몰딩장치는 패키지 반제품을 고정하는 제1몰드 다이, 상기 패키지 반제품이 내부에 위치되도록 캐비티가 형성되되 상기 캐비티에는 상기 패키지 반제품 을 밀봉하는 성형수지가 유입되는 제2몰드 다이, 및 상기 제2몰드 다이의 상기 캐비티로 다층 필름을 공급하는 다층 필름 공급유닛을 포함한다.
다른 실시예에 있어서, 상기 다층 필름은 상기 캐비티에 접촉되는 릴리즈 필름(release film)과 상기 성형수지에 접촉되는 마킹용 필름을 포함할 수 있다. 이 경우, 상기 마킹용 필름은 상기 릴리즈 필름에 비해 열경화점이 낮은 재질로 형성될 수 있다. 또, 상기 마킹용 필름은 컬러 테이프일 수 있다.
또다른 실시예에 있어서, 상기 다층 필름은 상기 릴리즈 필름과 상기 마킹용 필름 사이에 배치되는 발포용 필름을 더 포함할 수 있다.
본 발명의 제5관점에 따르면, 반도체 패키지 몰딩방법이 제공된다. 상기 반도체 패키지 몰딩방법은 패키지 반제품을 제1몰드 다이에 고정하고, 다층 필름 공급유닛을 이용하여 상기 패키지 반제품이 내부에 위치되도록 형성된 제2몰드 다이의 캐비티로 다층 필름을 공급하고, 상기 패키지 반제품을 상기 제2몰드 다이의 상기 캐비티 내부에 위치시키고, 상기 캐비티 내부로 상기 패키지 반제품을 밀봉하는 성형수지를 유입시키는 것을 포함한다.
다른 실시예에 있어서, 상기 반도체 패키지 몰딩방법은 상기 캐비티 내부의 성형수지가 경화되도록 상기 제1몰드 다이와 상기 제2몰드 다이를 이용하여 상기 성형수지를 가압 및 가열하고, 상기 다층 필름을 분리하면서 상기 성형수지로 몰딩된 패키지 반제품을 상기 캐비티로부터 인출하는 것을 더 포함할 수 있다.
또다른 실시예에 있어서, 상기 다층 필름은 상기 성형수지로 몰딩된 패키지 반제품을 상기 캐비티로부터 인출할 때 상기 성형수지와 상기 제2몰드 다이를 분리 하기 위해 상기 제2몰드 다이의 캐비티에 접촉되는 릴리즈 필름과, 상기 성형수지가 가압 및 가열될 때 상기 성형수지에 압착되도록 상기 성형수지에 접촉되는 마킹용 필름을 포함할 수 있다. 이 경우, 상기 마킹용 필름은 상기 릴리즈 필름에 비해 열경화점이 낮은 재질로 형성될 수 있다. 또, 상기 마킹용 필름은 컬러 테이프일 수 있다.
또다른 실시예에 있어서, 상기 다층 필름은 상기 릴리즈 필름과 상기 마킹용 필름 사이에 배치되고, 상기 성형수지가 가압 및 가열될 때 가스를 발생시키어 상기 릴리즈 필름과 상기 마킹용 필름이 분리되도록 하는 발포용 필름을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명에 따른 반도체 패키지 몰딩장치의 일실시예를 도시한 단면도이고, 도 5는 도 4에 도시된 몰딩장치의 일측 다이가 소정거리 이동된 상태를 도시한 단면도이다. 그리고, 도 6은 본 발명에 따른 반도체 패키지 몰딩장치의 다른 실시예를 도시한 단면도이고, 도 7은 도 6의 C 부분을 확대도시한 단면도이다.
먼저, 도 4와 도 5를 참조하면, 본 발명의 일실시예에 따른 반도체 패키지 몰딩장치(100)는 패키지 반제품(40)을 고정하는 제1몰드 다이(120), 상기 패키지 반제품(40)이 내부에 위치되도록 캐비티(111)가 형성되되 상기 캐비티(111)에는 상기 패키지 반제품(40)을 밀봉하는 성형수지(112)가 유입되는 제2몰드 다이(110), 및 상기 캐비티(111)에 상기 성형수지(112)가 유입되기 전 상기 제2몰드 다이(110)의 상기 캐비티(111)로 다층 필름(136)을 공급하는 다층 필름 공급유닛(130)을 포함한다. 이때, 제1몰드 다이(120)는 상부에 배치될 수 있고, 상기 제2몰드 다이(110)는 상기 제1몰드 다이(120)에 대응되게 상기 제1몰드 다이(120)의 하부에 배치될 수 있다.
여기서, 상기 패키지 반제품(40)이란 리드 프레임이나 인쇄회로기판 등의 기판(31)의 일측부에 반도체 칩(34)이 부착된 다음 상기 반도체 칩(34)의 입출력 단자인 패드(35)와 기판(31)의 연결 터미널(32)이 와이어(39) 등을 통해 전기적으로 접속된 상태 즉, 상기 기판(31)과 상기 반도체 칩(34)의 전기적 접속부 등이 성형수지(112) 등에 의해 아직 몰딩되지 않은 상태를 의미한다. 이때, 상기 제1몰드 다이(120)는 진공 등의 흡입력을 이용하여 상기 패키지 반제품(40)을 고정할 수 있다. 그리고, 상기 제1몰드 다이(120)는 진공 등에 의해 고정된 패키지 반제품(40)이 제2몰드 다이(110)의 캐비티(111) 내부에 위치되도록 소정거리 하강될 수 있다. 즉, 상기 제1몰드 다이(120)는 소정거리 상하 유동되게 설치될 수 있다. 하지만, 상기 제1몰드 다이(120)는 고정되게 설치될 수도 있으며, 이 경우에는 상기 제2몰드 다이(110)가 상기 제1몰드 다이(120) 측으로 상하 소정거리 유동될 수 있다.
상기 다층 필름 공급유닛(130)은 릴(reel) 형태로 형성되어 회전하면서 다층 필름(136)을 공급하는 필름 공급부(132)와, 릴 형태로 형성되어 회전하면서 다층 필름(136)의 전부 또는 일부를 회수하는 필름 회수부(134)로 구성된다. 상기 필름 공급부(132)는 상기 제2몰드 다이(110)의 일측면에 배치되고, 상기 필름 회수부(134)는 상기 제2몰드 다이(110)의 타측면에 배치된다. 따라서, 상기 필름 공급부(132)는 상기 제2몰드 다이(110)의 캐비티(111)를 경유하여 상기 필름 회수부(134) 측으로 다층 필름(136)을 공급하며, 상기 필름 회수부(134)는 상기와 같이 공급되는 다층 필름(136)의 전부 또는 일부를 회수한다.
한편, 상기 다층 필름(136)은 상기 성형수지(112)로 몰딩된 패키지 반제품(40)을 상기 캐비티(111)로부터 인출할 때 상기 성형수지(112)와 상기 제2몰드 다이(110)를 분리하기 위해 상기 제2몰드 다이(110)의 캐비티(111)에 접촉되는 릴리즈 필름(137)과, 상기 성형수지(112)가 가압 및 가열될 때 상기 성형수지(112)에 압착되도록 상기 성형수지(112)에 접촉되는 마킹용 필름(138)으로 구성될 수 있다. 이 경우, 상기 마킹용 필름(138)은 상기 릴리즈 필름(137)에 비해 열경화점이 낮은 재질로 형성될 수 있다. 따라서, 상기 성형수지(112)가 경화되도록 상기 제1몰드 다이(120)와 제2몰드 다이(110) 등에 의해 상기 성형수지(112)가 가압 및 가열되면, 상기 마킹용 필름(138)은 상기 성형수지(112)에 압착될 수 있으며, 상기 릴리즈 필름(137)은 상기 마킹용 필름(138)으로부터 분리되면서 상기 성형수지(112)와 상기 제2몰드 다이(110)가 용이하게 분리되도록 할 수 있다. 이때, 상기 마킹용 필름(138)은 컬러 테이프일 수 있다. 이 경우, 상기 마킹용 필름(138)에 마킹되는 마크(37)의 식별력은 보다 더 뛰어날 수 있다.
한편, 도 6과 도 7에는 본 발명의 다른 실시예에 따른 반도체 패키지 몰딩장치(100')가 개시되어 있다. 도 6과 도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지 몰딩장치(100')는 일실시예의 반도체 패키지 몰딩장치(100)와 같이, 제1몰드 다이(120), 제2몰드 다이(110) 및 다층 필름 공급유닛(130)을 구비한다. 그러나, 본 발명의 다른 실시예에 따른 반도체 패키지 몰딩장치(100')는 일실시예의 몰딩장치(100)와는 다른 종류의 다층 필름(136)을 제2몰드 다이(110)의 캐비티(111)로 공급한다.
즉, 본 발명의 다른 실시예에 따른 다층 필름(136)은 전술한 바와 같은 릴리즈 필름(137)과 마킹용 필름(138) 외에 발포용 필름(139)을 더 포함한다.
상기 발포용 필름(139)은 상기 릴리즈 필름(137)과 상기 마킹용 필름(138) 사이에 배치되며, 상기 성형수지(112)가 가압 및 가열될 때 가스를 발생시키어 상기 릴리즈 필름(137)과 상기 마킹용 필름(138)이 용이하게 분리되도록 하는 역할을 한다. 따라서, 본 발명의 다른 실시예에 따른 반도체 패키지 몰딩장치(100')에 따르면, 몰딩 공정시 성형수지(112)에 마킹용 필름(138)을 압착시킬 수 있을 뿐만 아니라 전술한 발포용 필름(139)으로 인하여 성형수지(112)에 압착된 마킹용 필름(138)과 캐비티(111)에 접촉된 릴리즈 필름(137)을 매우 용이하게 분리할 수 있게 된다.
도 8은 본 발명에 따른 반도체 패키지 몰딩방법의 일실시예를 도시한 블럭도이다.
도 8을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지 몰딩방법은 기 판(31) 상에 칩(34)이 부착된 다음 기판(31)과 칩(34) 사이에 전기적으로 접속된 제품 곧, 패키지 반제품(40)을 제1몰드 다이(120)에 고정하는 단계(S231), 다층 필름 공급유닛(130)을 이용하여 상기 패키지 반제품(40)이 내부에 위치되도록 형성된 제2몰드 다이(110)의 캐비티(111)로 다층 필름(136)을 공급하는 단계(S232), 상기 제1몰드 다이(120) 또는 상기 제2몰드 다이(110)를 이동시키어 상기 패키지 반제품(40)을 상기 제2몰드 다이(110)의 상기 캐비티(111) 내부에 위치시키는 단계(S233), 상기 캐비티(111) 내부로 상기 패키지 반제품(40)을 밀봉하는 성형수지(112)를 유입시키는 단계(S234), 상기 캐비티(111) 내부의 성형수지(112)가 경화되도록 상기 제1몰드 다이(120)와 상기 제2몰드 다이(110)를 이용하여 상기 성형수지(112)를 가압 및 가열하는 단계(S235), 상기 캐비티(111)로 공급된 다층 필름(136)을 분리하면서 상기 성형수지(112)로 몰딩된 패키지 반제품(40)을 상기 캐비티(111)로부터 인출하는 단계(S236), 및 상기 제1몰드 다이(120)의 고정을 해제하여 상기 몰딩된 패키지 반제품(40)을 상기 제1몰드 다이(120)로부터 분리하는 단계(S237)를 포함한다.
이때, 상기 다층 필름(136)은 전술한 바와 같이, 상기 성형수지(112)로 몰딩된 패키지 반제품(40)을 상기 캐비티(111)로부터 인출할 때 상기 성형수지(112)와 상기 제2몰드 다이(110)를 분리하기 위해 상기 제2몰드 다이(110)의 캐비티(111)에 접촉되는 릴리즈 필름(137)과, 상기 성형수지(112)가 가압 및 가열될 때 상기 성형수지(112)에 압착되도록 상기 성형수지(112)에 접촉되는 마킹용 필름(138)을 포함한다. 따라서, 상기 성형수지(112)가 경화되도록 상기 제1몰드 다 이(120)와 제2몰드 다이(110) 등에 의해 상기 성형수지(112)가 가압 및 가열되면, 상기 마킹용 필름(138)은 상기 성형수지(112)에 압착될 수 있다. 그리고, 상기 릴리즈 필름(137)은 상기 마킹용 필름(138)으로부터 분리됨과 아울러 상기 성형수지(112)로 몰딩된 패키지 반제품(40)이 상기 캐비티(111)로부터 인출될 때 상기 성형수지(112)와 상기 제2몰드 다이(110)가 용이하게 분리되도록 할 수 있다.
여기서, 상기 마킹용 필름(138)은 상기 릴리즈 필름(137)과 용이하게 분리되면서도 상기 성형수지(112)가 가압 및 가열될 시 상기 성형수지(112)에 압착되도록 상기 릴리즈 필름(137)에 비해 열경화점이 낮은 재질로 형성될 수 있다. 그리고, 상기 마킹용 필름(138)은 상기 마킹용 필름(138)에 마킹되는 마크(37)의 식별력이 보다 뛰어나도록 컬러 테이프로 구현될 수도 있다. 또한, 상기 다층 필름(136)은 상기 릴리즈 필름(137)과 상기 마킹용 필름(138)의 분리시 상기 필름들이 보다 용이하게 분리되도록 상기 필름들의 사이에 발포용 필름(139)을 더 포함할 수 있다. 이 경우, 상기 발포용 필름(139)은 상기 성형수지(112)가 가압 및 가열될 때 가스를 발생시키어 상기 릴리즈 필름(137)과 상기 마킹용 필름(138)이 용이하게 분리되도록 하는 역할을 한다.
도 9는 본 발명에 따른 반도체 패키지 몰딩장치에 의해 몰딩된 패키지 반제품을 도시한 단면도이고, 도 10은 도 9에 도시된 패키지 반제품에 솔더볼을 부착한 다음 레이저를 이용하여 마킹하고 있는 상태를 도시한 단면도이며, 도 11은 본 발명에 따른 반도체 패키지의 일실시예를 도시한 단면도이다. 그리고, 도 12는 본 발명에 따른 반도체 패키지의 제조방법의 일실시예를 도시한 블럭도이다.
이하, 도 9 내지 도 12를 참조하여, 본 발명에 따른 반도체 패키지(30)와 이의 제조방법의 일실시예를 구체적으로 설명하면 다음과 같다.
먼저, 본 발명의 일실시예에 따른 반도체 패키지(30)를 설명하면, 본 발명의 반도체 패키지(30)는 와이어 본딩을 위하여 상면에 연결 터미널(32)이 형성되고 하면에는 솔더볼(38)의 부착을 위하여 솔더볼 랜드(33)가 형성된 기판(31), 상기 기판(31)의 상면에 부착되는 반도체 칩(34), 상기 기판(31)의 입출력 단자인 연결 터미널(32)과 상기 반도체 칩(34)의 입출력 단자인 패드(35)를 전기적으로 접속시키는 와이어(39), 상기 솔더볼 랜드(33)에 각각 부착 형성된 솔더볼(38), 상기 반도체 칩(34)과 상기 와이어(39) 및 상기 와이어(39)에 의한 상기 기판(31)과 상기 반도체 칩(34)의 전기적 접속부를 봉지하는 성형수지(36), 및 상기 성형수지(36)의 외면에 부착되며, 랏 번호나 관리번호 등의 마크(37)가 마킹되는 마킹용 필름(138)을 포함한다.
구체적으로, 상기 기판(31)은 리드 프레임이나 인쇄회로기판일 수 있다. 그리고, 상기 반도체 칩(34)은 에폭시 등의 접착제에 의해 상기 기판(31)에 부착될 수 있다. 또, 상기 기판(31)과 상기 반도체 칩(34)을 전기적으로 접속시키는 와이어(39)는 전기 전도율이 매우 높은 재질, 예를 들면, 금이나 은 등이 사용될 수 있다. 또한, 상기 성형수지(36)는 에폭시 몰딩 수지가 사용될 수 있으며, 몰딩장치에 의한 몰딩공정에서 상기 반도체 칩(34)과 상기 와이어(39) 및 상기 와이어(39)에 의한 상기 기판(31)과 상기 반도체 칩(34)의 전기적 접속부를 밀봉하는 방법으로 봉지할 수 있다. 그리고, 상기 마킹용 필름(138)은 상기 몰딩공정시에 가해지는 열 과 압력에 의해 상기 성형수지(36)의 외면에 압착될 수 있다. 또한, 상기 마킹용 필름(138)에는 그 필름(138)에 마킹되는 마크(37)의 보다 뛰어난 시인성을 위해 컬러 테이프가 사용될 수 있다. 예를 들면, 상기 마킹용 필름(138)에는 상기 성형수지(36)의 색과 다른 색을 갖는 컬러 테이프가 사용될 수 있다. 일실시예로, 상기 성형수지(36)의 색이 검은색 계열이라면, 상기 마킹용 필름(138)에는 빨강색 계열이나 노랑색 계열의 컬러 테이프가 사용될 수 있다.
한편, 본 발명에 따른 반도체 패키지(30)는 상기와 같이, 와이어(39)에 의해서 기판(31)과 반도체 칩(34)이 전기적으로 접속되는 구조에만 한정되는 것이 아니고, '플립칩 본딩' 등과 같이 기판(31)과 반도체 칩(34)이 직접 본딩패드 등을 이용하여 상호간 전기적으로 접속되는 구조에도 적용될 수 있다. 이 경우, 상기 성형수지(36)는 상기 와이어(39)를 제외한 부분 즉, 상기 반도체 칩(34) 및 상기 기판(31)과 상기 반도체 칩(34)의 전기적 접속부를 봉지할 수 있다.
이하, 본 발명에 따른 반도체 패키지의 제조방법을 설명하기로 한다.
도 9 내지 도 12에 도시된 바와 같이, 본 발명의 일시시예에 따른 반도체 패키지의 제조방법은 기판(31)과 반도체 칩(34)이 전기적으로 접속된 패키지 반제품(40)을 마련하는 단계(S220), 상기 패키지 반제품(40)을 성형수지(112)로 몰딩하는 단계(S230), 상기 패키지 반제품(40)의 몰딩시 상기 성형수지(112)에 마킹용 필름(138)을 부착하는 단계(S230), 및 상기 마킹용 필름(138)에 마크(37)를 마킹하는 단계(S260)를 포함한다. 즉, 아직 몰딩되지 않은 패키지 반제품(40)은 상기와 제조방법을 통해 몰딩된 다음 마킹되어 완제품인 반도체 패키지(30)로 제조된다.
이때, 상기 마킹용 필름(138)에 마크(37)를 마킹하는 단계(S260)는 레이저 조사기(도 10의 90)를 이용하여 레이저(95)를 상기 마킹용 필름(138)에 조사하여 마크(37)를 마킹하는 것을 포함할 수 있으며, 상기 패키지 반제품(40)을 성형수지(112)로 몰딩하는 단계(S230)와 상기 성형수지(112)에 마킹용 필름(138)을 부착하는 단계(S230)는 전술한 바와 같은 몰딩방법 즉, 도 8을 참조하여 설명한 반도체 패키지 몰딩방법이 채용될 수 있다.
즉, 상기 패키지 반제품(40)을 성형수지(112)로 몰딩하는 단계(S230)는 상기 패키지 반제품(40)을 제1몰드 다이(120)에 고정하는 단계(S231), 상기 제1몰드 다이(120)를 하강시키어 상기 패키지 반제품(40)을 제2몰드 다이(110)의 캐비티(111) 내부에 위치시키는 단계(S233), 상기 캐비티(111) 내부로 상기 패키지 반제품(40)을 밀봉하는 성형수지(112)를 유입시키는 단계(S234), 상기 캐비티(111) 내부의 성형수지(112)가 경화되도록 상기 제1몰드 다이(120)와 상기 제2몰드 다이(110)를 이용하여 상기 성형수지(112)를 가압 및 가열하는 단계(S235), 상기 성형수지(112)로 몰딩된 패키지 반제품(40)을 상기 캐비티(111)로부터 인출하는 단계(S236)를 포함할 수 있다.
그리고, 상기 성형수지(112)에 마킹용 필름(138)을 부착하는 단계(S230)는 상기 캐비티(111)에 성형수지(112)가 유입되기 전, 다층 필름 공급유닛(130)을 이용하여 상기 제2몰드 다이(110)의 캐비티(111)로 상기 성형수지(112)와 상기 제2몰드 다이(110)를 분리하기 위해 상기 제2몰드 다이(110)의 캐비티(111)에 접촉되는 릴리즈 필름(137)과 상기 성형수지(112)가 가압 및 가열될 때 상기 성형수지(112) 에 압착되도록 상기 성형수지(112)에 접촉되는 상기 마킹용 필름(138)을 포함한 다층 필름(136)을 공급하는 단계(S232)와, 상기 패키지 반제품(40)이 상기 캐비티(111)로부터 인출될 때 상기 다층 필름(136)에서 상기 릴리즈 필름(137)과 상기 마킹용 필름(138)을 분리하는 단계(S236)를 포함할 수 있다.
따라서, 상기 성형수지(112)가 경화되도록 상기 제1몰드 다이(120)와 제2몰드 다이(110) 등에 의해 상기 성형수지(112)가 가압 및 가열되면, 상기 마킹용 필름(138)은 상기 성형수지(112)에 압착되어지며, 상기 릴리즈 필름(137)은 상기 마킹용 필름(138)으로부터 분리됨과 아울러 상기 성형수지(112)로 몰딩된 패키지 반제품(40)이 상기 캐비티(111)로부터 인출될 때 상기 성형수지(112)와 상기 제2몰드 다이(110)가 용이하게 분리되도록 하는 역할을 한다. 결과적으로, 상기 마킹용 필름(138)은 상기와 같은 단계들을 통하여 상기 성형수지(112)에 부착되어지게 된다.
한편, 상기 마킹용 필름(138)은 상기 릴리즈 필름(137)과 용이하게 분리되면서도 상기 성형수지(112)가 가압 및 가열될 시 상기 성형수지(112)에 압착되도록 상기 릴리즈 필름(137)에 비해 열경화점이 낮은 재질로 형성될 수 있다. 또, 상기 다층 필름(136)은 상기 릴리즈 필름(137)과 상기 마킹용 필름(138)의 분리시 상기 필름들이 보다 용이하게 분리되도록 상기 필름들의 사이에 발포용 필름(139)을 더 포함할 수도 있다. 이 경우, 상기 발포용 필름(139)은 상기 성형수지(112)가 가압 및 가열될 때 가스를 발생시키어 상기 릴리즈 필름(137)과 상기 마킹용 필름(138)이 용이하게 분리되도록 하는 역할을 한다. 그리고, 상기 마킹용 필름(138)은 상기 마킹용 필름(138)에 마킹되는 마크(37)의 식별력이 보다 뛰어나도록 컬러 테이프로 구현될 수도 있다.
이상, 본 발명은 도시된 실시예를 참고로 설명하였으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 발명에서는 반도체 패키지가 비지에이(BGA;Ball Grid Array) 패키지일 경우를 예를 들어 설명하였으나, 본 발명은 비지에이 패키지에만 한정되게 적용되는 것이 아니고 디아피(DIP;Dual Inline Package)일 경우 등 다양한 패키지에도 적용이 가능하다. 그러므로 본 발명의 범위는 첨부된 특허청구의 범위와 이와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명의 반도체 패키지, 이의 제조방법, 및 이를 제조하기 위한 반도체 패키지 몰딩장치 및 몰딩방법에 따르면, 반도체 패키지에 마크를 마킹할 시 종래와 같이 성형수지에 직접 마킹하는 것이 아니라 별도의 마킹용 필름을 부착한 후 이 마킹용 필름에 마킹하기 때문에, 종래 성형수지에 직접 마킹함에 따라 발생되는 와이어 데미지 문제 등의 문제를 모두 해소할 수 있게 된다.
또한, 본 발명의 반도체 패키지, 이의 제조방법, 및 이를 제조하기 위한 반도체 패키지 몰딩장치 및 몰딩방법에 따르면, 성형수지의 외부에 별도의 마킹용 필름을 부착하기 때문에, 종래 마크를 마킹함에 따라 발생될 수 있는 외부 노출 와이어나 몰딩시 발생될 수 있는 성형수지의 성형불량부 등을 외부로부터 커버할 수 있게 되는 효과가 있다.

Claims (26)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 상면에 연결 터미널이 형성되고, 하면에 솔더 볼 랜드가 형성된 기판;
    상기 기판의 상면에 제일면이 부착되는 반도체 칩;
    상기 기판의 상면에 형성된 입출력 단자와 상기 반도체 칩의 제일면과 반대 면인 제이면에 형성된 입출력 단자를 전기적으로 접속시키는 와이어;
    상기 반도체 칩의 상부와 상기 와이어 및 상기 와이어에 의한 상기 기판과 상기 반도체 칩의 전기적 접속부를 봉지하는 성형수지; 및
    상기 성형수지의 외면에 부착되며, 마크가 마킹되는 마킹용 테이프를 포함하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 마킹용 테이프는 컬러 테이프인 것을 특징으로 하는 반도체 패키지.
  6. 제 4항에 있어서,
    상기 마킹용 테이프는 열에 의해 상기 성형수지의 외면에 압착된 것을 특징으로 하는 반도체 패키지.
  7. 기판과 반도체 칩이 전기적으로 접속된 패키지 반제품을 마련하고,
    상기 패키지 반제품을 성형수지로 몰딩하고,
    상기 패키지 반제품의 몰딩시 상기 성형수지에 마킹용 필름을 부착하고,
    상기 마킹용 필름에 마크를 마킹하는 것을 포함하되,
    상기 패키지 반제품을 성형수지로 몰딩하는 것은 상기 패키지 반제품을 제1몰드 다이에 고정하고,
    상기 패키지 반제품을 제2몰드 다이의 캐비티 내부에 위치시키고,
    상기 캐비티 내부로 상기 패키지 반제품을 밀봉하는 성형수지를 유입시키고,
    상기 캐비티 내부의 성형수지가 경화되도록 상기 제1몰드 다이와 상기 제2몰드 다이를 이용하여 상기 성형수지를 가압 및 가열하고,
    상기 성형수지로 몰딩된 패키지 반제품을 상기 캐비티로부터 인출하는 것을 포함하는 반도체 패키지의 제조방법.
  8. 제 7항에 있어서,
    상기 성형수지에 마킹용 필름을 부착하는 것은 상기 패키지 반제품을 몰딩할 때의 열을 이용하여 상기 마킹용 필름을 상기 성형수지에 압착하는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제 7항에 있어서,
    상기 마킹용 필름은 컬러 테이프인 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 삭제
  11. 제 7항에 있어서,
    상기 성형수지에 마킹용 필름을 부착하는 것은 상기 캐비티에 성형수지가 유입되기 전, 다층 필름 공급유닛을 이용하여 상기 제2몰드 다이의 캐비티로 상기 성형수지와 상기 제2몰드 다이를 분리하기 위해 상기 제2몰드 다이의 캐비티에 접촉되는 릴리즈 필름과 상기 성형수지가 가압 및 가열될 때 상기 성형수지에 압착되도록 상기 성형수지에 접촉되는 상기 마킹용 필름을 포함한 다층 필름을 공급하고,
    상기 패키지 반제품이 상기 캐비티로부터 인출될 때, 상기 다층 필름에서 상기 릴리즈 필름과 상기 마킹용 필름을 분리하는 것을 포함하는 반도체 패키지의 제조방법.
  12. 제 11항에 있어서,
    상기 마킹용 필름은 상기 릴리즈 필름에 비해 열경화점이 낮은 재질로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 제 11항에 있어서,
    상기 마킹용 필름은 컬러 테이프인 것을 특징으로 하는 반도체 패키지의 제조방법.
  14. 제 11항에 있어서,
    상기 다층 필름은 상기 릴리즈 필름과 상기 마킹용 필름 사이에 배치되고, 상기 성형수지가 가압 및 가열될 때 가스를 발생시키어 상기 릴리즈 필름과 상기 마킹용 필름이 분리되도록 하는 발포용 필름을 더 포함하는 것을 특징으로 하는 반 도체 패키지의 제조방법.
  15. 제 7항에 있어서,
    상기 마킹용 필름에 마크를 마킹하는 것은
    레이저를 상기 마킹용 필름에 조사하여 마크를 마킹하는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 패키지 반제품을 고정하는 제1몰드 다이(mold die);
    상기 패키지 반제품이 내부에 위치되도록 캐비티(cavity)가 형성되되 상기 캐비티에는 상기 패키지 반제품을 밀봉하는 성형수지가 유입되는 제2몰드 다이; 및
    상기 제2몰드 다이의 상기 캐비티로 다층 필름을 공급하는 다층 필름 공급유닛을 포함하고,
    상기 다층 필름 공급유닛은, 릴 형태로 형성되어 회전하면서 다층 필름을 공급하는 필름 공급부, 및 릴 형태로 형성되어 다층 필름을 회수하는 필름 회수부를 포함하는 반도체 패키지 몰딩장치.
  17. 제 16항에 있어서,
    상기 다층 필름은 상기 캐비티에 접촉되는 릴리즈 필름(release film)과 상기 성형수지에 접촉되는 마킹용 필름을 포함하는 것을 특징으로 하는 반도체 패키지 몰딩장치.
  18. 제 17항에 있어서,
    상기 마킹용 필름은 상기 릴리즈 필름에 비해 열경화점이 낮은 재질로 형성 되는 것을 특징으로 하는 반도체 패키지 몰딩장치.
  19. 제 17항에 있어서,
    상기 마킹용 필름은 컬러 테이프인 것을 특징으로 하는 반도체 패키지 몰딩장치.
  20. 제 17항에 있어서,
    상기 다층 필름은 상기 릴리즈 필름과 상기 마킹용 필름 사이에 배치되는 발포용 필름을 더 포함하는 것을 특징으로 하는 반도체 패키지 몰딩장치.
  21. 패키지 반제품을 제1몰드 다이에 고정하고,
    다층 필름 공급유닛을 이용하여 상기 패키지 반제품이 내부에 위치되도록 형성된 제2몰드 다이의 캐비티로 다층 필름을 공급하고,
    상기 패키지 반제품을 상기 제2몰드 다이의 상기 캐비티 내부에 위치시키고,
    상기 캐비티 내부로 상기 패키지 반제품을 밀봉하는 성형수지를 유입시키는 것을 포함하고,
    상기 다층 필름 공급유닛은, 릴 형태로 형성되어 회전하면서 다층 필름을 공급하는 필름 공급부, 및 릴 형태로 형성되어 다층 필름을 회수하는 필름 회수부를 포함하는 반도체 패키지 몰딩방법.
  22. 제 21항에 있어서,
    상기 캐비티 내부의 성형수지가 경화되도록 상기 제1몰드 다이와 상기 제2몰드 다이를 이용하여 상기 성형수지를 가압 및 가열하고,
    상기 다층 필름을 분리하면서 상기 성형수지로 몰딩된 패키지 반제품을 상기 캐비티로부터 인출하는 것을 더 포함하는 반도체 패키지 몰딩방법.
  23. 제 22항에 있어서,
    상기 다층 필름은 상기 성형수지로 몰딩된 패키지 반제품을 상기 캐비티로부터 인출할 때 상기 성형수지와 상기 제2몰드 다이를 분리하기 위해 상기 제2몰드 다이의 캐비티에 접촉되는 릴리즈 필름과, 상기 성형수지가 가압 및 가열될 때 상기 성형수지에 압착되도록 상기 성형수지에 접촉되는 마킹용 필름을 포함하는 것을 특징으로 하는 반도체 패키지 몰딩방법.
  24. 제 23항에 있어서,
    상기 마킹용 필름은 상기 릴리즈 필름에 비해 열경화점이 낮은 재질로 형성되는 것을 특징으로 하는 반도체 패키지 몰딩방법.
  25. 제 24항에 있어서,
    상기 마킹용 필름은 컬러 테이프인 것을 특징으로 하는 반도체 패키지 몰딩방법.
  26. 제 23항에 있어서,
    상기 다층 필름은 상기 릴리즈 필름과 상기 마킹용 필름 사이에 배치되고, 상기 성형수지가 가압 및 가열될 때 가스를 발생시키어 상기 릴리즈 필름과 상기 마킹용 필름이 분리되도록 하는 발포용 필름을 더 포함하는 것을 특징으로 하는 반도체 패키지 몰딩방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101131606B1 (ko) * 2010-01-28 2012-03-30 주식회사 휘닉스 디지탈테크 이형 필름 공급 유닛 및 이를 갖는 전자 부품 몰딩 장치
KR101156840B1 (ko) * 2010-07-01 2012-06-18 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101346649B1 (ko) 2012-10-25 2014-01-10 크루셜텍 (주) 반도체 패키지 및 이의 제조방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916416B2 (en) * 2007-09-25 2014-12-23 Stats Chippac, Ltd. Semiconductor device and method of laser-marking laminate layer formed over eWLB with tape applied to opposite surface
JP5064278B2 (ja) * 2008-03-25 2012-10-31 日東電工株式会社 光半導体素子封止用樹脂シートおよび光半導体装置
KR20100037875A (ko) * 2008-10-02 2010-04-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20160035593A1 (en) * 2014-07-31 2016-02-04 Skyworks Solutions, Inc. Devices and methods related to support for packaging substrate panel having cavities
KR20160032958A (ko) * 2014-09-17 2016-03-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9922935B2 (en) 2014-09-17 2018-03-20 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
TWM505131U (zh) * 2015-01-30 2015-07-11 Arima Communication Corp 手機自動化生產系統
US20180157246A1 (en) * 2015-01-30 2018-06-07 Arima Communications Corp. Automated production system for mobile phone
US9947552B2 (en) * 2016-04-29 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out structure
CN110718474B (zh) * 2019-09-03 2022-08-16 富联裕展科技(深圳)有限公司 封装方法、离型件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260974A (ja) * 1998-03-12 1999-09-24 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2003273258A (ja) * 2002-03-18 2003-09-26 Asahi Kasei Corp 樹脂成形品表面への黒色のレーザーマーキング法、及び成形品表面への導電部形成法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030080440A1 (en) * 2000-05-31 2003-05-01 Amkor Technology, Inc. Reverse contrast marked package
JP2002134660A (ja) * 2000-10-26 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100546372B1 (ko) * 2003-08-28 2006-01-26 삼성전자주식회사 웨이퍼 레벨 칩 사이즈 패키지의 제조방법
US7189601B2 (en) * 2004-03-02 2007-03-13 Texas Instruments Incorporated System and method for forming mold caps over integrated circuit devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260974A (ja) * 1998-03-12 1999-09-24 Hitachi Ltd 半導体装置及び半導体装置の製造方法
JP2003273258A (ja) * 2002-03-18 2003-09-26 Asahi Kasei Corp 樹脂成形品表面への黒色のレーザーマーキング法、及び成形品表面への導電部形成法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101131606B1 (ko) * 2010-01-28 2012-03-30 주식회사 휘닉스 디지탈테크 이형 필름 공급 유닛 및 이를 갖는 전자 부품 몰딩 장치
KR101156840B1 (ko) * 2010-07-01 2012-06-18 삼성전기주식회사 인쇄회로기판 및 그 제조방법
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