JP2023137395A - 半導体装置及び半導体製造装置 - Google Patents

半導体装置及び半導体製造装置 Download PDF

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Abstract

【課題】貼合プロセスに起因する製造歩留りや品質の低下を抑制することを可能にした半導体装置を提供する。【解決手段】実施形態の半導体装置１は、略円形状の半導体基板２に設けられた第１の金属パッド５と、第１の金属パッド５の少なくとも一部に接続された第１の回路と、上面視で第１の回路を囲うように、半導体基板２の略円形の外周に沿って設けられた第１の金属リング１６とを備える第１のデバイス構成部と、第１の金属パッド５と接合された第２の金属パッド８と、第２の金属パッド８の少なくとも一部に接続された第２の回路と、第１の金属リング１６と接合された第２の金属リング１７とを備え、第１のデバイス構成部に貼合された第２のデバイス構成部とを具備する。接合された第１の金属リング１６と第２の金属リング１７とは、周辺シールリング１８を構成している。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体製造装置に関する。
半導体装置の高密度化や装置面積の有効活用等を図るために、例えばメモリセルを有する半導体基板と、ＣＭＯＳ等の周辺回路を有する半導体基板とを、各半導体基板にそれぞれ設けられた金属パッド同士を接合しつつ貼り合せる貼合プロセスが適用されている。貼合プロセスを適用した貼合基板を具備する半導体装置において、半導体基板同士の外周部分の貼り合わせが不十分であると、後工程で半導体基板間に剥がれが生じたり、さらに半導体基板に欠損が生じる等の課題がある。そこで、半導体基板同士の外周部分の貼り合わせ性を向上させ、半導体装置の品質や製造歩留りを高めることが求められている。
特許第６２１２７２０号 特開平１１－２６１０００号公報 米国特許第１０７９０２４０号明細書 特開２０２０－０９２１４６号公報
本発明の解決しようとする課題は、貼合プロセスに起因する製造歩留りや品質の低下を抑制することを可能にした半導体装置及び半導体製造装置を提供することにある。
実施形態の半導体装置は、略円形状の半導体基板に設けられた第１の金属パッドと、前記第１の金属パッドの少なくとも一部に接続された第１の回路と、上面視で前記第１の回路を囲うように、前記半導体基板の略円形の外周に沿って設けられた第１の金属リングとを備える第１のデバイス構成部と、前記第１の金属パッドと対応するように設けられ、前記第１の金属パッドと接合された第２の金属パッドと、前記第２の金属パッドの少なくとも一部に接続された第２の回路と、前記第１の金属リングと対応するように設けられ、前記第１の金属リングと接合された第２の金属リングとを備え、前記第１のデバイス構成部に貼合された第２のデバイス構成部とを具備し、接合された前記第１の金属リングと前記第２の金属リングとは、周辺シールリングを構成している。
実施形態の半導体装置を示す断面図である。 実施形態の半導体装置の最終構造を示す断面図である。 図１に示す半導体装置の一方のデバイス構成部を示す平面図である。 図１に示す半導体装置の一部を拡大して示す断面図である。 図４に示す半導体装置の第１及び第２の金属リングを拡大して示す断面図である。 実施形態の半導体装置の製造工程を示す断面図である。 実施形態の半導体装置の製造工程に用いられる半導体製造装置を示す平面図である。 図７に示す半導体製造装置の正面図である。 実施形態の半導体装置を用いて作製した半導体チップの構成例を示す断面図である。
以下、実施形態の半導体装置及び半導体製造装置について、図面を参照して説明する。なお、各実施形態において、実質的に同一の構成部位には同一の符号を付し、その説明を一部省略する場合がある。図面は模式的なものであり、厚さと平面寸法との関係、各部の厚さの比率等は現実のものとは異なる場合がある。説明中の上下等の方向を示す用語は、特に明記が無い場合には後述する第１の半導体基板の金属パッドの形成面を上とした場合の相対的な方向を示し、重力加速度方向を基準とした現実の方向とは異なる場合がある。
図１及び図２は実施形態の半導体装置１を示す断面図、図３は実施形態の半導体装置１における一方のデバイス構成部を示す平面図である。図１は貼合基板を構成する２つの半導体基板のうちの一方をバックグラインドや薬液処理により薄厚化する前段階の半導体装置１を示し、図２は一方の半導体基板をバックグラインドや薬液処理により薄厚化した後段階の半導体装置１を示している。
図１に示す半導体装置１は、第１の半導体基板２と第２の半導体基板３とを備えている。第１及び第２の半導体基板２、３は、円形状（円板状）のいわゆる半導体ウェハである。半導体ウェハは外周にノッチが設けられている場合があり、半導体ウェハの円形の形状とは真円に限らず、ノッチを有するような場合の形状を含むものである。すなわち、半導体ウェハの形状は略円形であればよく、このウェハ形状は真円に限らず、ノッチを有するような場合の略円形の形状を含むものである。第１の半導体基板２と第２の半導体基板３とは貼合されており、貼合基板４を形成している。すなわち、半導体装置１は、貼合基板４を備えている。符号Ｓは第１の半導体基板２と第２の半導体基板３との貼合面を示している。貼合面Ｓは便宜的に示したものであり、第１の半導体基板２と第２の半導体基板３とは一体化されているため、視認可能な接合界面は存在していない場合がある。ただし、貼合基板４の断面を解析することにより第１の半導体基板２と第２の半導体基板３とが貼合されていることは判別できる。
第１の半導体基板２は、複数の第１の金属パッド５を有している。第１の金属パッド５には、第１の配線層６が接続されている。第１の金属パッド５及び第１の配線層６は、層間絶縁膜としての第１の絶縁層７内に埋め込まれている。第２の半導体基板３は、複数の第２の金属パッド８を有している。第２の金属パッド８には、第２の配線層９が接続されている。第２の金属パッド８及び第２の配線層９は、層間絶縁膜としての第２の絶縁層１０内に埋め込まれている。ここでは、第１及び第２の金属パッド５、８に第１及び第２の配線層６、９が接続された状態を示している。すなわち、図１は第１及び第２の配線層６、９が接続された第１及び第２の金属パッド５、８を示している。後述するように、第１及び第２の金属パッド５、８の一部は配線層に接続されていないダミーパッドであってもよい。また、第１及び第２の配線層６、９は後述するビアプラグを含んでいてもよい。
第１の半導体基板２は、例えばＣＭＯＳ等のトランジスタや受動素子等の周辺回路（図示せず）と、それら周辺回路と第１の金属パッド５の少なくとも一部とを接続する配線層とを含む第１の回路（図示せず）が設けられた第１の回路領域１２を有している。第１の回路領域１２は第１の半導体基板２の基板部分１１上に設けられている。第２の半導体基板３は、例えば複数のイメージセンサの画素を含む画素アレイや、複数のメモリセルを含むメモリセルアレイ、ソース線、複数のビット線、第２の金属パッド８の少なくとも一部に接続された配線層等を含む第２の回路（図示せず）が設けられた第２の回路領域１４を有している。第２の回路領域１４は、第２の半導体基板３の基板部分１３の下に設けられている。第１の半導体基板２は例えば制御回路チップを構成し、第２の半導体基板３は例えばアレイチップを構成する。
第２の半導体基板３は、図２に示すように、少なくとも第２の回路領域１４が残存するように貼合基板４にバックグラインドや薬液処理を施して薄厚化される。その際、第２の半導体基板３の基板部分１３は残存していなくてもよいし、残存していてもよい。図２に示す半導体装置１において、第１の金属パッド５や第１の回路領域１２を有する第１の半導体基板２は、第１のデバイス構成部となる。また、第２の金属パッド８や第２の回路領域１４を有し、基板部分１３が削除された第２の半導体基板３、言い換えると基板部分１３が削除された第２の半導体基板３の残存部分は、第２のデバイス構成部となる。
図３は貼合基板４を具備する半導体装置１において、貼合前の一方の半導体基板（第１の半導体基板２又は第２の半導体基板３）を示す平面図である。図３に示すように、第１の半導体基板２は、複数のチップ領域１５Ａを有している。同様に、第２の半導体基板３も複数のチップ領域１５Ｂを有している。図３では図示を省略しているが、第１の半導体基板２における各チップ領域１５Ａは、上記したように第１の金属パッド５及び第１の配線層６と、ＣＭＯＳ等のトランジスタや受動素子等の周辺回路や配線層等を含む第１の回路を有している。第２の半導体基板３における各チップ領域１５Ｂは、上記したように第２の金属パッド８及び第２の配線層９と、画素アレイやメモリセルアレイと配線層等を含む第２の回路を有している。
すなわち、第１及び第２の半導体基板２、３における各チップ領域１５Ａ、１５Ｂの表面には、それぞれ第１及び第２の金属パッド５、８が露出するように設けられている。各チップ領域１５Ａ、１５Ｂにおける第１及び第２の金属パッド５、８とその周囲に設けられた第１及び第２の絶縁層７、１０は、それぞれ接合されている。これらによって、複数の第１のチップ領域１５Ａと複数の第２のチップ領域１５Ｂは、それぞれ互いに貼合されている。これら複数のチップ領域１５Ａ、１５Ｂは、貼合基板４をダイシングすることにより複数の半導体チップを構成する。
さらに、第１及び第２の半導体基板２、３の外周領域には、それぞれ第１及び第２の半導体基板２、３の外周に沿って、上面視で第１の回路領域１２内の第１の回路（及び第２の回路領域１４内の第２の回路）を囲うように第１及び第２の金属リング１６、１７が設けられている。第１及び第２の金属リング１６、１７は、複数のチップ領域１５Ａ、１５Ｂを有するチップ形成領域を囲うように半導体基板２、３の外周に沿って設けられている。第１及び第２の金属リング１６、１７は、複数の配線層に対して後述するリング状のパターン露光処理や金属材料の埋め込み処理を繰り返し施して形成した複数のリング状の金属パターンが積層された構造を有していてもよい。図１及び後述する図４は、第１の半導体基板２及び第２の半導体基板３が対向する方向（後述するＺ方向）に複数のリング状の金属パターンを積層し、第１及び第２の半導体基板２、３の対向面（第１及び第２の絶縁層７、１０の表面）から第１及び第２の回路領域１２、１４までＺ方向に延伸された第１及び第２の金属リング１６、１７を示している。
第１の金属パッド５と第２の金属パッド８、及び第１の金属リング１６と第２の金属リング１７は、第１の半導体基板２と第２の半導体基板３との貼合に寄与する。また、第１の絶縁層７と第２の絶縁層１０も、第１の半導体基板２と第２の半導体基板３との貼合に寄与する。第１及び第２の絶縁層７、１０には、酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）、炭化珪素（ＳｉＣ）、酸窒化珪素（ＳｉＯＮ）、窒素含有炭化珪素（ＳｉＣＮ）等の無機絶縁材料が用いられるが、それら以外の絶縁材料からなるものであってもよい。第１及び第２の絶縁層７、１０は、１種類もしくは複数の材料を積層した構造であってもよい。第１及び第２の金属パッド５、８と第１及び第２の金属リング１６、１７には、第１及び第２の絶縁層７、１０に用いられる無機絶縁材料より熱膨張率が高い金属材料、例えば銅や銅合金等が用いられるが、それら以外の金属材料からなるものであってもよい。
第１の半導体基板２の貼合面に露出させた第１の金属パッド５の表面と第２の半導体基板３の貼合面に露出させた第２の金属パッド８の表面、及び第１の金属リング１６の表面と第２の金属リング１７の表面とを、金属間の元素拡散、ファンデルワールス力、体積膨張（熱膨張）による金属結合等により直接接合すると共に、第１の半導体基板２の貼合面に露出させた第１の絶縁層７の表面と第２の半導体基板３の貼合面に露出させた第２の絶縁層１０の表面とを、絶縁物間の元素拡散、ファンデルワールス力、脱水縮合やポリマー化等の化学反応等により直接接合する。これらによって、第１の半導体基板２と第２の半導体基板３とは貼合されている。
例えば、第１及び第２の絶縁層７、１０にＳｉＯ２膜等を適用した場合、第１及び第２の絶縁層７、１０の表面を窒素（Ｎ２）プラズマ等により活性化する。次いで、脱イオン化水等で第１及び第２の絶縁層７、１０の表面を洗浄し、それらの表面にＯＨ基（Ｓｉ－ＯＨ結合）を付与する。続いて、第１の半導体基板２と第２の半導体基板３とを位置合わせして積層する。この際、第１の絶縁層７の表面と第２の絶縁層１０の表面との間の水素結合により接合する。この後、例えば３００～４００℃の温度で１時間程度のアニール処理を施すことによって、銅の熱膨張により銅パッド間及び銅リング間を金属接合させると共に、ＳｉＯ２膜間を脱水縮合により共有結合させる。これらによって、第１の半導体基板２と第２の半導体基板３とを強固に貼合させることができる。
第１の半導体基板２と第２の半導体基板３とを貼合するにあたって、第１及び第２の半導体基板２、３は、第１及び第２の金属パッド５、８と第１及び第２の金属リング１６、１７が露出する表面を平坦化するために、例えば化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）により加工される。第１の半導体基板２と第２の半導体基板３とを外周まで貼合するためには、第１及び第２の半導体基板２、３の表面をそれらの外周まで高精度に平坦化することが望まれるが、貼合工程の前工程での成膜プロセスやＣＭＰプロセス等に起因して、第１及び第２の半導体基板２、３の外周まで平坦化することが困難であり、外周の角部が丸まってしまう場合がある。このような第１の半導体基板２と第２の半導体基板３とを貼合すると、外周部まで十分に貼合することができないおそれがある。第１及び第２の半導体基板２、３の外周部の貼り合わせが不十分であると、後工程で第１及び第２の半導体基板２、３間に剥がれが生じたり、さらに貼合基板４に欠損が生じるおそれがある。
そこで、実施形態の半導体装置１（貼合基板４）においては、第１及び第２の半導体基板２、３の外周部間の接合性を高めるために、第１及び第２の半導体基板２、３の略円形の外周に沿って、それぞれ第１及び第２の金属リング１６、１７を形成し、これら第１及び第２の金属リング１６、１７を例えば熱膨張させて接合している。従来の貼合基板の外周部のように、表面に露出しているのが第１及び第２の絶縁層７、１０のみでは平坦化が不十分となるだけでなく、そのような第１及び第２の絶縁層７、１０同士では十分な接合が期待できない。これに対して、第１及び第２の金属リング１６、１７をそれぞれ熱膨張させて接合することによって、第１及び第２の半導体基板２、３の外周部間の接合性を高めることが可能になる。接合された第１及び第２の金属リング１６、１７は、周辺シールリング１８を構成している。
第１及び第２の半導体基板２、３の外周部に沿って第１及び第２の金属リング１６、１７を形成するにあたって、第１及び第２の金属リング１６、１７は第１及び第２の半導体基板２、３の外周面に露出させることなく、第１及び第２の半導体基板２、３の外周から内側に向けて離れて位置するように設けられていることが好ましい。図４は図１に示す半導体装置１の一部を拡大して示す断面図である。なお、図４はダミー用の第１及び第２の金属パッド５、８を示しているため、第１及び第２の配線層６、９は図示されていない。ただし、第１及び第２の金属パッド５、８の少なくとも一部は図１に示したように、それぞれ第１及び第２の配線層６、９に接続されている。図４は前述したように、第１の半導体基板２と第２の半導体基板３が対向する方向（Ｚ方向）に複数のリング状の金属パターンを積層し、第１及び第２の半導体基板２、３の対向面（第１及び第２の絶縁層７、１０の表面）から第１及び第２の回路領域１２、１４までＺ方向に延伸された第１及び第２の金属リング１６、１７を示している。
図４に示すように、第１及び第２の金属リング１６、１７は第１及び第２の半導体基板２、３の外周から所定の距離Ｌだけ内側に位置するように設けられていることが好ましい。これによって、第１及び第２の絶縁層７、１０に対する第１及び第２の金属リング１６、１７の形成性を高めることができる。後述する半導体装置１の製造工程に示すように、第１及び第２の金属リング１６、１７は第１及び第２の絶縁層７、１０上に形成されたレジスト膜を露光、現像して凹部を形成し、凹部内に銅等の金属材料を充填することにより形成される。この際、第１及び第２の絶縁層７、１０上に形成されたレジスト膜の最外周まで露光してしまうと、第１及び第２の金属リング１６、１７の充填部となる凹部を形成することができない。これに対して、第１及び第２の金属リング１６、１７を外周から所定の距離Ｌだけ内側に位置するように設けることによって、第１及び第２の金属リング１６、１７の充填部となる凹部を良好に形成することができる。すなわち、第１及び第２の金属リング１６、１７を良好に形成することが可能になる。
第１及び第２の半導体基板２、３の外周部に沿って形成する第１及び第２の金属リング１６、１７の幅は、それぞれ異ならせるようにしてもよい。図５は図４に示す半導体装置１の第１及び第２の金属リング１６、１７を拡大して示す断面図である。図５に示すように、第２の金属リング１７の幅をＷ２としたとき、第１の金属リング１６の幅Ｗ１をそれより広くしてもよい。例えば、第２の金属リング１７の幅Ｗ２を１μｍ以上１０μｍ以下としたとき、第１の金属リング１６の幅Ｗ１は３μｍ以上３０μｍ以下の範囲内で、Ｗ１＞Ｗ２を満足するように設定することが好ましい。これによって、第１の金属リング１６と第２の金属リング１７との位置合わせ精度が向上し、それらの接合性を高めることができる。この際、幅Ｗ１を広く設定する第１の金属リング１６は、図５に示すように、接合部分の幅Ｗ１のみを広くしてもよい。なお、図５では第１の金属リング１６の幅Ｗ１を広く設定しているが、逆に第２の金属リング１７の幅Ｗ２を広く設定してよい。
次に、実施形態の半導体装置１の製造工程について、図６を参照して説明する。なお、図６は第１の半導体基板２及び第２半導体基板３の一方のみを示している。これらは、ＣＭＯＳ等のトランジスタや受動素子等の周辺回路等を含む第１の回路を有しているか、あるいは画素アレイやメモリセルアレイ等を含む第２の回路を有しているのかについて違うものの、第１及び第２の金属パッド５、８と第１及び第２の金属リング１６、１７の形成工程は実質的に同じである。従って、同様な工程で第１の金属パッド５と第１の金属リング１６を有する第１の半導体基板２と第２の金属パッド８と第２の金属リング１７を有する第２の半導体基板３とを作製し、それらを貼合することにより半導体装置１が製造される。図６は第１の半導体基板２における第１の金属リング１６の形成工程を示している。
なお、図６はダミー用の第１の金属パッド５を示しているため、第１の配線層６は図示されていない。ただし、第１の金属パッド５の少なくとも一部は図１に示したように、第１の配線層６に接続されている。さらに、図６は最上層の金属パッド５が形成される層に対して露光処理及び金属材料の埋め込み処理を施して形成された、第１の回路領域１２とは接続されていない第１の金属リング１６を示している。第１の金属リング１６（及び第２の金属リング１７）の形状は、図４に示した形状、及び図６に示した形状のいずれでもよい。図５に示した幅が異なる２つ以上の部分を有する第１の金属リング１６（及び第２の金属リング１７）は、金属パッド５（及び金属パッド８）を形成する層、並びに絶縁層７（及び絶縁層１０）内に設けられる複数の配線層に対して、リング状のパターン露光処理や金属材料の埋め込み処理を繰り返し施して形成された複数のリング状の金属パターンをＺ方向に積層した構造を有することが好ましい。
まず、図６（Ａ）に示すように、第１の半導体基板２における基板部分１１上に設けられた第１の絶縁層７上に感光性有機材料等からなるレジスト膜１９を形成する。図６（Ｂ）に示すように、第１の金属リング１６の形成位置に対応する部分を露光して、第１の金属リング１６用の露光領域Ｅ１を形成する。露光領域Ｅ１の形成にあたっては、図７及び図８に示すような周辺露光装置１００が用いられる。図７及び図８は実施形態の半導体製造装置としての周辺露光装置１００を示す図であって、図７は周辺露光装置１００の平面図、図８は正面図である。
周辺露光装置１００は図７及び図８に示すように、被処理基板１０１としての半導体基板の支持部１０２と、被処理基板１０１を支持する支持部１０２を回転させる回答機構１０３と、周辺シールリング用アパーチャ（リング露光用アパーチャ）、周辺露光用アパーチャ１０５と、周辺シールリング用アパーチャ１０４と周辺露光用アパーチャ１０５とを切り替える切替機構１０６と、光源１０７と、光学ユニット１０８とを備えている。光学ユニット１０８は、光源１０７から射出された光を被処理基板１０１としての半導体基板に照射する導光部材やレンズ等を有している。光源１０７には、露光に応じた紫外線（ＵＶ）光源、極端紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ：ＥＵＶ）光源、エキシマレーザ光源等が用いられる。
周辺シールリング用アパーチャ１０４は、金属リング１６の形成に用いられるものであって、ホール状の第１の開口パターン１０９を有している。第１の開口パターン１０９は、金属リング１６の幅に応じて露光幅が変えられるように、開口パターン径を変化させることが可能なように構成されている。周辺露光用アパーチャ１０５は、金属リング１６の形成とは別に、被処理基板１０１のエッジカット処理に用いられるものであって、被処理基板１０１の周辺部におけるレジストを除去するように、被処理基板１０１の最外周まで露光することが可能なスリット状の第２の開口パターン１１０を有している。このような周辺露光装置１００を用いることによって、被処理基板１０１のエッジカット処理とは別に、被処理基板１０１の外周に沿ってリング状のパターン露光処理を施し、外周から所定の距離Ｌだけ内側に位置する金属リング１６のための露光領域Ｅ１を形成することができる。エッジカット処理に適用する場合には、切替機構１０６により周辺シールリング用アパーチャ１０４及び周辺露光用アパーチャ１０５を矢印Ａの方向に移動させて切り替えて、周辺露光装置１００が使用される。
次に、図６（Ｃ）に示すように、金属パッド５の形成位置に対応する部分を露光して、金属パッド５用の露光領域Ｅ２を形成する。図６（Ｄ）に示すように、金属リング１６用の露光領域Ｅ１及び金属パッド５用の露光領域Ｅ２を現像処理することによって、レジスト膜１９に金属リング１６用のリング状のパターンホールＰＨ１及び金属パッド５用の略矩形状のパターンホールＰＨ２を形成する。次いで、図６（Ｅ）に示すように、パターンホールＰＨ１、ＰＨ２を有するレジスト膜１９をマスクとして、絶縁層７をドライエッチング又はウェットエッチングによりエッチング処理し、金属リング１６用の凹部Ｈ１及び金属パッド５用の凹部Ｈ２を形成する。レジスト膜１９を除去した後、図６（Ｆ）に示すように、銅や銅合金等の金属材料を凹部Ｈ１、Ｈ２内に埋め込みつつ、絶縁層７上に金属膜２０を形成する。この後、図６（Ｇ）に示すように、金属膜２０をＣＭＰ等により研磨加工することによって、凹部Ｈ１、Ｈ２内に埋め込まれた金属材料を除いて、不要な金属膜２０を除去する。
上述した製造工程を適用することによって、図６（Ｇ）に示すように、凹部Ｈ１内に金属材料を埋め込んで形成された第１の金属リング１６と凹部Ｈ２内に金属材料を埋め込んで形成された第１の金属パッド５とを有する第１の半導体基板２を作製する。同様な工程を適用することによって、凹部Ｈ１内に金属材料を埋め込んで形成された第２の金属リング１７と凹部Ｈ２内に金属材料を埋め込んで形成された第２の金属パッド８とを有する第２の半導体基板３を作製する。
次に、第１の金属パッド５、第１の絶縁層７、及び第１の金属リング１６の表面が露出された第１の半導体基板２と、第２の金属パッド８、第２の絶縁層１０、及び第２の金属リング１７の表面が露出された第２の半導体基板３とを貼合する。貼合プロセスは従来から公知の条件より実施される。例えば、第１の半導体基板２と第２の半導体基板３とを機械的圧力により貼り合わせる。これによって、第１の絶縁層７と第２の絶縁層１０とを接合・一体化する。次いで、第１の半導体基板２及び第２の半導体基板３に、例えば３００～４００℃の温度で１時間程度のアニール処理を施す。これによって、第１の金属パッド５と第２の金属パッド８、及び第１の金属リング１６と第２の金属リング１７とが接合され、第１及び第２の金属パッド５、８間が電気的に接続されると共に一体化される。
このようにして、第１の半導体基板２と第２の半導体基板３とを貼合した貼合基板４を作製する。第１の金属リング１６と第２の金属リング１７は、接合・一体化されて周辺シールリング１８を構成する。第１の半導体基板２及び第２の半導体基板３の外周部を周辺シールリング１８で一体化することによって、後工程における第１及び第２の半導体基板２、３間の剥がれや貼合基板４の欠損等を抑制することができる。従って、貼合基板４を備える半導体装置１の製造歩留りや品質を向上させることが可能になる。
次に、上述した実施形態の半導体装置１を用いて作製される半導体チップの一例について、図９を参照して説明する。図９に示す半導体チップ２１は、第１の回路領域を有する第１の半導体基板２の一部からなる制御回路チップ２２と、第２の回路領域を有する第２の半導体基板３の一部からなるアレイチップ２３とを備えている。このような半導体チップ２１は、実施形態の半導体装置１を各チップ領域１５Ａ、１５Ｂに沿って切断して個片化することで作製される。制御回路チップ２２とアレイチップ２３とは貼合されている。
アレイチップ２３は、複数のメモリセルを含むメモリセルアレイ２４と、メモリセルアレイ２４上の絶縁膜２５と、メモリセルアレイ２４下の層間絶縁膜２６とを備えている。回路チップ２２は、アレイチップ２３下に設けられている。符号Ｓは、アレイチップ２３と制御回路チップ２２との貼合面を示す。制御回路チップ２２は、層間絶縁膜２７と、層間絶縁膜２７下の基板２８とを備えている。基板２８は、例えばシリコン基板等の半導体基板である。絶縁膜２５、２６、２７は、例えば酸化珪素膜、窒化珪素膜、酸窒化珪素膜等であり、１種類又は複数の材料を混合又は積層した構造であってもよい。
図９は、基板２８の表面に平行で互いに垂直なＸ方向及びＹ方向と、基板２８の表面に垂直なＺ方向とを示している。ここでは、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。例えば、アレイチップ２３において第２の回路領域として機能するメモリセルアレイ２４は基板２８の上方に位置しており、基板２８はメモリセルアレイ２４の下方に位置している。－Ｚ方向は、重力方向と一致していてもよいし、一致していなくてもよい。
アレイチップ２３は、メモリセルアレイ２４内の電極層として、複数のワード線ＷＬと図示を省略した選択ゲート線とを備えている。図９はメモリセルアレイ２４の階段構造部を示している。ワード線ＷＬを貫通する柱状部ＣＬは、一端がソース線ＢＧと電気的に接続され、他端がビット線ＢＬと電気的に接続され、柱状部ＣＬとワード線ＷＬとの交差部にメモリセルが形成されている。
制御回路チップ２２は、第１の回路領域の一部として機能する複数のトランジスタ２９を備えている。各トランジスタ２９は、基板２８上にゲート絶縁膜を介して設けられたゲート電極３０と、基板２８内に設けられた不図示のソース拡散層及びドレイン拡散層とを備えている。制御回路チップ２２はさらに、これらのトランジスタ２９のソース拡散層又はドレイン拡散層上に設けられた複数のプラグ３１と、これらのプラグ３１上に設けられ、複数の配線を含む配線層３２と、配線層３２上に設けられ、複数の配線を含む配線層３３とを備えている。制御回路チップ２２はさらに、配線層３３上に設けられた複数のビアプラグ３４と、絶縁膜２７内でビアプラグ３４上に設けられた複数の金属パッド５とを備えている。以上のような制御回路チップ２２は、アレイチップ２３を制御する制御回路（論理回路）として機能する。
アレイチップ２３は、絶縁膜２６内で金属パッド５上に設けられた複数の金属パッド８と、金属パッド８上に設けられた複数のビアプラグ３５と、ビアプラグ３５上に設けられ、複数の配線を含む配線層３６とを備えている。各ワード線ＷＬや各ビット線ＢＬは、配線層３６内の対応する配線と電気的に接続されている。アレイチップ２３はさらに、絶縁膜２６内や絶縁膜２５内に設けられ、配線層３６上に設けられたビアプラグ３７と、絶縁膜２５上やビアプラグ３７上に設けられた金属パッド３８とを備えている。
金属パッド３８は図９に示す半導体チップ２１の外部接続パッドとして機能し、ボンディングワイヤ、はんだボール、金属バンプ等を介して実装基板や他の装置に接続可能である。アレイチップ２３はさらに、絶縁膜２５および金属パッド３８上に形成されたパッシベーション膜３９を備えている。パッシベーション膜３９は、金属パッド３８の上面を露出させる開口部Ｐを有しており、開口部Ｐは例えば金属パッド３８にボンディングワイヤを接続するために使用される。
なお、上述した各実施形態の構成は、それぞれ組合せて適用することができ、また一部置き換えることも可能である。ここでは、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図するものではない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲において、種々の省略、置き換え、変更等を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体装置、２…第１の半導体基板、３…第２の半導体基板、４…貼合基板、５…第１の金属パッド、６…第１の配線層、７…第１の絶縁層、８…第２の金属パッド、９…第２の配線層、１０…第２の絶縁層、１１，１３…基板部分、１２…第１の回路領域、１４…第２の回路領域、１６…第１の金属リング、１７…第２の金属リング、１８…周辺シールリング、１０１…周辺露光装置、１０２…支持部、１０４…周辺シールリング用アパーチャ、１０５…周辺露光用アパーチャ、１０６…切替機構、１０７…光源、１０９…第１の開口パターン、１１０…第２の開口パターン。

Claims (5)

  1. 略円形状の半導体基板に設けられた第１の金属パッドと、前記第１の金属パッドの少なくとも一部に接続された第１の回路と、上面視で前記第１の回路を囲うように、前記半導体基板の略円形の外周に沿って設けられた第１の金属リングとを備える第１のデバイス構成部と、
    前記第１の金属パッドと対応するように設けられ、前記第１の金属パッドと接合された第２の金属パッドと、前記第２の金属パッドの少なくとも一部に接続された第２の回路と、前記第１の金属リングと対応するように設けられ、前記第１の金属リングと接合された第２の金属リングとを備え、前記第１のデバイス構成部に貼合された第２のデバイス構成部とを具備し、
    接合された前記第１の金属リングと前記第２の金属リングとは、周辺シールリングを構成している、半導体装置。
  2. 前記第１のデバイス構成部は、それぞれ前記第１の金属パッド及び前記第１の回路を有する複数の第１のチップ領域を備え、
    前記第２のデバイス構成部は、それぞれ前記第２の金属パッド及び前記第２の回路を有する複数の第２のチップ領域を備え、
    前記複数の第１のチップ領域と前記複数の第２のチップ領域は、接合された前記第１の金属パッド及び前記第２の金属パッドにより貼合されており、
    前記第１の金属リング及び第２の金属リングは、それぞれ貼合された前記複数の第１及び第２のチップ領域を囲うように設けられている、請求項１に記載の半導体装置。
  3. 前記第１の金属リングは、前記半導体基板の外周から内側に向けて離れた位置に設けられている、請求項１又は請求項２に記載の半導体装置。
  4. ホール状の第１の開口パターンを有するリング露光用アパーチャと、
    スリット状の第２の開口パターンを有する周辺露光用アパーチャと、
    前記リング露光用アパーチャと前記周辺露光用アパーチャとを切り替える切替機構と、
    前記第１の開口パターン又は前記第２の開口パターンを介して、被処理基板に光を照射する光源と
    を具備する半導体製造装置。
  5. 前記リング露光用アパーチャは、前記第１の開口パターンの径を変化させることが可能なように構成されている、請求項４に記載の半導体製造装置。
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