JP2022034881A - 半導体装置、半導体装置の製造方法、および基板の再利用方法 - Google Patents

半導体装置、半導体装置の製造方法、および基板の再利用方法 Download PDF

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Abstract

【課題】貼り合わされた基板同士を好適に分離することが可能な半導体装置の製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、第１基板上に、第１濃度の不純物原子を含む第１半導体層を形成し、前記第１半導体層上に、前記第１濃度より高い第２濃度の不純物原子を含む第２半導体層を形成し、前記第２半導体層の少なくとも一部がポーラス化したポーラス層を形成することを含む。前記方法はさらに、前記ポーラス層上に、第１デバイスを含む第１膜を形成し、第２デバイスを含む第２膜が設けられた第２基板を用意し、前記第１基板と前記第２基板とを、前記第１膜および前記第２膜を挟むように貼り合わせることを含む。前記方法はさらに、前記第１基板上に前記ポーラス層の第１部分が残存し、前記第２基板上に前記ポーラス層の第２部分が残存するように、前記第１基板と前記第２基板とを分離することを含む。【選択図】図３

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、および基板の再利用方法に関する。
基板同士をこれらの基板上の層を挟むように貼り合わせた後、一方の基板を他方の基板や当該層から剥離して、これらの基板同士を分離することが考えられる。この場合、これらの基板同士を好適に分離する方法を採用することが望ましい。
特許４７７０７０６号公報 国際公開ＷＯ２００７／００７５３７号公報
K. Ohmi et al., "Water Jet Splitting of Thin Porous Si for ELTRAN(R)", Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp.354-355 T. Yonehara et al., "Epitaxial layer transfer by bond and etch back of porous Si", Appl. Phys. Lett., Vol.64, No.16, pp.2108-2110(1994) T. J. Jones (JPL) et al., Proc. SPIE Vol. 3965, p.148-156
貼り合わされた基板同士を好適に分離することが可能な半導体装置、半導体装置の製造方法、および基板の再利用方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、第１基板上に、第１濃度の不純物原子を含む第１半導体層を形成し、前記第１半導体層上に、前記第１濃度より高い第２濃度の不純物原子を含む第２半導体層を形成し、前記第２半導体層の少なくとも一部がポーラス化したポーラス層を形成することを含む。前記方法はさらに、前記ポーラス層上に、第１デバイスを含む第１膜を形成し、第２デバイスを含む第２膜が設けられた第２基板を用意し、前記第１基板と前記第２基板とを、前記第１膜および前記第２膜を挟むように貼り合わせることを含む。前記方法はさらに、前記第１基板上に前記ポーラス層の第１部分が残存し、前記第２基板上に前記ポーラス層の第２部分が残存するように、前記第１基板と前記第２基板とを分離することを含む。
第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。 第１実施形態の比較例の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の比較例の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の半導体装置の製造方法を説明するためのグラフである。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の柱状部の構造を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図１０において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１～図４は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態では、後述するウェハ１とウェハ２とを貼り合わせることで半導体装置を製造する。
図１～図４は、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。なお、－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
まず、ウェハ１用の基板１１を用意する（図１(ａ)）。基板１１は例えば、シリコン基板などの半導体基板である。本実施形態の基板１１は、Ｐ型不純物原子としてＢ（ボロン）原子を含むＰ型基板であるが、その他のＰ型不純物原子を含むＰ型基板でもよいし、Ｎ型不純物原子を含むＮ型基板でもよい。基板１１は、第１基板の例である。
次に、基板１１上に半導体層１２と半導体層１３とを順に形成する（図１(ｂ)）。半導体層１２は例えば、半導体元素を含み不純物原子がドープされた層である。この半導体元素の例は、Ｓｉ（シリコン元素）であり、この不純物原子の例は、Ｂ原子などのＰ型不純物原子である。半導体層１２は例えば、不純物原子がドープされた単結晶シリコン層、ポリシリコン層、またはアモルファスシリコン層である。半導体層１３は例えば、半導体元素を含み不純物原子がドープされた層である。この半導体元素の例は、Ｓｉであり、この不純物原子の例は、Ｂ原子などのＰ型不純物原子である。半導体層１３は例えば、不純物原子がドープされた単結晶シリコン層、ポリシリコン層、またはアモルファスシリコン層である。半導体層１２と半導体層１３は、Ｂ原子という同じ種類（元素）の不純物原子を含んでいるが、異なる種類の不純物原子を含んでいてよい。半導体層１２と半導体層１３の一方または両方は、Ｂ原子以外のＰ型不純物原子を含んでいてもよいし、Ｎ型不純物原子を含んでいてもよい。半導体層１２は、第１半導体層の例である。半導体層１３は、第２半導体層の例である。
本実施形態の半導体層１２と半導体層１３は、異なる不純物濃度を有している。具体的には、半導体層１３内の不純物原子の濃度が、半導体層１２内の不純物原子の濃度よりも高くなっている。半導体層１２内の不純物原子の濃度は例えば、１．６×１０１６ｃｍ－３以下である。半導体層１３内の不純物原子の濃度は例えば、８．５×１０１８ｃｍ－３以上であり、好ましくは、１．０×１０１９ｃｍ－３以上である。半導体層１２内の不純物原子の濃度は、第１濃度の例である。半導体層１３内の不純物原子の濃度は、第２濃度の例である。
本実施形態の半導体層１２と半導体層１３は、異なる不純物濃度に起因して異なる電気抵抗率を有している。具体的には、半導体層１３の抵抗率が、半導体層１２の抵抗率より低くなっている。半導体層１２の抵抗率は、例えば０．１Ω・ｃｍ以上である。半導体層１３の抵抗率は、例えば０．０１Ω・ｃｍ以下である。半導体層１２の抵抗率は、第１抵抗率の例である。半導体層１３の抵抗率は、第２抵抗率の例である。
半導体層１２の厚さは、例えば１～１０μｍである。同様に、半導体層１３の厚さは、例えば１～１０μｍである。半導体層１２の厚さと半導体層１３の厚さは、同じでもよいし、異なっていてもよい。本実施形態では、半導体層１３の厚さが、半導体層１２の厚さより厚くなっている。
なお、基板１１内の不純物原子の濃度は、半導体層１２内の不純物原子の濃度よりも高くても低くてもよい。基板１１内の不純物原子の濃度は、例えば１．０×１０１６ｃｍ－３以下である。また、基板１１の抵抗率は、半導体層１２の抵抗率よりも高くても低くてもよい。基板１１の抵抗率は、例えば１．０Ω・ｃｍ以上である。
次に、半導体層１３をポーラス化（多孔質化）する（図１(ｃ)）。その結果、半導体層１３は、ポーラス層（多孔質層）であるポーラス半導体層１４に変化する。半導体層１３のポーラス化は、どのような方法で行ってもよく、例えば金属触媒付与ウェットエッチング法または陽極化成法により行う。ポーラス半導体層１４は、第２半導体層の例であり、かつ、ポーラス層の例である。
本実施形態では、半導体層１３と半導体層１２のうちの半導体層１３のみをポーラス化するが、半導体層１３と半導体層１２の両方をポーラス化してもよい。半導体層１３と半導体層１２の両方をポーラス化する場合には、半導体層１２の一部のみをポーラス化してもよいし、半導体層１２の全体をポーラス化してもよい。また、本実施形態では、半導体層１３の全体をポーラス化するが、半導体層１３の一部のみをポーラス化してもよい。
半導体層１３がポーラス化される際には、例えば半導体層１３に熱が加えられる。この場合、半導体層１３がアモルファスシリコン層である場合には、アモルファスシリコン層がポリシリコン層に変化することで、ポーラス半導体層１４はポリシリコン層となってもよい。これは、半導体層１２がポーラス化される場合にも同様である。
なお、本実施形態の半導体層１３と半導体層１２は、抵抗率が低いほどポーラス化されやすい。よって、本実施形態によれば、半導体層１３の抵抗率を半導体層１２の抵抗率より低く設定することで、半導体層１３と半導体層１２のうちの半導体層１３のみを選択的にポーラス化することが可能となる。
本実施形態のポーラス半導体層１４の不純物濃度、抵抗率、および厚さは、ポーラス化によってあまり変化せず、半導体層１３の不純物濃度、抵抗率、および厚さに近い値となる。よって、半導体層１３に関する上述の種々の条件は、多くの場合、ポーラス半導体層１４でも成り立つ。すなわち、ポーラス半導体層１４内の不純物原子の濃度は、半導体層１２内の不純物原子の濃度より高くなり、ポーラス半導体層１４内の不純物原子の濃度は例えば、８．５×１０１８ｃｍ－３以上（好ましくは１．０×１０１９ｃｍ－３以上）となる。また、ポーラス半導体層１４の抵抗率は、半導体層１２の抵抗率より低くなり、ポーラス半導体層１４の抵抗率は、例えば０．０１Ω・ｃｍ以下となる。また、ポーラス半導体層１４の厚さは、例えば１～１０μｍである。これは、本実施形態の半導体層１２がポーラス化される場合でも同様である。
次に、ポーラス半導体層１４上に拡散防止層１５を形成する（図２(ａ)）。本実施形態の拡散防止層１５は、ポーラス半導体層１４、半導体層１２、および基板１１から、のちに拡散防止層１５上に形成される層への、不純物原子の拡散を防止するために形成される。拡散防止層１５は、例えばシリコン酸化膜、シリコン窒化膜、またはアルミニウム酸化膜である。拡散防止層１５の厚さは、例えば１０～１００ｎｍである。拡散防止層は、第３膜の例である。
次に、拡散防止層１５上にデバイス層１６を形成する（図２(ｂ)）。デバイス層１６は、本実施形態の半導体装置の構成要素であるデバイスを含む層である。デバイス層１６は、このようなデバイスとして、例えば３次元メモリのメモリセルアレイを含んでいる。デバイス層１６は第１膜の例であり、上記デバイスは第１デバイスの例である。
次に、ウェハ２用の基板１７を用意し、基板１７上にデバイス層１８を形成する（図２(ｃ)）。基板１７は例えば、シリコン基板などの半導体基板である。本実施形態の基板１７は、Ｐ型不純物原子としてＢ原子を含むＰ型基板であるが、その他のＰ型不純物原子を含むＰ型基板でもよいし、Ｎ型不純物原子を含むＮ型基板でもよい。デバイス層１８は、本実施形態の半導体装置の構成要素であるデバイスを含む層である。デバイス層１８は、このようなデバイスとして、例えば上記メモリセルアレイの動作を制御する制御回路を含んでいる。基板１７は、第２基板の例である。また、デバイス層１８は第２膜の例であり、上記デバイスは第２デバイスの例である。
次に、ウェハ１とウェハ２とを貼り合わせる（図３(ａ)）。具体的には、基板１１と基板１７とを、半導体層１２、ポーラス半導体層１４、拡散防止層１５、デバイス層１６、およびデバイス層１７を挟むように貼り合わせる。これにより、デバイス層１６とデバイス層１７とが互いに接するように、基板１１と基板１７とが貼り合わされる。なお、デバイス層１６とデバイス層１７は、互いに接するように対向する代わりに、別の層を介して対向していてもよい。図３(ａ)では、ウェハ１の上下の向きを反転させて、ウェハ１をウェハ２に貼り合わせている。
図３(ａ)は、ウェハ１とウェハ２とを含む積層構造を示している。この積層構造は、のちのダイシング工程により複数のチップに分割される。各チップは、例えば３次元メモリである。この積層構造、およびダイシング後の各チップは、半導体装置の例である。
次に、ウェハ１とウェハ２とを再び分離する（図３(ｂ)）。ただし、本実施形態のウェハ１とウェハ２は、デバイス層１６とデバイス層１８との界面ではなく、ポーラス半導体層１４内の面を境に分離される。図３(ｂ)は、ポーラス半導体層１４の一部であるポーラス半導体層１４ａと、ポーラス半導体層１４の残りの一部であるポーラス半導体層１４ｂとを示している。本実施形態のウェハ１とウェハ２は、ポーラス半導体層１４がポーラス半導体層１４ａとポーラス半導体層１４ｂとに分割されるように分離される。ポーラス半導体層１４ａは第１部分の例であり、ポーラス半導体層１４ｂは第２部分の例である。
本実施形態では、図３(ａ)の工程で貼り合わされた基板１１と基板１７が、図３(ｂ)の工程で再び分離される。この際、ポーラス半導体層１４は、上述のようにポーラス半導体層１４ａとポーラス半導体層１４ｂとに分割される。その結果、基板１１上に半導体層１２とポーラス半導体層１４ａとが残存し、基板１７上にデバイス層１８、デバイス層１６、拡散防止層１５、およびポーラス半導体層１４ｂが残存する。
別言すると、図３(ｂ)の工程では、基板１１が、半導体層１２やポーラス半導体層１４ａと共に、基板１７から剥離される。この際の剥離面は、ポーラス半導体層１４内の面、すなわち、ポーラス半導体層１４ａとポーラス半導体層１４ｂとの間の面である。
ポーラス半導体層１４は、ポーラス化される前の半導体層１３に比べて、物理的な硬さが低下している。よって、本実施形態によれば、図３(ｂ)の工程で、ウェハ１とウェハ２とを、ポーラス半導体層１４内の面を境に容易に分離することが可能となる。この面は、ポーラス半導体層１４内のどの箇所に位置していてもよい。
次に、ウェハ２からポーラス半導体層１４ｂを除去する（図３(ｃ)）。その後、ウェハ２は、ダイシング工程により複数のチップに分割される。本実施形態の各チップは例えば、デバイス層１６内のメモリセルアレイと、デバイス層１８内の制御回路とを含む３次元メモリである。
図４(ａ)は、ウェハ２と分離されたウェハ１を示している。本方法では次に、ウェハ１からポーラス半導体層１４ａを除去する（図４(ｂ)）。ポーラス半導体層１４ａは、例えばウェットエッチングにより除去される。このウェットエッチングで用いられる薬液は、例えばＨＦ（フッ酸）、ＨＮＯ３（硝酸）、およびＣＨ３ＣＯＯＨ（酢酸）を含む混合水溶液である。
本実施形態では、半導体層１３の抵抗率が、半導体層１２の抵抗率より低く設定されるため、ポーラス半導体層１４ａの抵抗率が、半導体層１２の抵抗率より低くなる。検証によれば、半導体層１２やポーラス半導体層１４ａのエッチングレートは、半導体層１２やポーラス半導体層１４ａの抵抗率が増加するに伴い減少する。よって、本実施形態によれば、ポーラス半導体層１４ａの抵抗率を半導体層１２の抵抗率より低くすることで、ポーラス半導体層１４ａのエッチングレートを半導体層１２のエッチングレートより高くすることが可能となり、図４(ｂ)の工程でポーラス半導体層１４ａを選択的に除去することが可能となる。そのため、図４(ｂ)の工程では、半導体層１２を残存させつつポーラス半導体層１４ａを除去することができる。
次に、基板１１上に残存した半導体層１２上に、半導体層１３と同様の半導体層１３’を形成する（図４(ｃ)）。その後、半導体層１３’を含むウェハ１を用いて、図１(ｃ)から図４(ｂ)の工程を再び実施する。これにより、ウェハ１用の基板１１を、半導体装置の製造に再利用することが可能となる。例えば、１枚の基板１１とＮ枚の基板１７とを用いて本実施形態の方法を繰り返し行うことで、Ｎ枚の基板１７の各々から複数のチップ（３次元メモリ）を製造することが可能となる（Ｎは２以上の整数）。
図５と図６は、第１実施形態の比較例の半導体装置の製造方法を示す断面図である。
図５(ａ)は、図３(ａ)に対応する断面図である。図５(ａ)では、ウェハ１とウェハ２とが貼り合わされている。本比較例のウェハ１は、半導体層１２を含んでいないことに留意されたい。
次に、ウェハ１とウェハ２とを再び分離する（図５(ｂ)）。本比較例のウェハ１とウェハ２も、ポーラス半導体層１４内の面を境に分離される。そのため、ポーラス半導体層１４は、ポーラス半導体層１４ａとポーラス半導体層１４ｂとに分割される。その結果、基板１１上にポーラス半導体層１４ａが残存し、基板１７上にデバイス層１８、デバイス層１６、拡散防止層１５、およびポーラス半導体層１４ｂが残存する。
次に、ウェハ２からポーラス半導体層１４ｂを除去する（図５(ｃ)）。その後、ウェハ２は、ダイシング工程により複数のチップに分割される。
図６(ａ)は、ウェハ２と分離されたウェハ１を示している。本方法では次に、ウェハ１からポーラス半導体層１４ａを除去する（図６(ｂ)）。ポーラス半導体層１４ａは、例えばウェットエッチングにより除去される。
この際、ウェットエッチングにより基板１１の表面が露出されることから、基板１１の表面が、ウェットエッチングにより傷付けられるなど、何らかの悪影響を受ける可能性がある。さらに、基板１１内のＢ原子の濃度がポーラス半導体層１４ａ内のＢ原子の濃度より高い場合には、基板１１の抵抗率がポーラス半導体層１４ａの抵抗率より低くなり、基板１１のエッチングレートがポーラス半導体層１４ａのエッチングレートより高くなる。その結果、ウェットエッチングにより基板１１が薄化される可能性がある。図６(ｂ)は、基板１１の厚さが、薄化により厚さＤだけ減少した様子を示している。
次に、基板１１上に、半導体層１３と同様の半導体層１３’を形成する（図６(ｃ)）。その後、半導体層１３’を含むウェハ１を用いて、図５(ａ)から図６(ｂ)の工程を再び実施する。この場合、ウェットエッチングにより基板１１の表面が傷付けられたり、基板１１が薄化されたりすると、基板１１の再利用に支障が生じるおそれがある。本実施形態では、基板１１上に半導体層１２を介してポーラス半導体層１４ａが設けられている。これにより、ウェットエッチングにより基板１１の表面が傷付けられたり、基板１１が薄化されたりすることを抑制することが可能となる。よって、基板１１の再利用がしやすいように、基板１１からポーラス半導体層１４ａを除去することが可能となる。
図７は、第１実施形態の半導体装置の製造方法を説明するためのグラフである。
図７において、横軸は、半導体層１２やポーラス半導体層１４ａの抵抗率を示し、縦軸は、半導体層１２やポーラス半導体層１４ａのエッチングレートを示す。図７は、半導体層１２やポーラス半導体層１４ａを、ＨＦ、ＨＮＯ３、およびＣＨ３ＣＯＯＨを含む混合水溶液でエッチングした場合の抵抗率とエッチングレートとの関係を示している。図７に示すように、半導体層１２やポーラス半導体層１４ａのエッチングレートは、半導体層１２やポーラス半導体層１４ａの抵抗率が増加するに伴い減少する。よって、本実施形態によれば、図４(ｂ)の工程でポーラス半導体層１４ａを選択的に除去することが可能となる。
図７によれば、エッチングレートは、抵抗率が０．０１Ω・ｃｍから０．１Ω・ｃｍへと変化する間に大きく変化していることに留意されたい。よって、本実施形態によれば、半導体層１２の抵抗率を０．１Ω・ｃｍ以上に設定し、半導体層１３の抵抗率を０．０１Ω・ｃｍ以下に設定することで、ポーラス半導体層１４ａを除去する際に半導体層１２の除去を効果的に抑制することが可能となる。
以上のように、本実施形態では、基板１１上に半導体層１２を介して半導体層１３を形成し、半導体層１３をポーラス化する。さらに、基板１１と基板１７とを貼り合わせた後に、基板１１と基板１７とを分離する。よって、本実施形態によれば、貼り合わされた基板１１と基板１７とを好適に分離することが可能となる。例えば、基板１１と基板１７とをポーラス半導体層１４内の面を境に容易に分離することや、基板１１の再利用に適した形で基板１１からポーラス半導体層１４ａを除去することが可能となる。
（第２実施形態）
図８は、第２実施形態の半導体装置の構造を示す断面図である。図８は、第１実施形態の方法により製造される半導体装置の一例を示している。図８の半導体装置は、ウェハ１に由来するアレイ領域１’と、ウェハ２に由来する回路領域２’が貼り合わされた３次元メモリである。
アレイ領域１’は、デバイス層１６を備えている。本実施形態のデバイス層１６は、複数のメモリセルを含むメモリセルアレイ１６ａと、メモリセルアレイ１６ａ上の絶縁膜１６ｂと、メモリセルアレイ１６ａ下の層間絶縁膜１６ｃとを備えている。絶縁膜１６ｂは例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１６ｃは例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路領域２’は、アレイ領域１’下に設けられている。符号Ｓは、アレイ領域１’と回路領域２’との貼合面を示す。回路領域２’は、デバイス層１８と、デバイス層１８下の基板１７とを備えている。本実施形態のデバイス層１８は、層間絶縁膜１６ｃと基板１７との間に層間絶縁膜１８ａを備えている。層間絶縁膜１８ａは例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。
アレイ領域１’は、メモリセルアレイ１６ａ内の複数の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図８は、メモリセルアレイ１６ａの階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。
回路領域２’は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１７上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１７内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路領域２’は、これらのトランジスタ３１のゲート電極３２、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路領域２’はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。回路領域２’は、アレイ領域１’の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
アレイ領域１’は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイ領域１’は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。上述のビット線ＢＬは、配線層４４に含まれている。また、上述の制御回路は、金属パッド４１、３８等を介してメモリセルアレイ１１に電気的に接続されており、金属パッド４１、３８等を介してメモリセルアレイ１１の動作を制御する。
アレイ領域１’はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１６ｂ上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１６ｂ上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は例えば、Ｃｕ層またはＡｌ層であり、図８の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図９は、第２実施形態の柱状部ＣＬの構造を示す断面図である。
図９に示すように、メモリセルアレイ１６ａは、層間絶縁膜１６ｃ（図８）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図１０は、第２実施形態の半導体装置の製造方法を示す断面図である。
図１０は、複数のアレイ領域１’を含むウェハ１と、複数の回路領域２’を含むウェハ２とを示している。ウェハ１は、アレイウェハやメモリウェハと呼ばれ、ウェハ２は、回路ウェハやＣＭＯＳウェハと呼ばれる。
図１０のウェハ１の向きは、図８のアレイ領域１’の向きとは逆であることに留意されたい。本実施形態では、ウェハ１とウェハ２とを貼り合わせることで半導体装置を製造する。図１０は、貼合のために向きを反転される前のウェハ１を示し、図８は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイ領域１’を示している。
図１０において、符号Ｓ１はウェハ１の上面を示し、符号Ｓ２はウェハ２の上面を示している。ウェハ１は、絶縁膜１６ｂ下に拡散防止層１５、ポーラス半導体層１４、および半導体層１２を介して設けられた基板１１を備えていることに留意されたい。
本実施形態ではまず、図１０に示すように、ウェハ１の基板１１上に半導体層１２、ポーラス半導体層１４、拡散防止層１５、絶縁膜１６ｂ、メモリセルアレイ１６ａ、層間絶縁膜１６ｂ、階段構造部２１、金属パッド４１などを形成し、ウェハ２の基板１７上に層間絶縁膜１８ａ、トランジスタ３１、金属パッド３８などを形成する。例えば、基板１１上にビアプラグ４５、配線層４４、配線層４３、ビアプラグ４２、および金属パッド４１が順に形成される。さらに、基板１７上にコンタクトプラグ３３、配線層３４、配線層３５、配線層３６、ビアプラグ３７、および金属パッド３８が順に形成される。
次に、図８に示すように、ウェハ１とウェハ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１６ｃと層間絶縁膜１８ａとが接着される。次に、ウェハ１およびウェハ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。
その後、基板１１と基板１７とをポーラス半導体層１４内の面を境に分離した後、基板１７や基板１７上の種々の層を複数のチップに切断する。このようにして、図８の半導体装置が製造される。なお、金属パッド４６とパッシベーション膜４７は例えば、基板１１と基板１７とを分離し、基板１７上のポーラス半導体層１４ｂや拡散防止層１５を除去した後に、絶縁膜１６ｂ上に形成される。
以上のように、本実施形態によれば、第１実施形態の方法により、ウェハ１に由来するアレイ領域１’と、ウェハ２に由来する回路領域２’とを含む半導体装置を製造することが可能となる。本実施形態によれば、このような半導体装置を製造する際に、貼り合わされた基板１１と基板１７とを好適に分離することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：ウェハ、１’：アレイ領域、２：ウェハ、２’：回路領域、
１１：基板、１２：半導体層、１３：半導体層、１３’：半導体層、
１４：ポーラス半導体層、１４ａ：ポーラス半導体層、１４ｂ：ポーラス半導体層、
１５：拡散防止層、１６：デバイス層、１６ａ：メモリセルアレイ、１６ｂ：絶縁膜、
１６ｃ：層間絶縁膜、１７：基板、１８：デバイス層、１８ａ：層間絶縁膜、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、３３：コンタクトプラグ、３４：配線層、
３５：配線層、３６：配線層、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：ビアプラグ、４６：金属パッド、４７：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜

Claims (15)

  1. 第１基板上に、第１濃度の不純物原子を含む第１半導体層を形成し、
    前記第１半導体層上に、前記第１濃度より高い第２濃度の不純物原子を含む第２半導体層を形成し、
    前記第２半導体層の少なくとも一部がポーラス化したポーラス層を形成し、
    前記ポーラス層上に、第１デバイスを含む第１膜を形成し、
    第２デバイスを含む第２膜が設けられた第２基板を用意し、
    前記第１基板と前記第２基板とを、前記第１膜および前記第２膜を挟むように貼り合わせ、
    前記第１基板上に前記ポーラス層の第１部分が残存し、前記第２基板上に前記ポーラス層の第２部分が残存するように、前記第１基板と前記第２基板とを分離する、
    ことを含む半導体装置の製造方法。
  2. 前記第１半導体層内の前記不純物原子の濃度は、１．６×１０１６ｃｍ－３以下である、請求項１に記載の半導体装置の製造方法。
  3. 前記第２半導体層内の前記不純物原子の濃度は、８．５×１０１８ｃｍ－３以上である、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１半導体層内の前記不純物原子と、前記第２半導体層内の前記不純物原子は、同じ種類の不純物原子である、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１半導体層は、第１抵抗率を有し、
    前記第２半導体層は、前記第１抵抗率より低い第２抵抗率を有する、
    請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第１抵抗率は、０．１Ω・ｃｍ以上である、請求項５に記載の半導体装置の製造方法。
  7. 前記第２抵抗率は、０．０１Ω・ｃｍ以下である、請求項５または６に記載の半導体装置の製造方法。
  8. 前記第１基板から前記第１部分を除去して、前記第１基板を再利用することをさらに含む、請求項１から７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第１部分は、前記第１基板からウェットエッチングにより除去される、請求項８に記載の半導体装置の製造方法。
  10. 前記第１膜は、前記第１デバイスとして、メモリセルアレイを含む、請求項１から９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記第２膜は、前記第２デバイスとして、前記メモリセルアレイを制御する制御回路を含む、請求項１０に記載の半導体装置の製造方法。
  12. 前記第１膜は、前記第２半導体層上に、前記第１および第２半導体層から前記第１膜への前記不純物原子の拡散を防止する第３膜を介して形成される、請求項１から１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記第１基板上に前記第１半導体層と前記第１部分とが残存し、前記第２基板上に前記第２部分と前記第１膜と前記第２膜とが残存するように、前記第１基板と前記第２基板とが分離される、請求項１から１２のいずれか１項に記載の半導体装置の製造方法。
  14. 第１基板上に、第１濃度の不純物原子を含む第１半導体層を形成し、
    前記第１半導体層上に、前記第１濃度より高い第２濃度の不純物原子を含む第２半導体層を形成し、
    前記第２半導体層の少なくとも一部がポーラス化したポーラス層を形成し、
    前記第１基板と前記第２基板とを、前記第１半導体層および前記ポーラス層を挟むように貼り合わせ、
    前記第１基板上に前記ポーラス層の第１部分が残存し、前記第２基板上に前記ポーラス層の第２部分が残存するように、前記第１基板と前記第２基板とを分離し、
    前記第１基板から前記第１部分を除去して、前記第１基板を再利用する、
    ことを含む基板の再利用方法。
  15. 第１基板と、
    前記第１基板下に設けられ、第１濃度の不純物原子を含む第１半導体層と、
    前記第１半導体層下に設けられ、前記第１濃度より高い第２濃度の不純物原子を含み、ポーラス層である第２半導体層と、
    前記第２半導体層下に設けられ、第１デバイスを含む第１膜と、
    前記第１膜下に設けられ、第２デバイスを含む第２膜と、
    前記第２膜下に設けられた第２基板と、
    を備える半導体装置。
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