TWI701802B - 半導體裝置及其製造方法 - Google Patents

Abstract

實施形態提供一種具有適合於微細化之電極構造之半導體裝置及其製造方法。    實施形態之半導體裝置具備：第1半導體電路層，其具有第1導電層；第2半導體電路層，其具有第2導電層；以及第3半導體電路層，其設置於第1半導體電路層與第2半導體電路層之間，且具有與第1導電層相接之第3導電層、與第2導電層相接之第4導電層、及將第3導電層與第4導電層電性地連接且與第3導電層相接之第5導電層；第5導電層之寬度較第3導電層之寬度更窄。

Description

半導體裝置及其製造方法

本發明之實施形態係關於一種半導體裝置及其製造方法。

為了半導體裝置之大容量化或高性能化，有將形成有相同種類或不同種類之半導體電路之複數個器件貼合之技術。藉由器件之貼合，例如，半導體裝置之記憶容量變大。又，例如，減少半導體電路間之配線延遲或電阻損耗，半導體裝置高性能化。

當於器件之上表面及下表面之各者貼合其他器件之情形時，必須於器件之正面及背面形成用以將器件間電性地連接之電極。業者期望用以將器件間電性地連接之電極構造不妨礙半導體裝置之晶片尺寸之縮小。

本發明之實施形態提供一種具有適合於晶片尺寸之縮小之電極構造之半導體裝置及其製造方法。

實施形態之半導體裝置具備：第1半導體電路層，其具有第1導電層；第2半導體電路層，其具有第2導電層；以及第3半導體電路層，其設置於上述第1半導體電路層與上述第2半導體電路層之間，且具有與上述第1導電層相接之第3導電層、與上述第2導電層相接之第4導電層、及將上述第3導電層與上述第4導電層電性地連接且與上述第3導電層相接之第5導電層；上述第5導電層之寬度較上述第3導電層之寬度更窄。

100:第1記憶體層(第3半導體電路層)

101:第1電極(第3導電層)

102:第2電極(第4導電層)

103:接觸插塞(第5導電層)

103a:金屬氮化膜

104:配線層

105:電極間絕緣層

106:擴散防止層(包含氮之絕緣層)

107:層間絕緣層

108:擋止層

109:犧牲層

110:記憶胞陣列

111:源極線

112:字元線

113:通道層

114:位元線

120:矽基板

121:接觸孔

150:第1晶圓(第1半導體電路基板)

200:第2記憶體層(第1半導體電路層)

202:電極(第1導電層)

203:接觸插塞(第6導電層)

204:配線層

205:電極間絕緣層

206:擴散防止層

207:層間絕緣層

208:擋止層

209:犧牲層(多晶半導體層)

210:記憶胞陣列

211:源極線

212:字元線

213:通道層

214:位元線

220:矽基板

250:第3半導體晶圓(第3半導體電路基板)

300:周邊電路層(第2半導體電路層)

301:電極(第2導電層)

302:接觸插塞

303:配線層

304:接觸插塞

305:TSV

307:元件分離區域

308:矽基板

309:周邊電路

310:第1電晶體(MISFET)

311:閘極電極

312:閘極絕緣膜

313:源極、汲極區域

320:第2電晶體

321:源極、汲極區域

322:閘極電極

323:閘極絕緣膜

330:層間絕緣層

350:第2半導體晶圓(第2半導體電路基板)

400:電極墊

901:電極

903:接觸插塞

903a:障壁金屬膜

905:電極間絕緣層

906:擴散防止層

907:層間絕緣層

908:中間層

W1:第1寬度

W2:第2寬度

W3:寬度

圖1係實施形態之半導體裝置之模式剖視圖。

圖2係實施形態之半導體裝置之一部分之放大模式剖視圖。

圖3係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖4係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖5係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖6係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖7係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖8係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖9係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖10係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖11係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖12係表示於實施形態之半導體裝置之製造方法中，製造中途之半 導體裝置之模式剖視圖。

圖13係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖14係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖15係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

圖16係實施形態之半導體裝置之作用及效果之說明圖。

圖17係實施形態之半導體裝置之作用及效果之說明圖。

圖18係變化例之半導體裝置之模式剖視圖。

以下，一面參照圖式一面對本發明之實施形態進行說明。再者，於以下之說明中，對相同或類似之構件等標註相同之符號，關於已經說明一次之構件等適當省略其說明。

於本說明書中，所謂「半導體電路層」，係指於至少一部分設置有以半導體為材料之配線、電晶體、二極體等之層。又，於本說明書中，所謂「半導體電路基板」，係指於至少一部分設置有以半導體為材料之配線、電晶體、二極體等之基板。

以下，參照圖式對實施形態之半導體裝置及其製造方法進行說明。

實施形態之半導體裝置具備：第1半導體電路層，其具有第1導電層；第2半導體電路層，其具有第2導電層；以及第3半導體電路層，其設置於第1半導體電路層與第2半導體電路層之間，且具有與第1導 電層相接之第3導電層、與第2導電層相接之第4導電層、及將第3導電層與第4導電層電性地連接且與第3導電層相接之第5導電層；第5導電層之寬度較第3導電層之寬度窄。

圖1係實施形態之半導體裝置之模式剖視圖。圖1為半導體裝置之xz剖面。

實施形態之半導體記憶體具備第1記憶體層100(第3半導體電路層)、第2記憶體層200(第1半導體電路層)、周邊電路層300(第2半導體電路層)、及電極墊400。實施形態之半導體裝置為將具有三維構造之記憶胞陣列之第1記憶體層100、第2記憶體層200、及具備控制上述記憶胞陣列之控制電路之周邊電路層300積層而成之半導體記憶體。第1記憶體層100、第2記憶體層200、及周邊電路層300於圖1中積層於z方向。

第1記憶體層100具備第1電極101(第3導電層)、第2電極102(第4導電層)、接觸插塞103(第5導電層)、配線層104、電極間絕緣層105、擴散防止層106(包含氮之絕緣層)、層間絕緣層107、及記憶胞陣列110。記憶胞陣列110具備源極線111、字元線112、通道層113、及位元線114。

第2記憶體層200具備電極202(第1導電層)、接觸插塞203(第6導電層)、配線層204、電極間絕緣層205、擴散防止層206、層間絕緣層207、擋止層208、犧牲層209(多晶半導體層)、及記憶胞陣列210。記憶胞陣列210具備源極線211、字元線212、通道層213、及位元線214。

周邊電路層300具備電極301(第2導電層)、接觸插塞302、配線層303、接觸插塞304、TSV305(Through Silicon Via，矽穿孔)、元 件分離區域307、矽基板308、周邊電路309、及層間絕緣層330。周邊電路309具備第1電晶體310(MISFET：Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效應電晶體)、及第2電晶體320。第1電晶體310具備源極、汲極區域313、閘極電極311、及閘極絕緣膜312。第2電晶體320具備源極、汲極區域323、閘極電極321、及閘極絕緣膜322。

第1記憶體層100設置於第2記憶體層200與周邊電路層300之間。於第1記憶體層100之一個面直接貼合有第2記憶體層200。於第1記憶體層100之另一個面直接貼合有周邊電路層300。

第1記憶體層100之第1電極101(第3導電層)與第2記憶體層200之電極202(第1導電層)直接相接。第1電極101與電極202電性地連接。第1記憶體層100之第2電極102(第4導電層)與周邊電路層300之電極301(第2導電層)直接相接。第2電極102與電極301電性地連接。

第1電極101例如為包含銅(Cu)之金屬。於第1電極101之與接觸插塞103相接之區域、第1電極101之與擋止層108相接之區域、及第1電極101之與電極間絕緣層105相接之區域，例如設置障壁金屬膜。障壁金屬膜例如為金屬氮化膜。金屬氮化膜例如為氮化鉭(TaN)、氮化鈦(TiN)、氮化鈮(NbN)。

第2電極102例如為包含銅(Cu)之金屬。於第2電極102之與配線層104相接之區域、第2電極102之與層間絕緣層107相接之區域，例如設置障壁金屬膜。障壁金屬膜例如為金屬氮化膜。金屬氮化膜例如為氮化鉭(TaN)、氮化鈦(TiN)、氮化鈮(NbN)。

於第1電極101與第2電極102之間設置有接觸插塞103、配 線層104。藉由接觸插塞103、及配線層104將第1電極101與第2電極102電性地連接。

配線層104例如為包含鎢(W)之金屬。

圖2係實施形態之半導體裝置之一部分之放大模式剖視圖。圖2係第1電極101與接觸插塞103接觸之區域之模式剖視圖。圖2表示作為一例之半導體裝置之xz剖面，但即便於yz剖面中亦相同。

第1電極101與接觸插塞103接觸之區域之接觸插塞103之第1寬度(圖2中之W1)較上述區域之第1電極101之第2寬度(圖2中之W2)窄。換言之，第1電極101與接觸插塞103之接觸面附近之接觸插塞103之第1寬度(圖2中之W1)較上述接觸面附近之第1電極101之第2寬度(圖2中之W2)窄。又，換言之，第1電極101與接觸插塞103之接觸面之第1寬度(圖2中之W1)較第1電極101之包含上述接觸面之面之第2寬度(圖2中之W2)窄。第2寬度與第1寬度之差例如為0.1μm以上，較佳為0.5μm以上。若低於上述範圍，則有因製造時之微影之對準偏移，而接觸插塞103偏離第1電極101之虞。

第1電極101之表面形狀例如為正方形，1邊之長度例如為0.3μm以上且5μm以下。1邊之長度例如為1μm。第1電極101之側面例如既可為錐狀，亦可為階梯狀。

接觸插塞103之材質例如與第1電極101之材質不同。接觸插塞103例如為包含鎢(W)之金屬。

接觸插塞103具備與第1電極101相接之障壁金屬膜103a(金屬氮化膜)。障壁金屬膜103a例如為金屬氮化膜。金屬氮化膜例如為氮化鉭(TaN)、氮化鈦(TiN)、氮化鈮(NbN)。障壁金屬膜103a亦與電極間絕緣 層105、及層間絕緣層107相接。

電極間絕緣層105例如為氧化矽、氮氧化矽、或氮化矽。自抑制銅自第1電極101之電極之擴散之觀點而言，較佳為電極間絕緣層105於層中包含氮(N)。

擴散防止層106為絕緣層。擴散防止層106具備抑制銅自第1電極101之電極向層間絕緣層107擴散之功能。較佳為擴散防止層106於層中包含氮(N)。擴散防止層106例如為氮化矽、或添加氮之碳化矽。

層間絕緣層107例如為氧化矽。

於記憶胞陣列110，例如三維地配置有非揮發性記憶體之記憶胞。記憶胞陣列110設置於2個接觸插塞103之間。

複數條字元線112於層間絕緣層107內，朝向z方向積層。複數條字元線112相對於第1記憶體層100之上表面、及下表面平行地於x方向延伸。字元線112之積層數例如為20層以上且100層以下。字元線112例如為金屬。

複數個通道層113以與字元線112交叉之方式設置。通道層113相對於第1記憶體層100之上表面、及下表面於垂直方向延伸。通道層113之一端電性地連接於源極線111。通道層113例如為多晶矽。源極線111例如為多晶矽。

複數條位元線114相對於第1記憶體層100之上表面、及下表面於平行方向延伸。通道層113之與源極線111為相反側之端部電性地連接於位元線114。

於字元線112之各者與通道層113之各者交叉之區域，例如設置有未圖示之電荷儲存層。字元線112之各者與通道層113之各者交叉 之區域作為1個非揮發性之記憶胞而發揮功能。

第2記憶體層200於具備擋止層208、犧牲層209之方面，與第1記憶體層100不同。電極202、接觸插塞203、配線層204、電極間絕緣層205、擴散防止層206、層間絕緣層207分別具有與第2電極102、接觸插塞103、配線層104、電極間絕緣層105、擴散防止層106、層間絕緣層107相同之構成。又，記憶胞陣列210具有與記憶胞陣列110相同之構成。記憶胞陣列210設置於2個接觸插塞203之間。

犧牲層209隔著電極間絕緣層205而設置。較佳為犧牲層209為可相對於電極間絕緣層205選擇性地蝕刻之材料。又，較佳為犧牲層209為能夠利用濕式蝕刻來蝕刻之材料。犧牲層209例如為多晶半導體。多晶半導體例如為多晶矽、或多晶矽鍺化物。

擋止層208設置於電極間絕緣層205之下表面。擋止層208例如為氧化矽。

接觸插塞203與犧牲層209相接之區域之接觸插塞203之寬度較上述區域之犧牲層209之寬度窄。換言之，接觸插塞203與犧牲層209之接觸面附近之接觸插塞203之寬度較上述接觸面附近之犧牲層209之寬度窄。

周邊電路層300設置於第1記憶體層100之上。電極301例如為包含銅(Cu)之金屬。於電極301之與接觸插塞302相接之區域、電極301之與層間絕緣層330相接之區域，例如設置有障壁金屬膜。障壁金屬膜例如為金屬氮化膜。金屬氮化膜例如為氮化鉭(TaN)、氮化鈦(TiN)、氮化鈮(NbN)。

接觸插塞302、配線層303、接觸插塞304例如為包含鎢 (W)之金屬。

周邊電路309例如為記憶胞陣列110、及記憶胞陣列210之周邊電路。周邊電路309例如為感測放大器電路、字元線驅動器電路、列解碼器電路、行解碼器電路、升壓電路等。

元件分離區域307設置於矽基板308內。矽基板308為單晶之矽。元件分離區域307例如為氧化矽。

TSV305貫通矽基板308、及元件分離區域307而與配線層303相接。TSV305例如為包含銅之金屬。

電極墊400係為了獲得半導體記憶體與外部之電導通而設置。於電極墊400例如連接接合線。

其次，對實施形態之半導體裝置之製造方法進行說明。圖3~圖15係表示於實施形態之半導體裝置之製造方法中，製造中途之半導體裝置之模式剖視圖。

實施形態之半導體裝置之製造方法係將具有半導體基板、半導體基板之上之絕緣層、絕緣層之上之犧牲層、設置於與半導體基板為相反側之表面之第1導電層、與犧牲層相接且與第1導電層電性地連接之第2導電層之第1半導體電路基板，與於表面具有第3導電層之第2半導體電路基板以第1導電層與第3導電層相接之方式貼合，且以犧牲層露出之方式將半導體基板與絕緣層去除，將犧牲層去除而形成開口部，於開口部埋入第4導電層，將第1半導體電路基板與於表面具有第5導電層之第3半導體電路基板以第4導電層與第5導電層相接之方式貼合。

首先，製造第1半導體晶圓150(第1半導體電路基板)。於矽基板120(半導體基板)之上形成擋止層108(絕緣層)。擋止層108作為於 後續步驟中將矽基板120去除時之蝕刻擋止層而發揮功能。擋止層108例如為氧化矽。於擋止層108之上，形成犧牲層109(圖3)。犧牲層109例如為多晶矽。

其次，於犧牲層109之間形成電極間絕緣層105。電極間絕緣層105例如為氧化矽。於電極間絕緣層105之上形成擴散防止層106(圖4)。擴散防止層106例如為氮化矽。

其次，於擴散防止層106之上形成層間絕緣層107。層間絕緣層107例如為氧化矽。於層間絕緣層107之中，形成源極線111、字元線112、及通道層113。形成自層間絕緣層107之上表面到達犧牲層109之接觸孔121(圖5)。

其次，於接觸孔121之中形成接觸插塞103(第5導電層)(圖6)。接觸插塞103例如為包含鎢之金屬。

其次，於層間絕緣層107之上表面，形成與接觸插塞103相接之配線層104、及與通道層113相接之位元線114(圖7)。配線層104、及位元線114例如為包含鎢之金屬。

其次，與層間絕緣層107一體化，形成成為層間絕緣層107之一部分之絕緣層。其次，形成與配線層104相接之第2電極102(第4導電層)(圖8)。第2電極102電性地連接於接觸插塞103。第2電極102例如為包含銅之金屬。

根據以上之步驟，製造第1半導體晶圓150。

其次，使預先製造之第2半導體晶圓350(第2半導體電路基板)與第1半導體晶圓150貼合(圖9)。於第2半導體晶圓350，形成有電極301(第2導電層)、接觸插塞302、配線層303、接觸插塞304、元件分離區 域307、矽基板308、周邊電路309、及層間絕緣層330。周邊電路309具備第1電晶體310、第2電晶體320。第1電晶體310具備源極、汲極區域311、閘極電極312、及閘極絕緣膜313。第2電晶體320具備源極、汲極區域321、閘極電極322、及閘極絕緣膜323。

第1半導體晶圓150與第2半導體晶圓350係以第1半導體晶圓150之第2電極102與第2半導體晶圓350之電極301直接相接之方式貼合。

於將第1半導體晶圓150與第2半導體晶圓350貼合時，例如，對第1半導體晶圓150之表面及第2半導體晶圓350之表面之至少任一者進行電漿處理。

其次，將矽基板120去除(圖10)。矽基板120例如係於利用背面研削而薄膜化之後，使用鹼系之濕式蝕刻來完全去除。

其次，將擋止層108以犧牲層109露出之方式去除(圖11)。氧化矽之擋止層108例如利用氟酸系之濕式蝕刻來去除。

其次，將犧牲層109選擇性地去除，形成開口部122(圖12)。多晶矽之犧牲層109係使用鹼系之濕式蝕刻而選擇性地去除。

其次，於開口部122埋入第1電極101(第3導電層)(圖13)。第1電極101例如係藉由利用無電解鍍覆法埋入鍍銅而形成。

其次，使預先製造之第3半導體晶圓250(第3半導體電路基板)與第1半導體晶圓150貼合(圖14)。於第3半導體晶圓250，於矽基板220形成有電極202(第1導電層)、接觸插塞203、配線層204、電極間絕緣層205、擴散防止層206、層間絕緣層207、擋止層208、犧牲層209、及記憶胞陣列210。記憶胞陣列210具備源極線211、字元線212、通道層213、及 位元線214。第3半導體晶圓250具備與圖8所示之第1半導體晶圓150相同之構造。

第1半導體晶圓150與第3半導體晶圓250係以第1半導體晶圓150之第1電極101與第3半導體晶圓250之電極202直接相接之方式貼合。

於將第1半導體晶圓150與第3半導體晶圓250貼合時，例如，對第1半導體晶圓150之表面及第3半導體晶圓250之表面之至少任一者進行電漿處理。

其次，將矽基板220去除(圖15)。矽基板220例如係利用背面研削而薄膜化之後，使用鹼系之濕式蝕刻來完全去除。

其次，形成TSV305與電極墊400。

其次，例如，使用切割裝置，將形成於貼合第1半導體晶圓150、第2半導體晶圓350、第3半導體晶圓250而成之積層晶圓之複數個半導體記憶體單片化。利用以上之製造方法形成圖1所示之半導體記憶體。

其次，對實施形態之半導體裝置之作用及效果進行說明。

實施形態之半導體記憶體藉由將第1記憶體層100與第2記憶體層200積層來實現記憶容量較大之半導體記憶體。又，藉由將第1記憶體層100與第2記憶體層200，第1記憶體層100與周邊電路層300直接貼合，例如，半導體記憶體之晶片尺寸變小。又，例如，減少半導體電路間之配線延遲或電阻損耗，半導體記憶體高性能化。

當於器件之上表面及下表面之各者貼合不同之器件之情形時，必須於器件之正面及背面形成用以將器件間電性地連接之電極。要求 於器件設置輸入輸出信號之傳遞用、控制信號之傳遞用、電源供給用等多數個電極。因此，例如，若自加工精度決定之電極之配置間距變大，則成為半導體裝置之晶片尺寸之縮小之障礙。尤其，於製造器件時之最終形成之器件之背面側之電極之間距與正面側之電極之間距相較變小較為困難。其原因在於，例如，於背面側之微影時，必須進行與正面之結合且結合精度較差，進而，與正面側相比基底之平坦性較差，高精度之圖案化困難。

圖16係第1比較形態之半導體裝置之一部分之放大模式剖視圖。圖16係第1比較形態之半導體裝置之與圖2對應之部分之模式剖視圖。

圖16所示之第1比較形態之半導體裝置具備電極901、接觸插塞903、電極間絕緣層905、擴散防止層906、及層間絕緣層907。分別與實施形態之第1電極101、接觸插塞103、電極間絕緣層105、擴散防止層106、及層間絕緣層107對應。

電極901例如為包含銅(Cu)之金屬。

接觸插塞903之材質例如與電極901之材質不同。接觸插塞103例如為包含鎢(W)之金屬。

接觸插塞903具備與電極901相接之障壁金屬膜903a。障壁金屬膜903a例如為金屬氮化膜。金屬氮化膜例如為氮化鉭(TaN)、氮化鈦(TiN)、氮化鈮(NbN)。障壁金屬膜903a亦與層間絕緣層907、及擴散防止層906相接。

接觸插塞903與電極901接觸區域之接觸插塞903之寬度(圖16中之W3)較上述區域之電極901之寬度(圖16中之W2)寬。

電極901之寬度例如由於起因於加工之限制、或者起因於 電特性之限制而需要特定之寬度。特定之寬度設為圖2及圖16之W2。於第1比較形態之情形時，接觸插塞903之寬度(圖16中之W3)較特定之寬度W2寬。必須使相鄰之2個電極901之間之距離與實施形態之情況相比變大接觸插塞903變寬之量。因此，電極901之配置間距變大，成為晶片尺寸之縮小之障礙。

於實施形態之半導體裝置之情形時，如圖2所示，接觸插塞103之第1寬度(圖2中之W1)較第1電極101之第2寬度(圖2中之W2)窄。因此，第1電極101之配置間距例如能夠小至微影之極限為止，不會成為半導體裝置之晶片尺寸之縮小之障礙。換言之，實施形態之半導體裝置之電極構造適合於半導體裝置之晶片尺寸之縮小。

圖17係第2比較形態之半導體裝置之一部分之放大模式剖視圖。圖17係第2比較形態之半導體裝置之與圖2對應之部分之模式剖視圖。

圖17所示之第2比較形態之半導體裝置與圖16相同，電極901、接觸插塞903、電極間絕緣層905、擴散防止層906、及層間絕緣層907分別與實施形態之第1電極101、接觸插塞103、電極間絕緣層105、擴散防止層106、及層間絕緣層107對應。

該第2比較形態之半導體裝置進而具備中間層908。中間層908為導電層。中間層908例如為包含鎢(W)之金屬。電極901與接觸插塞903經由中間層908而電性地連接。

中間層908之寬度(圖17中之W4)較電極901之寬度(圖17中之W2)更寬。

電極901之寬度例如由於加工所致之限制、或者因電特性 之限制而需要特定之寬度。特定之寬度設為圖2及圖17之W2。如為第2比較形態之情形，中間層908之寬度(圖17中之W4)較特定之寬度W2更寬。必須對應於中間層908變寬之量，將相鄰之2個電極901之間之距離設為比實施形態更大。因此，電極901之配置間距變大，而阻礙半導體裝置之晶片尺寸之縮小。

如為實施形態之半導體裝置之情形，如圖2所示，接觸插塞103之第1寬度(圖2中之W1)較第1電極101之第2寬度(圖2中之W2)更窄。因此，第1電極101之配置間距例如能夠小至微影之極限，不會阻礙半導體裝置之晶片尺寸之縮小。換言之，實施形態之半導體裝置之電極構造適合於半導體裝置之晶片尺寸之縮小。

實施形態之半導體裝置藉由使用實施形態之半導體裝置之製造方法，能夠容易地以低成本製造。

其次，對實施形態之製造方法之作用及效果進行說明。

當於器件之上表面及下表面之各者貼合不同之器件之情形時，必須於器件之正面及背面形成用以將器件間電性地連接之電極。當於器件之背面側形成電極之情形時，若使用製程成本較高之微影或乾式蝕刻，則將器件貼合而製造之半導體裝置之製造成本增大。又，一般而言，由於基底之平坦性之影響等，因而背面側之微影之加工精度與正面側之微影之加工精度相比精度較低，故而有電極之配置間距變大之虞。因此，有難以縮小半導體裝置之晶片尺寸之虞。

於實施形態中，例如於第1半導體晶圓150中，將圖8所示之犧牲層109形成於之後成為背面側之第1電極101之區域。且，於將第1半導體晶圓150與第3半導體晶圓250貼合之前，將犧牲層109去除(圖 12)。將犧牲層109之材料設為能夠利用濕式蝕刻而選擇性地去除之材料。藉此，不使用製程成本較高之微影或乾式蝕刻，便可形成第1半導體晶圓150之背面側之第1電極101。因此，可降低半導體裝置之製造成本。

又，可不使用微影及乾式蝕刻而加工背面側之第1電極101。因此，例如，亦不需要設置如圖17所示之中間層908作為蝕刻之擋止層。因此，能夠將電極之配置間距縮小。因此，背面側之第1電極101不會阻礙半導體裝置之晶片尺寸之縮小。

又，背面側之第1電極101之配置間距成為犧牲層109之配置間距。犧牲層109由於利用加工精度較高之正面側之微影來形成，故而可使配置間距變小。因此，可使背面側之第1電極101之配置間距變小，從而半導體裝置之晶片尺寸之縮小成為可能。

圖18係變化例之半導體裝置之模式剖視圖。於將接觸插塞103設置於2個記憶胞110之間，將接觸插塞203設置於2個記憶胞210之間之方面與實施形態不同。

於實施形態中，以將具有記憶胞陣列之記憶體層積層2層之情況為例進行了說明，但亦能夠藉由積層3層以上，進而使半導體記憶體之記憶容量增大。

於實施形態中，以半導體裝置為半導體記憶體之情況為例進行了說明。然而，亦能夠將本發明應用於半導體記憶體以外之半導體裝置，例如，邏輯裝置、CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)感測器等。

以上，對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態 能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、置換、變更。例如，亦可以將一實施形態之構成要素置換或變更為其他實施形態之構成要素。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。

100              第1記憶體層(第3半導體電路層)    101              第1電極(第3導電層)    102              第2電極(第4導電層)    103              接觸插塞(第5導電層)    104              配線層    105              電極間絕緣層    106              擴散防止層(包含氮之絕緣層)    107              層間絕緣層    110              記憶胞陣列    111              源極線    112              字元線    113              通道層    114              位元線    200              第2記憶體層(第1半導體電路層)    202              電極(第1導電層)    203              接觸插塞(第6導電層)    204              配線層    205              電極間絕緣層    206              擴散防止層    207              層間絕緣層    208              擋止層    209              犧牲層(多晶半導體層)    210              記憶胞陣列    211              源極線    212              字元線    213              通道層    214              位元線    300              周邊電路層(第2半導體電路層)    301              電極(第2導電層)    302              接觸插塞    303              配線層    304              接觸插塞    305              TSV    307              元件分離區域    308              矽基板    309              周邊電路    310              第1電晶體(MISFET)    311              閘極電極    312              閘極絕緣膜    313              源極、汲極區域    320              第2電晶體    321              源極、汲極區域    322              閘極電極    323              閘極絕緣膜    330              層間絕緣層    400              電極墊

Claims (20)

1. 一種半導體裝置，其具備：    第1半導體電路層，其具有第1導電層；    第2半導體電路層，其具有第2導電層；以及    第3半導體電路層，其設置於上述第1半導體電路層與上述第2半導體電路層之間，且具有與上述第1導電層相接之第3導電層、與上述第2導電層相接之第4導電層、及將上述第3導電層與上述第4導電層電性地連接且與上述第3導電層相接之第5導電層；    上述第5導電層之寬度較上述第3導電層之寬度更窄。
2. 如請求項1之半導體裝置，其中上述第3導電層之材質與上述第5導電層之材質不同。
3. 如請求項1之半導體裝置，其中上述第1導電層、上述第2導電層、上述第3導電層、上述第4導電層包含銅(Cu)。
4. 如請求項1之半導體裝置，其中上述第5導電層包含鎢。
5. 如請求項1之半導體裝置，其中上述第5導電層包含與上述第3導電層相接之金屬氮化膜。
6. 如請求項1之半導體裝置，其中上述第3半導體電路層具有積層有複數個記憶胞之三維構造之記憶胞陣列。
7. 如請求項1之半導體裝置，其中上述第2半導體電路層具有MISFET。
8. 如請求項6之半導體裝置，其中上述第2半導體電路層具有上述記憶胞陣列之周邊電路。
9. 如請求項6之半導體裝置，其中於上述第3導電層與上述記憶胞陣列之間具有包含氮之絕緣層。
10. 如請求項1之半導體裝置，其中上述第1半導體電路層進而具備：多晶半導體層，其包含矽；及第6導電層，其設置於上述第1導電層與上述多晶半導體層之間，電性地連接於上述第1導電層，且與上述多晶半導體層相接；上述第6導電層之寬度較上述多晶半導體層之寬度更窄。
11. 一種半導體裝置之製造方法，其將具有半導體基板、上述半導體基板之上之絕緣層、上述絕緣層之上之犧牲層、設置於與上述半導體基板為相反側之表面之第1導電層、以及與上述犧牲層相接且與上述第1導電層電性地連接之第2導電層之第1半導體電路基板、與於表面具有第3導電層之第2半導體電路基板，以上述第1導電層與上述第3導電層相接之方式貼合，    以上述犧牲層露出之方式，將上述半導體基板與上述絕緣層去除，    將上述犧牲層去除而形成開口部，    於上述開口部埋入第4導電層，    將上述第1半導體電路基板與於表面具有第5導電層之第3半導體電路基板，以上述第4導電層與上述第5導電層相接之方式貼合。
12. 如請求項11之半導體裝置之製造方法，其中上述犧牲層為包含矽之多晶半導體。
13. 如請求項11之半導體裝置之製造方法，其中上述第1導電層、上述第3導電層、上述第4導電層、上述第5導電層包含銅(Cu)。
14. 如請求項11之半導體裝置之製造方法，其中於將上述第1半導體電路基板與上述第2半導體電路基板貼合時，對上述第1半導體電路基板之表面及上述第2半導體電路基板之表面之至少任一者進行電漿處理，    於將上述第1半導體電路基板與上述第3半導體電路基板貼合時，對上述第1半導體電路基板之表面及上述第3半導體電路基板之表面之至少任一者進行電漿處理。
15. 如請求項11之半導體裝置之製造方法，其中上述犧牲層之去除係藉由濕式蝕刻進行。
16. 如請求項11之半導體裝置之製造方法，其中上述第4導電層之埋入係藉由鍍覆法進行。
17. 如請求項11之半導體裝置之製造方法，其中上述第2導電層包含鎢。
18. 如請求項11之半導體裝置之製造方法，其中上述第1半導體電路基板具有積層有複數個記憶胞之三維構造之記憶胞陣列。
19. 如請求項11之半導體裝置之製造方法，其中上述第2半導體電路基板具有MISFET。
20. 如請求項18之半導體裝置之製造方法，其中上述第2半導體電路基板具有上述記憶胞陣列之周邊電路。

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