JP2010114220A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2010114220A JP2010114220A JP2008284743A JP2008284743A JP2010114220A JP 2010114220 A JP2010114220 A JP 2010114220A JP 2008284743 A JP2008284743 A JP 2008284743A JP 2008284743 A JP2008284743 A JP 2008284743A JP 2010114220 A JP2010114220 A JP 2010114220A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- conductivity type
- conductive
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 124
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 239000012535 impurity Substances 0.000 claims abstract description 151
- 230000015654 memory Effects 0.000 claims abstract description 97
- 238000009792 diffusion process Methods 0.000 claims description 117
- 230000002265 prevention Effects 0.000 claims description 42
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 29
- 230000008569 process Effects 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000006866 deterioration Effects 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 290
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 120
- 229910052710 silicon Inorganic materials 0.000 description 120
- 239000010703 silicon Substances 0.000 description 120
- 239000000463 material Substances 0.000 description 18
- 230000004888 barrier function Effects 0.000 description 13
- 238000000137 annealing Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- OYLRFHLPEAGKJU-UHFFFAOYSA-N phosphane silicic acid Chemical compound P.[Si](O)(O)(O)O OYLRFHLPEAGKJU-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【課題】可変抵抗素子と非オーミック素子とで構成された不揮発性メモリセルの特性の劣化を抑制できる半導体装置を提供すること。
【解決手段】半導体装置は、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子7と、可変抵抗素子7に直列に接続された非オーミック素子Dとを含む不揮発性メモリセルとを具備し、非オーミック素子Dは、第1導電型不純物を含む第1導電型半導体層2と、第1導電型半導体層2上に設けられ、第1導電型不純物を含む絶縁層3と、絶縁層3上に設けられ、第2導電型不純物を含む第2導電型半導体層4とを備えている。
【選択図】 図1
【解決手段】半導体装置は、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子7と、可変抵抗素子7に直列に接続された非オーミック素子Dとを含む不揮発性メモリセルとを具備し、非オーミック素子Dは、第1導電型不純物を含む第1導電型半導体層2と、第1導電型半導体層2上に設けられ、第1導電型不純物を含む絶縁層3と、絶縁層3上に設けられ、第2導電型不純物を含む第2導電型半導体層4とを備えている。
【選択図】 図1
Description
本発明は、可変抵抗素子と非オーミック素子とで構成された不揮発性メモリセルを備えた半導体装置およびその製造方法に関する。
次世代の不揮発性メモリとして、ReRAM(Resistive Random Access Memory)やPCRAM(Phase Change Random Access Memory)が注目されている(特許文献1)。その理由の一つとして、クロスポイント構造とすることで、メモリセルアレイ下にその読み出し回路を形成することができ、チップ面積をほぼメモリセルアレイの面積に等しくできることがある。
この種の不揮発性メモリでは、不揮発性メモリ素子として、抵抗値の異なる状態を情報として記憶する可変抵抗素子が用いられる。FETを用いずにクロスポイント構造を実現するためには、非オーミック素子(例えばダイオード)が必要となる。メモリセルは、可変抵抗素子と非オーミック素子とが積層された構造を取り、非オーミック素子は可変抵抗素子に対して直列に接続される。
上述した非オーミック素子としてのダイオードは、具体的には、例えば、PINダイオードやキャパシタである。現状、このPINダイオードは、イオン注入プロセスを用いて形成されている。イオン注入プロセスを用いることで、深さ方向のPNジャンクションの位置を精度良くコントロールできる。
しかし、PINダイオードを形成する場合、イオン注入後に行われるアニールによって、高濃度領域から低濃度領域への不純物の拡散があるため、PINダイオードのI層の濃度が高くなってしまうという問題がある。上記I層の濃度上昇は、メモリセルの特性の劣化を招く
また、薄いキャパシタを形成する場合も同様に、成膜工程や他の工程の熱工程等によって、メモリセルの特性の劣化を招く。
特開2007−165873号公報
また、薄いキャパシタを形成する場合も同様に、成膜工程や他の工程の熱工程等によって、メモリセルの特性の劣化を招く。
本発明の目的は、可変抵抗素子と非オーミック素子とで構成された不揮発性メモリセルの特性の劣化を抑制できる半導体装置およびその製造方法を提供することにある。
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、前記非オーミック素子は、第1導電型不純物を含む第1導電型半導体層と、前記第1導電型半導体層上に設けられ、前記第1導電型不純物を含む絶縁層と、前記絶縁層上に設けられ、第2導電型不純物を含む第2導電型半導体層とを備えていることを特徴とする。
本発明の他の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、前記非オーミック素子は、第1導電型不純物を含む第1の第1導電型半導体層と、前記第1の第1導電型半導体層上に設けられ、前記第1導電型不純物を含み、かつ、前記第1の第1導電型半導体層よりも前記第1導電型不純物の濃度が低い第2の第1導電型半導体層と、前記第2の第1導電型半導体層上に設けられ、第2導電型不純物を含む第2導電型半導体層と、前記第1の第1導電型半導体層と前記第2の第1導電型半導体層との間に設けられ、前記第1導電型不純物の拡散を防止するための拡散防止膜とを備えていることを特徴とする。
本発明の他の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、前記非オーミック素子は、第1の導電層と、前記第1の導電層上に設けられた絶縁層と、前記絶縁層上に設けられた第2の導電層と、前記第1の導電層と前記絶縁層との間に設けられた第1の拡散防止膜と、前記絶縁層と前記第2の導電層との間に設けられた第2の拡散防止膜とを備え、前記第1および第2の導電層は、第1および第2の半導体層、または、第1および第2の金属層であり、前記第1の拡散防止膜は前記第1の導電層に含まれる元素の前記絶縁層への拡散を防止し、前記第2の拡散防止膜は前記第2の導電層に含まれる元素の前記絶縁層への拡散を防止することを特徴とする。
本発明の一態様による半導体装置の製造方法は、半導体基板上に、第1導電型不純物を含む第1の不純物拡散源を形成する工程と、前記第1の不純物拡散源上に、第1のアンドープ半導体層を形成する工程と、前記第1のアンドープ半導体層上に前記第1導電型不純物を含む絶縁層を形成する工程と、前記絶縁層上に、第2のアンドープ半導体層を形成する工程と、前記第2のアンドープ半導体層上に、第2導電型不純物を含む第2の不純物拡散源を形成する工程と、前記第2の不純物拡散源上に、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子を形成する工程と加熱処理により、前記第1導電型不純物および前記第2導電型不純物の拡散および活性化を行うことにより、前記第1のアンドープ半導体層を第1導電型半導体層に変え、前記第2のアンドープ半導体層を第2導電型半導体層に変える工程とを含むことを特徴とする。
本発明の他の態様による半導体装置の製造方法は、半導体基板上に、第1導電型不純物を含む第1の半導体層を形成する工程と、前記第1の半導体層上に、前記第1導電型不純物の拡散を防止するための拡散防止膜を形成する工程と、前記拡散防止膜上に、前記第1導電型不純物を含み、かつ、前記第1の半導体層よりも前記第1導電型不純物の濃度が低い第2の半導体層を形成する工程と、前記第2の半導体層上に、第2導電型不純物を含む第3の半導体層を形成する工程と、前記第2の半導体層上に、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子を形成する工程と加熱処理により、前記第1および前記第2導電型不純物を活性化させ、前記第1の半導体層を第1の第1導電型半導体層に変え、前記第2の半導体層を第2の第1導電型半導体層に変え、前記第3の半導体層を第2導電型半導体層に変える工程とを含むことを特徴する。
本発明によれば、可変抵抗素子と非オーミック素子とで構成された不揮発性メモリセルの特性の劣化を抑制できる半導体装置およびその製造方法を実現できるようになる。
以下、図面を参照しながら本発明の実施形態を説明する。
(第1の実施形態)
以下の実施形態では、第1導電型をN型、第2導電型をP型として説明する。
以下の実施形態では、第1導電型をN型、第2導電型をP型として説明する。
図1は、第1の実施形態に係る不揮発性メモリセルを示す断面図である。
図中、1は図示しない半導体基板上に設けられたN型不純物の拡散源(N型不純物拡散源)を示しており、このN型不純物拡散源1上には、PINダイオード(非オーミック素子)DのN層(カソード)を構成する、高不純物濃度のN型シリコン層2が設けられている。N型シリコン層2中のN型不純物の平均濃度は、例えば、1×1020cm-3である。N型シリコン層2中のN型不純物は、N型不純物拡散源1から供給されたものである。N型不純物拡散源1は、例えば、PSG(Phosphor-silicate Glass)膜である。半導体基板は、例えば、シリコン基板またはSOI基板である。
N型シリコン層2上には、PINダイオードDのI層3(Intrinsic層)が設けられている。I層3は、低不純物濃度のシリコン層31 と、このシリコン層31 上に設けられた薄い絶縁層32 (Insulator層)と、この絶縁層32 上に設けられた低不純物濃度のシリコン層33 とを含む。低不純物濃度のシリコン層31 ,33 は、N型シリコン層またはP型シリコン層というよりも真性シリコン層(Intrinsic層)に近い性質を持つシリコン層(低不純物濃度の真性シリコン層)である。絶縁層32 の厚さは、例えば、数nmである。絶縁層32 はN型層不純物を含んでいる。絶縁層32 中のN型不純物の平均濃度は、N型シリコン層2中のN型不純物の平均濃度よりも低い。絶縁層32 中のN型不純物の平均濃度は、例えば、1×1017cm-3である。絶縁層32 は、具体的には、PSG膜である。
従来のPINダイオードのI層は、低不純物濃度のシリコン層のみで構成され、絶縁層3のような不純物を含む薄い絶縁層を備えていない。
I層3上には、PINダイオードDのP層(アノード)を構成する、高不純物濃度のP型シリコン層4が設けられている。P型シリコン層4中のP型不純物の平均濃度は、例えば、1×1020cm-3である。P型シリコン層4上にはP型不純物の拡散源(P型不純物拡散源)5が設けられている。P型シリコン層4中のP型不純物は、P型不純物拡散源5から供給されたものである。P型不純物拡散源1は、例えば、BSG(Boron Silicate Glass)膜である。
P型不純物拡散源5上にはバリアメタル膜6が設けられている。バリアメタル膜6は、例えば、TiN膜である。バリアメタル膜6上には、抵抗値の異なる状態を情報(データ)として記憶する不揮発性メモリ素子としての可変抵抗素子7が設けられている。
可変抵抗素子7は、与えられる電圧または電流によって電気抵抗が変化する膜(記憶材料膜)で構成されている。記憶材料膜が電圧(電界)によって電気抵抗が変化する材料で構成されている場合、上記の不揮発性メモリセルはReRAMセルとなる。記憶材料膜が電流によって相状態(結晶状態、非晶質状態)が変化し、電気抵抗が変化する材料で構成されている場合、上記の不揮発性メモリセルはPCRAMセルとなる。
このように本実施形態の不揮発性メモリセルは、材料の抵抗変化を利用してデータを記憶する不揮発性メモリ素子(可変抵抗素子7)と、非オーミック素子であるPINダイオードD(1,2,3,4,5)とが直列に接続された構成を有する。
図2および図3は、本実施形態の不揮発性メモリセルの製造方法を説明するための断面図である。
まず、図2に示すように、図示しない半導体基板上に、N型不純物拡散源1、N型シリコン層2となるアンドープシリコン層2a、上述した低不純物濃度の薄い絶縁層となるN型層不純物を含む絶縁層3a、P型シリコン層となるアンドープシリコン層4a、P型不純物拡散源5、バリアメタル膜6、次工程(図3の工程)で可変抵抗素子の形状に加工される記憶材料膜7が順次形成される。
ここでは、N型不純物拡散源1および絶縁層3aはPSG膜、P型不純物拡散源5はBSG膜である。また、アンドープシリコン層2a,4aは、アモルファスシリコン層でも構わないし、あるいは、多結晶シリコン層でも構わない。
次に、図3に示すように、周知のリソグラフィプロセスおよびエッチングプロセスを用いて、記憶材料膜7、バリアメタル膜6、P型不純物拡散源5、アンドープシリコン層4a、絶縁層3a、アンドープシリコン層2aおよびN型不純物拡散源1で構成された積層体をメモリセル状に加工する。
その後、例えば、700−1100℃のスパイクアニールにより、N型不純物拡散源1中のN型不純物NおよびP型不純物拡散源5中のP型不純物Pをそれぞれアンドープシリコン層2aおよびアンドープシリコン層4a中に拡散させるとともに、N型不純物NおよびP型不純物Pを活性化させる。上記のスパイクアニールの際、絶縁層3a中のN型不純物Nの一部もアンドープシリコン層2aおよびアンドープシリコン層4a中に拡散する。その結果、絶縁層3aは上述した低不純物濃度の薄い絶縁層(N型シリコン層2とP型シリコン層4との間に電流が流れる程度の薄さInsulator層)に変わり、この薄い絶縁層の上下にはそれぞれ上述した低不純物濃度のシリコン層(Intrinsic層)が形成される。このようにして、図1に示した不揮発性メモリセルが得られる。
ここでは、共通の加熱処理(スパイクアニール)により、不純物の拡散と不純物の活性化を同時に行ったが、それぞれ別の加熱処理で行っても構わない。
図4は、本実施形態の製造方法により得られた不揮発メモリセル中の不純物の濃度プロファイルを示す図である。図4から、シリコン層31 ,33 中の不純物(リン、ボロン)の平均濃度は、N型およびP型シリコン層2,4中の不純物(リン、ボロン)の平均濃度に比べて、十分に低いことが分かる。すなわち、シリコン層31 ,33 はPINダイオードのI層として適切な不純物濃度プロファイルを有することが分かる。絶縁層32 の厚さは、上述した通りに、例えば、数nmであるので、順方向の電圧を印加すれば、N型シリコン層2とP型シリコン層4との間に電流は流れる。
本実施形態の製造方法によれば、N型およびP型シリコン層2,4を形成するためのアニールの際に、図3に示したように、絶縁層3a中のN型不純物はアンドープシリコン層2a,4a内に拡散して減少するため、図4に示したように、N型不純物の濃度が低い絶縁層32 が形成される。さらに、N型およびP型シリコン層2,4を形成するためのアニールの際には、シリコン層31 ,33 となる部分のアンドープシリコン層2a,4aには少量のN型およびP型不純物が拡散するが、図4に示したように、不純物の平均濃度が低いシリコン層31 ,33 が形成される。
したがって、本実施形態によれば、従来のPINダイオードの形成方法とは異なり、PINダイオードのI層3中の不純物の増加は十分に抑制される。これにより、不揮発性メモリセルの特性の劣化を抑制できるようになる。また、絶縁層32 はもともと絶縁体なので、N型不純物が拡散してもI層3(Intrinsic層)はその機能が損なわれにくいという効果もある。
かくして本実施形態によれば、PINダイオードDのI層3中の不純物濃度の増加に起因する、可変抵抗素子7とPINダイオード(オーミック素子)Dで構成された不揮発性メモリセルの特性の劣化を抑制できる、半導体装置およびその製造方法を実現できるようになる。
(第2の実施形態)
図5(a)は、第2の実施形態に係る不揮発性メモリセルを示す断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
図5(a)は、第2の実施形態に係る不揮発性メモリセルを示す断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
本実施形態の不揮発性メモリセルは、図示しない半導体基板上に、N型シリコン層2、第1の拡散防止膜8、PINダイオードDのI層を構成する低不純物濃度のN型シリコン層3A、P型シリコン層4、バリアメタル膜6、可変抵抗素子7が順次設けられた構成を備えている。
第1の拡散防止膜8は、例えば、シリコン窒化膜、シリコン酸化膜またはシリコン酸窒化膜である。第1の拡散防止膜8によって、N型シリコン層2(高濃度層)からN型シリコン層3A(低濃度層)へのN型不純物の拡散は防止される。
図5(b)は、第2の実施形態の変形例を示す断面図である。この変形例が第2の実施形態と異なる点は、N型シリコン層3AとP型シリコン層4との間に設けられた第2の拡散防止膜9をさらに備えていることにある。第2の拡散防止膜9は、例えば、シリコン窒化膜、シリコン酸化膜またはシリコン酸窒化膜である。第2の拡散防止膜9によって、P型シリコン層4(高濃度層)からN型シリコン層3A(低濃度層)へのP型不純物の拡散は防止される。
図6−図8は、上記変形例の不揮発性メモリセルの製造方法を説明するための断面図である。本実施形態の不揮発性メモリセルの製造方法は、上記変形例の不揮発性メモリセルの製造方法から第2の拡散防止膜9の形成工程を除いたものとなる。以下、変形例も含めて実施形態という。
まず、図6に示すように、図示しない半導体基板上にN型シリコン層2(第1導電型不純物を含む第1の半導体層)を形成する。この段階では、N型シリコン層2中のN型不純物は活性化していない。N型シリコン層2は、例えば、次のようにして形成する。すなわち、シリコン層をCVD法で堆積し、その後、イオン注入法またはプラズマドープ法を用いて上記シリコン層にN型不純物を導入することで形成する。あるいは、シリコン層をCVD法で堆積している最中に、N型不純物をCVDチャンバ内に流すことで(in-situドープ)で形成する。
次に、N型シリコン層2の表面を窒化または酸化して第1の拡散防止膜(シリコン窒化膜またはシリコン酸化膜)8を形成する。第1の拡散防止膜としてシリコン酸窒化膜を用いる場合、熱酸化法と熱窒化法を組み合わせることで、シリコン酸窒化膜は形成できる。
次に、図7に示すように、第1の拡散防止膜8上にN型シリコン層3A(第1導電型不純物を含む第2の半導体層)を形成し、続いて、N型シリコン層3A上に第2の拡散防止膜(シリコン窒化膜、シリコン酸化膜またはシリコン酸窒化膜)9を形成する。この段階では、N型シリコン層3A中のN型不純物は活性化していない。N型シリコン層3Aは、例えば、上述したN型シリコン層2と同じ方法で形成する。第2の拡散防止膜9は、例えば、上述した第1の拡散防止膜8と同じ方法で形成する。
次に、図8に示すように、第2の拡散防止膜9上に、P型シリコン層4(第2導電型不純物を含む第3の半導体層)、バリアメタル膜6、後工程で可変抵抗素子の形状に加工される記憶材料膜7を順次形成する。この段階では、P型シリコン層4中のP型不純物は活性化していない。
次に、周知のリソグラフィプロセスおよびエッチングプロセスを用いて、記憶材料膜7、バリアメタル膜6、P型シリコン層4、第2の拡散防止膜9、N型シリコン層3A、第1の拡散防止膜8およびN型シリコン層2で構成された積層体をメモリセル状に加工し、その後、アニールにより、例えば、700−1100℃のスパイクアニールにより、N型シリコン層2,3A中のN型不純物およびP型シリコン層4中のP型不純物を活性化させて、図5に示した不揮発性メモリセルが得られる。
ここで、上記のアニールの際、N型シリコン層2(高濃度層)からN型シリコン層3A(低濃度層)へのN型不純物の拡散は、第1の拡散防止膜8によって防止される。したがって、N型シリコン層3AのN型不純物濃度の上昇は抑制される。また、P型シリコン層4とN型シリコン層3Aとの間におけるN型不純物拡散およびP型不純物拡散は、第2の拡散防止膜9によって防止される。したがって、所望通りのP型不純物濃度を有するP型シリコン層4を容易に形成することができる。
図9は、本実施形態の製造方法により得られた不揮発メモリセル中の不純物の濃度プロファイルを示す図である。図9から、N型シリコン層3AのN型不純物の平均濃度は、N型シリコン層2中のN型不純物の平均濃度に比べて、十分に低いことが分かる。すなわち、N型シリコン層3Aは、PINダイオードDのI層として適切な不純物濃度プロファイルを有することが分かる。N型シリコン層3Aは絶縁層でなく半導体層であるので、N型シリコン層3Aの厚さは、絶縁層3とは異なり、数nmである必要ない。
図10(a)および図10(b)に、第1または第2の実施形態の不揮発性メモリセルが適用されたクロスポイント構造の不揮発性メモリの断面図を示す。図10(b)は、図10(a)の破線で囲まれた領域60の詳細を示す断面図である。
図10(a)および図10(b)において、20はシリコン基板、21は素子分離領域(STI)、Trは周辺回路(読み出し回路)を構成するMOSトランジスタ、CS,30,31,32,33,41,42はプラグ、M0,M1,M2は配線、BL1,BL2,BL3はビット線、WL1,WL2はワード線、50は電極、51はCMPストッパ、52は層間絶縁膜を示している。
ビット線BL1,BL2,BL3、ワード線WL1,WL2、プラグ31,32,33,41,42およびCMPストッパ51の材料は、例えば、タングステン(W)である。配線M2の材料は、例えば、アルミニウム(Al)である。
クロスポイント構造では、ワード線とビット線の交点にメモリセルを配置する。図10(a)には4層のメモリセルアレイが示されている。クロスポイント構造は、メモリセルアレイを多層化でき、さらに、メモリセルアレイの下に周辺回路(読み出し回路)を配置できるので、高集積化が容易である。また、実施形態のメモリセル(ReRAMセル、PCRAMセル)は多値化できるので、大容量化も容易である。
(第3の実施形態)
図11は、第3の実施形態に係る不揮発性メモリセルを示す断面図である。第1および第2の実施形態では非オーミック素子としてPINダイオードを用いたが、本実施形態では非オーミック素子としてSISキャパシタを用いている。
図11は、第3の実施形態に係る不揮発性メモリセルを示す断面図である。第1および第2の実施形態では非オーミック素子としてPINダイオードを用いたが、本実施形態では非オーミック素子としてSISキャパシタを用いている。
本実施形態のSISキャパシタは以下のような構成になっている。すなわち、本実施形態のSISキャパシタは、図示しない半導体基板上に設けられた、N型またはP型の不純物を含む第1のシリコン層11と、この第1のシリコン層11上に設けられた第1の拡散防止膜8と、この第1の拡散防止膜8上に設けられた絶縁層(Insulator層)12と、この絶縁層12上に設けられた第2の拡散防止膜9と、この第2の拡散防止膜9上に設けられた、N型またはP型の不純物を含む第2のシリコン層13とを備えている。
本実施形態においては、第1の拡散防止膜8は、第1のシリコン層11中の不純物(第1の導電層中に含まれる元素)が絶縁層12中に拡散することを防止する。一方、第2の拡散防止膜9は、第2のシリコン層13中の不純物(第2の導電層中に含まれる元素)が絶縁層12中に拡散することを防止する。したがって、本実施形態によれば、不純物拡散による絶縁層(Insulator層)12中の不純物の増加は十分に抑制され、これにより、不揮発性メモリセルの特性の劣化を抑制できるようになる。
次に、本実施形態の不揮発性メモリセルの製造方法について説明する。
まず、図示しない半導体基板上に第1のシリコン層11を形成する。
次に、第1のシリコン層11上に第1の拡散防止膜8を形成する。第1の拡散防止膜8は、例えば、ALD(Atomic Layer Deposition)法により形成する。ALD法を用いることで、薄い第1の拡散防止膜8を形成することができる。第1の拡散防止膜8は、上述したように、例えば、シリコン窒化膜、シリコン酸化膜またはシリコン酸窒化膜である。ここで、シリコン窒化膜の場合であれば、第1のシリコン層11の表面をプラズマ窒化することで、第1の拡散防止膜8としての薄いシリコン窒化膜を形成することができる。
次に、第1の拡散防止膜8上に絶縁層12、第2の拡散防止膜9、第2のシリコン層13、記憶材料膜7を順次形成する。
その後、第1のシリコン層11、第1の拡散防止膜8、絶縁層12、第2の拡散防止膜9、第2のシリコン層13、記憶材料膜7をメモリセル状に加工する等の工程を経て、不揮発性メモリセルが得られる。
絶縁層12の形成工程や第2の拡散防止膜9の形成工程において、第1のシリコン層11が加熱されたり、また、記憶材料膜7の形成工程においては、第1、第2のシリコン層11,13が加熱されたりする。このような加熱は、第1、第2のシリコン層11,13中の不純物の拡散を招く。
しかし、本実施形態によれば、第1、第2の拡散防止膜8,9によって、上記不純物が絶縁層12中に拡散することは十分に抑制される。したがって、本実施形態によれば、製造工程における第1、第2のシリコン層11,13中の不純物の拡散による不揮発性メモリセルの特性の劣化を効果的に抑制できるようになる。
(第4の実施形態)
図12は、第4の実施形態に係る不揮発性メモリセルを示す断面図である。第1および第2の実施形態では非オーミック素子としてPINダイオードを用いたが、本実施形態では非オーミック素子としてMIMキャパシタを用いている。
図12は、第4の実施形態に係る不揮発性メモリセルを示す断面図である。第1および第2の実施形態では非オーミック素子としてPINダイオードを用いたが、本実施形態では非オーミック素子としてMIMキャパシタを用いている。
本実施形態のMIMキャパシタは以下のような構成になっている。すなわち、本実施形態のMIMキャパシタは、図示しない半導体基板上に設けられた第1の金属層14(第1の導電層)と、この第1の金属層14上に設けられた第1の拡散防止膜8と、この第1の拡散防止膜8上に設けられた絶縁層(Insulator層)12と、この絶縁層12上に設けられた第2の拡散防止膜9と、この第2の拡散防止膜9上に設けられた第2の金属層15(第2の導電層)とを備えている。
本実施形態においては、第1の拡散防止膜8は、第1の金属層14中の金属元素(第1の導電層に含まれる元素)が絶縁層12中に拡散することを防止する。一方、第2の拡散防止膜9は、第2の金属層15中の金属元素(第2の導電層中に含まれる元素)が絶縁層12中に拡散することを防止する。したがって、本実施形態によれば、金属拡散による絶縁層(Insulator層)12中の金属の増加は十分に抑制され、これにより、不揮発性メモリセルの特性の劣化を抑制できるようになる。
次に、本実施形態の不揮発性メモリセルの製造方法について説明する。
まず、図示しない半導体基板上に第1の金属層14を形成する。第1の金属層14は、金属を含む導電層であり、例えば、Ti(チタン)層や、TiN(チタンナイトライド)層である。
次に、第1の金属層14上に第1の拡散防止膜8を形成する。第1の拡散防止膜8は、例えば、ALD法により形成する。ALD法を用いることで、薄い第1の拡散防止膜8を形成することができる。
次に、第1の拡散防止膜8上に絶縁層12、第2の拡散防止膜9、第2の金属層15、記憶材料膜7を順次形成する。第2の金属層15は、金属を含む導電層であり、例えば、Ti層、TiN層である。
その後、第1の金属層14、第1の拡散防止膜8、絶縁層12、第2の拡散防止膜9、第2の金属層15、記憶材料膜7をメモリセル状に加工する等の工程を経て、不揮発性メモリセルが得られる。
絶縁層12の形成工程や第2の拡散防止膜9の形成工程において、第1の金属層14が加熱されたり、また、記憶材料膜7の形成工程においては、第1、第2の金属層14,15が加熱されたりする。このような加熱は、第1、第2の金属層14,15中の金属の拡散を招く。
しかし、本実施形態によれば、第1、第2の拡散防止膜8,9によって、上記金属が絶縁層11中に拡散することは十分に抑制される。したがって、本実施形態によれば、製造工程における第1、第2の金属層14,15中の金属の拡散による不揮発性メモリセルの特性の劣化を効果的に抑制できるようになる。
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されるものではない。例えば、上述した実施形態では、第1導電型をN型、第2導電型をP型として説明したが、第1導電型をP型、第2導電型をN型とする実施形態も同様に実施できる。
また、上述した実施形態では、N型不純物としてリン、P型不純物としてボロンを用いた例を説明したが、リンの代わりに砒素、ボロンの代わりにインジウムを用いても構わない。
また、上述した実施形態の不揮発性メモリセルは、不揮発性メモリ自体、あるいは不揮発性メモリを備えた音楽再生装置等の電子デバイスを構成する。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
D…PINダイオード、1…N型不純物拡散源(第1の不純物拡散源)、2…N型シリコン層(第1導電型半導体層)、2a…アンドープシリコン層(第1のアンドープ半導体層)、3…PINダイオードのI層(Intrinsic層)、31 …低不純物濃度のシリコン層(Intrinsic層)、32 …絶縁層(Insulator層)、33 …低不純物濃度のシリコン層(Intrinsic層)、3a…N型不純物を含む絶縁層、3A…N型シリコン層(Intrinsic層)、4…P型シリコン層(第2導電型半導体層)、4a…アンドープシリコン層(第2のアンドープ半導体層)、5…P型不純物拡散源(第2の不純物拡散源)、6…バリアメタル膜、7…可変抵抗素子(不揮発性メモリ素子)、8…第1の拡散防止膜、9…第2の拡散防止膜、11…不純物を含むシリコン層(第1の導電層)、12…絶縁層、13…不純物を含むシリコン層(第2の半導体層)、14…金属層(第1の導電層)、15…金属層(第2の導電層)、20…シリコン基板、21…素子分離領域、Tr…MOSトランジスタ、CS,30,31,32,33,41,42…プラグ、M0,M1,M2…配線、BL1,BL2,BL3…ビット線、WL1,WL2…ワード線、50…電極、51…CMPストッパ、52…層間絶縁膜。
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、
前記非オーミック素子は、第1導電型不純物を含む第1導電型半導体層と、前記第1導電型半導体層上に設けられ、前記第1導電型不純物を含む絶縁層と、前記絶縁層上に設けられ、第2導電型不純物を含む第2導電型半導体層とを備えていることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、
前記非オーミック素子は、第1導電型不純物を含む第1の第1導電型半導体層と、前記第1の第1導電型半導体層上に設けられ、前記第1導電型不純物を含み、かつ、前記第1の第1導電型半導体層よりも前記第1導電型不純物の濃度が低い第2の第1導電型半導体層と、前記第2の第1導電型半導体層上に設けられ、第2導電型不純物を含む第2導電型半導体層と、前記第1の第1導電型半導体層と前記第2の第1導電型半導体層との間に設けられ、前記第1導電型不純物の拡散を防止するための拡散防止膜とを備えていることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に設けられ、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子と、前記可変抵抗素子に直列に接続された非オーミック素子とを含む不揮発性メモリセルとを具備してなり、
前記非オーミック素子は、第1の導電層と、前記第1の導電層上に設けられた絶縁層と、前記絶縁層上に設けられた第2の導電層と、前記第1の導電層と前記絶縁層との間に設けられた第1の拡散防止膜と、前記絶縁層と前記第2の導電層との間に設けられた第2の拡散防止膜とを備え、前記第1および第2の導電層は、第1および第2の半導体層、または、第1および第2の金属層であり、前記第1の拡散防止膜は前記第1の導電層に含まれる元素の前記絶縁層への拡散を防止し、前記第2の拡散防止膜は前記第2の導電層に含まれる元素の前記絶縁層への拡散を防止することを特徴とする半導体装置。 - 半導体基板上に、第1導電型不純物を含む第1の不純物拡散源を形成する工程と、
前記第1の不純物拡散源上に、第1のアンドープ半導体層を形成する工程と、
前記第1のアンドープ半導体層上に前記第1導電型不純物を含む絶縁層を形成する工程と、
前記絶縁層上に、第2のアンドープ半導体層を形成する工程と、
前記第2のアンドープ半導体層上に、第2導電型不純物を含む第2の不純物拡散源を形成する工程と、
前記第2の不純物拡散源上に、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子を形成する工程と
加熱処理により、前記第1導電型不純物および前記第2導電型不純物の拡散および活性化を行うことにより、前記第1のアンドープ半導体層を第1導電型半導体層に変え、前記第2のアンドープ半導体層を第2導電型半導体層に変える工程と
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に、第1導電型不純物を含む第1の半導体層を形成する工程と、
前記第1の半導体層上に、前記第1導電型不純物の拡散を防止するための拡散防止膜を形成する工程と、
前記拡散防止膜上に、前記第1導電型不純物を含み、かつ、前記第1の半導体層よりも前記第1導電型不純物の濃度が低い第2の半導体層を形成する工程と、
前記第2の半導体層上に、第2導電型不純物を含む第3の半導体層を形成する工程と、
前記第2の半導体層上に、抵抗値の異なる状態を情報として記憶する不揮発性メモリ素子としての可変抵抗素子を形成する工程と
加熱処理により、前記第1および前記第2導電型不純物を活性化させ、前記第1の半導体層を第1の第1導電型半導体層に変え、前記第2の半導体層を第2の第1導電型半導体層に変え、前記第3の半導体層を第2導電型半導体層に変える工程と
を含むことを特徴する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008284743A JP2010114220A (ja) | 2008-11-05 | 2008-11-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008284743A JP2010114220A (ja) | 2008-11-05 | 2008-11-05 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010114220A true JP2010114220A (ja) | 2010-05-20 |
Family
ID=42302564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008284743A Withdrawn JP2010114220A (ja) | 2008-11-05 | 2008-11-05 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010114220A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102376876A (zh) * | 2010-08-05 | 2012-03-14 | 中芯国际集成电路制造(上海)有限公司 | 相变非易失性存储器及其加工方法 |
JP2018011074A (ja) * | 2011-01-26 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
CN112289685A (zh) * | 2019-07-22 | 2021-01-29 | 长鑫存储技术有限公司 | Pin二极管及其形成方法、静电保护结构 |
JP2022034881A (ja) * | 2020-08-19 | 2022-03-04 | キオクシア株式会社 | 半導体装置、半導体装置の製造方法、および基板の再利用方法 |
-
2008
- 2008-11-05 JP JP2008284743A patent/JP2010114220A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102376876A (zh) * | 2010-08-05 | 2012-03-14 | 中芯国际集成电路制造(上海)有限公司 | 相变非易失性存储器及其加工方法 |
JP2018011074A (ja) * | 2011-01-26 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US10497419B2 (en) | 2011-01-26 | 2019-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device |
CN112289685A (zh) * | 2019-07-22 | 2021-01-29 | 长鑫存储技术有限公司 | Pin二极管及其形成方法、静电保护结构 |
JP2022034881A (ja) * | 2020-08-19 | 2022-03-04 | キオクシア株式会社 | 半導体装置、半導体装置の製造方法、および基板の再利用方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8987046B2 (en) | Trap passivation in memory cell with metal oxide switching element | |
US20080017890A1 (en) | Highly dense monolithic three dimensional memory array and method for forming | |
US20090032794A1 (en) | Phase change memory device and fabrication method thereof | |
EP2099071B1 (en) | Resistance change device and process for producing the same | |
JP2009539263A (ja) | 溝エッチングの間、パターン形成されたフィーチャを保護するための導電性ハードマスク | |
JP2008053494A (ja) | 半導体装置及びその製造方法 | |
JP2010157583A (ja) | 縦型ダイオード及びその製造方法並びに半導体記憶装置 | |
US9324945B2 (en) | Memory cells and methods of forming memory cells | |
US9111858B2 (en) | Non-volatile semiconductor memory device and method for manufacturing the same | |
US8685799B1 (en) | RRAM structure at STI with Si-based selector | |
US9312483B2 (en) | Electrode structure for a non-volatile memory device and method | |
JP5364407B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
TW202109836A (zh) | 記憶元件、積體晶片及其形成方法 | |
JP2007019559A (ja) | 半導体記憶装置及びその製造方法 | |
JP2010114220A (ja) | 半導体装置およびその製造方法 | |
US9559300B2 (en) | Resistive random access memory device and manufacturing method thereof | |
US9343674B2 (en) | Cross-point memory utilizing Ru/Si diode | |
EP4117038B1 (fr) | Circuit mémoire comprenant une pluralité de cellules mémoire 1t1r | |
JP2008028257A (ja) | 半導体装置及びその製造方法 | |
US9087988B1 (en) | Compact localized RRAM cell structure realized by spacer technology | |
US9269897B2 (en) | Device structure for a RRAM and method | |
KR20180007833A (ko) | Pn 다이오드를 포함하는 반도체 소자 형성 방법 | |
KR20110011777A (ko) | 쇼트키 다이오드를 갖는 상변화 메모리 소자 및 그 제조방법 | |
US20110233506A1 (en) | Nonvolatile memory device and method for manufacturing same | |
KR20080100054A (ko) | 피엔피-바이폴라 트랜지스터를 이용한 상변화 기억 소자 및그의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120110 |