JP2011060956A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを有する半導体装置の製造方法を提供する。
【解決手段】アモルファスシリコン層105を形成する工程と、シリコン層105上にガスを用いて不純物層106を吸着させる工程と、不純物層106上にアモルファスシリコン層107を形成する工程と、シリコン層107上に他のガスを用いて不純物層108を吸着させる工程と、不純物層108上にアモルファスシリコン層109を形成する工程と、シリコン層109上に下部電極層15を形成する工程と、下部電極層上に可変抵抗層11を形成する工程と、可変抵抗層上に上部電極層16を形成する工程と、上部電極層、可変抵抗層、下部電極層、シリコン層109、不純物層108、シリコン層107、不純物層106、及びシリコン層105をパターニングして柱状構造を形成する工程と、シリコン層109の形成後に熱を加える工程とを含む。
【選択図】 図11
【解決手段】アモルファスシリコン層105を形成する工程と、シリコン層105上にガスを用いて不純物層106を吸着させる工程と、不純物層106上にアモルファスシリコン層107を形成する工程と、シリコン層107上に他のガスを用いて不純物層108を吸着させる工程と、不純物層108上にアモルファスシリコン層109を形成する工程と、シリコン層109上に下部電極層15を形成する工程と、下部電極層上に可変抵抗層11を形成する工程と、可変抵抗層上に上部電極層16を形成する工程と、上部電極層、可変抵抗層、下部電極層、シリコン層109、不純物層108、シリコン層107、不純物層106、及びシリコン層105をパターニングして柱状構造を形成する工程と、シリコン層109の形成後に熱を加える工程とを含む。
【選択図】 図11
Description
本発明は、半導体装置の製造方法に関する。
最近、FeRAM(Ferroelectric Random Access Memory)、MRAM(Magnetic Random Access Memory)、及びReRAM(Resistance Random Access Memory)等の次世代半導体メモリが提案されている。特に、ReRAMでは、半導体基板上に複数積層される三次元構造の複数のメモリセルアレイを備えるものが提案されている(例えば、特許文献1参照)。この構造によれば、チップ面積を大幅に小さくできる利点を持つ。
ところで、ReRAMには、平行に配置された配線と、それと立体交差する他の配線との間の交点にメモリセル構造が形成されるクロスポイント構造がある。このメモリセル構造は、可変抵抗素子と非オーミック素子を有しており、非オーミック素子は例えばPINダイオード素子構造またはNIPダイオード素子構造である。
このPINダイオード素子の形成方法として、nドープアモルファスシリコンを形成し、nドープアモルファスシリコン上にノンドープのアモルファスシリコンを形成し、ノンドープのアモルファスシリコンにp型の不純物を導入する方法が提案されている(例えば、特許文献2参照)。
しかし、従来の製造方法では、不純物領域(p型およびn型)の膜厚が厚くなってしまい、ダイオード素子の高さが高くなってしまう。ダイオード素子の高さが高くなると順方向電流が流れにくくなる。また、メモリセル構造の形成時にメモリセル構造が倒れる可能性がある。そして、ダイオード素子の高さを低くしようとするとノンドープ領域の膜厚が薄くなり、逆方向電流が流れやすくなるという問題がある。さらに、不純物を高濃度に導入し、不純物領域の膜厚を薄くしようとしても、膜厚の薄い領域に不純物を高濃度に導入することが困難である。
このため、従来の製造方法では、膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを形成することが困難であった。
本発明は、膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを有する半導体装置の製造方法を提供することを目的としている。
本発明の第一の視点に係る半導体装置の製造方法は、第1の配線上にバリアメタル層を形成する工程と、前記バリアメタル層上に第1のアモルファスシリコン層を形成する工程と、前記第1のアモルファスシリコン層上に、第1導電型の不純物を含む第1のガスを用いて第1の不純物層を吸着させる工程と、前記第1の不純物層上に第2のアモルファスシリコン層を形成する工程と、前記第2のアモルファスシリコン層上に、第2導電型の不純物を含む第2のガスを用いて第2の不純物層を吸着させる工程と、前記第2の不純物層上に第3のアモルファスシリコン層を形成する工程と、前記第3のアモルファスシリコン層上に下部電極層を形成する工程と、前記下部電極層上に可変抵抗層を形成する工程と、前記可変抵抗層上に上部電極層を形成する工程と、前記上部電極層上にマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記上部電極層、前記可変抵抗層、前記下部電極層、前記第3のアモルファスシリコン層、前記第2の不純物層、前記第2のアモルファスシリコン層、前記第1の不純物層、前記第1のアモルファスシリコン層、及び前記バリアメタル層をパターニングして、柱状構造を形成する工程と、前記柱状構造の周囲に層間絶縁膜を形成する工程と、前記層間絶縁膜の一部分上及び前記パターニングされた上部電極層上に第2の配線を形成する工程と、第3のアモルファスシリコン層の形成後に熱を加える工程と、を含むことを特徴とする。
本発明の第二の視点に係る半導体装置の製造方法は、第1の配線上にバリアメタル層を形成する工程と、前記バリアメタル層上に、少なくとも上面にリンを含む第1のアモルファスシリコン層を形成する工程と、前記第1のアモルファスシリコン層上に、ジシランを用いて第2のアモルファスシリコン層を形成する工程と、前記第2のアモルファスシリコン層上に、第3のアモルファスシリコン層を形成する工程と、前記第3のアモルファスシリコン層上に、ボロンを含むガスを用いて不純物層を吸着させる工程と、前記不純物層上に第4のアモルファスシリコン層を形成する工程と、前記第4のアモルファスシリコン層上に下部電極層を形成する工程と、前記下部電極層上に可変抵抗層を形成する工程と、前記可変抵抗層上に上部電極層を形成する工程と、前記上部電極層上にマスク膜を形成する工程と、前記マスク膜をマスクとして用いて前記上部電極層、前記可変抵抗層、前記下部電極層、前記第4のアモルファスシリコン層、前記第3のアモルファスシリコン層、前記不純物層、前記第2のアモルファスシリコン層、前記第1のアモルファスシリコン層、及び前記バリアメタル層をパターニングして、柱状構造を形成する工程と、前記柱状構造の周囲に層間絶縁膜を形成する工程と、前記層間絶縁膜の一部分上及び前記パターニングされた上部電極層上に第2の配線を形成する工程と、第4のアモルファスシリコン層の形成後に熱を加える工程と、を含むことを特徴とする。
本発明によれば、膜厚が薄く充分な不純物濃度を有する不純物領域を備えるダイオードを有する半導体装置の製造方法を提供することができる。
以下、本発明の実施形態の詳細を図面を参照して説明する。なお、以下の各実施形態では、可変抵抗素子を用いたクロスポイント型メモリセルを積層する半導体記憶装置について説明する。
(第1の実施形態)
図1〜図3を用いて、本発明の実施形態に係る半導体装置の基本的な構成を概略的に説明する。
図1〜図3を用いて、本発明の実施形態に係る半導体装置の基本的な構成を概略的に説明する。
図1は、本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した鳥瞰図である。
図1に示すように、本発明の実施形態に係る半導体装置(セルアレイ)1は、平行に配置された配線と、それと立体交差する他の配線との間の交点にセル構造が形成されている構造を備えている。このような構造を、クロスポイント構造(クロスポイント型)と呼ぶ。また、本実施形態では、この構造が複数積層されている。
セルアレイ1は、半導体基板100の基板面垂直方向に、メモリセル構造10が複数積層されている。より具体的には、半導体基板100の上方の、ワード線(WLi−1(d),WLi(d),WLi+1(d))とビット線(BLj−1,BLj,BLj+1)との交差位置に、メモリセル構造10(d)が配置されている。さらに、ワード線(WLi−1(u),WLi(u),WLi+1(u))とビット線(BLj−1,BLj,BLj+1)との交差位置に、2層目のメモリセル構造10(u)が配置されている。また、図1ではメモリセル構造10を2層積層しているが、メモリセル構造10を3層、4層、…、と積層しても良い。
また、図示していないが、半導体基板100の表面領域であって、メモリセル構造(メモリセル構造10(d),メモリセル構造10(u),…)の下には、複数のメモリセルアレイを選択するための選択トランジスタや、抵抗素子等が形成されている。
次に、図2を用いて、図1に示すメモリセル構造10の基本的な構成例について概略的に説明する。
図2は、図1に示すメモリセル構造の基本的な構成を模式的に示した鳥瞰図である。
図2に示すように、ビット線BLjとワード線WLiとの間には、記憶層(可変抵抗層)として働く可変抵抗素子(メモリセル)11と非オーミック素子(ダイオード)12とが積層されたPillar(柱)形状のメモリセル構造10が形成されている。
より具体的には、メモリセル構造10は、配線13−1上に形成されたバリアメタル層(接着層)14と、バリアメタル層14上に形成された非オーミック素子12と、非オーミック素子12上に形成された下部電極15と、下部電極15上に形成された可変抵抗素子(メモリセル)11と、可変抵抗素子11及び配線13−2間に形成された上部電極(バッファ層)16とを備えている。なお、配線13−1、13−2は、ワード線WLi及びビット線BLjまたはビット線BLj及びワード線WLiである。
次に、図3を用いて、本発明の実施形態に係る半導体装置の基本的な構成について概略的に説明する。
図3(a)は、本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した配線13−2に沿った断面図であり、図3(b)は、本発明の実施形態に係る半導体装置の基本的な構成を模式的に示した配線13−1に沿った断面図である。
図3に示すように、半導体基板(シリコン基板)100上にシリコン酸化膜101が形成されている。シリコン酸化膜101には溝が形成されており、溝の内側にはバリアメタル膜102が形成されている。バリアメタル膜102上には配線13−1が形成され、配線13−1上にはバリアメタル層14が形成されている。バリアメタル層14上には、n型のポリシリコン膜12a、ノンドープのポリシリコン膜12b、及びp型のポリシリコン膜12cからなる非オーミック素子(ダイオード)12が形成され、非オーミック素子12上には下部電極15が形成されている。さらに、下部電極15上には可変抵抗素子(メモリセル)11が形成され、可変抵抗素子11上には上部電極16が形成されている。そして、上部電極16上には配線13−2が形成され、バリアメタル層14、非オーミック素子12、下部電極15、可変抵抗素子11、及び上部電極16からなるメモリセル構造の周囲には層間絶縁膜103が形成されている。
なお、ダイオード12の好ましい膜厚は80nm程度で、ノンドープのポリシリコン膜12bの好ましい膜厚は60nm程度である。
ここで、バリアメタル膜102及び14は、例えば、Ti、TiN、TaN等のバリアメタルで形成されている。
非オーミック素子12は、上記の通りPINダイオードである。
下部電極15及び上部電極16は、例えば、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh、TaAlN等のバリアメタルで形成されている。
可変抵抗素子11は、例えば、HfO、NiO、MnO等の金属酸化膜で形成されている。
配線13−1、13−2は、熱に強く、且つ抵抗の低い材料を主に用いる。具体的な材料としては、例えば、W、WSi、NiSi、CoSi等がある。
なお、上部電極16と配線13−2との間にはコンタクト層を形成しても良い。
次に、図3(a)、図3(b)〜図11(a)、図11(b)を用いて、本発明の実施形態に係る半導体装置の基本的な製造方法について概略的に説明する。
図4(a)〜図11(a)は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した配線13−2に沿った断面図であり、図4(b)〜図11(b)は、本発明の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した配線13−1に沿った断面図である。
まず、図4に示すように、半導体基板(シリコン基板)100上に膜厚400nm程度のシリコン酸化膜101を成膜する。そして、パターンニングしたレジスト(図示せず)をマスクにシリコン酸化膜101の一部を除去する。その後、バリアメタル膜102として例えばTiNを成膜し、配線13−1となる例えばダングステン(W)膜をスパッタ成膜する。その後、シリコン酸化膜101をストップ膜としてCMP(Chemical mechanical polishing)により、余分なタングステン膜及びバリアメタル膜102を除去する。
次に、図5に示すように、膜厚が数nm程度のバリアメタル膜104として例えばTiNを成膜し、膜厚が10nm程度のノンドープのアモルファスシリコン層105を成膜する。続いて、PH3を4Torrで10分程度で導入し、アモルファスシリコン層105上にリンを吸着させる。これにより、リン吸着層(第1の不純物層)106が形成される。この時、リン導入量を増加させる場合は、吸着されたリン上にごく薄いシリコン層を形成し、前記シリコン層上にリンを吸着させる工程を繰り返してもよい。このようにしてリン吸着層106を形成しても良い。なお、この不純物導入方法を、ガスフェーズドドーピングと呼ぶ。
次に、図6に示すように、膜厚が50〜130nm程度のノンドープのアモルファスシリコン層107を形成し、その後BCl3を2.5Torrで10分程度で導入し、アモルファスシリコン層107上にボロンを吸着させる。これにより、ボロン吸着層(第2の不純物層)108が形成される。この時、ボロン導入量を増加させる場合は、吸着されたボロン上にごく薄いシリコン層を形成し、前記シリコン層上にボロンを吸着させる工程を繰り返してもよい。このようにして、ボロン吸着層108を形成しても良い。
次に、図7に示すように、膜厚が10nm程度のノンドープのアモルファスシリコン層109を形成する。
次に、図8に示すように、膜厚が数nm程度の下部電極膜110として例えばTiNを成膜した後、膜厚が10nm程度の可変抵抗層111として、例えばHfO膜を形成する。この可変抵抗層111の材料としては他に、NiOなどがある。続いて、膜厚が数nm程度の上部電極膜112として、例えばWを形成する。
次に、図9に示すように、マスク材料層113を形成する。このマスク材料層113は例えばシリコン酸化膜等を含む積層構造である。そして、パターンニングしたレジスト(図示せず)を形成する。このレジストを用いてマスク材料層113をパターニングする。続いて、パターニングされたマスク材料層113をマスクとして用いて、RIE法によって上部電極層112、可変抵抗層111、下部電極膜110、アモルファスシリコン層109、ボロン吸着層108、アモルファスシリコン層107、リン吸着層106、アモルファスシリコン層105及びバリアメタル膜104をエッチングする。これにより、メモリセル構造10形状(図2参照)が形成される。
次に、図10に示すように、層間絶縁膜103としてシリコン酸化膜を全面に成膜し、各メモリセル構造の間を埋める。その後、上部電極16の表面が出るまでCMPを行う。
次に、図11に示すように、配線13−2用の導電膜を形成する。そしてパターニングしたレジスト(図示せず)を用いて、配線13−2のパターンを形成する。
次に、図3に示すように、窒素雰囲気下で約5秒間、800℃でアニールを行うことで、リン吸着層106中のリンを、アモルファスシリコン層105全体に拡散させるとともに、アモルファスシリコン層107のアモルファスシリコン層107とリン吸着層106との境界面から10nm程度の領域(アモルファスシリコン層107の下部分)に拡散する。また、ボロン吸着層108中のボロンを、アモルファスシリコン層109全体に拡散させるとともに、アモルファスシリコン層107のアモルファスシリコン層107とボロン吸着層108との境界面から10nm程度の領域(アモルファスシリコン層107の上部分)に拡散する。
また、前記アニールにより、アモルファスシリコン層109、アモルファスシリコン層107及びアモルファスシリコン層105が結晶化し、ポリシリコンとなる。これにより、n型のポリシリコン膜12a、ノンドープのポリシリコン膜12b、及びp型のポリシリコン膜12cからなるPINダイオード12が形成される。その結果、メモリセル構造10が形成される。
その後、周知の工程、つまり配線(図示せず)等を形成する工程を経て、半導体装置が得られる。
上述した実施形態によれば、膜厚の薄いノンドープのアモルファスシリコン層105上にリン吸着層106を形成し、リン吸着層106上にノンドープのアモルファスシリコン層107を形成している。そして、アモルファスシリコン層107上にボロン吸着層108を形成し、ボロン吸着層108上にノンドープのアモルファスシリコン層109を形成している。さらに、メモリセル構造10形状を形成した後にアニール工程を行い、ノンドープのアモルファスシリコン層中に不純物(リン、またはボロン)を拡散させ、アモルファスシリコン層を結晶化している。
このように、ノンドープのアモルファスシリコン層上に不純物を吸着させ、この吸着した不純物を熱処理によって拡散させることで、膜厚が薄く高い不純物濃度を有するn型のポリシリコン膜12a、またはp型のポリシリコン膜12cを形成することが可能である。その結果、膜厚が薄く充分な不純物濃度を有するn型のポリシリコン膜12a及びp型のポリシリコン膜12cと、所望の厚さのノンドープ領域を有するポリシリコン膜12bを備えるダイオード12を形成することができる。つまり、ダイオード12の高さを抑制することが可能である。これにより、高さの低いダイオードでも、充分な順方向電流及び充分な逆方向耐圧を確保することができる。
また、不純物の吸着層からノンドープのアモルファスシリコン層へ不純物を拡散させるため、バリアメタル層14、下部電極15への不純物の拡散を抑えることができる。その結果、電気抵抗成分の増加を抑制することができる。
なお、上述した実施形態では、ダイオード12はPINダイオード構造として製造方法を説明した。しかし、図5に示す工程で、PH3ではなく、BCl3を吸着させ、図6に示す工程で、BCl3ではなく、PH3を吸着させることによりNIPダイオード構造を得ることによっても、上述した実施形態と同様の効果を得ることが可能である。
(第2の実施形態)
次に、図3、図12〜図19を用いて、本発明の第2の実施形態に係る半導体装置の製造方法について説明する。上述した第1の実施形態では、ノンドープのアモルファスシリコン層上に不純物を吸着させ、メモリセル構造10形状を形成後にアニール工程を行い、不純物を拡散させる方法について説明した。第2の実施形態では、リン吸着層106上にジシラン(Si2H6)を用いてノンドープのアモルファスシリコン層を形成する方法を説明する。
次に、図3、図12〜図19を用いて、本発明の第2の実施形態に係る半導体装置の製造方法について説明する。上述した第1の実施形態では、ノンドープのアモルファスシリコン層上に不純物を吸着させ、メモリセル構造10形状を形成後にアニール工程を行い、不純物を拡散させる方法について説明した。第2の実施形態では、リン吸着層106上にジシラン(Si2H6)を用いてノンドープのアモルファスシリコン層を形成する方法を説明する。
図12(a)〜図19(a)は本発明の第2の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した配線13−2に沿った断面図であり、図12(b)〜図19(b)は、本発明の第2の実施形態に係る半導体装置の基本的な製造方法の一部を模式的に示した配線13−1に沿った断面図である。なお、基本的な構造及び、基本的な製造方法は、上述した第1の実施形態と同様である。したがって、上述した第1の実施形態で説明した事項及び上述した第1の実施形態から容易に類推可能な事項についての説明は省略する。
まず、図12に示すように、半導体基板100上に膜厚400nm程度のシリコン酸化膜101を成膜する。そして、パターンニングしたレジスト(図示せず)をマスクにシリコン酸化膜101の一部を除去する。その後、バリアメタル膜102として例えばTiNを成膜し、配線13−1となる例えばタングステン(W)膜をスパッタ成膜する。その後、シリコン酸化膜101をストップ膜としてCMPにより、余分なタングステン膜及びバリアメタル膜102を除去する。
次に、図13に示すように、膜厚が数nm程度のバリアメタル膜104として例えばTiNを成膜し、膜厚が10nm程度の少なくとも上面にリンを含むアモルファスシリコン層を成膜する。
この、少なくとも上面にリンを含むアモルファスシリコン層の形成方法の一例としては、上述した第1の実施形態と同様に、まずノンドープのアモルファスシリコン層105を成膜する。そしてPH3を4Torrで10分程度で導入し、アモルファスシリコン層105上にリンを吸着させてリン吸着層106を形成する。さらに、リン導入量を増加させる場合は、吸着されたリン上にごく薄いシリコン層を形成し、前記シリコン層上にリンを吸着させる工程を繰り返してもよい。このようにして少なくとも上面にリンを含むアモルファスシリコン層を成膜しても良い。
なお、少なくとも上面にリンを含むアモルファスシリコン層の形成方法の更に他の一例としては、PH3とSiH4とを同時に流すことで、アモルファスシリコン層105を形成する際に、アモルファスシリコン層105中にリンを導入する方法でも良い。
次に、図14に示すように、ジシランを用いて膜厚が5〜20nm程度のノンドープのアモルファスシリコン層114を約420℃(低温)で成膜し、続いてアモルファスシリコン層114上に、シランを用いて膜厚が30〜130nm程度のノンドープのアモルファスシリコン層115を形成する。その後BCl3を2.5Torrで10分程度で導入し、アモルファスシリコン層1115上にボロンを吸着させる。この時、ボロン導入量を増加させる場合は、吸着されたボロン上にごく薄いシリコン層を形成し、前記シリコン層上にボロンを吸着させる工程を繰り返してもよい。このようにして、ボロン吸着層108を形成しても良い。
次に、図15に示すように、膜厚が10nm程度のノンドープのアモルファスシリコン層109を形成する。
次に、図16に示すように、膜厚が数nm程度の下部電極膜110として例えばTiNを成膜した後、膜厚が10nm程度の可変抵抗層111として、例えばHfO膜を形成する。この可変抵抗層111の材料としては他に、NiOなどがある。続いて、膜厚が数nm程度の上部電極膜112として、例えばWを形成する。
次に、図17に示すように、マスク材料層113を形成する。このマスク材料層113は例えばシリコン酸化膜等を含む積層構造である。そして、パターンニングしたレジスト(図示せず)を形成する。このレジストを用いてマスク材料層113をパターニングする。続いて、パターニングされたマスク材料層113をマスクとして用いて、RIE法によって上部電極層112、可変抵抗層111、下部電極膜110、アモルファスシリコン層109、ボロン吸着層108、アモルファスシリコン層115、アモルファスシリコン層114、リン吸着層106、アモルファスシリコン層105及びバリアメタル膜104をエッチングする。これにより、メモリセル構造10形状(図2参照)が形成される。
次に、図18に示すように、層間絶縁膜103としてシリコン酸化膜を全面に成膜し、各メモリセル構造の間を埋める。その後、上部電極16の表面が出るまでCMPを行う。
次に、図19に示すように、配線13−2用の導電膜を形成する。そしてパターニングしたレジスト(図示せず)を用いて、配線13−2のパターンを形成する。
次に、図3に示すように、窒素雰囲気下で約5秒間、800℃でアニールを行うことで、アモルファスシリコン層109、アモルファスシリコン層115、アモルファスシリコン層114及びアモルファスシリコン層105が結晶化し、ポリシリコンとなる。また、同時に、前記アニールによって、リン吸着層106中のリンを、アモルファスシリコン層105全体に拡散させるとともに、アモルファスシリコン層114のアモルファスシリコン層114とリン吸着層106との境界面から10nm程度の領域(アモルファスシリコン層114の膜厚が10nm以下の場合は、アモルファスシリコン層115中にもリンが拡散する。)に拡散させる。また、ボロン吸着層108中のボロンを、アモルファスシリコン層109全体に拡散させるとともに。アモルファスシリコン層115のアモルファスシリコン層115とボロン吸着層108との境界面から10nm程度の領域(アモルファスシリコン層115の上部分)に拡散させる。
これにより、n型のポリシリコン膜12a、ノンドープのポリシリコン膜12b、及びp型のポリシリコン膜12cからなるPINダイオード12が形成される。その結果、メモリセル構造10が形成される。
その後、周知の工程、つまり配線(図示せず)等を形成する工程を経て、半導体装置が得られる。
上述した第2の実施形態によれば、少なくとも上面にリンを含むアモルファスシリコン層上に低温でジシランを用いてノンドープのアモルファスシリコン層114を形成し、アモルファスシリコン層114上にシランを用いてノンドープのアモルファスシリコン層115を形成している。そして、アモルファスシリコン層115上にボロン吸着層108を形成し、ボロン吸着層108上にノンドープのアモルファスシリコン層109を形成している。さらに、メモリセル構造形状を形成した後にアニール工程を行い、ノンドープのアモルファスシリコン層中に不純物(リン、またはボロン)を拡散させ、アモルファスシリコン層を結晶化している。
リンを含むアモルファスシリコン層上には、ジシランを用いて形成されたアモルファスシリコン層が形成されている。ジシランによって形成されたアモルファスシリコン層は不純物の拡散バリアとなる。これにより、ノンドープのアモルファスシリコン層115やアモルファスシリコン層109を成膜する時の熱による、リンの拡散であるオートドープを抑制することができる。その結果、より、急峻な不純物プロファイルを得ることができ、膜厚の薄いn型のポリシリコン層を得ることができる。
また、ダイオード12の上層については、第1の実施形態と同様に、ノンドープのアモルファスシリコン層上に不純物を吸着させ、この吸着した不純物を熱処理によって拡散させることで、膜厚が薄く高い不純物濃度を有するp型のポリシリコン膜12cを形成することが可能である。その結果、膜厚が薄く充分な不純物濃度を有するp型のポリシリコン膜12cと、所望の厚さのノンドープ領域を有するポリシリコン膜12bを備えるダイオード12を形成することができる。つまり、ダイオード12の高さを抑制することが可能である。これにより、高さの低いダイオードでも、充分な順方向電流及び充分な逆方向耐圧を確保することができる。
また、不純物の吸着層からノンドープのアモルファスシリコン層へ不純物を拡散させるため、バリアメタル層14、下部電極15への不純物の拡散を抑えることができる。その結果、電気抵抗成分の増加を抑制することができる。
また、上述した第1及び第2の実施形態において、例えば図7及び図15の工程において、アモルファスシリコン層109の上部をシリサイド化することで、ポリシリコン膜12cと下部電極15との間にシリサイドを形成しても良い。シリサイドを形成することで、電気抵抗を抑制することが可能である。なお、前記シリサイド中には不純物は拡散されない。
また、上述した第1及び第2の実施形態では、リンを導入するガスとして、PH3を用いたが、リンを含むガスだったら、どのようなものでも良い。例えば、PCl3等を使用することが可能である。また、ボロンを導入するガスとして、BCl3を用いたが、ボロンを含むガスだったら、どのようなものでも良い。例えばB2H6等を使用することが可能である。
また、上述した第1及び第2の実施形態では、メモリセル構造10を形成した後に、アニールを行うことで、アモルファスシリコン層への不純物の拡散及びアモルファスシリコン層の結晶化を行っている。しかし、これに限らず、上層のアモルファスシリコン層109の形成後にアニールを行い、アモルファスシリコン層への不純物の拡散及びアモルファスシリコン層の結晶化を行っても良い。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
10…メモリセル構造、 11…可変抵抗素子、 12…非オーミック素子、
12a…n型のポリシリコン、 12b…ノンドープのポリシリコン、
12c…p型のポリシリコン、 13−1、13−2…配線、
14…バリアメタル層、 15…下部電極、 16…上部電極、
100…半導体基板、 101…シリコン酸化膜、 103…層間絶縁膜、
105、107、109、114、115…アモルファスシリコン層、
106…リン吸着層、 108…ボロン吸着層、
12a…n型のポリシリコン、 12b…ノンドープのポリシリコン、
12c…p型のポリシリコン、 13−1、13−2…配線、
14…バリアメタル層、 15…下部電極、 16…上部電極、
100…半導体基板、 101…シリコン酸化膜、 103…層間絶縁膜、
105、107、109、114、115…アモルファスシリコン層、
106…リン吸着層、 108…ボロン吸着層、
Claims (5)
- 第1の配線上にバリアメタル層を形成する工程と、
前記バリアメタル層上に第1のアモルファスシリコン層を形成する工程と、
前記第1のアモルファスシリコン層上に、第1導電型の不純物を含む第1のガスを用いて第1の不純物層を吸着させる工程と、
前記第1の不純物層上に第2のアモルファスシリコン層を形成する工程と、
前記第2のアモルファスシリコン層上に、第2導電型の不純物を含む第2のガスを用いて第2の不純物層を吸着させる工程と、
前記第2の不純物層上に第3のアモルファスシリコン層を形成する工程と、
前記第3のアモルファスシリコン層上に下部電極層を形成する工程と、
前記下部電極層上に可変抵抗層を形成する工程と、
前記可変抵抗層上に上部電極層を形成する工程と、
前記上部電極層上にマスク膜を形成する工程と、
前記マスク膜をマスクとして用いて前記上部電極層、前記可変抵抗層、前記下部電極層、前記第3のアモルファスシリコン層、前記第2の不純物層、前記第2のアモルファスシリコン層、前記第1の不純物層、前記第1のアモルファスシリコン層、及び前記バリアメタル層をパターニングして、柱状構造を形成する工程と、
前記柱状構造の周囲に層間絶縁膜を形成する工程と、
前記層間絶縁膜の一部分上及び前記パターニングされた上部電極層上に第2の配線を形成する工程と、
第3のアモルファスシリコン層の形成後に熱を加える工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1の導電型はn型及びp型の一方であり、前記第2の導電型はn型及びp型の他方であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1のガスはリンを含むガス及びボロンを含むガスの一方であり、前記第2のガスはリンを含むガス及びボロンを含むガスの他方であることを特徴とする請求項1記載の半導体装置の製造方法。
- 第1の配線上にバリアメタル層を形成する工程と、
前記バリアメタル層上に、少なくとも上面にリンを含む第1のアモルファスシリコン層を形成する工程と、
前記第1のアモルファスシリコン層上に、ジシランを用いて第2のアモルファスシリコン層を形成する工程と、
前記第2のアモルファスシリコン層上に、第3のアモルファスシリコン層を形成する工程と、
前記第3のアモルファスシリコン層上に、ボロンを含むガスを用いて不純物層を吸着させる工程と、
前記不純物層上に第4のアモルファスシリコン層を形成する工程と、
前記第4のアモルファスシリコン層上に下部電極層を形成する工程と、
前記下部電極層上に可変抵抗層を形成する工程と、
前記可変抵抗層上に上部電極層を形成する工程と、
前記上部電極層上にマスク膜を形成する工程と、
前記マスク膜をマスクとして用いて前記上部電極層、前記可変抵抗層、前記下部電極層、前記第4のアモルファスシリコン層、前記第3のアモルファスシリコン層、前記不純物層、前記第2のアモルファスシリコン層、前記第1のアモルファスシリコン層、及び前記バリアメタル層をパターニングして、柱状構造を形成する工程と、
前記柱状構造の周囲に層間絶縁膜を形成する工程と、
前記層間絶縁膜の一部分上及び前記パターニングされた上部電極層上に第2の配線を形成する工程と、
第4のアモルファスシリコン層の形成後に熱を加える工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記少なくとも上面にリンを含む第1のアモルファスシリコン層を形成する工程は、リンを導入しながらアモルファスシリコン層を形成する工程、またはアモルファスシリコン層を堆積後、前記アモルファスシリコン層上にリンを含むガスを用いてリンを吸着させる工程であることを特徴とする請求項4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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