KR20180007833A - Pn 다이오드를 포함하는 반도체 소자 형성 방법 - Google Patents

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Abstract

PN 다이오드를 포함하는 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 하부 도전 층 상에 제1 반도체 층을 형성하는 것을 포함한다. 상기 제1 반도체 층은 언도우프트 실리콘 층으로 형성된다. 제1 도핑 공정을 진행하여 상기 제1 반도체 층 내에 N형 불순물을 포함하는 제1 도핑 영역을 형성한다. 상기 제1 도핑 영역이 형성된 상기 제1 반도체 층 상에 상기 제1 반도체 층 보다 두꺼운 제2 반도체 층을 형성한다. 상기 제2 반도체 층은 언도우프트 실리콘 층으로 형성된다. 제2 도핑 공정을 진행하여 상기 제2 반도체 층의 상부 영역 내에 상기 제2 반도체 층 내에 P형 불순물을 포함하는 제2 도핑 영역을 형성한다. 열처리 공정을 진행하여, 상기 제1 및 제2 도핑 영역들 내의 상기 N형 불순물 및 P형 불순물을 확산시키어 상기 제2 반도체 층 내에서 PN 접합이 형성되는 PN 다이오드를 형성한다.

Description

PN 다이오드를 포함하는 반도체 소자 형성 방법 {Method of forming a semiconductor device including a PN diode}
본 발명의 기술적 사상은 PN 다이오드를 포함하는 반도체 소자 형성 방법 및 이러한 방법들에 의해 형성된 반도체 소자에 관한 것이다.
일반적으로, PRAM 또는 RRAM등과 같은 반도체 소자는 스위칭 소자 및 정보 저장 요소를 포함하는 메모리 셀들을 포함할 수 있다. 반도체 소자의 고집적화 경향에 따라, 이러한 스위칭 소자로써 모스 트랜지스터 대신에 PN 다이오드가 이용되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 PN 다이오드의 크기를 감소시킬 수 있는 PN 다이오드 형성 방법 및 이러한 PN 다이오드 형성 방법에 의해 형성된 PN 다이오드를 포함하는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 Ioff(off current)를 개선할 수 있는 PN 다이오드 형성 방법 및 이러한 PN 다이오드 형성 방법에 의해 형성된 PN 다이오드를 포함하는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 기판 상에 제1 도전성 라인을 형성하고, 상기 제1 도전성 라인 상에 스위칭 소자 및 정보 저장 요소를 포함하는 메모리 셀을 형성하고, 상기 메모리 셀 상에 제2 도전성 라인을 형성하는 것을 포함한다. 상기 스위칭 소자를 형성하는 것은 제1 반도체 층을 형성하고, 상기 제1 반도체 층 내에 N형 불순물을 주입하는 제1 도핑 공정을 진행하여 제1 도핑 영역을 형성하고, 상기 제1 도핑 영역을 갖는 상기 제1 반도체 층 상에 상기 제1 반도체 층 보다 두꺼운 제2 반도체 층을 형성하고, 상기 제2 반도체 층의 상부 영역 내에 P형 불순물을 주입하는 제2 도핑 공정을 진행하여 제2 도핑 영역을 형성하고, 열처리 공정을 진행하여 상기 제1 및 제2 도핑 영역들 내의 상기 N 형 불순물 및 상기 P형 불순물을 확산시키어 PN 다이오드를 형성하는 것을 포함한다. 상기 PN 다이오드의 PN 접합(PN junction)은 상기 제2 반도체 층 내에 형성된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 하부 도전 층 상에 제1 반도체 층을 형성하는 것을 포함한다. 상기 제1 반도체 층은 언도우프트 실리콘 층으로 형성된다. 제1 도핑 공정을 진행하여 상기 제1 반도체 층 내에 N형 불순물을 포함하는 제1 도핑 영역을 형성한다. 상기 제1 도핑 영역이 형성된 상기 제1 반도체 층 상에 상기 제1 반도체 층 보다 두꺼운 제2 반도체 층을 형성한다. 상기 제2 반도체 층은 언도우프트 실리콘 층으로 형성된다. 제2 도핑 공정을 진행하여 상기 제2 반도체 층의 상부 영역 내에 상기 제2 반도체 층 내에 P형 불순물을 포함하는 제2 도핑 영역을 형성한다. 열처리 공정을 진행하여, 상기 제1 및 제2 도핑 영역들 내의 상기 N형 불순물 및 P형 불순물을 확산시키어 상기 제2 반도체 층 내에서 PN 접합이 형성되는 PN 다이오드를 형성한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 크기를 감소시킬 수 있는 PN 다이오드 형성 방법 및 이러한 PN 다이오드 형성 방법을 이용하는 반도체 소자 형성 방법을 제공할 수 있다. 이와 같은 방법에 의해 형성된 반도체 소자는 크기가 감소된 PN 다이오드를 포함할 수 있다. 따라서, 본 발명의 기술적 사상의 실시예들에 따르면, 반도체 소자의 집적도를 향상시킬 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, Ioff(off current)를 개선할 수 있는 PN 다이오드 형성 방법 및 이러한 PN 다이오드 형성 방법을 이용하는 반도체 소자 형성 방법을 제공할 수 있다. 따라서, 전기적 특성이 향상된 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 블록도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 사시도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 PN 다이오드를 나타낸 도면이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 플로우 챠트이다.
도 5a 내지 도 5e는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 사시도들이다.
도 6a 내지 도 6c는 종래의 폴리 실리콘을 나타낸 사진이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예에 따라 형성된 폴리 실리콘을 나타낸 사진이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 사시도들이다.
도 9a 내지 도 9e는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 사시도들이다.
도 10은 본 발명의 기술적 사상의 변형 실시예에 따른 반도체 소자를 나타낸 사시도이다.
도 11a 내지 도 11d는 본 발명의 기술적 사상의 변형 실시예에 따른 반도체 소자의 형성 방법의 일 예를 나타낸 사시도들이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 블록도이고, 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 사시도이고, 도 3은 PN 다이오드 및 PN 다이오드 내의 불순물 농도를 나타낸 도면이다. 도 3에서, "Dn"은 N형 불순물 농도를 나타내고, "Pn"은 P형 불순물 농도를 나타낼 수 있으며, X 방향으로 갈수록 도핑 농도가 증가하는 것을 의미할 수 있다.
도 1, 도 2 및 도 3을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 제1 도전성 라인들(WL), 상기 제1 도전성 라인들(WL)과 교차하는 제2 도전성 라인들(BL), 상기 제1 도전성 라인들(WL)과 상기 제2 도전성 라인들(BL) 사이의 메모리 셀들(MC)을 포함할 수 있다. 상기 제1 도전성 라인들(WL)은 워드라인일 수 있고, 상기 제2 도전성 라인들(BL)은 비트라인일 수 이다.
상기 메모리 셀들(MC)의 각각은 스위칭 소자(SW) 및 정보 저장 요소(VR)를 포함할 수 있다. 상기 스위칭 소자(SW)는 PN 다이오드일 수 있다.
상기 제1 도전성 라인(WL)은 금속(예를 들어, W 등), 금속 질화물(예를 들어, TiN 또는 WN 등), 또는 금속 실리사이드(예를 들어, TiSi 또는 WSi 등) 중 어느 하나 또는 이들의 조합으로 형성될 수 있다. 상기 스위칭 소자(SW)는 상기 제1 도전성 라인(WL) 상에 배치될 수 있다. 상기 스위칭 소자(SW)는 제1 반도체 층(S1) 및 상기 제1 반도체 층(S1) 상의 제2 반도체 층(S2)을 포함할 수 있다. 상기 제1 및 제2 반도체 층들(S1, S2)은 폴리 실리콘으로 형성될 수 있다.
상기 제1 반도체 층(S1)은 N형의 도전형을 가질 수 있다. 상기 제2 반도체 층(S2)은 N형의 도전형을 갖는 제1 영역(NR)과 P형의 도전형을 갖는 제2 영역(PR)을 포함할 수 있다. 상기 제1 영역(NR)과 상기 제2 영역(PR) 사이의 경계는 PN 다이오드의 PN 접합(JNC)일 수 있다. 따라서, 상기 PN 접합(JNC)은 상기 제2 반도체 층(S2) 내에 형성될 수 있다.
상기 스위칭 소자, 즉 PN 다이오드(SW) 내의 N형 불순물 농도(Dn)는 상기 제1 반도체 층(S1) 내에서 제1 피크(Np1) 및 상기 제1 피크(Np1) 보다 낮은 제2 피크(Np2)를 가질 수 있다. 여기서, 제1 피크(Np1)는 상기 N형 불순물 농도(Dn)가 가장 높은 부분일 수 있고, 상기 제2 피크(Np2)는 상기 N 형 불순물 농도(Dn)가 두번째로 높은 부분일 수 있다. 상기 N형 불순물 농도(Dn)의 상기 제1 피크(Np1) 및 상기 제2 피크(Np2)는 상기 제1 반도체 층(S1) 내에 형성될 수 있다.
상기 제1 반도체 층(S1) 내에서, 상기 N형 불순물 농도(Dn)의 상기 제1 피크(Np1)는 "제1 피크 영역" 또는 "최대 피크 영역"으로 명명될 수 있고, 상기 제2 피크(Np2)는 "제2 피크 영역"으로 명명될 수 있다.
상기 N형 불순물 농도(Dn)의 상기 제1 피크(Np1)는 상기 제1 반도체 층(S1)의 상부면 보다 상기 제1 반도체 층(S1)의 하부면에 가까울 수 있다. 상기 N형 불순물 농도(Dn)의 상기 제2 피크(Np1)는 상기 제1 반도체 층(S1)의 하부면 보다 상기 제1 반도체 층(S1)의 상부면에 가까울 수 있다.
상기 N형 불순물 농도(Dn)는 상기 제1 반도체 층(S1)의 바닥면에 인접하는 부분에서 스파이크 형태로 증가하면서 상기 제1 피크(Np1)를 형성할 수 있다. 상기 N형 불순물 농도(Dn)은 상기 제2 피크(Np2)로부터 상기 PN 접합(JNC)을 향할수록 점진적으로 감소할 수 있다.
상기 PN 다이오드(SW) 내의 P형의 불순물 농도(Dp)는 상기 제2 반도체 층(S2)의 상부 영역에서 최대 피크(Pp)를 형성한 후, 상기 PN 접합(JNC)을 향할수록 점진적으로 감소할 수 있다. 상기 제2 반도체 층(S2) 내에서, P형의 불순물 농도(Dp)의 최대 피크(Pp)는 "최대 피크 영역"으로 명명될 수 있다.
상기 PN 접합(JNC)은 상기 제2 반도체 층(S2)의 상부면 보다 상기 제2 반도체 층(S2)의 하부면에 가까울 수 있다. 상기 PN 접합(JNC)은 상기 제2 반도체 층(S2)의 상부면 보다 상기 제1 반도체 층(S1)의 하부면에 가까울 수 있다. 상기 PN 접합(JNC)과 상기 P형 불순물 농도(Dp)의 피크(Pp) 사이의 거리는 상기 PN 접합(JNC)과 상기 N형 불순물 농도(Dn)의 상기 제1 피크(Np1) 사이의 거리 보다 클 수 있다.
상기 PN 접합(JNC)과 상기 제2 반도체 층(S2)의 상부면 사이의 거리(t1)는 상기 PN 접합(JNC)과 제2 반도체 층(S2)의 하부면 사이의 거리(t2) 보다 클 수 있다. 상기 PN 접합(JNC)과 상기 제2 반도체 층(S2)의 상부면 사이의 거리(t1)는 상기 PN 접합(JNC)과 상기 제1 반도체 층(S1)의 하부면 사이의 거리(t4) 보다 클 수 있다. 상기 제1 반도체 층(S1)의 상부면과 상기 PN 접합(JNC) 사이의 거리(t2)는 상기 제1 반도체 층(S1)의 두께(t3) 보다 클 수 있다. 상기 제1 반도체 층(S1)의 두께는 약 10Å 내지 약 50Å 일 수 있다.
상기 정보 저장 요소(VR)는 상기 스위칭 소자(SW) 상에 형성될 수 있다. 상기 정보 저장 요소(VR)와 상기 스위칭 소자(SW) 사이에 제1 전극(BE)이 형성될 수 있고, 상기 정보 저장 요소(VR)와 상기 제2 도전성 라인(BL) 사이에 제2 전극(TE)이 형성될 수 있다.
일 예에서, 상기 정보 저장 요소(VR)는 인가되는 전류에 따라 결정 상태와 비정질 상태로 변화할 수 있는 상변화 물질로 형성될 수 있다. 예를 들어, 상기 정보 저장 요소(VR)로 이용될 수 있는 상변화 물질은 Ge원소, Sb 원소 및/또는 Te원소를 포함하는 칼코게나이드(chalcogenide) 계열의 물질일 수 있다. 그렇지만, 본 발명의 기술적 사상은 상기 정보 저장 요소(VR)를 상변화 물질로 형성하는 것에 한정되지 않는다. 예를 들어, 상기 정보 저장 요소(155)는 전기적인 신호의 인가에 의하여 높은 저항(high resistivity)으로 변화하거나, 또는 낮은 저항(low resistvity)으로 변화할 수 있는 물질, 예를 들어 페로브스카이트(perovskite) 계열의 물질 층 또는 전이 금속 산화물 층(transition metal oxide layer)으로 형성될 수도 있다. 또는, 상기 정보 저장 요소(VR)는 자기장 또는 스핀 전달 토그(spin transfer torque)에 의해 저항이 변화될 수 있는 물질을 포함할 수도 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법은 상기 제1 도전성 라인들(WL)을 형성하고, 상기 제1 도전성 라인들(WL) 상에 상기 스위칭 소자(SW) 및 상기 정보 저장 요소(VR)를 포함하는 상기 메모리 셀들(MC)을 형성하고, 상기 메모리 셀들(MC) 상에 상기 제2 도전성 라인들(BL)을 형성하는 것을 포함할 수 있다. 이하에서, 이러한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 예들에 대하여 설명하기로 한다.
우선, 도 4, 및 도 5a 내지 도 5e를 참조하여, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법의 일 예에 대하여 설명하기로 한다.
도 4 및 도 5a를 참조하면, 하부 도전층(15)을 형성할 수 있다. (S10) 상기 하부 도전층(15)은 반도체 기판(5) 상의 하부 절연 층(10) 상에 형성될 수 있다. 상기 반도체 기판(5)은 단결정 실리콘 기판일 수 있다. 상기 하부 절연 층(10)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 도전 층(15)은 금속성 물질로 형성될 수 있다. 예를 들어, 상기 하부 도전 층(15)은 금속(예를 들어, W 등), 금속 질화물(예를 들어, TiN 또는 WN 등), 또는 금속 실리사이드(예를 들어, TiSi 또는 WSi 등) 중 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 하부 도전 층(15) 상에 제1 반도체 층(20)을 형성할 수 있다. (S20) 상기 제1 반도체 층(20)은 언도우프트 폴리 실리콘으로 형성할 수 있다. 상기 제1 반도체 층(20)은 약 10Å 내지 약 50Å의 두께로 형성될 수 있다.
도 4 및 도 5b를 참조하면, 제1 도핑 공정(22)을 진행할 수 있다. (S30) 상기 제1 도핑 공정(22)은 인(P) 또는 아세닉(As) 등과 같은 N형 불순물을 상기 제1 반도체 층(20) 내에 주입하는 공정일 수 있다.
상기 제1 도핑 공정(22)은 약400 내지 약 600의 온도에서 진행될 수 있다. 상기 제1 도핑 공정(22)은 기상 도핑 공정(gas phase doping; GPD)을 이용하여 진행할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 도핑 공정(22)은 플라즈마 도핑 공정을 이용하여 진행할 수도 있다.
상기 제1 도핑 공정(22)에 의해 상기 제1 반도체 층(20)의 상부 영역 내에 제1 도핑 영역(20i)이 형성될 수 있다. 상기 제1 반도체 층(20) 내에서 상기 제1 도핑 영역(20i) 이외의 영역은 도핑되지 않을 수 있다.
도 4 및 도 5c를 참조하면, 제2 반도체 층(30)을 형성할 수 있다. (S20) 상기 제2 반도체 층(30)은 상기 제1 도핑 영역(20i)을 갖는 상기 제1 반도체 층(20) 상에 형성될 수 있다. 상기 제2 반도체 층(30)은 언도우프트 폴리 실리콘으로 형성될 수 있다. 상기 제2 반도체 층(30)은 상기 제1 반도체 층(20) 보다 두꺼울 수 있다. 상기 제2 반도체 층(30)은 상기 제1 반도체 층(20) 보다 약 5 배 내지 약 15 배의 두께로 형성될 수 있다.
도 4 및 도 5d를 참조하면, 제2 도핑 공정(32)을 진행할 수 있다. (S50) 상기 제2 도핑 공정(32)은 P형의 불순물, 예를 들어 보론(B)을 상기 제2 반도체 층(30)의 상부 영역 내에 주입하는 공정일 수 있다. 상기 제2 도핑 공정(32)에 의해 상기 제2 반도체 층(30)의 상부 영역 내에 제2 도핑 영역(30i)이 형성될 수 있다.
도 4 및 도 5e를 참조하면, 열처리 공정(50)을 진행하여 PN 다이오드(SW)를 형성할 수 있다. (S60) 상기 PN 다이오드(SW)는 스위칭 소자일 수 있다. 상기 열처리 공정(50)은 약 800℃ 내지 약 1300℃ 의 온도에서 진행될 수 있다.
상기 열처리 공정(50)에 의해 상기 제1 반도체 층(도 5d의 20)은 N형의 도전형을 갖는 제1 반도체 층(20a)으로 형성될 수 있고, 상기 제2 반도체 층(도 5d의 30)은 N형의 도전형을 갖는 제1 영역(NR)과 P형의 도전형을 갖는 제2 영역(PR)을 갖는 제2 반도체 층(30a)으로 형성될 수 있다. 상기 제2 반도체 층(30a) 내에 PN 접합(JNC)이 형성될 수 있다. 상기 제2 반도체 층(30a)의 상기 제1 영역(NR)은 상기 제1 반도체 층(20a)과 접촉할 수 있다.
상기 제1 반도체 층(20a)은 도 1 내지 도 3에서 설명한 상기 제1 반도체 층(S1)에 대응할 수 있고, 상기 제2 반도체 층(30a)은 도 1 내지 도 3에서 설명한 상기 제2 반도체 층(S2)에 대응할 수 있다.
상기 열처리 공정(50)에 의해 상기 제1 도핑 영역(도 5d의 20i)은 도 3에서 "Dn"으로 표시된 것과 같은 도핑 프로파일을 갖도록 확산될 수 있고, 상기 제2 도핑 영역(도 5d의 30i)은 도 3에서 "Dp"로 표시된 것과 같은 도핑 프로파일을 갖도록 확산될 수 있다. 따라서, 상기 PN 다이오드(SW)는 도 3에서 설명한 것과 같은 도핑 프로파일을 갖도록 형성될 수 있다. 따라서, 상기 PN 다이오드(SW) 내의 N형 불순물 농도와 P형 불순물 농도에 대하여 도 3에서 설명한 바 있으므로, 여기서 자세한 설명은 생략하기로 한다.
<실험 예>
도 6a는 도우프트 폴리 실리콘 층을 50Å 두께로 증착하였을 경우의 사진이고, 도 6b는 도우프트 폴리 실리콘 층을 100Å 두께로 증착하였을 경우의 사진이고, 도 6c는 도우프트 폴리 실리콘 층을 140Å 두께로 증착하였을 경우의 사진이다. 도 7은 본 발명의 도 5a에서 설명한 상기 제1 반도체 층(20)을 형성하였을 경우의 사진이다. 여기서, 상기 제1 반도체 층(도 5a의 20)은 50 Å의 두께로 형성하였다.
도 6a 내지 도 6c 에서와 같이 140Å 이하의 두께에서 도우프트 폴리 실리콘 층의 표면 모폴로지(morphology)가 좋지 않은 것을 알 수 있다. 그렇지만, 본 발명의 기술적 사상의 실시예들에 따른 50Å 두께의 폴리 실리콘 층, 즉 상기 제1 반도체 층(도 5a의 20)은 표면 모폴로지가 좋은 것을 알 수 있다. 따라서, 상기 스위칭 소자(도 5e의 SW)로써 이용될 수 있는 PN 다이오드를 크기를 작게 하면서도 신뢰성 있게 형성할 수 있다.
본 발명의 실시 예들에 따르면, 상기 메모리 셀(MC)의 스위칭 소자로 이용되는 상기 PN 다이오드(SW)에서, 상기 제1 반도체 층(S1)을 약 50Å 이하의 두께로 형성할 수 있다. 따라서, 상기 PN 다이오드(SW)의 크기를 감소시킬 수 있기 때문에, 반도체 소자의 집적도를 향상시킬 수 있다.
본 발명의 실시 예들에 따르면, 상기 제1 반도체 층(S1)을 약 10Å 내지 50Å 의 두께로 형성하고, 상기 제2 반도체 층(S2)을 상기 제1 반도체 층(S1) 보다 약 5배 내지 약 15배 큰 두께로 형성할 수 있다. 이러한 상기 제1 및 제2 반도체 층들(S1, S2)의 표면들 또는 상부 영역들 내에 상기 제1 및 제2 도핑 영역들(도 5b의 20i, 도 5d의 30i)를 형성한 후에, 상기 열처리 공정(도 5e의 50)을 진행하는 반도체 공정은 불순물 농도 및 상기 PN 접합(JNC)의 깊이를 쉽게 제어(control)하여, 도 3에서 설명한 것과 같은 상기 PN 다이오드(SW) 및 불순물 농도 프로파일(Dn, Dp)을 형성할 수 있기 때문에, 이러한 PN 다이오드(SW)를 스위칭 소자로 채택하는 메모리 셀들의 Ioff(off current)를 개선할 수 있다.
다음으로, 도 8a 내지 도 8c를 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법의 일 예에 대하여 설명하기로 한다.
도 8a를 참조하면, 기판(105) 상에 하부 절연 층(110)을 형성할 수 있다. 상기 기판(105)은 반도체 기판일 수 있다. 상기 하부 절연 층(110) 상에 라인 모양으로 차례로 적층된 하부 도전 층(115), 제1 반도체 층(120), 제2 반도체 층(130), 제1 전극 층(150), 정보 저장 요소(155) 및 제2 전극 층(160)을 형성할 수 있다.
상기 하부 도전성 층(115), 상기 제1 반도체 층(120), 상기 제2 반도체 층(130), 상기 제1 전극 층(150), 상기 정보 저장 요소(155) 및 상기 제2 전극 층(160)을 형성하는 것은 도 5a 내지 도 5e에서 설명한 것과 같은 방법을 진행하여 상기 하부 도전 층(도 5e의 15), 상기 제1 반도체 층(도 5e의 20a) 및 상기 제2 반도체 층(도 5e의 30a)을 형성하고, 이어서 상기 제2 반도체 층(도 5e의 30a) 상에 제1 전극 층(150), 정보 저장 요소(155) 및 제2 전극 층(160)을 차례로 형성하고, 라인 앤 스페이스(line & space) 패터닝 공정을 진행하는 것을 포함할 수 있다. 상기 라인 앤 스페이스 패터닝 공정은 라인 모양의 패턴을 형성하기 위한 사진 및 식각 공정을 포함할 수 있다.
상기 하부 도전 층(115)은 도 1 및 도 2에서 설명한 상기 제1 도전성 라인, 즉 워드라인(WL)일 수 있다. 상기 제1 및 제2 전극 층들(150, 160)은 도전성 물질로 형성될 수 있다. 상기 정보 저장 요소(155)는 도 1 및 도 2에서 설명한 상기 정보 저장 요소(VR)에 대응할 수 있다.
도 8b를 참조하면, 상기 하부 도전 층(115), 상기 제1 반도체 층(120), 상기 제2 반도체 층(130), 상기 제1 전극 층(150), 상기 정보 저장 요소(155) 및 상기 제2 전극 층(160)을 갖는 기판 상에 제1 절연 층(165)을 증착하고, 상기 제2 전극 층(160)이 노출될때까지 상기 제1 절연 층(165)을 평탄화하고, 상기 절연 층(165) 및 상기 제2 전극 층(160) 상에 라인 모양의 상기 하부 도전 층(115)과 교차하는 라인 모양의 상부 도전 층(170)을 형성하고, 상기 제1 반도체 층(120), 상기 제2 반도체 층(130), 상기 제1 전극 층(150), 상기 정보 저장 요소(155) 및 상기 제2 전극 층(160)을 식각하는 것을 포함할 수 있다. 따라서, 상기 제1 반도체 층(120), 상기 제2 반도체 층(130), 상기 제1 전극 층(150), 상기 정보 저장 요소(155) 및 상기 제2 전극 층(160)은 상기 상부 도전 층(170)과 상기 하부 도전 층(115) 사이에 잔존할 수 있다. 상기 상부 도전 층(170)은 도 1 및 도 2에서 설명한 상기 제2 도전성 라인, 즉 비트라인(BL)일 수 있다.
일 예에서, 상기 제1 반도체 층(120), 상기 제2 반도체 층(130), 상기 제1 전극 층(150), 상기 정보 저장 요소(155) 및 상기 제2 전극 층(160)을 식각하면서 상기 제1 절연 층(165)도 같이 식각될 수 있다.
도 8c를 참조하면, 상기 상부 도전 층(170)을 갖는 기판 상에 제2 절연 층(175)을 형성하고, 상기 제2 절연 층(175)을 평탄화하는 것을 포함할 수 있다.
다음으로, 도 9a 내지 도 9e를 참조하여 본 발명의 기술적 사상에 따른 반도체 소자 형성 방법의 다른 예를 설명하기로 한다.
도 9a를 참조하면, 기판(205) 상에 하부 절연 층(210)을 형성할 수 있다. 상기 기판(205)은 반도체 기판일 수 있다. 상기 하부 절연 층(210) 상에 라인 모양으로 차례로 적층된 하부 도전 층(215), 제1 반도체 층(220) 및 제2 반도체 층(230)을 형성할 수 있다. 상기 하부 도전 층(215), 상기 제1 반도체 층(220) 및 상기 제2 반도체 층(230)을 형성하는 것은 도 5a 내지 도 5e에서 설명한 것과 같은 방법을 진행하여 상기 하부 도전 층(도 5e의 15), 상기 제1 반도체 층(도 5e의 20a) 및 상기 제2 반도체 층(도 5e의 30a)을 형성하고, 이어서 라인 앤 스페이스(line & space) 패터닝 공정을 진행하는 것을 포함할 수 있다. 상기 라인 앤 스페이스 패터닝 공정은 라인 모양의 패턴을 형성하기 위한 사진 및 식각 공정을 포함할 수 있다.
상기 하부 도전 층(215)은 도 1 및 도 2에서 설명한 상기 제1 도전성 라인, 즉 워드라인(WL)일 수 있다.
도 9b를 참조하면, 상기 하부 도전 층(215), 상기 제1 반도체 층(220) 및 상기 제2 반도체 층(130)을 갖는 기판 상에 제1 절연 층(250)을 형성하고, 상기 제1 절연 층(250)을 평탄화할 수 있다. 상기 제1 절연 층(250)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
도 9c를 참조하면, 상기 제1 반도체 층(도 9b의 220), 상기 제2 반도체 층(도 9b의 130) 및 상기 제1 절연 층(250)을 패터닝하여 그루브(255)를 형성할 수 있다. 상기 그루브(255)는 라인 모양의 상기 하부 도전 층(215)을 가로지르면서 상기 하부 도전 층(215)을 노출시키는 라인 모양일 수 있다.
상기 제1 반도체 층(도 9b의 220) 및 상기 제2 반도체 층(도 9b의 130)은 패터닝되어 상기 하부 도전성 층(215)으로부터 상부로 연장된 기둥 모양의 제1 반도체 층들(220a) 및 제2 반도체 층들(230a)으로 형성될 수 있다. 이러한 상기 제1 및 제2 반도체 층들(220a, 230a)은 도 1 내지 도 3에서 설명한 것과 같은 상기 스위칭 소자(SW)를 형성할 수 있다. 상기 제1 반도체 층들(220a)은 도 2 및 도 3에서 설명한 상기 제1 반도체 층(S1)에 대응할 수 있고, 상기 제2 반도체 층들(230a)은 도 2 및 도 3에서 설명한 상기 제2 반도체 층(S2)에 대응할 수 있다.
도 9d를 참조하면, 상기 그루브(도 9c의 255)를 채우는 제2 절연 층(257)을 형성할 수 있다. 상기 제1 및 제2 절연 층들(250, 257)은 층간 절연 층(260)을 구성할 수 있다.
도 9e를 참조하면, 상기 제2 반도체 층들(230a) 상에 콘택 구조체들(270)을 형성할 수 있다. 상기 콘택 구조체들(270)은 금속 실리사이드, 금속 또는 금속 질화물 등과 같은 금속성 물질로 형성될 수 있다. 상기 콘택 구조체들(270) 상에 차례로 적층된 전극들(280) 및 정보 저장 요소들(285)을 형성할 수 있다. 상기 정보 저장 요소들(285)은 도 1 및 도 2에서 설명한 것과 같은 상기 정보 저장 요소(VR)일 수 있다. 상기 정보 저장 요소(285) 상에 상부 도전 층(290)을 형성할 수 있다. 상기 상부 도전 층(290)은 도 1 및 도 2에서 설명한 것과 같은 상기 제2 도전성 라인, 즉 비트라인(BL)일 수 있다.
다음으로, 도 10을 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 설명하기로 한다.
도 10을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자는 제1 도전성 라인(WL1), 상기 제1 도전성 라인(WL1) 상의 제2 도전성 라인(BL), 상기 제2 도전성 라인(BL) 상의 제3 도전성 라인(WL2)를 포함할 수 있다. 상기 제1 및 제3 도전성 라인들(WL1, WL3)은 서로 동일한 방향으로 연장되는 라인 모양일 수 있고, 상기 제2 도전성 라인(BL)은, 평면에서, 상기 제1 및 제3 도전성 라인들(WL1, WL3)과 수직한 방향으로 연장되는 모양일 수 있다.
상기 제1 도전성 라인(WL1)은 제1 워드라인으로써, 도 1 및 도 2에서 설명한 상기 제1 도전성 라인(WL)과 동일할 수 있고, 상기 제2 도전성 라인(BL)은 비트라인으로써, 도 1 및 도 2에서 설명한 상기 제2 도전성 라인과 동일할 수 있다. 상기 제3 도전성 라인(WL2)은 제2 워드라인일 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자는 상기 제1 및 제2 도전성 라인들(WL1, BL) 사이에 형성되는 제1 메모리 셀(MC1) 및 상기 제2 및 제3 도전성 라인들(BL, WL2) 사이에 형성되는 제2 메모리 셀(MC2)을 포함할 수 있다.
상기 제1 메모리 셀(MC1)은 직렬 연결될 수 있는 제1 스위칭 소자(SW1) 및 제1 정보 저장 요소(VR1)를 포함할 수 있다. 상기 제1 메모리 셀(MC1)은 도 1 및 도 2에서 설명한 상기 메모리 셀(MC)과 동일할 수 있다.
상기 제1 스위칭 소자(SW1)는 도 1 내지 도 3에서 설명한 것과 동일한 상기 제1 반도체 층(S1) 및 상기 제2 반도체 층(S2)을 포함할 수 있다. 상기 제2 반도체 층(S2)은 N형의 도전형의 영역(NR1)과 P형의 도전형의 영역(PR1)을 수 있고, 상기 제2 반도체 층(S2) 내에 도 2 및 도 3에서 설명한 것과 같은 PN 접합(JNCl)이 형성될 수 있다. 상기 제1 스위칭 소자(SW1)과 상기 제1 정보 저장 요소(VR1) 사이에 제1 전극(E1a)이 형성될 수 있고, 상기 제2 도전성 라인(BL)과 상기 제1 정보 저장 요소(VR1) 사이에 제2 전극(Elb)이 형성될 수 있다.
상기 제2 메모리 셀(MC2)은 직렬 연결될 수 있는 제2 스위칭 소자(SW2) 및 제2 정보 저장 요소(VR2)를 포함할 수 있다. 일 예에서, 상기 제2 정보 저장 요소(VR2)는 상기 제2 스위칭 소자(SW2) 보다 상기 제2 도전성 라인(BL)에 가까울 수 있다. 상기 제2 정보 저장 요소(VR2)와 상기 제2 도전성 라인(BL) 사이에 제3 전극(E2a)이 형성될 수 있고, 상기 제2 스위칭 소자(SW2)와 상기 제2 정보 저장 요소(VR2) 사이에 제4 전극(E2b)이 형성될 수 있다.
상기 제2 스위칭 소자(SW2)는 PN 다이오드일 수 있다. 상기 제2 스위칭 소자(SW2)는 제3 반도체 층(S3) 및 제4 반도체 층(S4)을 포함할 수 있다. 상기 제4 반도체 층(S4)은 상기 제3 반도체 층(S3)과 상기 제3 도전성 라인(WL2) 사이에 형성될 수 있다. 상기 제4 반도체 층(S4)은 N 형의 도전형을 가질 수 있다. 상기 제3 반도체 층(S3)은 P형의 도전형을 갖는 영역(PR2)과 N형의 도전형을 갖는 영역(NR2)을 포함할 수 있다. 상기 제3 반도체 층(S3)에서 N형의 도전형을 갖는 상기 영역(NR2)은 상기 제4 반도체 층(S4)과 접촉할 수 있다.
상기 제3 반도체 층(S3) 내의 PN 접합(junction; JNC2)은 상기 제3 반도체 층(S3)의 제1 면 보다 상기 제3 반도체 층(S3)의 제2 면에 가까울 수 있다. 상기 제3 반도체 층(S3)에서, 상기 제1 면은 상기 정보 저장 요소(VR2)에 가까운 면일 수 있고, 상기 제2 면은 상기 제4 반도체 층(S4)과 접촉하는 면일 수 있다.
이하에서, 도 10을 참조하여 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법에 대하여 도 11a 내지 도 11d를 참조하여 설명하기로 한다. 도 10을 참조하여 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에서, 상기 제1 및 제2 도전성 라인들(WL1, BL1) 및 상기 제1 메모리 셀들(MC1)은 도 5a 내지 도 9e를 참조하여 설명한 방법들 중 어느 하나의 방법을 이용하거나, 응용하여 형성할 수 있다.
이하에서, 도 10의 상기 제2 스위칭 소자(SW2)를 형성하는 방법에 대하여 설명하기로 한다. 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 형성 방법의 일 예는 도 8a 내지 도 8c에서 설명한 것과 같은 방법으로 형성된 구조물 상에 도 10에서 설명한 것과 같은 상기 제3 전극(E2a), 상기 제2 정보 저장 요소(VR2) 및 제4 전극(E2b)를 형성하고, 상기 제4 전극(E2b) 상에 상기 제2 스위칭 소자(SW2) 및 상기 제3 도전성 라인(WL2)을 형성하는 것을 포함할 수 있다. 이하에서, 도 11a 내지 도 11d를 참조하여 상기 제4 전극(E2b) 상에 상기 제2 스위칭 소자(SW2)를 형성하는 방법의 일 예를 설명하기로 한다.
도 10 및 도 11a를 참조하면, 상기 제4 전극(E2b) 상에 제3 반도체 층(310)을 형성할 수 있다. 상기 제3 반도체 층(310)은 언도우프트 실리콘으로 형성될 수 있다. 상기 제3 반도체 층(310)은 언도우프트 폴리 실리콘으로 형성될 수 있다.
도 10 및 도 11b를 참조하면, 제3 도핑 공정(312)을 진행하여 상기 제3 반도체 층(310)의 하부 영역 내에 제3 도핑 영역(310i)을 형성할 수 있다. 상기 제3 도핑 영역(310i)은 도 5d에서 설명한 상기 제2 도핑 영역(도 5d의 30i)과 동일한 불순물을 포함할 수 있다. 예를 들어, 상기 제3 도핑 영역(310i)은 P형의 불순물, 예를 들어 보론(B)을 포함할 수 있다.
도 10 및 도 11c를 참조하면, 상기 제3 도핑 영역(310i)를 갖는 상기 제3 반도체 층(310) 상에 제4 반도체 층(320)을 형성할 수 있다. 상기 제4 반도체 층(320)은 상기 제3 반도체 층(310) 보다 얇은 두께일 수 있다. 상기 제4 반도체 층(320)은 약10Å 내지 약50Å의 두께로 형성될 수 있다. 상기 제3 반도체 층(310)은 상기 제4 반도체 층(320) 보다 약 5 배 내지 약 15 배의 두께로 형성될 수 있다.
제4 도핑 공정(322)을 진행하여, 상기 제4 반도체 층(320)의 상부 영역 내에 제4 도핑 영역(320i)을 형성할 수 있다. 상기 제4 도핑 공정(322)은 도 5b에서 설명한 상기 제1 도핑 공정(도 5b의 22)과 동일할 수 있다. 상기 제4 도핑 영역(320i)은 인(P) 또는 아세닉(As) 등과 같은 불순물을 포함할 수 있다.
도 10 및 도 11d를 참조하면, 열처리 공정(330)을 진행하여 PN 다이오드(SW)를 형성할 수 있다. 상기 열처리 공정(330)에 의해 상기 제4 반도체 층(도 11c의 320)은 N형의 도전형을 갖는 제4 반도체 층(320a)으로 형성될 수 있고, 상기 제3 반도체 층(도 11c의 310)은 N형의 도전형을 갖는 영역(NR2)과 P형의 도전형을 갖는 영역(PR2)을 포함하는 제3 반도체 층(310a)으로 형성될 수 있다. 상기 제3 반도체 층(310a) 내에 PN 접합(JNC2)이 형성될 수 있다. 상기 제3 반도체 층(310a)의 상기 N형의 도전형을 갖는 영역(NR2)은 상기 제4 반도체 층(320a)과 접촉할 수 있다. 따라서, 도 10에서 설명한 것과 같은 상기 제2 스위칭 소자(SW2)를 포함하는 상기 제2 메모리 셀(MC2)을 형성할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따라 형성되며 상기 메모리 셀(MC)의 스위칭 소자로 이용되는 상기 PN 다이오드(SW)에서, 상기 제1 반도체 층(S1)을 약 50Å 이하의 두께로 형성할 수 있다. 따라서, 상기 PN 다이오드(SW)의 크기를 감소시킬 수 있기 때문에, 반도체 소자의 집적도를 향상시킬 수 있다.
본 발명의 기술적 사상의 실시예 들에 따르면, 불순물 농도 및 상기 PN 접합(JNC)의 깊이를 제어할 수 있는 방법을 제공할 수 있기 때문에, 상기 PN 다이오드(SW)를 스위칭 소자로 채택하는 메모리 셀들의 Ioff(off current)를 개선할 수 있다. 따라서, 전기적 특성이 향상된 반도체 소자를 제공할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
MC : 메모리 셀 SW : 스위칭 소자(PN 다이오드)
S1 : 제1 반도체 층 S2 : 제2 반도체 층
VR, 155, 255, 285 : 정보 저장 요소 JNC : PN 접합(junction)
WL : 제1 도전성 라인 BL : 제2 도전성 라인
5, 105, 205 : 기판 10, 110, 210 : 하부 절연 층
15, 115 : 하부 도전 층 20, 120, 220 : 제1 반도체 층
20i : 제1 도핑 영역 22 : 제1 도핑 공정
30, 130, 230 : 제2 반도체 층 30i : 제2 도핑 영역
32 : 제2 도핑 공정 50 : 열처리 공정
310 : 제3 반도체 층 310i : 제3 도핑 영역
312 : 제3 도핑 공정 320 : 제4 반도체 층
320i : 제4 도핑 영역 322 : 제4 도핑 공정
330 : 열처리 공정

Claims (10)

  1. 기판 상에 제1 도전성 라인을 형성하고;
    상기 제1 도전성 라인 상에 스위칭 소자 및 정보 저장 요소를 포함하는 메모리 셀을 형성하고; 및
    상기 메모리 셀 상에 제2 도전성 라인을 형성하는 것을 포함하되,
    상기 스위칭 소자를 형성하는 것은,
    제1 반도체 층을 형성하고;
    상기 제1 반도체 층 내에 N형 불순물을 주입하는 제1 도핑 공정을 진행하여 제1 도핑 영역을 형성하고;
    상기 제1 도핑 영역을 갖는 상기 제1 반도체 층 상에 상기 제1 반도체 층 보다 두꺼운 제2 반도체 층을 형성하고;
    상기 제2 반도체 층의 상부 영역 내에 P형 불순물을 주입하는 제2 도핑 공정을 진행하여 제2 도핑 영역을 형성하고; 및
    열처리 공정을 진행하여 상기 제1 및 제2 도핑 영역들 내의 상기 N 형 불순물 및 상기 P형 불순물을 확산시키어 PN 다이오드를 형성하는 것을 포함하되,
    상기 PN 다이오드의 PN 접합(PN junction)은 상기 제2 반도체 층 내에 형성되는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 도핑 공정을 진행하기 전에, 상기 제1 반도체 층은 언도우프트 폴리 실리콘으로 형성되고,
    상기 제2 도핑 공정을 진행하기 전에, 상기 제2 반도체 층은 언도우프트 폴리 실리콘으로 형성되는 반도체 소자 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 도핑 영역은 상기 제1 반도체 층의 상부 영역 내에 형성되는 반도체 소자 형성 방법.
  4. 제 1 항에 있어서,
    상기 열처리 공정을 진행한 후에,
    상기 제1 반도체 층은 N형의 도전형으로 형성되고, 상기 제2 반도체 층은 N형의 도전형의 제1 영역과 P형의 도전형의 제2 영역을 포함하고,
    상기 제2 반도체 층의 상기 제1 영역은 상기 제1 반도체 층과 접촉하는 반도체 소자 형성 방법.
  5. 제 1 항에 있어서,
    상기 PN 접합은 상기 제2 반도체 층의 상부면 보다 상기 제2 반도체 층의 하부면에 가깝게 형성되는 반도체 소자 형성 방법.
  6. 제 1 항에 있어서,
    상기 PN 접합은 상기 제2 반도체 층의 상부면 보다 상기 제1 반도체 층의 하부면에 가깝게 형성되는 반도체 소자 형성 방법.
  7. 제 1 항에 있어서,
    상기 N형 불순물의 농도는 상기 제1 반도체 층 내에서 N형 불순물 농도가 가장 높은 제1 피크 및 상기 제1 피크 보다 N형 불순물 농도가 낮은 제2 피크를 갖고,
    상기 N형 불순물 농도의 상기 제1 피크는 상기 제2 피크 보다 상기 제1 반도체 층의 하부면에 가깝게 형성되는 반도체 소자 형성 방법.
  8. 하부 도전 층 상에 제1 반도체 층을 형성하되, 상기 제1 반도체 층은 언도우프트 실리콘 층으로 형성되고;
    제1 도핑 공정을 진행하여 상기 제1 반도체 층 내에 N형 불순물을 포함하는 제1 도핑 영역을 형성하고;
    상기 제1 도핑 영역이 형성된 상기 제1 반도체 층 상에 상기 제1 반도체 층 보다 두꺼운 제2 반도체 층을 형성하되, 상기 제2 반도체 층은 언도우프트 실리콘 층으로 형성되고;
    제2 도핑 공정을 진행하여 상기 제2 반도체 층의 상부 영역 내에 상기 제2 반도체 층 내에 P형 불순물을 포함하는 제2 도핑 영역을 형성하고; 및
    열처리 공정을 진행하여, 상기 제1 및 제2 도핑 영역들 내의 상기 N형 불순물 및 P형 불순물을 확산시키어 상기 제2 반도체 층 내에서 PN 접합이 형성되는 PN 다이오드를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  9. 제 8 항에 있어서,
    상기 열처리 공정 후에,
    상기 제1 반도체 층은 전체적으로 N형의 도전형을 갖도록 형성되고,
    상기 제2 반도체 층은 상기 제1 도핑 영역 내의 상기 N형 불순물이 확산되어 형성되는 N형의 도전형의 제1 영역 및 상기 제2 도핑 영역 내의 상기 P형 불순물이 확산되어 형성되는 P형의 도전형의 제2 영역을 포함하도록 형성되고,
    상기 제1 영역과 상기 제2 영역 사이의 경계는 상기 제2 반도체 층의 상부면 보다 상기 제2 반도체 층의 하부면에 가까운 반도체 소자 형성 방법.
  10. 제 8 항에 있어서,
    상기 열처리 공정을 진행한 후에,
    상기 제1 반도체 층 내의 상기 N형 불순물 농도의 최대 피크는 상기 하부 도전 층에 가깝고,
    상기 제2 반도체 층 내의 상기 P형 불순물의 농도의 최대 피크는 상기 제2 반도체 층의 상부면에 가까운 반도체 소자 형성 방법.

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