JP2023177154A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】貼合パッドを好適な態様で形成することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられた第１絶縁膜と、前記第１絶縁膜内に設けられた第１パッドと、前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜内に設けられ、前記第１パッド上に配置され、前記第１パッドと接する第２パッドとを備える。前記装置はさらに、前記第２絶縁膜内に設けられ、前記第２パッドの上方に配置された第３パッドと、前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜内に設けられ、前記第３パッド上に配置され、前記第３パッドと接する第４パッドとを備える。さらに、前記第３または第４パッドの形状は、前記第１または第２パッドの形状と異なる。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
３枚以上の基板を層間絶縁膜を介して貼り合わせて、半導体装置を製造する場合、層間絶縁膜内に貼合パッドをどのような態様で形成するかが問題となる。
特開２０１８－１５２４１９号公報
貼合パッドを好適な態様で形成することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられた第１絶縁膜と、前記第１絶縁膜内に設けられた第１パッドと、前記第１絶縁膜上に設けられた第２絶縁膜と、前記第２絶縁膜内に設けられ、前記第１パッド上に配置され、前記第１パッドと接する第２パッドとを備える。前記装置はさらに、前記第２絶縁膜内に設けられ、前記第２パッドの上方に配置された第３パッドと、前記第２絶縁膜上に設けられた第３絶縁膜と、前記第３絶縁膜内に設けられ、前記第３パッド上に配置され、前記第３パッドと接する第４パッドとを備える。さらに、前記第３または第４パッドの形状は、前記第１または第２パッドの形状と異なる。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態のメモリセルアレイ２６、３６の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/5)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/5)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/5)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/5)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/5)である。 第１実施形態の比較例の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の金属パッド１７、２２、２９、３２の第１の例を示す平面図である。 第１実施形態の金属パッド１７、２２、２９、３２の第２の例を示す平面図である。 第１実施形態の金属パッド１７、２２、２９、３２の第３の例を示す平面図である。 第１実施形態の金属パッド１７、２２、２９、３２の第４の例を示す断面図である。 第１実施形態の半導体装置の利点を説明するための断面図(1/2)である。 第１実施形態の半導体装置の利点を説明するための断面図(2/2)である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置とその比較例の半導体装置とを比較するための断面図である。 第２実施形態の第１変形例の半導体装置の構造を示す断面図である。 第２実施形態の第２～第４変形例の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の製造方法を示す断面図である。 第３実施形態の変形例の半導体装置の製造方法を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図２１において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
図１の半導体装置は例えば、回路チップ１、アレイチップ２、およびアレイチップ３が貼り合わされた３次元メモリである。図１は、回路チップ１とアレイチップ２との貼合面Ｓ１と、アレイチップ２とアレイチップ３との貼合面Ｓ２とを示している。
回路チップ１は、基板１１と、複数のトランジスタ１２と、層間絶縁膜１３と、複数のコンタクトプラグ１４と、複数の配線１５と、複数のビアプラグ１６と、複数の金属パッド１７とを備えている。各トランジスタ１２は、ゲート絶縁膜１２ａと、ゲート電極１２ｂと、拡散層１２ｃと、拡散層１２ｄとを備えている。基板１１は第１基板の例であり、層間絶縁膜１３は第１絶縁膜の例である。金属パッド１７は第１パッドおよび第１金属層の例である。
アレイチップ２は、層間絶縁膜２１と、複数の金属パッド２２と、複数のビアプラグ２３と、複数の配線２４と、複数のビアプラグ２５と、複数のメモリセルアレイ２６と、複数の配線２７と、複数のビアプラグ２８と、複数の金属パッド２９とを備えている。層間絶縁膜２１は第２絶縁膜の例であり、金属パッド２２は第２パッドおよび第２金属層の例である。メモリセルアレイ２６は第１メモリセルアレイの例であり、金属パッド２９は第３パッドおよび第３金属層の例である。
アレイチップ３は、層間絶縁膜３１と、複数の金属パッド３２と、複数のビアプラグ３３と、複数の配線３４と、複数のビアプラグ３５と、複数のメモリセルアレイ３６と、複数の配線３７と、複数のビアプラグ３８と、パッシベーション膜３９とを備えている。層間絶縁膜３１は第３絶縁膜の例であり、金属パッド３２は第４パッドおよび第４金属層の例である。メモリセルアレイ３６は第２メモリセルアレイの例である。
基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
各トランジスタ１２は、基板１１上に順に設けられたゲート絶縁膜１２ａおよびゲート電極１２ｂと、基板１１内に設けられた拡散層１２ｃ、１２ｄとを備えている。各トランジスタ１２のゲート電極１２ｂは、層間絶縁膜１３内に形成されている。各トランジスタ１２の拡散層１２ｃ、１２ｄは、ソース拡散層およびドレイン拡散層として機能する。各トランジスタ１２は例えば、メモリセルアレイ２６、３６の動作を制御する論理回路を形成している。
層間絶縁膜１３は、基板１１上に形成されている。層間絶縁膜１３は例えば、ＳｉＯ２膜（シリコン酸化膜）とその他の絶縁膜とを含む積層絶縁膜である。
コンタクトプラグ１４、配線１５、ビアプラグ１６、および金属パッド１７は、層間絶縁膜１３内に形成されており、ゲート電極１２ｂ、拡散層１２ｃ、または拡散層１２ｄ上に順に配置されている。図１に示す複数のコンタクトプラグ１４はさらに、基板１１内の拡散層１２ｃ、１２ｄ以外の部分上に形成されたコンタクトプラグ１４を含んでいてもよい。図１に示す複数の配線１５は、同じ配線層内に設けられている。各金属パッド１７は例えば、Ｃｕ（銅）層を含んでいる。
層間絶縁膜２１は、層間絶縁膜１３上に形成されている。層間絶縁膜２１は例えば、ＳｉＯ２膜とその他の絶縁膜とを含む積層絶縁膜である。
金属パッド２２、ビアプラグ２３、配線２４、およびビアプラグ２５は、層間絶縁膜２１内に形成されており、金属パッド１７上に順に配置されている。各金属パッド２２は、対応する金属パッド１７に接しており、対応する金属パッド１７と電気的に接続されている。各金属パッド２２は例えば、Ｃｕ層を含んでいる。図１に示す複数の配線２４は、同じ配線層内に設けられている。
メモリセルアレイ２６は、層間絶縁膜２１内に形成されており、ビアプラグ２５上に配置されている。メモリセルアレイ２６の動作は、金属パッド１７、２２を介して、上記論理回路により制御される。各メモリセルアレイ２６は、複数のメモリセルを含んでおり、これらのメモリセル内にデータを記憶することが可能である。各メモリセルアレイ２６の構造のさらなる詳細については、後述する。
配線２７、ビアプラグ２８、および金属パッド２９は、層間絶縁膜２１内に形成されており、メモリセルアレイ２６上に順に配置されている。図１に示す複数の配線２７は、同じ配線層内に設けられている。これらの配線２７は例えば、メモリセルアレイ２６用のソース線として機能する。これらの配線２７はさらに、ソース線以外の配線２７を含んでいてもよく、ソース線以外の配線２７は、メモリセルアレイ２６上の位置以外の位置に配置されていてもよい。各金属パッド２９は例えば、Ｃｕ層を含んでいる。
層間絶縁膜３１は、層間絶縁膜２１上に形成されている。層間絶縁膜３１は例えば、ＳｉＯ２膜とその他の絶縁膜とを含む積層絶縁膜である。
金属パッド３２、ビアプラグ３３、配線３４、およびビアプラグ３５は、層間絶縁膜３１内に形成されており、金属パッド２９上に順に配置されている。各金属パッド３２は、対応する金属パッド２９に接しており、対応する金属パッド２９と電気的に接続されている。各金属パッド３２は例えば、Ｃｕ層を含んでいる。図１に示す複数の配線３４は、同じ配線層内に設けられている。
メモリセルアレイ３６は、層間絶縁膜３１内に形成されており、ビアプラグ３５上に配置されている。メモリセルアレイ３６の動作は、金属パッド１７、２２、２９、３２を介して、上記論理回路により制御される。各メモリセルアレイ３６は、複数のメモリセルを含んでおり、これらのメモリセル内にデータを記憶することが可能である。各メモリセルアレイ３６の構造のさらなる詳細については、後述する。
配線３７およびビアプラグ３８は、層間絶縁膜３１内に形成されており、メモリセルアレイ３６上に順に配置されている。図１に示す複数の配線３７は、同じ配線層内に設けられている。これらの配線３７は例えば、メモリセルアレイ３６用のソース線として機能する。これらの配線３７はさらに、ソース線以外の配線３７を含んでいてもよく、ソース線以外の配線３７は、メモリセルアレイ３６上の位置以外の位置に形成されていてもよい。
パッシベーション膜３９は、層間絶縁膜３１上に形成されている。パッシベーション膜３９は例えば、ＳｉＯ２膜とＳｉＮ膜（シリコン窒化膜）とを含む積層絶縁膜である。
以上のように、本実施形態の半導体装置は、金属パッド１７、２２、２９、３２を備えており、金属パッド２９、３２が、金属パッド１７、２２の上方に配置されている。具体的には、金属パッド１７、２２が、貼合面Ｓ１上に配置され、回路チップ１とアレイチップ２とを電気的に接続している。また、金属パッド２９、３２が、貼合面Ｓ２上に配置され、アレイチップ２とアレイチップ３とを電気的に接続している。一方、各金属パッド２２は、対応する金属パッド１７上に配置され、各金属パッド３２は、対応する金属パッド２９上に配置されている。本実施形態では、後述するように、金属パッド２９、３２の形状が、金属パッド１７、２２の形状と異なっている。金属パッド１７、２２、２９、３２の形状のさらなる詳細については、後述する。
図２は、第１実施形態のメモリセルアレイ２６、３６の構造を示す断面図である。
本実施形態の各メモリセルアレイ２６は、図２(ａ)に示す構造を有している。図２(ａ)に示すメモリセルアレイ２６は、複数の電極層４１と、複数の絶縁膜４２と、複数の柱状部４３とを含んでいる。図２(ａ)は、複数の柱状部４３のうちの１つを例示している。
上記複数の電極層４１と上記複数の絶縁膜４２は、Ｚ方向に沿って交互に積層されている。各電極層４１は例えば、Ｗ（タングステン）層を含んでおり、ワード線として機能する。各絶縁膜４２は例えば、ＳｉＯ２膜である。
各柱状部４３は、これら電極層４１および絶縁膜４２の側面に順に形成されたブロック絶縁膜４３ａ、電荷蓄積層４３ｂ、トンネル絶縁膜４３ｃ、チャネル半導体層４３ｄ、およびコア絶縁膜４３ｅを順に含んでいる。ブロック絶縁膜４３ａは例えば、ＳｉＯ２膜である。電荷蓄積層４３ｂは例えば、ＳｉＮ膜などの絶縁膜である。電荷蓄積層４３ｂは、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜４３ｃは例えば、ＳｉＯ２膜である。チャネル半導体層４３ｄは例えば、ポリシリコン層である。コア絶縁膜４３ｅは例えば、ＳｉＯ２膜である。
本実施形態の各メモリセルアレイ３６は、図２(ｂ)に示す構造を有している。図２(ｂ)に示すメモリセルアレイ３６は、複数の電極層５１と、複数の絶縁膜５２と、複数の柱状部５３とを含んでいる。図２(ｂ)は、複数の柱状部５３のうちの１つを例示している。
上記複数の電極層５１と上記複数の絶縁膜５２は、Ｚ方向に沿って交互に積層されている。各電極層５１は例えば、Ｗ層を含んでおり、ワード線として機能する。各絶縁膜５２は例えば、ＳｉＯ２膜である。
各柱状部５３は、これら電極層５１および絶縁膜５２の側面に順に形成されたブロック絶縁膜５３ａ、電荷蓄積層５３ｂ、トンネル絶縁膜５３ｃ、チャネル半導体層５３ｄ、およびコア絶縁膜５３ｅを順に含んでいる。ブロック絶縁膜５３ａは例えば、ＳｉＯ２膜である。電荷蓄積層５３ｂは例えば、ＳｉＮ膜などの絶縁膜である。電荷蓄積層５３ｂは、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜５３ｃは例えば、ＳｉＯ２膜である。チャネル半導体層５３ｄは例えば、ポリシリコン層である。コア絶縁膜５３ｅは例えば、ＳｉＯ２膜である。
図３～図７は、第１実施形態の半導体装置の製造方法を示す断面図である。
図３は、複数の回路チップ１を含む回路ウェハＷ１と、複数のアレイチップ２を含むアレイウェハＷ２と、複数のアレイチップ３を含むアレイウェハＷ３とを示している。回路ウェハＷ１はＣＭＯＳウェハとも呼ばれ、アレイウェハＷ２、Ｗ３はメモリウェハとも呼ばれる。
図３に示すアレイウェハＷ２、Ｗ３の向きは、図１に示すアレイチップ２、３の向きと逆である。本実施形態では、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ２、Ｗ３を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ２、３を示している。
図３では、アレイウェハＷ２が、層間絶縁膜２１下に設けられた基板６１を備え、アレイウェハＷ３が、層間絶縁膜３１下に設けられた基板６２を備えている。基板６１、６２は例えば、Ｓｉ基板などの半導体基板である。基板６１は第２基板の例であり、基板６２は第３基板の例である。
本実施形態の半導体装置は、例えば以下のように製造される。
まず、回路ウェハＷ１の基板１１上に、トランジスタ１２、層間絶縁膜１３、コンタクトプラグ１４、配線１５、ビアプラグ１６、および金属パッド１７を形成する（図３）。また、アレイウェハＷ２の基板６１上に、層間絶縁膜２１、金属パッド２２、ビアプラグ２３、配線２４、ビアプラグ２５、メモリセルアレイ２６、および配線２７を形成する（図３）。さらに、アレイウェハＷ２の基板６２上に、絶縁膜３１ａ、金属パッド３２、ビアプラグ３３、配線３４、ビアプラグ３５、メモリセルアレイ３６、および配線３７を形成する（図３）。絶縁膜３１ａは、層間絶縁膜３１の一部である。図３に示す工程では、回路ウェハＷ１についての工程と、アレイウェハＷ２についての工程と、アレイウェハＷ３についての工程とを、どのような順番で行ってもよい。
次に、図４に示すように、回路ウェハＷ１とアレイウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜２１とが接着される。次に、回路ウェハＷ１およびアレイウェハＷ２を４００℃でアニールする（図４）。これにより、金属パッド１７、２２が加熱され、金属パッド１７と金属パッド２２とが接合される。このアニールのさらなる詳細については、第３実施形態で後述する。このようにして、基板１１と基板６１とが、層間絶縁膜１３と層間絶縁膜２１とを介して貼り合わされる。層間絶縁膜２１の下面は、層間絶縁膜１３の上面と貼り合わされる。
次に、基板６１を除去し、層間絶縁膜２１内の配線２７上にビアプラグ２８および金属パッド２９を順に形成する（図５）。基板６１は例えば、ＣＭＰ（Chemical Mechanical Polishing）により除去される。
次に、図６に示すように、アレイウェハＷ２とアレイウェハＷ３とを機械的圧力により貼り合わせる。これにより、層間絶縁膜２１と絶縁膜３１ａ（層間絶縁膜３１）とが接着される。次に、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を４００℃でアニールする（図６）。これにより、金属パッド１７、２２、２９、３２が加熱され、金属パッド２９と金属パッド３２とが接合される。このアニールは、金属パッド２９、３２が加熱され、金属パッド１７、２２が加熱されないように行われてもよい。このアニールのさらなる詳細については、第３実施形態で後述する。このようにして、基板１１と基板６２とが、層間絶縁膜１３、層間絶縁膜２１、および絶縁膜３１ａを介して貼り合わされる。絶縁膜３１ａの下面は、層間絶縁膜２１の上面と貼り合わされる。
次に、基板６２を除去し、絶縁膜３１ａ内の配線３７上にビアプラグ３８を形成し、絶縁膜３１ａおよびビアプラグ３８上に絶縁膜３１ｂを形成する（図７）。絶縁膜３１ｂは、層間絶縁膜３１の一部である。基板６２は例えば、ＣＭＰにより除去される。
その後、絶縁膜３１ｂ上にパッシベーション膜３９（図１参照）を形成し、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を複数のチップに切断する。このようにして、図１の半導体装置が製造される。なお、基板１１は、切断の前にＣＭＰにより薄膜化されてもよい。
なお、本実施形態の半導体装置は、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせて、その後にアレイウェハＷ２とアレイウェハＷ３とを貼り合わせることで製造されているが、アレイウェハＷ２とアレイウェハＷ３とを貼り合わせて、その後に回路ウェハＷ１とアレイウェハＷ２とを貼り合わせることで製造されてもよい。また、本実施形態の半導体装置は、３枚以上のアレイウェハを貼り合わせることで製造されてもよい。図１～図７を参照して前述した内容や、図８～図２１を参照して後述する内容は、この段落で述べたような貼合にも適用可能である。
また、図１は、層間絶縁膜１３と層間絶縁膜２１との境界面や、金属パッド１７と金属パッド２２との境界面を示しているが、図４のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド１７の側面や金属パッド２２の側面の傾きや、金属パッド１７の側面と金属パッド２２との位置ずれを検出することで推定することができる。これは、層間絶縁膜２１と層間絶縁膜３１との境界面や、金属パッド２９と金属パッド３２との境界面や、図６のアニールについても同様である。
また、本実施形態の半導体装置は、複数のチップに切断された後の図１の状態で取引の対象となってもよいし、複数のチップに切断される前の図７の状態で取引の対象となってもよい。図１は、チップの状態の半導体装置を示し、図７は、ウェハの状態の半導体装置を示している。本実施形態では、１つのウェハ状の半導体装置（図７）から、複数のチップ状の半導体装置（図１）が製造される。
次に、図８および図９を参照し、本実施形態の半導体装置と、その比較例の半導体装置とを比較する。
図８は、第１実施形態の比較例の半導体装置の構造を示す断面図である。
図８は、図１と同様に、回路チップ１内の金属パッド１７、アレイチップ２内の金属パッド２２、２９、アレイチップ３内の金属パッド３２などを示している。図８はさらに、層間絶縁膜１３、２１、３１内に含まれる絶縁膜７１、７２、７３を示している。絶縁膜７１は例えば、ＳｉＯ２膜である。絶縁膜７２は例えば、ＳｉＮ膜である。絶縁膜７３は例えば、ＳｉＮ膜である。絶縁膜７２は、ビアプラグ１６、２３、２８、３３を埋め込むためのビアホールを形成する際にエッチングストッパとして用いられる。絶縁膜７３は、金属パッド１７、２２、２９、３２を埋め込むための開口部を形成する際にエッチングストッパとして用いられる。
本比較例では、金属パッド１７、２２、２９、３２が同じ形状を有している。よって、本比較例では、平面視での金属パッド１７、２２、２９、３２の形状が、同じ形状となっており、かつ、金属パッド１７、２２、２９、３２の厚さが、同じ厚さとなっている。平面視でのこれらの金属パッド１７、２２、２９、３２の形状は、例えば正方形、長方形、または円である。また、これらの金属パッド１７、２２、２９、３２の厚さは、金属パッド１７、２２、２９、３２のＺ方向の長さである。本比較例では、金属パッド２２、３２が、金属パッド１７、２９の形状を１８０度回転させた形状を有している。
図９は、第１実施形態の半導体装置の構造を示す断面図である。
図９は、図８に示す構成要素に加え、層間絶縁膜１３、２１内に含まれる絶縁膜７４を示している。絶縁膜７４は例えば、ＳｉＣＮ膜（シリコン炭窒化膜）である。本実施形態では、層間絶縁膜１３の上面と層間絶縁膜２１の下面が、絶縁膜７４で形成されており、層間絶縁膜２１の上面と層間絶縁膜３１の下面が、絶縁膜７１で形成されている。そのため、本実施形態の貼合面Ｓ１は、絶縁膜７４で形成されており、本実施形態の貼合面Ｓ２は、絶縁膜７１で形成されている。絶縁膜７１、７４の一方は第１絶縁材料の例であり、絶縁膜７１、７４の他方は第２絶縁材料の例である。
本実施形態では、金属パッド１７、２２が同じ形状を有し、かつ金属パッド１９、３２が同じ形状を有しているが、金属パッド１７、２２と金属パッド２９、３２が異なる形状を有している。よって、本実施形態では、平面視での金属パッド１７、２２の形状と金属パッド２９、３２の形状が、異なる形状となっており、かつ／または、金属パッド１７、２２の厚さと金属パッド２９、２２の厚さが、異なる厚さとなっている。図９では、平面視での金属パッド１７、２２の形状と金属パッド２９、３２の形状が、異なる形状となっているが、金属パッド１７、２２の厚さと金属パッド２９、２２の厚さは、同じ厚さとなっている。本実施形態では、金属パッド２２が、金属パッド１７の形状をＺ方向に１８０度回転させた形状を有しており、金属パッド３２が、金属パッド２９の形状をＺ方向に１８０度回転させた形状を有している。
なお、図１に示す配線２７は、Ｘ方向に延びているが、図８および図９に示す配線２７は、Ｙ方向に延びている。このように、本実施形態の配線２７は、どのような方向に延びていてもよい。これは、本実施形態のその他の配線１５、２４、３４、３７についても同様である。
以下、本実施形態の金属パッド１７、２２と金属パッド２９、３２が異なる形状を有する利点について説明する。
図９では、平面視での金属パッド１７、２２の面積が、小さく設定されており、平面視での金属パッド２９、３２の面積が、大きく設定されている。金属パッド１７、２２の面積を小さく設定すると、互いに隣接する金属パッド１７間のピッチや、互いに隣接する金属パッド２２間のピッチを短くすることが可能となり、金属パッド１７、２２の集積度を向上させることが可能となる。一方、金属パッド１７、２２の面積を小さく設定すると、金属パッド１７と金属パッド２２とを適切に貼り合わせることが難しくなる。例えば、回路ウェハＷ１の反りと、アレイウェハＷ２の反りの少なくともいずれかが大きいと、金属パッド１７と金属パッド２２との位置ずれが起こる可能性が高くなる。金属パッド１７、２２の面積を小さく設定すると、このような位置ずれが小さくても、金属パッド１７、２２の高抵抗化や断線が起こりやすい。
回路ウェハＷ１とアレイウェハＷ２とを貼り合わせて、その後にアレイウェハＷ２とアレイウェハＷ３とを貼り合わせる場合には、ウェハの反りが、アレイウェハＷ２とアレイウェハＷ３とを貼り合わせる際に顕著になる可能性が高い。そのため、仮に金属パッド２９、３２の面積も小さく設定すると、金属パッド２９、３２の高抵抗化や断線が起こる可能性が高くなる。一方、金属パッド１７、２２の面積を小さく設定しても、金属パッド２９、３２の高抵抗化や断線が起こる可能性は低い。よって、本実施形態では、金属パッド１７、２２の面積を小さく設定し、金属パッド２９、３２の面積を大きく設定している。これにより、これらのパッドの高抵抗化や断線を抑制しつつ、これらのパッドの集積度を向上させることが可能となる。
図９では、貼合面Ｓ１がＳｉＣＮ膜（絶縁膜７４）で形成され、貼合面Ｓ２がＳｉＯ２膜（絶縁膜７１）で形成されている。ＳｉＣＮ膜は、ＳｉＯ２膜よりも、Ｃｕ原子の拡散を抑制しやすい。図９では、金属パッド１７間のピッチや、金属パッド２２間のピッチを短くすると、貼合面Ｓ１に占める金属パッド１７、２２の密度が高くなり、金属パッド１７、２２から多量のＣｕ原子が拡散するおそれがある。本実施形態によれば、貼合面Ｓ１をＳｉＣＮ膜で形成することで、貼合面Ｓ１に占める金属パッド１７、２２の密度が高くなっても、金属パッド１７、２２からのＣｕ原子の拡散を効果的に抑制することが可能となる。
なお、本実施形態の金属パッド１７、２２と金属パッド２９、３２は、その他の理由から、異なる形状を有していてもよい。例えば、アレイウェハＷ２とアレイウェハＷ３とを貼り合わせて、その後に回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる場合には、ウェハの反りが、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる際に顕著になる可能性が高い。この場合には、金属パッド１７、２２の面積を大きく設定し、金属パッド２９、３２の面積を小さく設定してもよい。
さらに、本実施形態の金属パッド２２は、金属パッド１７と同じ形状を有しているが、金属パッド１７と異なる形状を有していてもよい。同様に、本実施形態の金属パッド３２は、金属パッド２９と同じ形状を有しているが、金属パッド２９と異なる形状を有していてもよい。さらに、図９に示す複数の金属パッド１７は、２種類以上の形状を有する金属パッド１７を含んでいてもよい。これは、金属パッド２２、２９、３２についても同様である。
次に、図１０～図１３を参照して、本実施形態の金属パッド１７、２２、２９、３２の種々の例について説明する。
図１０は、第１実施形態の金属パッド１７、２２、２９、３２の第１の例を示す平面図である。
図１０(ａ)、図１０(ｂ)、図１０(ｃ)、および図１０(ｄ)はそれぞれ、平面視での金属パッド１７、２２、２９、３２の形状を示している。平面視での金属パッド１７、２２の形状は、長さＬ１の４辺を有する正方形である。一方、平面視での金属パッド２９、３２の形状は、長さＬ２の４辺を有する正方形である（Ｌ１＜Ｌ２）。よって、金属パッド１７、２２と金属パッド２９、３２は、異なる形状を有している。なお、この例における金属パッド１７、２２の厚さは、金属パッド２９、３２の厚さと同じでもよいし、金属パッド２９、３２の厚さと異なっていてもよい。
図１１は、第１実施形態の金属パッド１７、２２、２９、３２の第２の例を示す平面図である。
図１１(ａ)、図１１(ｂ)、図１１(ｃ)、および図１１(ｄ)はそれぞれ、平面視での金属パッド１７、２２、２９、３２の形状を示している。平面視での金属パッド１７、２２の形状は、長さＬ３の２辺および長さＬ４の２辺を有する長方形である（Ｌ３＜Ｌ４）。一方、平面視での金属パッド２９、３２の形状は、長さＬ２の４辺を有する正方形である。よって、金属パッド１７、２２と金属パッド２９、３２は、異なる形状を有している。なお、この例における金属パッド１７、２２の厚さは、金属パッド２９、３２の厚さと同じでもよいし、金属パッド２９、３２の厚さと異なっていてもよい。この例では、金属パッド１７、２２の面積Ｌ３×Ｌ４が、金属パッド２９、３２の面積Ｌ２×Ｌ２よりも小さく設定されている（Ｌ３×Ｌ４＜Ｌ２×Ｌ２）。
図１２は、第１実施形態の金属パッド１７、２２、２９、３２の第３の例を示す平面図である。
図１２(ａ)、図１２(ｂ)、図１２(ｃ)、および図１２(ｄ)はそれぞれ、平面視での金属パッド１７、２２、２９、３２の形状を示している。平面視での金属パッド１７、２２の形状は、直径Ｄ１を有する円である。一方、平面視での金属パッド２９、３２の形状は、直径Ｄ２を有する円である（Ｄ１＜Ｄ２）。よって、金属パッド１７、２２と金属パッド２９、３２は、異なる形状を有している。なお、この例における金属パッド１７、２２の厚さは、金属パッド２９、３２の厚さと同じでもよいし、金属パッド２９、３２の厚さと異なっていてもよい。
なお、第１および第３の例は例えば、Ｘ方向の金属パッド１７（または２２）間のピッチと、Ｙ方向の金属パッド１７（または２２）間のピッチの両方を短くできるという利点を有する。また、金属パッド１７、２２、２９、３２は、平面視において、第１、第２、および第３の例で説明した形状以外の形状を有していてもよい。
図１３は、第１実施形態の金属パッド１７、２２、２９、３２の第４の例を示す断面図である。
図１３(ａ)は、金属パッド１７、２２の縦断面を示しており、図１３(ｂ)は、金属パッド２９、３２の縦断面を示している。金属パッド１７、２２は、厚さＴ１を有しており、金属パッド２９、３２は、厚さＴ２を有している（Ｔ１＜Ｔ２）。よって、金属パッド１７、２２と金属パッド２９、３２は、異なる形状を有している。なお、この例における金属パッド１７、２２の形状は、平面視において、金属パッド２９、３２の形状と同じでもよいし、金属パッド２９、３２の形状と異なっていてもよい。
一般に、金属パッドが厚くなるほど、金属パッドから多量のＣｕ原子が拡散するおそれがある。よって、第４の例を採用する場合には、貼合面Ｓ１をＳｉＯ２膜で形成し、貼合面Ｓ２をＳｉＣＮ膜で形成してもよい。これにより、金属パッド２９、３２が厚くても、金属パッド２９、３２からのＣｕ原子の拡散を効果的に抑制することが可能となる。
図１４および図１５は、第１実施形態の半導体装置の利点を説明するための断面図である。
図１４(ａ)および図１４(ｂ)は、回路チップ１内の金属パッド１７、アレイチップ２内の金属パッド２２、２９、アレイチップ３内の金属パッド３２などを示している。図１４(ａ)および図１４(ｂ)はさらに、金属パッド１７（または２２）間のピッチＰ１と、金属パッド２９（または３２）間のピッチＰ２とを示している。本実施形態によれば、平面視での金属パッド１７、２２の面積を小さくすることで、上述のように、ピッチＰ１を短くすることが可能となる。これにより、金属パッド１７、２２の集積度を向上させることが可能となる。
図１５(ａ)および図１５(ｂ)は、金属パッド１７と金属パッド２２との間や、金属パッド２９と金属パッド３２との間に生じた位置ずれの幅Ｘを示している。金属パッド２９、３２の面積は大きいため、位置ずれによる金属パッド２９、３２の高抵抗化や断線は起こりにくい。一方、金属パッド１７、２２の面積は小さいため、位置ずれによる金属パッド１７、２２の高抵抗化や断線が起こりやすい。図１５(ａ)に示す位置ずれと、図１５(ｂ)に示す位置ずれは、同じ幅Ｘを有しているが、図１５(ｂ)に示す金属パッド１７、２２は、図１５(ａ)に示す金属パッド２９、３２に比べ、位置ずれが問題となりやすい状況にある。
しかしながら、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせて、その後にアレイウェハＷ２とアレイウェハＷ３とを貼り合わせる場合には、ウェハの反りが、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる際には大きくなりにくい。そのため、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる際には、位置ずれが抑制されるように貼り合わせを行うことが可能である。よって、本実施形態では、金属パッド１７、２２の面積を小さく設定し、金属パッド２９、３２の面積を大きく設定する。これにより、これらのパッドの高抵抗化や断線を抑制しつつ、これらのパッドの集積度を向上させることが可能となる。
以上のように、本実施形態の金属パッド２９、３２の形状は、金属パッド１７、２２の形状と異なっている。よって、本実施形態によれば、上述のように、これらの金属パッド１７、２２、２９、３２を好適な態様で形成することが可能となる。
（第２実施形態）
図１６は、第２実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置（図１６）は、第１実施形態の半導体装置と同様の構成要素を備えている。ただし、本実施形態のアレイチップ２は、金属パッド２９を備えておらず、貼合面Ｓ２付近にビアプラグ２８を備えている。そのため、本実施形態の金属パッド３２は、図１６に示すように、金属パッド２９ではなくビアプラグ２８と接合されている。図１６のビアプラグ２８と金属パッド３２はそれぞれ、例えばＷ層とＣｕ層である。図１６のビアプラグ２８と金属パッド３２はそれぞれ、第３および第４金属層の例である。本実施形態の半導体装置は例えば、図３～図７に示す方法にて金属パッド２９を形成する工程を省略することで製造可能である。
図１６は、配線２７の上面の幅Ｗ１と、ビアプラグ２８の下面の幅Ｗ２と、金属パッド３２の上面の幅Ｗ３と、ビアプラグ３３の下面の幅Ｗ４と、ビアプラグ３３の上面の幅Ｗ５と、配線３４の幅Ｗ６とを示している。幅Ｗ２、Ｗ４、Ｗ５は、ビアプラグ２８、３３の上面または下面におけるプラグ径に相当する。図１６に示す配線２７、３４は、Ｙ方向に延びており、Ｘ方向の長さである幅Ｗ１、Ｗ６は、配線２７、３４の上面または下面における配線幅に相当する。
本実施形態では、ビアプラグ２８が配線２７上に配置されているため、ビアプラグ２８の幅Ｗ２が、配線２７の幅Ｗ１より短くなっている（Ｗ２＜Ｗ１）。また、金属パッド３２がビアプラグ３３下に配置されているため、金属パッド３２の幅Ｗ３が、ビアプラグ３３の幅Ｗ４より長くなっている（Ｗ３＞Ｗ４）。また、ビアプラグ３３が配線３４下に配置されているため、ビアプラグ３３の幅Ｗ５が、配線３４の幅Ｗ６より短くなっている（Ｗ５＜Ｗ６）。
なお、本実施形態のビアプラグ２８の構造は、ビアプラグ２８の代わりに、ビアプラグ３３に適用してもよい。この場合、アレイチップ３は、金属パッド３２を備えておらず、金属パッド２９は、金属パッド３２ではなくビアプラグ３３と接合される。同様に、本実施形態のビアプラグ２８の構造は、ビアプラグ１７、２２のいずれかに適用してもよい。
図１７は、第２実施形態の半導体装置とその比較例の半導体装置とを比較するための断面図である。
図１７(ａ)は、上記比較例の半導体装置を示している。図１７(ａ)では、金属パッド３２が、金属パッド２９と接合されている。図１７(ａ)では、金属パッド２９と金属パッド３２との位置ずれが生じている。
図１７(ｂ)は、本実施形態の半導体装置を示している。図１７(ｂ)では、金属パッド３２が、ビアプラグ２８と接合されている。図１７(ｂ)では、ビアプラグ２８と金属パッド３２との位置ずれが生じている。
図１７(ａ)に示す矢印Ａ１は、上記比較例の金属パッド２９と金属パッド３２との間の隙間を示している。金属パッド２９のサイズと金属パッド３２のサイズは、いずれも大きいため、金属パッド２９、３２間の隙間は、位置ずれにより非常に短くなっている。そのため、金属パッド２９、３２間でショートが生じるなど、半導体装置の耐圧が悪化するおそれがある。
図１７(ｂ)に示す矢印Ａ２は、本実施形態のビアプラグ２８と金属パッド３２との間の隙間を示している。ビアプラグ２８のサイズは小さいため、ビアプラグ２８と金属パッド３２との間の隙間は、位置ずれが生じても長く確保されている。よって、本実施形態によれば、ビアプラグ２８と金属パッド３２との間のショートを抑制できるなど、半導体装置の耐圧の悪化を抑制することが可能となる。
図１８および図１９は、第２実施形態の第１～第４変形例の半導体装置の構造を示す断面図である。
第１変形例の半導体装置（図１８）は、第１実施形態の半導体装置と同様の構成要素を備えている。ただし、本変形例のアレイチップ２、３は、金属パッド２９、３２を備えておらず、貼合面Ｓ２付近にビアプラグ２８、３３を備えている。そのため、本実施形態のビアプラグ３３は、図１８に示すように、ビアプラグ２８と接合されている。図１８のビアプラグ２８、３３は、例えばＷ層である。図１８のビアプラグ２８、３３はそれぞれ、第３および第４金属層の例である。本変形例の半導体装置は例えば、図３～図７に示す方法にて金属パッド２９、３２を形成する工程を省略することで製造可能である。本変形例によれば、第２実施形態と同様に、ビアプラグ２８、３３間のショートを抑制できるなど、半導体装置の耐圧の悪化を抑制することが可能となる。
第２変形例の半導体装置（図１９(ａ)）は、図１６に示す構成要素に加えて、複数の金属パッド（ダミーパッド）３２’を備えている。これらの金属パッド３２’は、金属パッド３２と同じ材料で形成されている。第３変形例の半導体装置（図１９(ｂ)）は、図１８に示す構成要素に加えて、複数のビアプラグ（ダミープラグ）２８’を備えている。これらのビアプラグ２８’は、ビアプラグ２８と同じ材料で形成されている。第４変形例の半導体装置（図１９(ｃ)）は、図１６に示す構成要素に加えて、複数のビアプラグ（ダミープラグ）２８’を備えている。これらのビアプラグ２８’は、ビアプラグ２８と同じ材料で形成されている。
このように、第２実施形態や第１変形例の構造を採用する際には、アレイチップ２またはアレイチップ３は、ダミーパッド３２’またはダミープラグ２８’を備えていてもよい。ダミーパッド３２’は、半導体装置内の構成要素同士を電気的に接続するパッドとして使用されていない金属パッドである。ダミープラグ２８’は、半導体装置内の構成要素同士を電気的に接続するプラグとして使用されていないビアプラグである。ダミーパッド３２’やダミープラグ２８’によれば、ＣＭＰエロ―ジョンを抑制することが可能となる。なお、第２実施形態や第１変形例の構造を採用する際には、矢印Ａ１、Ａ２で示す隙間を広く確保するために、ダミーパッド３２’（またはダミープラグ２８’）は、図１９(ａ)～図１９(ｃ)に示すように、アレイチップ２、３のいずれか一方のみに配置することが望ましい。
以上のように、本実施形態のアレイチップ２、３は、金属パッド３２とビアプラグ２８とが接合された構造、または、ビアプラグ３３とビアプラグ２８とが接合された構造を有している。よって、本実施形態によれば、上述のように、これらの金属パッド３２やビアプラグ２８、３３を好適な態様で形成することが可能となる。本実施形態によれば、ビアプラグ２８、３３に、金属パッド３２などの貼合パッドと同様の機能を付与することが可能となる。
なお、第２実施形態や第１～第４変形例の構造は、貼合面Ｓ２の代わりに、貼合面Ｓ１に適用してもよい。ただし、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせて、その後にアレイウェハＷ２とアレイウェハＷ３とを貼り合わせる場合には、ウェハの反りが、アレイウェハＷ２とアレイウェハＷ３とを貼り合わせる際に顕著になる可能性が高い。この場合、金属パッド間の位置ずれは、アレイウェハＷ２とアレイウェハＷ３とを貼り合わせる際に起こりやすい。よって、第２実施形態や第１～第４変形例の構造は、この場合には貼合面Ｓ１よりも貼合面Ｓ２に適用する方が望ましい。
（第３実施形態）
図２０は、第３実施形態の半導体装置の製造方法を示す断面図である。
本実施形態の半導体装置の製造方法は、図３～図７に示す第１実施形態の半導体装置の製造方法と同様に行われる。ただし、本実施形態では、アレイウェハＷ２とアレイウェハＷ３とを貼り合わせた直後のアニールの温度が、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせた直後のアニールの温度と異なる温度に設定される。
まず、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる（図２０(ａ)）。次に、回路ウェハＷ１およびアレイウェハＷ２を、温度Ｔａでアニールする（図２０(ｂ)）。これにより、金属パッド１７、２２が加熱される。温度Ｔａは、第１温度の例である。
本実施形態の金属パッド１７、２２は、例えばＣｕ層を含んでいる。Ｃｕ層同士は、４００℃以上のアニールにより十分に接合可能である。しかしながら、図２０(ｂ)のアニールは、温度Ｔａを４００℃未満に設定して行う。そのため、本実施形態の金属パッド１７と金属パッド２２は、図２０(ｂ)のアニールでは十分に接合されない。図２０(ｂ)のアニールは例えば、温度Ｔａを３００℃未満に設定して１時間行う。このアニールによれば、層間絶縁膜１３と層間絶縁膜２１との結合は促進されるが、金属パッド１７と金属パッド２２は十分に接合されない。
次に、アレイウェハＷ２とアレイウェハＷ３とを貼り合わせる（図２０(ｃ)）。次に、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を、温度Ｔａと異なる温度Ｔｂでアニールする（図２０(ｄ)）。これにより、金属パッド１７、２２、２９、３２が加熱される。温度Ｔｂは、第２温度の例である。
本実施形態の金属パッド２９、３２は、例えばＣｕ層を含んでいる。図２０(ｄ)のアニールは、温度Ｔｂを４００℃以上に設定して行う。そのため、本実施形態の金属パッド１７と金属パッド２２は、図２０(ｄ)のアニールにより十分に接合され、かつ、本実施形態の金属パッド２９と金属パッド３２も、図２０(ｄ)のアニールにより十分に接合される。図２０(ｄ)のアニールは例えば、温度Ｔｂを４００℃に設定して１時間行う。このアニールによれば、層間絶縁膜２１と層間絶縁膜３１との結合が促進されるだけでなく、金属パッド１７と金属パッド２２が十分に接合され、かつ、金属パッド２２と金属パッド３２が十分に接合される。
仮に温度Ｔａを４００℃以上に設定すると、金属パッド１７、２２は、図２０(ｂ)のアニールにより十分に接合され、さらに図２０(ｄ)のアニールにより、十分に接合可能な温度にさらされる。その結果、金属パッド１７、２２に過大なストレスがかかるおそれや、金属パッド１７、２２から多量のＣｕ原子が拡散するおそれがある。一方、本実施形態によれば、温度Ｔａを４００℃未満に設定することで、これらの問題を抑制することが可能となる。
また、Ｃｕ原子の拡散は、回路ウェハＷ１への悪影響が大きいと考えられる。よって、回路ウェハＷ１に近い金属パッド１７、２２からのＣｕ原子の拡散は、回路ウェハＷ１から遠い金属パッド２９、３２からのＣｕ原子の拡散よりも抑制することが望ましい。本実施形態によれば、金属パッド１７、２２、２９、３２のうちの金属パッド１７、２２のみを加熱する図２０(ｂ)のアニールを低温で行うことで、金属パッド１７、２２からのＣｕ原子の拡散を効果的に抑制することが可能となる。
なお、温度Ｔａは、その他の理由から、温度Ｔｂと異なる温度に設定してもよい。例えば、図２１に示す方法により半導体装置を製造してもよい。
図２１は、第３実施形態の変形例の半導体装置の製造方法を示す断面図である。
まず、アレイウェハＷ２とアレイウェハＷ３とを貼り合わせる（図２１(ａ)）。次に、アレイウェハＷ２およびアレイウェハＷ３を、温度Ｔｂでアニールする（図２１(ｂ)）。これにより、金属パッド２９、３２が加熱される。この温度Ｔｂも、第２温度の例である。
本変形例の金属パッド２９、３２は、例えばＣｕ層を含んでいる。図２１(ｂ)のアニールは、温度Ｔｂを４００℃以上に設定して行う。そのため、本変形例の金属パッド２９と金属パッド３２は、図２１(ｂ)のアニールにより十分に接合される。図２１(ｂ)のアニールは例えば、温度Ｔａを４２０℃に設定して１時間行う。このアニールによれば、層間絶縁膜２１と層間絶縁膜３１との結合が促進されるだけでなく、金属パッド２９と金属パッド３２が十分に接合される。
次に、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる（図２１(ｃ)）。次に、回路ウェハＷ１、アレイウェハＷ２、およびアレイウェハＷ３を、温度Ｔｂと異なる温度Ｔａでアニールする（図２１(ｄ)）。これにより、金属パッド１７、２２、２９、３２が加熱される。この温度Ｔａも、第１温度の例である。
本変形例の金属パッド１７、２２は、例えばＣｕ層を含んでいる。図２１(ｄ)のアニールは、温度Ｔａを４００℃以上に設定して行う。そのため、本変形例の金属パッド１７と金属パッド２２は、図２１(ｄ)のアニールにより十分に接合される。図２１(ｄ)のアニールは例えば、温度Ｔａを４００℃に設定して１時間行う。このアニールによれば、層間絶縁膜１３と層間絶縁膜２１との結合が促進されるだけでなく、金属パッド１７と金属パッド２２が十分に接合される。
上述のように、回路ウェハＷ１に近い金属パッド１７、２２からのＣｕ原子の拡散は、回路ウェハＷ１から遠い金属パッド２９、３２からのＣｕ原子の拡散よりも抑制することが望ましい。本変形例によれば、金属パッド１７、２２が、図２１(ｂ)および図２１(ｄ)のアニールのうちの図２１(ｄ)のアニールのみで加熱されるため、金属パッド１７、２２からのＣｕ原子の拡散を効果的に抑制することが可能となる。また、本変形例によれば、温度Ｔａを温度Ｔｂより低くすることで、金属パッド１７、２２のアニールを低温で行うことが可能となり、金属パッド１７、２２からのＣｕ原子の拡散をさらに効果的に抑制することが可能となる。
以上のように、本実施形態によれば、温度Ｔｂを温度Ｔａと異なる温度に設定することで、金属パッド１７、２２、２９、３２を好適な態様で形成することが可能となる。上述の説明では温度Ｔｂが温度Ｔａより高く設定されているが、逆に温度Ｔｂを温度Ｔａより低く設定する方式を採用してもよい。
なお、本実施形態の方法は、第１実施形態の半導体装置を製造する場合に適用する代わりに、第２実施形態の半導体装置を製造する場合に適用してもよい。この場合、本実施形態のアニールは、金属パッド同士を接合するだけでなく、金属パッドとビアプラグとを接合するか、またはビアプラグ同士を接合することとなる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：回路チップ、２：アレイチップ、３：アレイチップ、
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、１２ｂ：ゲート電極、
１２ｃ：拡散層、１２ｄ：拡散層、１３：層間絶縁膜、１４：コンタクトプラグ、
１５：配線、１６：ビアプラグ、１７：金属パッド、
２１：層間絶縁膜、２２：金属パッド、２３：ビアプラグ、
２４：配線、２５：ビアプラグ、２６：メモリセルアレイ、
２７：配線、２８：ビアプラグ、２９：金属パッド、
３１：層間絶縁膜、３１ａ：絶縁膜、３１ｂ：絶縁膜、３２：金属パッド、
３３：ビアプラグ、３４：配線、３５：ビアプラグ、３６：メモリセルアレイ、
３７：配線、３８：ビアプラグ、３９：パッシベーション膜、
４１：電極層、４２：絶縁膜、４３：柱状部、
４３ａ：ブロック絶縁膜、４３ｂ：電荷蓄積層、
４３ｃ：トンネル絶縁膜、４３ｄ：チャネル半導体層、４３ｅ：コア絶縁膜、
５１：電極層、５２：絶縁膜、５３：柱状部、
５３ａ：ブロック絶縁膜、５３ｂ：電荷蓄積層、
５３ｃ：トンネル絶縁膜、５３ｄ：チャネル半導体層、５３ｅ：コア絶縁膜、
６１：基板、６２：基板、
７１：絶縁膜、７２：絶縁膜、７３：絶縁膜、７４：絶縁膜

Claims (20)

  1. 第１基板と、
    前記第１基板上に設けられた第１絶縁膜と、
    前記第１絶縁膜内に設けられた第１パッドと、
    前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜内に設けられ、前記第１パッド上に配置され、前記第１パッドと接する第２パッドと、
    前記第２絶縁膜内に設けられ、前記第２パッドの上方に配置された第３パッドと、
    前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜内に設けられ、前記第３パッド上に配置され、前記第３パッドと接する第４パッドとを備え、
    前記第３または第４パッドの形状は、前記第１または第２パッドの形状と異なる、半導体装置。
  2. 平面視での前記第３または第４パッドの形状は、平面視での前記第１または第２パッドの形状と異なる、請求項１に記載の半導体装置。
  3. 前記第３または第４パッドの厚さは、前記第１または第２パッドの厚さと異なる、請求項１に記載の半導体装置。
  4. 前記第２絶縁膜内に設けられた第１メモリセルアレイと、
    前記第３絶縁膜内に設けられた第２メモリセルアレイと、
    をさらに備える、請求項１に記載の半導体装置。
  5. 前記第１絶縁膜内に設けられ、前記第１および第２メモリセルアレイを制御する回路をさらに備える、請求項４に記載の半導体装置。
  6. 前記第１絶縁膜の上面または前記第２絶縁膜の下面は、第１絶縁材料で形成され、
    前記第２絶縁膜の上面または前記第３絶縁膜の下面は、前記第１絶縁材料と異なる第２絶縁材料で形成されている、請求項１に記載の半導体装置。
  7. 前記第１および第２絶縁材料の一方は、シリコンと酸素とを含み、
    前記第１および第２絶縁材料の他方は、シリコンと炭素と窒素とを含む、
    請求項６に記載の半導体装置。
  8. 第１基板と、
    前記第１基板上に設けられた第１絶縁膜と、
    前記第１絶縁膜内に設けられた第１金属層と、
    前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第２絶縁膜内に設けられ、前記第１金属層上に配置され、前記第１金属層と接する第２金属層と、
    前記第２絶縁膜内に設けられ、前記第２金属層の上方に配置された第３金属層と、
    前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第３絶縁膜内に設けられ、前記第３金属層上に配置され、前記第３金属層と接する第４金属層とを備え、
    前記第１、第２、第３、または第４金属層は、配線の表面に設けられたプラグである、半導体装置。
  9. 前記第１および第２金属層の一方、または、前記第３および第４金属層の一方は、配線の表面に設けられたプラグであり、
    前記第１および第２金属層の他方、または、前記第３および第４金属層の他方は、配線の表面にプラグを介して設けられたパッドである、
    請求項８に記載の半導体装置。
  10. 前記第１および第２金属層の一方、または、前記第３および第４金属層の一方は、配線の表面に設けられたプラグであり、
    前記第１および第２金属層の他方、または、前記第３および第４金属層の他方は、配線の表面に設けられたプラグである、
    請求項８に記載の半導体装置。
  11. 前記第２絶縁膜内に設けられた第１メモリセルアレイと、
    前記第３絶縁膜内に設けられた第２メモリセルアレイと、
    をさらに備える、請求項８に記載の半導体装置。
  12. 前記第１絶縁膜内に設けられ、前記第１および第２メモリセルアレイを制御する回路をさらに備える、請求項１１に記載の半導体装置。
  13. 第１基板上に、第１絶縁膜を形成し、
    前記第１絶縁膜内に、第１金属層を形成し、
    第２基板上に、第２絶縁膜を形成し、
    前記第２絶縁膜内に、第２金属層と第３金属層とを形成し、
    第３基板上に、第３絶縁膜を形成し、
    前記第２絶縁膜内に、第４金属層を形成し、
    前記第１金属層と前記第２金属層とが接するように、前記第１絶縁膜と前記第２絶縁膜とを貼り合わせ、前記第１絶縁膜と前記第２絶縁膜との貼り合わせ後に、少なくとも前記第１および第２金属層を第１温度でアニールし、
    前記第３金属層と前記第４金属層とが接するように、前記第２絶縁膜と前記第３絶縁膜とを貼り合わせ、前記第２絶縁膜と前記第３絶縁膜との貼り合わせ後に、少なくとも前記第３および第４金属層を第２温度でアニールする、
    ことを含み、
    前記第２温度は、前記第１温度と異なる、半導体装置の製造方法。
  14. 前記第２絶縁膜と前記第３絶縁膜との貼り合わせは、前記第１温度でのアニール後に行われる、請求項１３に記載の半導体装置の製造方法。
  15. 前記第１絶縁膜と前記第２絶縁膜との貼り合わせは、前記第２温度でのアニール後に行われる、請求項１３に記載の半導体装置の製造方法。
  16. 前記第２基板上に第１メモリセルアレイを形成し、
    前記第３基板上に第２メモリセルアレイを形成する、
    ことをさらに含む、請求項１３に記載の半導体装置の製造方法。
  17. 前記第１基板上に、前記第１および第２メモリセルアレイを制御する回路を形成することをさらに含む、請求項１６に記載の半導体装置の製造方法。
  18. 前記第２温度は、前記第１温度より高い、請求項１７に記載の半導体装置の製造方法。
  19. 前記第１、第２、第３、および第４金属層はそれぞれ、第１、第２、第３、および第４パッドである、請求項１３に記載の半導体装置の製造方法。
  20. 前記第１、第２、第３、または第４金属層は、配線の表面に設けられたプラグである、請求項１３に記載の半導体装置の製造方法。
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