TW202312366A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種可抑制半導體層引起之問題之半導體裝置及其製造方法。 根據一實施形態，半導體裝置具備：第1基板；第1絕緣膜，其設置於上述第1基板上；及半導體層，其設置於上述第1絕緣膜上。上述裝置進而具備：金屬層，其包含：第1部分，其設置於上述半導體層上；及第2部分，其包含不介隔上述半導體層而設置於上述第1絕緣膜上之接合墊。

Description

半導體裝置及其製造方法
本發明之實施形態係關於一種半導體裝置及其製造方法。
若於半導體裝置內殘存有無用之半導體層，則有半導體裝置之性能因半導體層而降低之虞，或有半導體層妨礙半導體裝置之製造之虞。
實施形態提供一種可抑制半導體層引起之問題之半導體裝置及其製造方法。
根據一實施形態，半導體裝置具備：第1基板；第1絕緣膜，其設置於上述第1基板上；及半導體層，其設置於上述第1絕緣膜上。上述裝置進而具備金屬層，其包含：第1部分，其設置於上述半導體層上；及第2部分，其包含不介隔上述半導體層而設置於上述第1絕緣膜上之接合墊。
以下，參照圖式說明本發明之實施形態。於圖1～圖39中，對同一構成附註同一符號，並省略重複之說明。
(第1實施形態) 圖1係顯示第1實施形態之半導體裝置之構造之剖視圖。圖1之半導體裝置為將陣列晶片1與電路晶片2貼合之3維記憶體。
陣列晶片1具備包含複數個記憶胞之記憶胞陣列11、與記憶胞陣列11下之層間絕緣膜12。層間絕緣膜12例如為SiO 2膜(氧化矽膜)、或包含SiO 2膜與其他絕緣膜之積層膜。層間絕緣膜12為第1絕緣膜或第4絕緣膜之例。
電路晶片2設置於陣列晶片1下。符號S顯示陣列晶片1與電路晶片2之貼合面。電路晶片2具備層間絕緣膜13、及層間絕緣膜13下之基板14。層間絕緣膜13例如為SiO 2膜、或包含SiO 2膜與其他絕緣膜之積層膜。層間絕緣膜13為第1絕緣膜或第3絕緣膜之例。基板14例如為Si(矽)基板等半導體基板。基板14為第1基板之例。
圖1顯示平行於基板14之表面且互相垂直之X方向及Y方向、與垂直於基板14之表面之Z方向。於本說明書中，將+Z方向作為上方向處理，將-Z方向作為下方向處理。-Z方向可與重力方向一致，亦可不一致。
陣列晶片1作為記憶胞陣列11內之複數個電極層，具備互相隔開之複數根字元線WL。圖1顯示記憶胞陣列11之階梯構造部21。各字元線WL經由接觸插塞22與字元線配線層23電性連接。貫通複數根字元線WL之各柱狀部CL經由通孔插塞24與位元線BL電性連接，且與後述之源極層51(源極線)電性連接。字元線WL為第1電極層之例，源極層51為第2電極層之例。
電路晶片2具備複數個電晶體31。各電晶體31具備介隔閘極絕緣膜設置於基板14上之閘極電極32、與設置於基板14內之未圖示之源極擴散層及汲極擴散層。又，電路晶片2具備設置於該等電晶體31之閘極電極32、源極擴散層、或汲極擴散層上之複數個接觸插塞33、設置於該等接觸插塞33上，包含複數根配線之配線層34、及設置於配線層34上，包含複數根配線之配線層35。
電路晶片2進而具備設置於配線層35上，包含複數根配線之配線層36、設置於配線層36上之複數個通孔插塞37、及設置於該等通孔插塞37上之複數個金屬墊38。金屬墊38例如為包含Cu(銅)層之金屬層。金屬墊38為第1墊之例。電路晶片2作為控制陣列晶片1之動作之控制電路(邏輯電路)發揮功能。該控制電路由電晶體31等構成，電性連接於金屬墊38。
陣列晶片1具備設置於金屬墊38上之複數個金屬墊41、與設置於金屬墊41上之複數個通孔插塞42。又，陣列晶片1具備設置於該等通孔插塞42上，包含複數根配線之配線層43、設置於配線層43上，包含複數根配線之配線層44、及設置於配線層44上之複數個通孔插塞45。金屬墊41例如為包含Cu層之金屬層。金屬墊41為第2墊之例。上述位元線BL包含於配線層44。上述控制電路經由金屬墊41、38等電性連接於記憶胞陣列11，並經由金屬墊41、38等控制記憶胞陣列11之動作。
陣列晶片1進而具備半導體層51a、金屬層51b、絕緣膜52a、絕緣膜52、鈍化絕緣膜53、焊料層54、及接合線55。圖1進而顯示包含半導體層51a之一部分及金屬層51b之一部分之源極層51、與包含絕緣膜52a及絕緣膜52b之絕緣膜52。絕緣膜52為第2絕緣膜之例。
半導體層51a於基板14之上方，形成於記憶胞陣列11及層間絕緣膜12上。半導體層51a配置於柱狀部CL上，與柱狀部CL電性連接。半導體層51a例如為多晶矽層。本實施形態之半導體層51a包含彼此分離之部分A1、A2。
絕緣膜52a形成於半導體層51a上。絕緣膜52a例如為SiO 2膜。
絕緣膜52b形成於絕緣膜52a上。絕緣膜52b例如為SiO 2膜。本實施形態之絕緣膜52b形成於絕緣膜52a之上表面、或絕緣膜52a及半導體層51a之側面。
金屬層52b形成於層間絕緣膜12、複數個通孔插塞45、半導體層51a、及絕緣膜52b上。金屬層52b例如包含Al(鋁)層。本實施形態之金屬層51b包含彼此分離之部分B1、B2、B3。部分B1為第1部分之例，部分B3為第2部分之例。
部分B1形成於部分A1上，與部分A1電性連接。本實施形態之源極層51如上所述包含半導體層51a之一部分及金屬層51b之一部分，更詳細而言包含部分A1及部分B1。
部分B2形成於絕緣膜52b上。本實施形態之部分B2與部分B1電性連接。部分B2例如作為電源線使用。
部分B3形成於層間絕緣膜12及複數個通孔插塞45上，與該等通孔插塞45電性連接。圖1所示之部分B3經由該等通孔插塞45或金屬墊41、38等，與特定電晶體31電性連接。本實施形態之部分B3由於不介隔半導體層51a、絕緣膜52a、及絕緣膜52b，而形成於層間絕緣膜12或通孔插塞45上，故連接於層間絕緣膜12或通孔插塞45。本實施形態之部分B3與部分B1或部分B2電性絕緣。
鈍化絕緣膜53形成於金屬層51b及絕緣膜52b上，覆蓋金屬層51b之一部分。本實施形態之鈍化絕緣膜53具有使部分B3之上表面之一部分露出之開口部P。部分B3中露出於開口部P之區域作為圖1之半導體裝置之外部連接墊(接合墊)發揮功能。部分B3可自該開口部P經由接合線、焊料球、金屬凸塊等連接於安裝基板或其他裝置。圖1顯示藉由焊料層54電性連接於部分B3之接合線55。鈍化絕緣膜53例如為包含SiO 2膜與其他絕緣膜之積層膜。
圖2係顯示第1實施形態之柱狀部CL之構造之剖視圖。
如圖2所示，記憶胞陣列11具備交替積層於層間絕緣膜12(圖1)上之複數根字元線WL與複數個絕緣層61。字元線WL例如為包含W(鎢)層之金屬層。絕緣層61例如為SiO 2膜。
柱狀部CL依序包含區塊絕緣膜62、電荷累積層63、隧道絕緣膜64、通道半導體層65、及核心絕緣膜66。電荷累積層63例如為SiN膜(氮化矽膜)，介隔區塊絕緣膜62形成於字元線WL及絕緣層61之側面。電荷累積層53亦可為多晶矽層等半導體層。通道半導體層65例如為多晶矽層，介隔隧道絕緣膜64形成於電荷累積層63之側面。區塊絕緣膜62、隧道絕緣膜64、及核心絕緣膜66例如為SiO 2膜或金屬絕緣膜。
圖3及4係顯示第1實施形態之半導體裝置之製造方法之剖視圖。
圖3顯示包含複數個陣列晶片1之陣列晶圓W1、與包含複數個電路晶片2之電路晶圓W2。陣列晶圓W1亦稱為「記憶體晶圓」，電路晶圓W2亦稱為「CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)晶圓」。
應留意圖3之陣列晶圓W1之朝向、與圖1之陣列晶片1之朝向相反。於本實施形態中，藉由使陣列晶圓W1與電路晶圓W2貼合而製造半導體裝置。圖3顯示為了貼合而反轉朝向之前之陣列晶圓W1，圖1顯示為了貼合而反轉朝向且貼合及切割之後之陣列晶片1。
於圖3中，符號S1顯示陣列晶圓W1之上表面，符號S2顯示電路晶圓W2之上表面。應留意陣列晶圓W1具備設置於記憶胞陣列11及層間絕緣膜12下之基板15。基板15例如為矽基板等半導體基板。基板15為第2基板之例。
於本實施形態中，首先，如圖3所示，於陣列晶圓W1之基板15上形成記憶胞陣列11、層間絕緣膜12、階梯構造部21、金屬墊41等，於電路晶圓W2之基板14上形成層間絕緣膜13、電晶體31、金屬墊38等。例如，於基板15上依序形成通孔插塞45、配線層44、配線層43、通孔插塞42、及金屬墊41。又，於基板14上依序形成接觸插塞33、配線層34、配線層35、配線層36、通孔插塞37、及金屬墊38。接著，如圖4所示，藉由機械性壓力使陣列晶圓W1與電路晶圓W2貼合。藉此，使層間絕緣膜12與層間絕緣膜13接著。繼而，以400℃將陣列晶圓W1及電路晶圓W2退火。藉此，接合金屬墊41與金屬墊38。
其後，於藉由CMP(Chemical Mechanical Polishing：化學機械研磨)將基板14薄膜化，並藉由CMP將基板15去除後，將陣列晶圓W1及電路晶圓W2切斷為複數個晶片。如此，製造圖1之半導體裝置。另，半導體層51a、金屬層51b、源極層51、絕緣膜52a、絕緣膜52b、絕緣膜52、鈍化絕緣膜53、焊料層54、及接合線55例如於薄膜化基板14及去除基板15後，形成於記憶胞陣列11及層間絕緣膜12上。
另，於本實施形態中，雖將陣列晶圓W1與電路晶圓W2貼合，但亦可代替此將陣列晶圓W1彼此貼合。參照圖1～圖4而上述之內容、或參照圖5～圖34而後述之內容亦可應用於陣列晶圓W1彼此之貼合。
又，圖1顯示層間絕緣膜12與層間絕緣膜13之邊界面、或金屬墊41與金屬墊38之邊界面，但上述退火後一般無法觀察該等邊界面。然而，該等邊界面所在之位置例如可藉由檢測金屬墊41之側面或金屬墊38之側面之斜率、或金屬墊41之側面與金屬墊38之位置偏移而推定。
又，本實施形態之半導體裝置可於切斷為複數個晶片後之圖1之狀態下成為交易對象，亦可於切斷為複數個晶片前之圖4之狀態下成為交易對象。圖1顯示晶片狀態之半導體裝置，圖4顯示晶圓狀態之半導體裝置。於本實施形態中，自1個晶圓狀之半導體裝置(圖4)，製造複數個晶片狀之半導體裝置(圖1)。又，本實施形態之半導體裝置亦可於切斷為複數個晶片前之圖7～圖16中任一者之狀態下成為交易對象。
圖5係顯示第1實施形態之比較例之半導體裝置之構造之剖視圖。
本比較例之半導體裝置(圖5)具備與第1實施形態之半導體裝置(圖1)同樣之構成要件。但，本比較例之部分B3於露出於開口部P之區域中，介隔半導體層51a(部分A3)、絕緣膜52a、及絕緣膜52b形成於層間絕緣膜12上。即，本比較例之接合墊介隔半導體層51a、絕緣膜52a、及絕緣膜52b形成於層間絕緣膜12上。本比較例之半導體層51a之部分A3與部分A1或部分A2分離。
於本比較例中，因半導體層51a等産生如下問題。
本比較例之部分B3如上所述，介隔部分A3形成於層間絕緣膜12上。因此，於部分A3與部分B3之間産生寄生電容，且通過部分B3(接合墊)之電流或電壓受到寄生電容之影響。例如，於該接合墊為信號之輸入輸出用之I/O(Input/Output：輸入/輸出)墊之情形時，該信號之傳播速度因寄生電容而延遲。
又，本比較例之部分B3於開口部P附近之區域與通孔插塞45附近之區域之間，具有較大之階差。其理由在於，本比較例之部分B3於通孔插塞45附近之區域中，不介隔半導體層51a、絕緣膜52a、及絕緣膜52b，而形成於層間絕緣膜12及通孔插塞45上。該階差有成為部分B3之斷線或高電阻化之原因之虞。
另一方面，本實施形態之部分B3整體上不介隔半導體層51a、絕緣膜52a、及絕緣膜52b，而形成於層間絕緣膜12上(圖1)。藉此，由於可抑制如上述般之寄生電容或階差之産生，故可抑制寄生電容或階差引起之問題。
圖6係顯示第1實施形態之變化例之半導體裝置之構造之剖視圖。
本變化例之半導體裝置(圖6)具備與第1實施形態之半導體裝置(圖1)同樣之構成要件。其中，本比較例之部分B3於露出於開口部P之區域中，介隔絕緣膜52b形成於層間絕緣膜12上，但不介隔半導體層51a或絕緣膜52a而形成於層間絕緣膜12上。即，本變化例之接合墊介隔絕緣膜52b，且不介隔半導體層51a及絕緣膜52a而形成於層間絕緣膜12上。藉此，由於可抑制如上述般之寄生電容之産生，故可抑制寄生電容引起之問題。
本變化例之部分B3與上述比較例之部分B3同樣，於開口部P附近之區域與通孔插塞45附近之區域之間具有階差。然而，由於本變化例之階差小於上述比較例之階差，故可抑制階差引起之問題。於本變化例之部分B3中，開口部P附近之區域為第3部分之例，通孔插塞45附近之區域為第4部分之例。
圖7～圖12係顯示第1實施形態之半導體裝置之製造方法之剖視圖，具體而言，顯示圖4所示之步驟之後之步驟。
於本實施形態中，於使基板15(陣列晶圓W1)與基板14(電路晶圓W2)貼合，並藉由CMP將基板14薄膜化，藉由CMP將基板15去除後，進行圖7所示之步驟。
首先，於記憶胞陣列11、層間絕緣膜12、及通孔插塞45上形成半導體層51a，於半導體層51a上形成絕緣膜52a(圖7)。接著，藉由光刻及RIE(Reactive Ion Etching：反應性離子蝕刻)，於絕緣膜52a及半導體層51a內形成開口部H1、H2(圖7)。其結果，半導體層51a分離為部分A1與部分A2。接著，於絕緣膜52a上形成絕緣膜52b(圖7)。其結果，於開口部H1、H2內埋入絕緣膜52b。圖7顯示包含絕緣膜52a、52b之絕緣膜52。
接著，藉由光刻及RIE，於絕緣膜52b、52a內形成開口部H3，於絕緣膜52b、52a及半導體層51a內形成開口部H4(圖8)。其結果，於開口部H3內露出部分A1，於開口部H4內露出通孔插塞45。
接著，於層間絕緣膜12、通孔插塞45、半導體層51a、及絕緣膜52b上，形成金屬層51b(圖9)。其結果，於開口部H3、H4內埋入金屬層51b。
接著，藉由光刻及RIE加工金屬層51b(圖10)。其結果，將金屬層51b分離為部分B1、部分B2、及部分B3。圖10顯示包含部分A1與部分B1之源極層51。
接著，於金屬層51b及絕緣膜52b上，形成鈍化絕緣膜53(圖11)。其結果，金屬層51b及絕緣膜52b由鈍化絕緣膜53覆蓋。
接著，藉由光刻及RIE，於鈍化絕緣膜53內形成開口部H5(圖12)。其結果，於開口部H5內露出部分B3之上表面之一部分。開口部H5相當於上述之開口部P。部分B3中露出於開口部H5內之區域作為接合墊使用。
其後，將陣列晶圓W1及電路晶圓W2切斷為複數個晶片。如此，製造圖1之半導體裝置。
圖13～圖16係顯示第1實施形態之半導體裝置之製造方法之另一剖視圖。
圖13顯示與圖7所示之步驟相同之步驟。其中，圖13顯示陣列晶圓W1及電路晶圓W2內之晶片區域R1與切割區域(刮削區域)R2。圖13進而顯示晶片區域R1與切割區域R2之間之邊界面S’。
陣列晶圓W1及電路晶圓W2包含複數個晶片區域R1，且於圖13顯示該等晶片區域R1中之1個。於俯視下，各晶片區域R1具有長方形之形狀，切割區域R2具有網格狀之形狀(參照後述之圖17)。因此，各晶片區域R1配置於切割區域R2之1個網格內，切割區域R2配置於彼此相鄰之晶片區域R1間等。若沿切割區域R2切斷陣列晶圓W1及電路晶圓W2(切割)，則各晶片區域R1成為1個晶片(半導體裝置)。於基板14內，各晶片區域R1內之區域為第1區域之例，切割區域R2內之區域為第2區域之例。
陣列晶圓W1及電路晶圓W2分別如圖13所示，於晶片區域R1內具備保護環E1、E2。保護環E1、E2設置於晶片區域R1與切割區域R2之間之邊界面S’附近，俯視下具有環狀之形狀。本實施形態之保護環E1由與配線層43、配線層44、及通孔插塞45相同之材料形成。另一方面，本實施形態之保護環E2由與接觸插塞33、配線層34、配線層35、及配線層36相同之材料形成。保護環E1、E2例如設置為用以保護切割後之晶片之側面、或用以防止層間絕緣膜12、13之剝落。
如上所述，圖13顯示與圖7所示之步驟相同之步驟。又，圖14顯示與圖8所示之步驟相同之步驟，圖15顯示與圖9及圖10所示之步驟相同之步驟，圖16顯示與圖11及圖12所示之步驟相同之步驟。
以下，對圖13～圖16所示之步驟進行說明。於該說明中，關於與圖7～圖12所示之步驟之共通點，適當省略說明。
首先，於記憶胞陣列11、層間絕緣膜12、及通孔插塞45上形成半導體層51a，並於半導體層51a上形成絕緣膜52a(圖13)。接著，藉由光刻及RIE，於絕緣膜52a及半導體層51a內形成開口部H1、H2(圖13)。於本實施形態中，藉由該光刻及RIE，於絕緣膜52a及半導體層51a內進一步形成開口部H6、H7。其結果，將半導體層51a分離為部分A1、部分A2、部分A3、及部分A4。部分A3形成於通孔插塞45上，部分A4形成於保護環E1上。接著，於絕緣膜52a上形成絕緣膜52b(圖13)。其結果，於開口部H1、H2、H6、H7內埋入絕緣膜52b。
本實施形態之開口部H7形成於切割區域R2內之基板14及層間絕緣膜13、12之正上方。因此，於圖13所示之步驟中，自切割區域R2去除半導體層51a及絕緣膜52a，僅於晶片區域R1及切割區域R2中之晶片區域R1內殘存半導體層51a及絕緣膜52a。若假設於切割區域R2內殘存半導體層51a，則有該半導體層51a對後述之切割造成不良影響之虞。根據本實施形態，藉由於圖13所示之步驟中自切割區域R2去除半導體層51a，可抑制此種不良影響。
接著，藉由光刻及RIE，於絕緣膜52b、52a內形成開口部H3，於絕緣膜52b、52a及半導體層51a內形成開口部H4(圖14)。其結果，於開口部H3內露出部分A1，於開口部H4內露出通孔插塞45。
接著，於層間絕緣膜12、通孔插塞45、半導體層51a、及絕緣膜52b上，形成金屬層51b(圖15)。其結果，於開口部H3、H4內等埋入金屬層51b。接著，藉由光刻及RIE加工金屬層51b(圖15)。其結果，將金屬層51b分離為部分B1、部分B2、及部分B3。
接著，於金屬層51b及絕緣膜52b上，形成鈍化絕緣膜53(圖16)。其結果，金屬層51b及絕緣膜52b由鈍化絕緣膜53覆蓋。接著，藉由光刻及RIE，於鈍化絕緣膜53內形成開口部H5(圖16)。開口部H5相當於上述之開口部P。
其後，將陣列晶圓W1及電路晶圓W2切斷為複數個晶片。具體而言，藉由沿切割區域R2切斷陣列晶圓W1及電路晶圓W2，而使晶片區域R1成為晶片。此時，若於切割區域R2內殘存有半導體層51a，則有半導體層51a成為剝落之原因之虞。根據本實施形態，藉由事先自切割區域R2去除半導體層51a，而可抑制此種剝落。如此，製造圖1之半導體裝置。
如上所述，本實施形態之金屬層51b之部分B3(接合墊)不介隔半導體層51a而設置於層間絕緣膜12上。因此，根據本實施形態，可抑制半導體層51a引起之問題，例如由半導體層51a引起之寄生電容或階差之問題。
(第2實施形態) 圖17係顯示第2實施形態之半導體裝置之製造方法之俯視圖。
圖17顯示與圖16所示之步驟相同之步驟，具體而言，顯示切割前之陣列晶圓W1內之複數個晶片區域R1及切割區域R2。切割區域R2包含延伸於X方向之複數個區域R2a、及延伸於Y方向之複數個區域R2b。切割區域R2具有由該等區域R2a、R2b形成之網格狀之形狀。圖17以白色顯示晶片區域R1，以交叉影線顯示切割區域R2。另，電路晶圓W2關於晶片區域R1及切割區域R2，與陣列晶圓W1同樣具有圖17所示之構造。
圖18係顯示第2實施形態之半導體裝置之製造方法之另一俯視圖。
圖18係圖17所示之區域K之放大圖。本實施形態之各晶片區域R1如圖18所示，包含胞區域R1a、與周邊區域R1b。胞區域R1a包含記憶胞陣列11(參照圖1)。周邊區域R1b包含周邊電路，例如，包含電晶體31(參照圖1)等控制電路。圖18顯示胞區域R1a內之柱狀部CL、或露出於周邊區域R1b內之複數個開口部P之金屬層51b。於圖1等顯示該等開口部P中之1個。露出於各開口部P之金屬層51b作為1個接合墊發揮功能。
圖18進而以點影線顯示設置於半導體層51a內之凹部71、72、73。於本實施形態中，該等凹部71、72、73設置為貫通半導體層51a。本實施形態之各開口部P(接合墊)於俯視下設置於1個凹部71內。關於半導體層51a之進一步之細節，參照圖19進行後述。
圖19係顯示第2實施形態之半導體裝置之製造方法之另一俯視圖。
圖19與圖18同樣，為圖17所示之區域K之放大圖。但，圖19顯示半導體層51a之平面形狀。圖19以陰影線顯示半導體層51a存在之區域，以白色顯示半導體層51a不存在之區域。
如圖19所示，本實施形態之半導體層51a具備凹部71、72、73。凹部71為具有四邊形之平面形狀之孔。凹部72為具有包圍凹部71之環狀之平面形狀之槽。凹部73為具有線狀之平面形狀，且與凹部72交叉之槽。凹部71具有俯視下平行於X方向或Y方向之4條邊。凹部72延伸於X方向及Y方向。凹部73延伸於X方向。又，本實施形態之半導體層51a僅殘存於晶片區域R1及切割區域R2中之晶片區域R1內。
本實施形態之半導體層51a由於具備凹部71、72、73，故於圖19中，不殘存於晶片區域R1內之全部區域，僅殘存於晶片區域R1內之一部分區域。若於晶片區域R1內之全部區域殘存有半導體層51a，則於對記憶胞陣列11退火時，容易産生半導體層51a引起之剝落。另一方面，根據本實施形態，藉由使半導體層51a僅殘存於晶片區域R1內之一部分區域，而可抑制此種剝落。
於本實施形態中，將俯視下半導體層51a及凹部71、72、73之合計面積所占之凹部71、72、73之合計面積之比例設定為10%～15%。於以Sa表示俯視下之半導體層51a之合計面積，以Sb表示俯視下之凹部71、72、73之合計面積之情形時，該關係由「0.10≦Sb/(Sa+Sb)≦0.15」表示。Sb/(Sa+Sb)之值例如可藉由以各晶片區域R1之面積，除各晶片區域R1內之凹部71、72、73之合計面積而算出。
期望將本實施形態之凹部72、73(槽)之寬度設定得較窄。理由在於可以較薄之絕緣膜埋入凹部72、73。本實施形態之凹部72、73之寬度例如設定為500 nm以下。於凹部72、73之某部分延伸於X方向之情形時，凹部72、73之該部分之寬度為凹部72、73之Y方向之尺寸。相反，於凹部72、73之某部分延伸於Y方向之情形時，凹部72、73之該部分之寬度為凹部72、73之X方向之尺寸。
圖20係顯示第2實施形態之變化例之半導體裝置之製造方法之俯視圖。
圖20與圖18同樣，為圖17所示之區域K之放大圖。本變化例之半導體層51a如圖20所示，代替凹部72、73具備凹部74、75、76。凹部74係延伸於X方向及Y方向之槽，凹部75、76係四邊形之孔。於本變化例中，凹部71、74、75、76設置為貫通半導體層51a。
期望亦將本變化例之凹部74、75、76之寬度設定得較窄。本變化例之凹部74、75、76之寬度例如設定為500 nm以下。凹部74之寬度之決定方法與凹部72、73之寬度相同。另一方面，凹部75、76之寬度為凹部75、76之短邊之長度。於本變化例中，亦將俯視下凹部71、74、75、76之合計面積占半導體層51a及凹部71、74、75、76之合計面積之比例設定為10%～15%。
圖21～圖34係顯示第2實施形態之半導體裝置之製造方法之剖視圖。於本實施形態中，製造包含凹部71、72、73之半導體裝置。本實施形態之半導體裝置可以第1實施形態說明之方法製造，亦可以圖21～圖34所示之方法製造。
圖21顯示陣列晶圓W1之製造步驟。圖21顯示晶片區域R1內之胞區域R1a及周邊區域R1b。圖21進而顯示周邊區域R1b內之槽區域r1、墊區域r2、及槽區域r3。如後所述，於槽區域r1、r3內形成凹部72(槽)，於墊區域r2內形成凹部71(孔)。
首先，於基板15之整面依序形成絕緣膜81、半導體層82、絕緣膜85、及半導體層84，其後將絕緣膜85之一部分置換為半導體層83(圖21)。絕緣膜81例如為SiO 2膜。半導體層82、83、84例如為多晶矽層，用於形成半導體層51a。絕緣膜85例如為SiN膜。於本實施形態中，自胞區域R1a去除絕緣膜85而於半導體層82、84之間形成空洞，並於該空洞內埋入半導體層83而於半導體層82、84之間形成半導體層83。其結果，於胞區域R1a內，形成包含半導體層82、83、84之半導體層51a，於周邊區域R1b內，形成包含半導體層82、84之半導體層51a。
接著，於半導體層84上形成光阻膜86，並於光阻膜86內形成1個開口部86a(圖22)。圖22顯示具有環狀之平面形狀之開口部86a之2個部分。開口部86a形成於槽區域r1、r3內。
接著，藉由使用光阻膜86之RIE，將開口部86a轉印於半導體層84、絕緣膜85、及半導體層82(圖23)。其結果，貫通半導體層84、絕緣膜85、及半導體層82之1個凹部72形成於槽區域r1、r3內。圖23顯示具有環狀之平面形狀之凹部72之2個部分。可於圖22及圖23所示之步驟中，進一步形成凹部73。
接著，於半導體層51a上，形成記憶胞陣列11、層間絕緣膜12、柱狀部CL、狹縫絕緣膜ST、通孔插塞45等(圖24)。其結果，將層間絕緣膜12之一部分埋入凹部72內。本實施形態之記憶胞陣列11藉由形成交替包含複數個絕緣層61(圖2)與複數個犧牲層之積層膜，於積層膜內形成狹縫，自狹縫去除犧牲層，且於藉由去除犧牲層而獲得之複數個空洞內形成複數根字元線WL，並於狹縫內形成狹縫絕緣膜ST而形成。犧牲層例如為SiN膜。圖24所示之步驟例如與圖3所示之步驟同樣進行。
接著，使陣列晶圓W1與未圖示之電路晶圓W2貼合(圖25)。因此，圖25所示之陣列晶圓W1之朝向與圖24所示之陣列晶片1之朝向相反。圖25所示之步驟例如與圖4所示之步驟同樣地進行。
接著，去除基板15及絕緣膜81(圖26)。其結果，半導體層51a(半導體層82)之上表面露出。基板15及絕緣膜81例如藉由CMP或蝕刻去除。
接著，於半導體層51a上依序形成絕緣膜87、88(圖27)。其結果，包含絕緣膜87、88之絕緣膜52a形成於半導體層51a上。絕緣膜87例如為SiCN膜(碳氮化矽膜)。絕緣膜88例如為SiO 2膜。
接著，於絕緣膜52a上形成光阻膜89，並於光阻膜89內形成開口部89a(圖28)。開口部89a形成於墊區域r2內。
接著，藉由使用光阻膜89之RIE，將開口部89a轉印於絕緣膜88、絕緣膜87、半導體層84、絕緣膜85、及半導體層82(圖29)。其結果，貫通絕緣膜88、絕緣膜87、半導體層84、絕緣膜85、及半導體層82之凹部71形成於墊區域r2內。再者，通孔插塞45露出於凹部71內。
接著，於絕緣膜52a上等形成絕緣膜52b，並於絕緣膜52b上形成光阻膜91，於光阻膜91內形成2個開口部91a、91b(圖30)。開口部91a形成於胞區域R1a內，開口部91b形成於墊區域r2內。
接著，藉由使用光阻膜91之RIE，將開口部91a、91b轉印於絕緣膜52b(圖31)。其結果，貫通絕緣膜52b之開口部H3、H4分別形成於胞區域R1a及墊區域r2內。再者，通孔插塞45露出於開口部H4內。
接著，於絕緣膜52b上等形成金屬層51b，並於金屬層51b上形成光阻膜92，於光阻膜92內形成2個開口部92a、92b(圖32)。開口部92a形成於槽區域r1內，開口部92b形成於槽區域r3內。圖32所示之金屬層51b亦形成於開口部H3、H4內。
接著，藉由使用光阻膜92之RIE，將開口部92a、92b轉印於金屬層51b(圖33)。其結果，將金屬層51b分離為部分P1、P2、P3。部分P1於開口部H3內形成於半導體層51a上，與半導體層51a一起形成源極層51。部分P1設置於胞區域R1a及槽區域r1內。部分P2於開口部H4內形成於通孔插塞45上。部分P2形成於槽區域r1及墊區域r2內。部分P3設置於槽區域r3內。
接著，於金屬層51b上等依序形成絕緣膜93、94、95，並形成貫通該等絕緣膜95、94、93之開口部H5(圖34)。其結果，包含該等絕緣膜95、94、93之鈍化絕緣膜53形成於金屬層51b上。絕緣膜93例如為SiO 2膜。絕緣膜94例如為SiN膜。絕緣膜95例如為聚醯亞胺膜。再者，於開口部H5內露出部分P2之上表面之一部分。開口部H5相當於上述之開口部P。部分P2中露出於開口部H5內之區域作為接合墊使用。於圖34中，部分P2之一部分設置於凹部71內，且墊區域r2內之部分P2不介隔半導體層51a而設置於層間絕緣膜12上等。
其後，將陣列晶圓W1及電路晶圓W2切斷為複數個晶片。如此，製造本實施形態之半導體裝置。
如上所述，將本實施形態之半導體層51a加工為具備凹部71、72、73之形狀。因此，根據本實施形態，可抑制半導體層51a引起之問題，例如陣列晶圓W1及電路晶圓W2內之層或膜之剝落之問題。
(第3實施形態) 圖35係顯示第3實施形態之半導體裝置之構造之剖視圖。
本實施形態之半導體裝置(圖35)與第1實施形態之半導體裝置(圖1)同樣，具備陣列晶片1、與電路晶片2。但，圖35省略基板14上或層間絕緣膜12、13內之各種構成要件之圖示。基板14為第1基板之例。層間絕緣膜12、13為第1絕緣膜之例。
本實施形態之陣列晶片1如圖35所示，具備半導體層51a、金屬層51b、絕緣膜52a、絕緣膜52b、鈍化絕緣膜53、複數個焊料層54、及複數根接合線55。圖35進而顯示包含絕緣膜52a及絕緣膜52b之絕緣膜52。絕緣膜52為第2絕緣膜之例。
半導體層51a形成於層間絕緣膜12上。本實施形態之半導體層51a與第1實施形態之半導體層51a同樣，包含彼此分離之部分A1、A2(圖1)，但圖35僅顯示部分A1、A2中之部分A2。圖35進而顯示部分A2包含之3個部分A2a、A2b、A2c。該等3個部分A2a、A2b、A2c於與圖35所示之剖面不同之剖面中，彼此連結(參照圖37)。
絕緣膜52a形成於半導體層51a上。絕緣膜52a例如為SiO 2膜。
絕緣膜52b形成於絕緣膜52a、半導體層51a、及層間絕緣膜12上。絕緣膜52b例如為SiO 2膜。
金屬層52b形成於絕緣膜52b上。金屬層52b於與圖35所示之剖面不同之剖面中，進而形成於半導體層51a及複數個通孔插塞45上(參照圖37)。本實施形態之金屬層51b與第1實施形態之金屬層51b同樣，包含彼此分離之部分B1、B2、B3(圖1)，但圖35僅顯示部分B1、B2、B3中之部分B2、B3。部分B1為第1部分之例。部分B2、B3為第2部分之例。
鈍化絕緣膜53形成於金屬層51b及絕緣膜52b上，覆蓋金屬層51b之一部分。本實施形態之鈍化絕緣膜53具有使部分B3之上表面之一部分露出之開口部P、與使部分B2之上表面之一部分露出之開口部P’。
部分B3中露出於開口部P之區域作為本實施形態之半導體裝置之外部連接墊(接合墊)發揮功能，例如，作為信號之輸入輸出用之I/O墊發揮功能。部分B3可自該開口部P經由接合線、焊料球、金屬凸塊等連接於安裝基板或其他裝置。圖35顯示藉由焊料層54電性連接於部分B3之接合線55。
部分B3之接合墊如圖35所示，不介隔半導體層51a而形成於層間絕緣膜12上。具體而言，本實施形態之部分B3整體不介隔半導體層51a而形成於層間絕緣膜12上，其結果，部分B3之接合墊(開口部P之部分)不介隔半導體層51a而形成於層間絕緣膜12上。藉此，可抑制通過該接合墊之信號受到寄生電容之影響。該接合墊為第1接合墊之例。部分B3為第5部分之例。
部分B2中露出於開口部P’之區域作為本實施形態之半導體裝置之外部連接墊(接合墊)發揮功能，例如，作為電源電壓(例如VDD電壓或GND(Ground：接地)電壓)之供給用之電源墊發揮功能。部分B2可自該開口部P’經由接合線、焊料球、金屬凸塊等連接於安裝基板或其他裝置。圖35顯示藉由焊料層54電性連接於部分B2之接合線55。
部分B2之接合墊亦如圖35所示，不介隔半導體層51a而形成於層間絕緣膜12上。具體而言，本實施形態之部分B2包含介隔半導體層51a形成於層間絕緣膜12上之部分、與不介隔半導體層51a而形成於層間絕緣膜12上之部分，且部分B2之接合墊(開口部P’之部分)不介隔半導體層51a而形成於層間絕緣膜12上。藉此，可抑制通過該接合墊之電源電壓受到寄生電容之影響。該接合墊為第2接合墊之例。部分B2為第6部分之例。
此處，對本實施形態之絕緣膜52b進行說明。
本實施形態之絕緣膜52b包含直接形成於層間絕緣膜12上之部分、與介隔半導體層51a及絕緣膜52a形成於層間絕緣膜12上之部分，且於該等部分之邊界中具有階差。於該階差附近，半導體層51a及絕緣膜52a之端面為錐形面。
因此，本實施形態之絕緣膜52b之上表面包含大致垂直於Z方向之上表面K1、與相對於上表面K1傾斜之上表面K2。上表面K2位於上述階差附近，上表面K1位於其他部位。本實施形態之上表面K1可嚴密地垂直於Z方向，亦可相對於Z方向稍微傾斜。另一方面，本實施形態之上表面K1相對於Z方向大幅度地傾斜。上表面K1為第1上表面之例。上表面K2為第2上表面之例。
本實施形態之部分B2包含形成於絕緣膜52b之上表面K1上之部分、與形成於絕緣膜52b之上表面K2上之部分。其結果，本實施形態之部分B2包含不介隔半導體層51a而形成於層間絕緣膜12上之部分、與介隔半導體層51a形成於層間絕緣膜12上之部分。
另一方面，本實施形態之部分B3包含形成於絕緣膜52b之上表面K1上之部分，但不包含形成於絕緣膜52b之上表面K2上之部分。其結果，本實施形態之部分B3包含不介隔半導體層51a而形成於層間絕緣膜12上之部分，但不包含介隔半導體層51a形成於層間絕緣膜12上之部分。即，本實施形態之部分B3整體不介隔半導體層51a而形成於層間絕緣膜12上。但，本實施形態之部分B3之一部分或整體亦可介隔半導體層51a而形成於層間絕緣膜12上。
對絕緣膜52b之上表面K1、K2之進一步之細節，進行後述。
圖36係顯示第3實施形態之比較例之半導體裝置之構造之剖視圖。
本比較例之半導體裝置(圖36)具備與第3實施形態之半導體裝置(圖35)同樣之構成要件。但，本比較例之部分A2代替彼此連結之部分A2a、A2b、A2c，包含彼此連結之部分A2d、A2e。再者，本比較例之部分B2之接合墊(開口部P’之部分)介隔半導體層51a(部分A2d)形成於層間絕緣膜12上。因此，於部分A2d與部分B2之間産生寄生電容，使通過部分B2之接合墊之電源電壓受到寄生電容之影響。
另一方面，本實施形態之部分B2之接合墊(開口部P’之部分)如圖35所示，不介隔半導體層51a而形成於層間絕緣膜12上。因此，根據本實施形態，可抑制通過部分B2之接合墊之電源電壓受到寄生電容之影響。其對於本實施形態之部分B3之接合墊(開口部P之部分)亦同樣。根據本實施形態，亦可抑制通過部分B3之接合墊之信號受到寄生電容之影響。
接著，再參照圖35，對本實施形態之部分B2、B3進行說明。
如上所述，本實施形態之部分B2之接合墊例如為電源電壓之供給用之電源墊。該情形時，電源線即部分B2一般需配置於層間絕緣膜12上之寬廣之範圍內。因此，難以將部分B2之整體不介隔半導體層51a形成於層間絕緣膜12上，而需將部分B2之一部分介隔半導體層51a形成於層間絕緣膜12上。因此，本實施形態之部分B2包含不介隔半導體層51a而形成於層間絕緣膜12上之部分、與介隔半導體層51a而形成於層間絕緣膜12上之部分。
其結果，本實施形態之部分B2包含形成於絕緣膜52b之上表面K1上之部分、與形成於絕緣膜52b之上表面K2上之部分。該情形時，問題在於由於上表面K2傾斜，故難以於上表面K2上適當形成部分B2。例如，有用以形成金屬層51b之金屬材料多餘地殘存於上表面K2上，而成為部分B2中産生短路之原因之虞。對該問題，於本實施形態中，參照圖39藉由後述之方法處理。
另一方面，本實施形態之部分B3之接合墊例如為信號之輸入輸出用之I/O墊。該情形時，信號線即部分B3一般無需配置於層間絕緣膜12上之寬廣之範圍內。因此，容易將部分B3之整體不介隔半導體層51a形成於層間絕緣膜12上。因此，本實施形態之部分B3包含不介隔半導體層51a而形成於層間絕緣膜12上之部分，但不包含介隔半導體層51a而形成於層間絕緣膜12上之部分。
其結果，本實施形態之部分B3包含形成於絕緣膜52b之上表面K1上之部分，但不包含形成於絕緣膜52b之上表面K2上之部分。藉此，關於部分B3，可避免上述短路之問題。
圖37係顯示第3實施形態之半導體裝置之構造之俯視圖。
圖37以斜影線顯示半導體層51a之形狀，以粗線顯示金屬層51b之形狀。於圖37中，半導體層51a之部分A2包含彼此連結之部分A2a、A2b、A2c，金屬層51b包含彼此分離之部分B2、B3。
圖37進而顯示設置於半導體層51a之開口部H、H’。於該等開口部H、H’內，於層間絕緣膜12上直接形成絕緣膜52b(參照圖35)。開口部H設置於部分A2a與部分A2b之間。開口部H’設置於部分A2a與部分A2c之間。
於圖37中，半導體層51a之開口部H包圍金屬層51b之部分B3。其表示部分B3包含不介隔半導體層51a而形成於層間絕緣膜12上之部分，但不包含介隔半導體層51a形成於層間絕緣膜12上之部分。
於圖37中，金屬層51b之部分B2進而包圍半導體層51a之開口部H’。其表示部分B2包含不介隔半導體層51a而形成於層間絕緣膜12上之部分、與介隔半導體層51a形成於層間絕緣膜12上之部分。
圖37進而顯示部分B3用之開口部P、部分B2用之開口部P’、配置與部分B3電性連接之複數個通孔插塞45之區域Q、及配置與部分B2電性連接之複數個通孔插塞45之區域Q’。於圖37所示之俯視下，區域Q、Q’分別配置於開口部P、P’之X方向上。又，開口部P、P’分別配置於開口部H、H’內。
圖38係顯示第3實施形態之變化例之半導體裝置之構造之俯視圖。
圖38顯示半導體層51a之部分A2、與金屬層51b之部分B2。如圖38所示，部分B2可包含複數個分支部分F。又，部分B2亦可包含複數個區域Q’。該等區域Q’可配置於開口部P’之任意方向上。於圖38中，該等區域Q’配置於開口部P’之+X方向、+Y方向、及-Y方向上。
圖39係用以說明第3實施形態之半導體裝置之構造之立體圖。
圖39(a)顯示絕緣膜52之2個上表面K1及1個上表面K2。上表面K2相對於上表面K1傾斜。
圖39(b)為容易觀察而以點影線顯示形成於該等上表面K1、K2之部分B2。圖39(b)所示之部分B2以覆蓋上表面K2之整面之方式形成於上表面K2上。
圖39(c)亦為容易觀察而以點影線顯示形成於該等上表面K1、K2之部分B2。圖39(c)所示之部分B2以不覆蓋上表面K2之整面之方式形成於上表面K2上。圖39(c)所示之部分B2包含部分B2a與部分B2b，且於部分B2a與部分B2b之間之區域中不覆蓋上表面K2。
此處，比較圖39(b)所示之部分B2、與圖39(c)所示之部分B2。
於部分B2形成於上表面K2上時，問題在於由於上表面K2傾斜，故難以於上表面K2上適當形成部分B2。例如，有用以形成金屬層51b之金屬材料多餘地殘存於上表面K2上，而成為部分B2中産生短路之原因之虞。於圖39(c)中，若於部分B2a與部分B2b之間之區域多餘地殘存金屬材料，則部分B2a與部分B2b短路。
因此，期望於部分B2形成於上表面K2上時，不採用圖39(c)所示之構造，而採用圖39(b)所示之構造。即，期望於部分B2形成於上表面K2上時，部分B2以覆蓋上表面K2之整面之方式形成於上表面K2上。藉此，可抑制如上所述般之短路之發生。
例如，於本實施形態之絕緣膜52具有N個上表面K2之情形時，期望設為各上表面K2如圖39(a)所示不完全由部分B2覆蓋、或如圖39(b)所示完全由部分B2覆蓋中之任一者。即，期望不設置如圖39(c)所示由部分B2部分覆蓋之上表面K2。
具體而言，圖37所示之半導體層51a之開口部H’具有四邊形之平面形狀。因此，圖37所示之部分B2於四邊形之開口部H’之4條邊附近，形成於4個上表面K2上。該情形時，期望圖37所示之部分B2以覆蓋該等4個上表面K2之整面之方式，形成於該等4個上表面K2上。
如上所述，本實施形態之金屬層51b之部分B2或部分B3之接合墊不介隔半導體層51a而設置於層間絕緣膜12上。因此，根據本實施形態，可抑制半導體層51a引起之上述問題。
以上，雖已說明多種實施形態，但該等實施形態僅作為例而提出者，並非意欲限定發明之範圍。本說明書中說明之新穎之裝置及方法可以其他各種方式實施。又，對於本說明書中說明之裝置及方法之形態，於未脫離發明主旨之範圍內，可進行各種省略、置換、變更。附加之申請專利範圍及與其均等之範圍意圖包含發明之範圍或主旨所包含之此種形態或變化例。 [相關申請案]
本申請案享受以日本專利申請案2021-148093號(申請日：2021年9月10日)及日本專利申請案2022-15204號(申請日：2022年2月2日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:陣列晶片 2:電路晶片 11:記憶胞陣列 12:層間絕緣膜 13:層間絕緣膜 14:基板 15:基板 21:階梯構造部 22:接觸插塞 23:字元線配線層 24:通孔插塞 31:電晶體 32:閘極電極 33:接觸插塞 34:配線層 35:配線層 36:配線層 37:通孔插塞 38:金屬墊 41:金屬墊 42:通孔插塞 43:配線層 44:配線層 45:通孔插塞 51:源極層 51a:半導體層 51b:金屬層 52:絕緣膜 52a:絕緣膜 52b:絕緣膜 53:鈍化絕緣膜 54:焊料層 55:接合線 61:絕緣層 62:塊絕緣膜 63:電荷累積層 64:隧道絕緣膜 65:通道半導體層 66:核心絕緣膜 71:凹部 72:凹部 73:凹部 74:凹部 75:凹部 76:凹部 81:絕緣膜 82:半導體層 83:半導體層 84:半導體層 85:絕緣膜 86:光阻膜 86a:開口部 87:絕緣膜 88:絕緣膜 89:光阻膜 89a:開口部 91:光阻膜 91a:開口部 91b:開口部 92:光阻膜 92a:開口部 92b:開口部 93:絕緣膜 94:絕緣膜 95:絕緣膜 A1,A2,A3,A4:部分 A2a,A2b,A2c:部分 A2d,A2e:部分 B1,B2,B3:部分 B2a,B2b:部分 BL:位元線 CL:柱狀部 E1,E2:保護環 F:分支部分 H,H’:開口部 H1～H7:開口部 K:區域 K1:上表面 K2:上表面 P,P’:開口部 P1,P2,P3:部分 Q,Q’:區域 r1:槽區域 R1:晶片區域 R1a:胞區域 R1b:周邊區域 r2:墊區域 R2:切割區域 R2a,R2b:區域 r3:槽區域 S:符號 S1:符號 S2:符號 ST:狹縫絕緣膜 S’:邊界面 W1:陣列晶圓 W2:電路晶圓 WL:字元線
圖1係顯示第1實施形態之半導體裝置之構造之剖視圖。 圖2係顯示第1實施形態之柱狀部之構造之剖視圖。 圖3及圖4係顯示第1實施形態之半導體裝置之製造方法之剖視圖。 圖5係顯示第1實施形態之比較例之半導體裝置之構造之剖視圖。 圖6係顯示第1實施形態之變化例之半導體裝置之構造之剖視圖。 圖7～圖12係顯示第1實施形態之半導體裝置之製造方法之剖視圖。 圖13～圖16係顯示第1實施形態之半導體裝置之製造方法之另一剖視圖。 圖17係顯示第2實施形態之半導體裝置之製造方法之俯視圖。 圖18係顯示第2實施形態之半導體裝置之製造方法之另一俯視圖。 圖19係顯示第2實施形態之半導體裝置之製造方法之另一俯視圖。 圖20係顯示第2實施形態之變化例之半導體裝置之製造方法之俯視圖。 圖21～圖34係顯示第2實施形態之半導體裝置之製造方法之剖視圖。 圖35係顯示第3實施形態之半導體裝置之構造之剖視圖 圖36係顯示第3實施形態之比較例之半導體裝置之構造之剖視圖。 圖37係顯示第3實施形態之半導體裝置之構造之俯視圖。 圖38係顯示第3實施形態之變化例之半導體裝置之構造之俯視圖。 圖39(a)～(c)係用以說明第3實施形態之半導體裝置之構造之立體圖。
1:陣列晶片
2:電路晶片
11:記憶胞陣列
12:層間絕緣膜
13:層間絕緣膜
14:基板
21:階梯構造部
22:接觸插塞
23:字元線配線層
24:通孔插塞
31:電晶體
32:閘極電極
33:接觸插塞
34:配線層
35:配線層
36:配線層
37:通孔插塞
38:金屬墊
41:金屬墊
42:通孔插塞
43:配線層
44:配線層
45:通孔插塞
51:源極層
51a:半導體層
51b:金屬層
52:絕緣膜
52a:絕緣膜
52b:絕緣膜
53:鈍化絕緣膜
54:焊料層
55:接合線
A1,A2:部分
B1,B2,B3:部分
BL:位元線
CL:柱狀部
P:開口部
S:符號
WL:字元線

Claims (27)

  1. 一種半導體裝置，其具備： 第1基板； 第1絕緣膜，其設置於上述第1基板上； 半導體層，其設置於上述第1絕緣膜上；及 金屬層，其包含：第1部分，其設置於上述半導體層上；及第2部分，其包含不介隔上述半導體層而設置於上述第1絕緣膜上之接合墊。
  2. 如請求項1之半導體裝置，其中上述第2部分與上述第1部分分離。
  3. 如請求項1或2之半導體裝置，其進而具備： 記憶胞陣列，其設置於上述第1絕緣膜內，包含複數個第1電極層；及 第2電極層，其設置於上述記憶胞陣列上，包含上述半導體層、與上述金屬層之上述第1部分。
  4. 如請求項1或2之半導體裝置，其中上述第2部分包含：第3部分，其介隔第2絕緣膜設置於上述第1絕緣膜上，包含上述接合墊；及第4部分，其不介隔上述第2絕緣膜而設置於上述第1絕緣膜上。
  5. 如請求項1或2之半導體裝置，其中上述第1基板包含複數個第1區域、與設置於上述第1區域之間而成為切割對象之第2區域； 上述半導體層僅設置於上述第1及第2區域中之上述第1區域之正上方之上述第1絕緣膜上。
  6. 如請求項1或2之半導體裝置，其進而具備： 電晶體，其設置於上述第1基板上； 第1墊，其設置於上述第1絕緣膜內，與上述電晶體電性連接；及 第2墊，其於上述第1絕緣膜內設置於上述第1墊上，與上述接合墊電性連接。
  7. 如請求項1或2之半導體裝置，其中上述半導體層具備設置於上述半導體層內之凹部。
  8. 如請求項7之半導體裝置，其中上述凹部貫通上述半導體層。
  9. 如請求項7之半導體裝置，其中上述接合墊於俯視下設置於上述凹部內。
  10. 如請求項7之半導體裝置，其中上述第2部分之至少一部分設置於上述凹部內。
  11. 如請求項7之半導體裝置，其中上述第1絕緣膜之一部分設置於上述凹部內。
  12. 如請求項7之半導體裝置，其中上述凹部之寬度為500 nm以下。
  13. 如請求項7之半導體裝置，其中於俯視下，上述半導體層及上述凹部之面積中所占之上述凹部之面積之比例為10%～15%。
  14. 如請求項1或2之半導體裝置，其中上述第2部分包含：第5部分，其包含不介隔上述半導體層而設置於上述第1絕緣膜上之第1接合墊；及第6部分，其包含不介隔上述半導體層而設置於上述第1絕緣膜上之第2接合墊。
  15. 如請求項14之半導體裝置，其中上述第1接合墊為信號輸入輸出用之I/O墊，上述第2接合墊為電源電壓供給用之電源墊。
  16. 如請求項14之半導體裝置，其中上述第6部分與上述第5部分分離。
  17. 如請求項14之半導體裝置，其中上述第5部分不包含介隔上述半導體層設置於上述第1絕緣膜上之部分；上述第6部分包含介隔上述半導體層設置於上述第1絕緣膜上之部分。
  18. 如請求項14之半導體裝置，其進而具備： 第2絕緣膜，其設置於上述第1絕緣膜上；且 上述第2絕緣膜之上表面包含第1上表面、與相對於上述第1上表面傾斜之第2上表面； 上述第6部分包含設置於上述第2絕緣膜之上述第2上表面上之部分。
  19. 如請求項18之半導體裝置，其中上述第6部分以覆蓋上述第2上表面之整面之方式設置於上述第2上表面上。
  20. 如請求項18之半導體裝置，其中上述第5部分不包含設置於上述第2絕緣膜之上述第2上表面上之部分。
  21. 一種半導體裝置之製造方法，其包含以下步驟： 於第1基板上形成第1絕緣膜； 於上述第1絕緣膜上形成半導體層； 形成金屬層，該金屬層包含：第1部分，其設置於上述半導體層上；及第2部分，其包含不介隔上述半導體層而設置於上述第1絕緣膜上之接合墊。
  22. 如請求項21之半導體裝置之製造方法，其中上述第1基板包含複數個第1區域、與設置於上述第1區域之間而成為切割對象之第2區域； 上述半導體層形成於上述第1及第2區域之正上方，且於切割前自上述第2區域之正上方之區域去除。
  23. 如請求項21或22中任一項之半導體裝置之製造方法，其進而包含於上述半導體層內形成凹部之步驟。
  24. 如請求項21或22之半導體裝置之製造方法，其進而包含以下步驟： 於上述第1基板上，形成上述第1絕緣膜之一部分即第3絕緣膜； 於上述第3絕緣膜上形成第1墊； 於第2基板上，形成上述第1絕緣膜之另一部分即第4絕緣膜； 於上述第4絕緣膜上形成第2墊； 藉由使上述第1基板與上述第2基板貼合，而於上述第3絕緣膜上配置上述第4絕緣膜，且於上述第1墊上配置上述第2墊。
  25. 如請求項24之半導體裝置之製造方法，其中上述半導體層於使上述第1基板與上述第2基板貼合後形成。
  26. 如請求項24之半導體裝置之製造方法，其中上述半導體層於使上述第1基板與上述第2基板貼合前形成；且進而包含以下步驟： 於使上述第1基板與上述第2基板貼合前，於上述半導體層內形成凹部。
  27. 如請求項24之半導體裝置之製造方法，其中上述半導體層於使上述第1基板與上述第2基板貼合前形成；且進而包含以下步驟： 於使上述第1基板與上述第2基板貼合後，於上述半導體層內形成凹部。
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