JP2021044399A - 半導体装置およびその製造方法 - Google Patents

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朋也 佐貫
Tomoya Sanuki
朋也 佐貫
圭祐 中塚
Keisuke Nakatsuka
圭祐 中塚
康人 吉水
Yasuto Yoshimizu
康人 吉水
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Kioxia Corp
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Abstract

【課題】基板とコンタクトプラグとの接触抵抗を低減することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、２つの素子領域を含む基板であって、前記素子領域は、前記基板の表面に平行な第１方向に延び、前記第１方向に交差する第２方向に互いに隣接する、基板を備える。前記装置はさらに、前記基板の上方に設けられた配線層を備える。前記装置はさらに、前記基板と前記配線層との間に設けられた絶縁膜を備える。前記装置はさらに、前記絶縁膜内において、前記第２方向と、前記第１および第２方向に交差する第３方向とに延び、前記素子領域の各々の上に設けられ、前記素子領域および前記配線層に電気的に接続されたプラグを備える。【選択図】図７

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
基板に接触するコンタクトプラグを形成する場合には、基板とコンタクトプラグとの接触抵抗が高くなることが問題となる。
特開２０１０−１２９６８６号公報
基板とコンタクトプラグとの接触抵抗を低減することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、２つの素子領域を含む基板であって、前記素子領域は、前記基板の表面に平行な第１方向に延び、前記第１方向に交差する第２方向に互いに隣接する、基板を備える。前記装置はさらに、前記基板の上方に設けられた配線層を備える。前記装置はさらに、前記基板と前記配線層との間に設けられた絶縁膜を備える。前記装置はさらに、前記絶縁膜内において、前記第２方向と、前記第１および第２方向に交差する第３方向とに延び、前記素子領域の各々の上に設けられ、前記素子領域および前記配線層に電気的に接続されたプラグを備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の回路チップの構造を示す断面図である。 第１実施形態の比較例の回路チップの構造を示す断面図である。 第１実施形態の回路ウェハの製造方法を示す断面図である。 第２実施形態の回路チップの構造を示す断面図である。 第３実施形態の回路チップの構造を示す断面図である。 第４実施形態の回路チップの構造を示す平面図である。 図９の領域Ｒ１および領域Ｒ２の回路構成を示す回路図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１０において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。Ｙ方向は、第１方向の例であり、Ｘ方向は、第１方向に交差する第２方向の例であり、Ｚ方向は、第１および第２方向に交差する第３方向の例である。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップ２は、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路チップ２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。金属パッド３８は、第１パッドの例である。回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
アレイチップ１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２と、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３とを備えている。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。金属パッド４１は、第２パッドの例である。
アレイチップ１はさらに、配線層４３上に設けられた複数のビアプラグ４４と、これらのビアプラグ４４上や絶縁膜１２上に設けられた金属パッド４５と、金属パッド４５上や絶縁膜１２上に設けられたパッシベーション膜４６とを備えている。金属パッド４５は例えば、Ｃｕ層またはＡｌ層であり、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能する。金属パッド４５は、第３パッドの例である。パッシベーション膜４６は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４５の上面を露出させる開口部Ｐを有している。金属パッド４５は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３は、第１実施形態の半導体装置の製造方法を示す断面図である。図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
図３のメモリウェハＷ１の向きは、図１のメモリチップ１の向きとは逆であることに留意されたい。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のメモリウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のメモリチップ１を示している。
図３において、符号Ｓ１はメモリウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示している。メモリウェハＷ１は、絶縁膜１２下に設けられた基板１６を備えていることに留意されたい。基板１６は例えば、シリコン基板などの半導体基板である。
本実施形態ではまず、図３に示すように、メモリウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３８などを形成する。次に、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。
その後、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板１６をＣＭＰにより除去した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。なお、金属パッド４５とパッシベーション膜４６は例えば、基板１５の薄膜化および基板１６の除去の後に、絶縁膜１２上に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図３を参照して前述した内容や、図４から図１０を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３８の側面の傾きや、金属パッド４１の側面と金属パッド３８との位置ずれを検出することで推定することができる。
図４は、第１実施形態の回路チップ２の構造を示す断面図である。
本実施形態の回路チップ２は、前述したように、基板１５と、基板１５上に形成された層間絶縁膜１４とを備えており、さらには、複数の素子分離領域６１と、複数の素子領域６２と、複数のコンタクトプラグ６３とを備えている。
これらの素子分離領域６１および素子領域６２は、Ｙ方向に延びており、Ｘ方向に交互に配置されている。本実施形態の基板１５は、Ｙ方向に延びる複数の素子分離溝を備えており、基板１５の素子分離溝内に素子分離領域６１が形成されている。素子領域６２は、素子分離溝間に挟まれた凸部であり、基板１５から層間絶縁膜１４に向けてＺ方向に突出しており、Ｙ方向に延びており、Ｘ方向に素子分離領域６１を介して互いに隣接している。図４に示す複数の素子分離溝は、図４に示す断面以外の場所で互いに接続されており、基板１５に設けられた１つの凹部を構成している。
基板１５内に設けられた各素子分離領域６１は、例えばシリコン酸化膜などの絶縁膜で形成されている。素子分離領域６１は、ＳＴＩ（Shallow Trench Isolation）領域とも呼称される。一方、素子分離領域６１間に挟まれた各素子領域６２は、基板１５の一部であり、例えばシリコン層などの半導体層となっている。本実施形態の基板１５は拡散層を含んでおり、素子領域６２はこの拡散層の一部となっている。符号Ｗは、各素子領域６２のＸ方向の幅を示しており、より詳細には、各素子領域６２の上面（上端）のＸ方向の幅を示している。この幅Ｗは、第１幅の例である。本実施形態では、素子領域６２を含む基板１５と、基板１５内に形成された素子分離領域６１が、１つの基板を構成しており、この基板上にコンタクトプラグ６３等が配置されている。
コンタクトプラグ６３は、図１に示すコンタクトプラグ３３の一種であり、層間絶縁膜１４内において素子領域６２上に形成されており、Ｚ方向に延びている。コンタクトプラグ６３は、素子領域６２の上面に接しており、素子領域６２と電気的に接続されている。各コンタクトプラグ６３は、素子領域６２の上面や層間絶縁膜１４の側面に順に形成されたバリアメタル層６３ａとプラグ材層６３ｂとを含んでいる。バリアメタル層６３ａは例えば、Ｔｉ（チタン）またはＴａ（タンタル）を含有する金属層である。プラグ材層６３ｂは例えば、Ｗ（タングステン）、Ａｌ（アルミニウム）、またはＣｕ（銅）を含有する金属層である。
コンタクトプラグ６３は例えば、長方形の平面形状を有し、バーコンタクトとも呼称される。符号Ｗ１は、各コンタクトプラグ６３のＸ方向の幅を示しており、より詳細には、各コンタクトプラグ６３の下面（下端）のＸ方向の幅を示している。この幅Ｗ１は、第２幅の例である。本実施形態では、コンタクトプラグ６３の幅Ｗ１が、素子領域６２の幅Ｗよりも大きく設定されている（Ｗ１＞Ｗ）。
各素子領域６２は、素子分離領域６１と接する＋Ｘ方向の側面と、別の素子分離領域６１と接する−Ｘ方向の側面とを有している。本実施形態の各コンタクトプラグ６３は、１つの素子領域６２上と、この素子領域６２の＋Ｘ方向の側面に設けられた素子分離領域６１上と、この素子領域６２の−Ｘ方向の側面に設けられた素子分離領域６１上とに位置している。すなわち、本実施形態の各コンタクトプラグ６３は、１つの素子領域６２と、この素子領域６２を挟む２つの素子分離領域６１とにまたがって配置されている。このような各コンタクトプラグ６３の配置は、幅Ｗ１が幅Ｗよりも大きく設定されていることで実現可能となっている。
上述のように、金属パッド４５（図１）は、ボンディングパッドとして機能する。金属パッド４５は、いずれかの金属パッド４１、金属パッド３８、コンタクトプラグ６３、および素子領域６２を介して基板１５と電気的に接続されている。これにより、金属パッド４５から基板１５に例えば電源電圧や接地電圧を供給することが可能となっている。
図５は、第１実施形態の比較例の回路チップ２の構造を示す断面図である。
本比較例の回路チップ２は、前述したコンタクトプラグ６３の代わりに複数のコンタクトプラグ６４を備えている。各コンタクトプラグ６４は、上述のバリアメタル層６３ａと同様のバリアメタル層６４ａと、上述のプラグ材層６３ｂと同様のプラグ材層６４ｂとを備えている。コンタクトプラグ６４は例えば、長方形の平面形状を有している。符号Ｗ２は、各コンタクトプラグ６４のＸ方向の幅を示しており、より詳細には、各コンタクトプラグ６４の下面（下端）のＸ方向の幅を示している。本変形例では、コンタクトプラグ６４の幅Ｗ２が、素子領域６２の幅Ｗよりも小さく設定されている（Ｗ２＜Ｗ）。
ここで、第１実施形態のコンタクトプラグ６３と、その比較例のコンタクトプラグ６４とを比較する。
本比較例のコンタクトプラグ６４は、基板１５上に直接形成されている。そのため、本比較例では、コンタクトプラグ６４をサリサイド層上などに形成する場合と比べて、基板１５とコンタクトプラグ６４との接触抵抗が高くなることが問題となる。
一方、本実施形態のコンタクトプラグ６３も、基板１５上に直接形成されている。しかしながら、本実施形態のコンタクトプラグ６３は大きな幅Ｗ１を有し、具体的には、コンタクトプラグ６３の幅Ｗ１が素子領域６２の幅Ｗよりも大きく設定されている。これにより、コンタクトプラグ６３と素子領域６２との接触面積が広く確保されている。本実施形態によれば、コンタクトプラグ６３と素子領域６２との接触面積が広く確保することで、基板１５とコンタクトプラグ６３との接触抵抗を低減することが可能となる。
本実施形態では、各コンタクトプラグ６３の幅Ｗ１が素子領域６２の幅Ｗよりも大きいことから、各コンタクトプラグ６３を１つの素子領域６２とこの素子領域６２を挟む２つの素子分離領域６１とにまたがって配置することができる。その結果、図４に示す各素子領域６２の断面では、各素子領域６２の上面全体がコンタクトプラグ６３の下面に接している。これにより、コンタクトプラグ６３と素子領域６２との接触面積を可能な限り広く確保することが可能となり、基板１５とコンタクトプラグ６４との接触抵抗を大きく低減することが可能となる。
図６は、第１実施形態の回路ウェハＷ２の製造方法を示す断面図である。
まず、基板１５内に複数の素子分離溝Ｈ１を形成し、これらの素子分離溝Ｈ１内にシリコン酸化膜などの絶縁膜を埋め込む（図６(ａ)）。その結果、素子分離溝Ｈ１内に素子分離領域６１が形成され、素子分離溝Ｈ１間に素子領域６２が形成される。
次に、基板１５の全面に層間絶縁膜１４を形成する（図６(ｂ)）。なお、図６(ｂ)の工程では、図１に示す層間絶縁膜１４の全部ではなく一部が形成される。
次に、層間絶縁膜１４内に複数のコンタクトホールＨ２を形成し、これらのコンタクトホールＨ２内にコンタクトプラグ６３を形成する（図６(ｃ)）。この際、各コンタクトホールＨ２は、対応する素子領域６２に達するように形成される。その結果、素子領域６２上にコンタクトプラグ６３が形成される。各コンタクトプラグ６３は、対応する素子領域６２とこの素子領域６２を挟む２つの素子分離領域６１とにまたがって形成される。
その後、図３を参照して説明した方法により、アレイウェハＷ１と回路ウェハＷ２とが貼り合わされる。こうして、図１の半導体装置が製造される。本実施形態の回路チップ２は、図４に示す構造を有するように製造される。
以上のように、本実施形態のコンタクトプラグ６３の幅Ｗ１は、素子領域６２の幅Ｗよりも大きく設定される。よって、本実施形態によれば、基板１５とコンタクトプラグ６３との接触抵抗を低減することが可能となる。
なお、本実施形態の回路チップ２は、図４に示すコンタクトプラグ６３に加えて、図５に示すコンタクトプラグ６４も備えていてもよい。コンタクトプラグ６３の例は、トランジスタ３１のソース拡散層またはドレイン拡散層上に設けられたソース電極またはドレイン電極である。このような例については、第４実施形態で詳細に説明する。
（第２実施形態）
図７は、第２実施形態の回路チップ２の構造を示す断面図である。
本実施形態の回路チップ２は、前述したコンタクトプラグ６３の代わりにコンタクトプラグ６５を備えている。コンタクトプラグ６５は、上述のバリアメタル層６３ａと同様のバリアメタル層６５ａと、上述のプラグ材層６３ｂと同様のプラグ材層６５ｂとを備えている。コンタクトプラグ６５は例えば、長方形の平面形状を有している。符号Ｗ３は、コンタクトプラグ６５のＸ方向の幅を示しており、より詳細には、コンタクトプラグ６５の下面（下端）のＸ方向の幅を示している。本実施形態では、コンタクトプラグ６５の幅Ｗ３が、素子領域６２の幅Ｗよりも大きく設定されている（Ｗ３＞Ｗ）。本実施形態のコンタクトプラグ６５は、Ｚ方向とＸ方向とに延びている。
本実施形態のコンタクトプラグ６５は、複数（ここでは３つ）の素子領域６２上に形成されている。具体的には、コンタクトプラグ６５が、３つの素子領域６２と４つの素子分離領域６１とにまたがって形成されている。別言すると、本実施形態のコンタクトプラグ６５は、第１実施形態の３つのコンタクトプラグ６３をつなげ合わせたような形状を有している。このようなコンタクトプラグ６５は例えば、図６(ｃ)の工程で３つのコンタクトホールＨ２をつなげ合わせたような大きなコンタクトホールを形成することで形成可能である。
本実施形態では、コンタクトプラグ６５と複数の素子領域６２との接触面積を広く確保することができる。よって、本実施形態によれば、コンタクトプラグ６５と素子領域６２との接触面積が広く確保することで、基板１５とコンタクトプラグ６５との接触抵抗を低減することが可能となる。このようなコンタクトプラグ６５は、素子領域６２同士を接続するローカル配線として機能させることができる。
（第３実施形態）
図８は、第３実施形態の回路チップ２の構造を示す断面図である。
本実施形態の回路チップ２は、前述したコンタクトプラグ６３の代わりにコンタクトプラグ６６を備えている。コンタクトプラグ６６は、上述のバリアメタル層６３ａと同様のバリアメタル層６６ａと、上述のプラグ材層６３ｂと同様のプラグ材層６６ｂとを備えている。コンタクトプラグ６６は例えば、長方形の平面形状を有している。符号Ｗ４は、コンタクトプラグ６６のＸ方向の幅を示しており、より詳細には、コンタクトプラグ６６の下面（下端）のＸ方向の幅を示している。本実施形態では、コンタクトプラグ６６の幅Ｗ４が、素子領域６２の幅Ｗよりも大きく設定されている（Ｗ４＞Ｗ）。本実施形態のコンタクトプラグ６６は、Ｚ方向とＸ方向とに延びている。
本実施形態のコンタクトプラグ６６は、第２実施形態のコンタクトプラグ６５と同様に複数（ここでは３つ）の素子領域６２上に形成されている。しかしながら、本実施形態では、コンタクトプラグ６６の下の素子分離領域６１が除去されている。よって、本実施形態のコンタクトプラグ６６は、素子領域６２の上面に接するだけでなく、素子領域６２の側面にも接しており、さらには、素子領域６２の上面よりも低い位置にある基板１５の上面（すなわち素子分離溝の底面）にも接している。このようなコンタクトプラグ６６は例えば、図６(ｃ)の工程で３つのコンタクトホールＨ２をつなげ合わせたような大きなコンタクトホールを形成し、かつ、このコンタクトホールを素子分離溝の底面に達するように形成することで形成可能である。
本実施形態では、素子分離溝の底面が、ウェル拡散層となっている。本実施形態によれば、コンタクトプラグ６６を素子分離溝の底面に接触させることで、コンタクトプラグ６６をウェルコンタクトとして機能させることが可能となる。
本実施形態では、コンタクトプラグ６６と複数の素子領域６２との接触面積をさらに広く確保することができる。よって、本実施形態によれば、コンタクトプラグ６６と素子領域６２との接触面積を広く確保することで、基板１５とコンタクトプラグ６６との接触抵抗をさらに低減することが可能となる。このようなコンタクトプラグ６６は、素子領域６２同士を接続するローカル配線として機能させることができる。
（第４実施形態）
図９は、第４実施形態の回路チップ２の構造を示す平面図である。本実施形態の回路チップ２は、第２実施形態のコンタクトプラグ６５と、第１実施形態の比較例のコンタクトプラグ６４とを備えている。
図９(ａ)は、回路チップ２の基板１５上において、トランジスタ３１として４つのＮ型トランジスタＮ１と、４つのＮ型トランジスタＮ２と、４つのＮ型トランジスタＮ３と、４つのＮ型トランジスタＮ４が形成された領域を示している。図９(ｂ)は、回路チップ２の基板１５上において、トランジスタ３１として４つのＰ型トランジスタＰ１と、４つのＰ型トランジスタＰ２と、４つのＮ型トランジスタＰ３と、４つのＰ型トランジスタＰ４が形成された領域を示している。図９(ａ)の領域と図９(ｂ)の領域は、１つの回路チップ２の同じ基板１５上に形成されている。
図９(ａ)は、素子分離領域６１により互いに分離された２つの素子領域６２と、これらの素子領域６２上にゲート絶縁膜を介して形成された複数のゲート電極３２とを示している。これらのゲート電極３２は、Ｘ方向の長さが短い複数のゲート電極３２ａと、Ｘ方向の長さが長い複数のゲート電極３２ｂとを含んでいる。ゲート電極３２ａは、トランジスタＮ２、Ｎ４を構成しており、２つの素子領域６２のうちのいずれかの上に形成されている。ゲート電極３２ｂは、トランジスタＮ１、Ｎ３を構成しており、２つの素子領域６２にまたがって形成されている。
図９(ａ)はさらに、２つの素子領域６２のうちのいずれかの上に形成された複数のコンタクトプラグ６４と、２つの素子領域６２にまたがって形成された複数のコンタクトプラグ６５とを示している。コンタクトプラグ６４は、トランジスタＮ２、Ｎ１の間や、トランジスタＮ１、Ｎ３の間や、トランジスタＮ３、Ｎ４の間に配置されている。コンタクトプラグ６５は、トランジスタＮ２に隣接する位置や、トランジスタＮ４に隣接する位置に配置されている。図９(ａ)のコンタクトプラグ６５は、トランジスタＮ２、Ｎ４のソース拡散層上に設けられたソース電極であり、トランジスタＮ２、Ｎ４に接地電圧（ＶＳＳ電圧）を供給するために使用される。図９(ａ)において、４つのトランジスタＮ２の接地電位は同じでよいため、これらのトランジスタＮ４用のコンタクトプラグがコンタクトプラグ６５として統合されている。これは、トランジスタＮ４についても同様である。これにより、半導体装置のＹ方向のスペースを節約することが可能となる。
図９(ｂ)は、素子分離領域６１により互いに分離された４つの素子領域６２と、これらの素子領域６２上にゲート絶縁膜を介して形成された複数のゲート電極３２とを示している。これらのゲート電極３２は、Ｘ方向の長さが短い複数のゲート電極３２ａと、Ｘ方向の長さが長い複数のゲート電極３２ｂとを含んでいる。ゲート電極３２ａは、トランジスタＰ２、Ｐ４を構成しており、２つの素子領域６２のうちのいずれかの上に形成されている。ゲート電極３２ｂは、トランジスタＰ１、Ｐ３を構成しており、２つの素子領域６２にまたがって形成されている。
図９(ｂ)はさらに、２つの素子領域６２のうちのいずれかの上に形成された複数のコンタクトプラグ６４と、２つの素子領域６２にまたがって形成された複数のコンタクトプラグ６５とを示している。コンタクトプラグ６４は、トランジスタＰ２に隣接する位置や、トランジスタＰ４に隣接する位置に配置されている。コンタクトプラグ６５は、トランジスタＰ１、Ｐ３の間に配置されている。図９(ｂ)のコンタクトプラグ６５は、トランジスタＰ１、Ｐ３のソース拡散層上に設けられたソース電極であり、トランジスタＰ１、Ｐ３に電源電圧（ＶＤＤ電圧）を供給するために使用される。図９(ａ)において、トランジスタＰ１、Ｐ３の電源電位は同じでよいため、これらのトランジスタＰ１、Ｐ３用のコンタクトプラグがコンタクトプラグ６５として統合されている。これにより、半導体装置のＹ方向のスペースを節約することが可能となる。
図１０は、図９の領域Ｒ１および領域Ｒ２の回路構成を示す回路図である。
領域Ｒ１は、１つのＮ型トランジスタＮ１と、１つのＮ型トランジスタＮ２と、１つのＮ型トランジスタＮ３と、１つのＮ型トランジスタＮ４とを含んでいる。領域Ｒ２は、１つのＰ型トランジスタＰ１と、１つのＰ型トランジスタＰ２と、１つのＰ型トランジスタＰ３と、１つのＰ型トランジスタＰ４とを含んでいる。
トランジスタＰ１、Ｐ３のソースは、電源配線（ＶＤＤ配線）に接続されている。トランジスタＰ１、Ｐ３のドレインはそれぞれ、トランジスタＰ２、Ｐ４のソースに接続されている。トランジスタＰ２のドレインは、トランジスタＮ１、Ｎ２のドレインや、トランジスタＮ４、Ｐ４のゲートに接続されている。トランジスタＰ４のドレインは、トランジスタＮ３、Ｎ４のドレインや、トランジスタＮ２、Ｐ２のゲートに接続されている。トランジスタＮ１、Ｎ３のソースは、互いに接続されている。トランジスタＮ２、Ｎ４のソースは、接地配線（ＶＳＳ配線）に接続されている。領域Ｒ１および領域Ｒ２は、このような回路を構成している。
本実施形態の回路チップ２は、領域Ｒ１と同じ回路構成の領域を多数備えると共に、領域Ｒ２と同じ回路構成の領域を多数備えている。図９(ａ)および図９(ｂ)は、その一例として、領域Ｒ１と同じ回路構成の領域を、領域Ｒ１を含めて４つ示し、領域Ｒ２と同じ回路構成の領域を、領域Ｒ２を含めて４つ示している。
本実施形態によれば、トランジスタＮ２、Ｎ４、Ｐ１、Ｐ３のソース電極を第２実施形態のコンタクトプラグ６５で形成することで、電源電圧や接地電圧を供給するコンタクトプラグと基板１５との接触抵抗を低減することが可能となる。電源電圧や接地電圧は接触抵抗の影響を大きく受けるため、本実施形態によれば、回路チップ２の電圧供給の効率を効果的に向上させることが可能となる。
なお、本実施形態のトランジスタＮ２、Ｎ４、Ｐ１、Ｐ３のソース電極は、第１実施形態のコンタクトプラグ６３で形成してもよいし、第３実施形態のコンタクトプラグ６６で形成してもよい。後者の場合には、基板１５とコンタクトプラグ６６との接触面積を広く確保しやすいため、接触抵抗を低くしつつ領域Ｒ１および領域Ｒ２の面積を低減することが可能となる。これにより、半導体装置の集積度を向上させることが可能となる。
また、第１実施形態のコンタクトプラグ６３や、第２実施形態のコンタクトプラグ６５や、第３実施形態のコンタクトプラグ６６は、トランジスタ３１のドレイン電極としてもよい。これにより、ドレイン電極における接触抵抗を低減することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、
１４：層間絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２、３２ａ、３２ｂ：ゲート電極、
３３：コンタクトプラグ、３４：配線層、３５：配線層、
３６：配線層、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、
４４：ビアプラグ、４５：金属パッド、４６：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
６１：素子分離領域、６２：素子領域、
６３、６４、６５、６６：コンタクトプラグ、
６３ａ、６４ａ、６５ａ、６６ａ：バリアメタル層、
６３ｂ、６４ｂ、６５ｂ、６６ｂ：プラグ材層

Claims (12)

  1. ２つの素子領域を含む基板であって、前記素子領域は、前記基板の表面に平行な第１方向に延び、前記第１方向に交差する第２方向に互いに隣接する、基板と、
    前記基板の上方に設けられた配線層と、
    前記基板と前記配線層との間に設けられた絶縁膜と、
    前記絶縁膜内において、前記第２方向と、前記第１および第２方向に交差する第３方向とに延び、前記素子領域の各々の上に設けられ、前記素子領域および前記配線層に電気的に接続されたプラグと、
    を備える半導体装置。
  2. 前記基板は、前記素子領域間に設けられた素子分離領域を含み、前記素子領域は、前記第２方向に前記素子分離領域を介して互いに隣接する、請求項１に記載の半導体装置。
  3. 前記プラグは、前記素子領域の各々および前記素子分離領域上に設けられている、請求項２に記載の半導体装置。
  4. 前記基板は、前記２つの素子領域を含む３つ以上の素子領域と、前記素子分離領域を含む２つ以上の素子分離領域とを含み、
    前記プラグは、前記３つ以上の素子領域の各々の上に設けられ、前記３つ以上の素子領域および前記配線層に電気的に接続されている、
    請求項２または３に記載の半導体装置。
  5. 前記プラグは、前記素子領域の上面および側面に設けられている、請求項１に記載の半導体装置。
  6. 前記プラグは、前記素子領域の前記上面よりも低い位置にある前記基板の上面に接している、請求項５に記載の半導体装置。
  7. 前記基板は、前記２つの素子領域を含む３つ以上の素子領域を含み、
    前記プラグは、前記３つ以上の素子領域の各々の上に設けられ、前記３つ以上の素子領域および前記配線層に電気的に接続されている、
    請求項５または６に記載の半導体装置。
  8. 前記素子領域の各々は、前記第２方向に第１幅を有し、
    前記プラグは、前記第２方向に前記第１幅よりも大きい第２幅を有する、
    請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記素子領域は、前記基板内に設けられた拡散層を含んでいる、請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記プラグは、トランジスタのソース拡散層またはドレイン拡散層上に設けられたソース電極またはドレイン電極である、請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記基板の上方に設けられ、前記素子領域に前記プラグを介して電気的に接続された第１パッドと、
    前記第１パッド上に設けられた第２パッドと、
    前記第２パッドの上方に設けられ、前記第２パッドに電気的に接続されたボンディングパッドと、
    をさらに備える請求項１から１０のいずれか１項に記載の半導体装置。
  12. 基板内に、前記基板の表面に平行な第１方向に延び、前記第１方向に交差する第２方向に互いに隣接する２つの素子領域を形成し、
    前記基板上に絶縁膜を形成し、
    前記絶縁膜上に配線層を形成し、
    前記絶縁膜内に、前記第２方向と、前記第１および第２方向に交差する第３方向とに延び、前記素子領域の各々の上に設けられ、前記素子領域および前記配線層に電気的に接続されたプラグを形成する、
    ことを含む半導体装置の製造方法。
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