KR20150106660A - 반도체 장치 및 그 제조방법 - Google Patents

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KR20150106660A
KR20150106660A KR1020140029008A KR20140029008A KR20150106660A KR 20150106660 A KR20150106660 A KR 20150106660A KR 1020140029008 A KR1020140029008 A KR 1020140029008A KR 20140029008 A KR20140029008 A KR 20140029008A KR 20150106660 A KR20150106660 A KR 20150106660A
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홍영옥
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Abstract

본 기술에 따른 반도체 장치는 메모리 스트링; 상기 메모리 스트링 하부에 형성된 소스 라인용 메탈 패턴; 상기 소스 라인용 메탈 패턴과 수평 방향으로 이격된 주변회로 배선용 메탈 패턴; 및 상기 주변회로 배선용 메탈 패턴에 연결되어 주변회로를 구성하는 트랜지스터들을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 장치는 데이터를 저장할 수 있는 메모리 소자를 포함한다. 메모리 소자는 메모리 셀 스트링들 배치되는 메모리 셀 어레이 영역 및 메모리 셀 스트링들을 구동하기 위한 주변 회로가 배치되는 주변 회로 영역을 포함한다.
반도체 장치의 고집적화를 위해, 메모리 셀 스트링들을 구성하는 메모리 셀들을 3차원으로 배열한 3차원 메모리 소자가 제안된 바 있다. 최근 이러한 3차원 메모리 소자의 동작 특성을 향상시키고, 그 집적도를 더욱 향상시키기 위한 다양한 기술들이 개발되고 있다.
본 발명의 실시 예는 3차원 메모리 스트링을 포함하는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 메모리 스트링; 상기 메모리 스트링 하부에 형성된 소스 라인용 메탈 패턴; 상기 소스 라인용 메탈 패턴과 수평 방향으로 이격된 주변회로 배선용 메탈 패턴; 및 상기 주변회로 배선용 메탈 패턴에 연결되어 주변회로를 구성하는 트랜지스터들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 기판 상에 트랜지스터들을 형성하는 단계; 상기 트랜지스터들을 덮는 적어도 하나의 하부 층간 절연막을 형성하는 단계; 상기 하부 층간 절연막 상에 메탈막을 형성하는 단계; 상기 메탈막을 식각하여 소스 라인용 메탈 패턴 및 주변회로 배선용 메탈 패턴을 형성하는 단계; 및 상기 소스 라인용 메탈 패턴 상에 연결된 메모리 스트링을 형성하는 단계를 포함할 수 있다.
본 기술은 메탈 패턴들 중 일부를 메모리 스트링에 연결되는 소스 라인으로 이용함으로써 소스 라인의 저항을 줄일 수 있다.
본 기술은 메모리 스트링에 연결되는 소스 라인과 주변 회로를 구성하는 트랜지스터들에 연결되는 주변회로 배선을 동시에 형성함으로써 공정 비용 및 공정 시간을 절감할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 장치의 메모리 스트링 하부에 형성되는 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 메모리 스트링 제조 방법을 설명하기 위한 사시도이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 5는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 나타내는 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 실시 예에 따른 반도체 장치는 기판(101) 상에서 수평 방향으로 서로 이격된 메탈 패턴들(151A, 151B, 151C), 메탈 패턴들(151A, 151B, 151C) 상부에 배치된 메모리 스트링(ST), 메모리 스트링(ST) 상에 연결된 비트 라인(101), 및 메탈 패턴들(151A, 151B, 151C) 하부에 배치되어 메모리 스트링(ST)의 동작을 제어하는 주변 회로(115)를 포함한다.
메탈 패턴들(151A, 151B, 151C)은 기판(101) 상부에 동일한 레벨(155)로 배치된다. 메탈 패턴들(151A, 151B, 151C) 사이에는 메탈 간 절연막(153)이 형성될 수 있다. 메탈 패턴들(151A, 151B, 151C)은 동시에 패터닝 된 것으로서, 동일한 물질로 형성된다. 메탈 패턴들(151A, 151B, 151C)은 주변 회로 배선들(151A, 151B), 및 소스 라인(151C)을 포함한다. 주변 회로 배선들(151A, 151B)은 주변 회로(115)에 연결된다. 소스 라인(151C)은 메모리 스트링(ST)에 연결되며, 메모리 블록 단위 또는 메모리 스트링(ST) 단위로 분리될 수 있다.
본 발명은 소스 라인(151C)을 포함하는 메탈 패턴들(151A, 151B, 151C)을 실리콘보다 저항이 낮은 메탈로 형성한다. 이에 따라, 본 발명에 따른 소스 라인(151C)의 저항은 실리콘 기판 내부의 불순물 주입 영역 또는 도프트 폴리 실리콘으로 형성된 소스 라인의 저항에 비해 낮아질 수 있다. 또한, 본 발명은 소스 라인(151C)을 주변 회로(115)에 연결되는 주변 회로 배선들(151A, 151B)과 동일한 레벨(155)로 형성하므로 메탈로 형성된 소스 라인(151C)으로 인해 반도체 장치의 높이가 증가하지 않는다.
메모리 스트링(ST)은 소스 라인(151C)과 비트 라인(191) 사이에 연결된다. 메모리 스트링(ST)은 소스 라인(151C) 상에 교대로 적층된 셀 층간 절연막들(161) 및 도전 패턴들(163)과, 셀 층간 절연막들(161) 및 도전 패턴들(163)을 관통하여 소스 라인(151C)에 연결된 채널막(165)을 포함한다. 본 발명은 채널막(165)을 저항이 낮은 메탈로 형성된 소스 라인(151C)에 연결시키므로 채널막(165)을 따라 흐르는 셀 전류를 확보할 수 있다.
도전 패턴들(163) 중 최하층으로부터 적어도 한층은 제1 셀렉트 라인으로 이용되고, 최상층으로부터 적어도 한층은 제2 셀렉트 라인으로 이용되고, 나머지는 워드 라인들로 이용될 수 있다.
채널막(165)은 셀 층간 절연막들(161) 및 도전 패턴들(163)을 관통하는 관통홀의 측벽을 따라 관통홀 중심 영역에 채워진 절연막을 감싸며 튜브 형태로 형성될 수 있다. 채널막(165)은 셀 층간 절연막들(161) 및 도전 패턴들(163)을 관통하는 관통홀의 표면으로부터 중심영역까지 채우는 매립형으로 형성될 수 있다. 채널막(165)은 튜브 형태와 매립형태를 포함하는 구조로 형성될 수 있다.
도면에 도시하진 않았으나, 채널막(165)과 도전 패턴들(163) 사이에 다층 절연막(미도시)이 개재된다. 다층 절연막은 터널 절연막(미도시), 데이터 저장막(미도시), 및 블로킹 절연막(미도시)을 포함할 수 있다. 터널 절연막, 데이터 저장막 및 블로킹 절연막은 중 적어도 어느 하나는 채널막(165)과 셀 층간 절연막들(161) 사이로 연장되거나, 셀 층간 절연막들(161)과 도전 패턴들(163) 사이로 연장될 수 있다.
상술한 제1 셀렉트 라인과 채널막(165)의 교차부에는 제1 셀렉트 트랜지스터가 형성되고, 제2 셀렉트 라인과 채널막(165)의 교차부에는 제2 셀렉트 트랜지스터가 형성되고, 워드 라인들과 채널막(165)의 교차부들에는 메모리 셀들이 형성된다. 상술한 구조에 따르면, 메모리 스트링(ST)은 채널막(165)을 따라 소스 라인(151C)과 비트 라인(191) 사이에 직렬로 연결되어 적층된 제1 셀렉트 트랜지스터, 메모리 셀들 및 제2 셀렉트 트랜지스터를 포함하며, 3차원 구조로 형성된다.
메모리 스트링(ST)과 비트 라인(191) 사이에 상부 층간 절연막(173)이 더 형성된 경우, 비트 라인(191)은 상부 층간 절연막(173)을 관통하는 드레인 콘택 플러그(183)을 경유하여 메모리 스트링(ST)에 연결될 수 있다. 드레인 콘택 플러그(183)는 상부 층간 절연막(173)을 관통하여 채널막(165) 상에 연결된다. 비트 라인(191)은 주변 회로 배선들(151A, 151B) 중 적어도 하나(예를 들어, 페이지 버퍼 배선 151A)에 연결될 수 있다. 이 때, 비트 라인(191)과 페이지 버퍼 배선(151A) 사이에 비트 라인 콘택 플러그(185)가 연결될 수 있다. 비트 라인 콘택 플러그(185)는 비트 라인(191)과 페이지 버퍼 배선(151A) 사이의 상부 층간 절연막(173)을 관통하여 형성될 수 있다.
주변 회로(115)는 트랜지스터들(TR)로 구성될 수 있다. 트랜지스터들(TR)은 코어 회로를 구성하는 페이지 버퍼, 로우 디코더 및 컬럼 디코더 등을 구성하는 것일 수 있다. 트랜지스터들(TR)은 기판(101) 내에 형성된 소자 분리막(103)에 의해 절연될 수 있다. 트랜지스터들(TR)은 소자 분리막(103)에 의해 분리된 기판(101)의 활성 영역 상에 형성된다. 트랜지스터들(TR) 각각은 기판(101)의 활성 영역 상에 형성된 게이트 절연막(107), 게이트 절연막(107) 상에 형성된 게이트 패턴(109), 게이트 패턴(109) 양측의 기판(101) 내에 형성된 소스/드레인 영역(105)을 포함한다.
트랜지스터들(TR)은 메모리 스트링(ST)이 형성된 영역에 중첩될 수 있다. 이에 따라, 본 발명은 기판(101)의 면적을 최대한 활용하여 반도체 장치의 칩 사이즈를 줄일 수 있다.
트랜지스터들(TR) 중 적어도 어느 하나는 페이지 버퍼 배선(151A)을 경유하여 비트 라인(191)에 연결될 수 있다. 트랜지스터들(TR)과 메탈 패턴들(151A, 151B, 151C) 사이에 적어도 하나의 하부 층간 절연막들(121, 131, 141)이 형성될 수 있다. 또한, 트랜지스터들(TR)과 주변 회로 배선들(151A, 151B) 사이에는 하부 층간 절연막들(121, 131, 141)을 관통하는 적어도 하나의 콘택 플러그(123, 143) 및 적어도 하나의 콘택 배선(133)이 형성된다. 예를 들어, 페이지 버퍼 배선(151A)과 트랜지스터들(TR) 중 어느 하나의 사이에 제1 하부 층간 절연막(121)을 관통하는 제1 콘택 플러그(123), 제2 하부 층간 절연막(131)을 관통하여 제1 콘택 플러그(123) 상에 연결된 콘택 배선(133), 제3 하부 층간 절연막(141)을 관통하여 콘택 배선(133) 상에 연결된 제2 콘택 플러그(141)가 형성될 수 있다.
이하, 도 2a 내지 도 3을 참조하여 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 설명한다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체 장치의 메모리 스트링 하부에 형성되는 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(101) 상에 게이트 절연막(107)을 형성하고, 게이트 절연막(107) 상에 소자 분리 마스크 패턴(미도시)을 형성한다. 이어서, 소자 분리 마스크 패턴을 식각 마스크로 하는 식각 공정으로 기판(101)을 식각하여 소자 분리 트렌치를 형성한다. 이 후, 소자 분리 트렌치를 절연물로 채워 소자 분리막(103)을 형성한다. 소자 분리막(103)에 의해 기판(101)의 활성 영역이 정의된다.
이 후, 소자 분리 마스크 패턴을 제거하고, 도전막 및 게이트 마스크(미도시)를 형성한 후, 게이트 마스크를 식각 마스크로 하는 식각 공정으로 도전막을 식각하여 게이트 패턴(109)을 형성한다. 도전막을 식각하는 과정에서 게이트 절연막(107)이 더 식각될 수 있다. 게이트 마스크는 게이트 패턴(109) 형성 후 제거될 수 있다. 이어서, 게이트 패턴(109) 양측의 기판(101) 내에 n형 또는 p형의 불순물을 주입하여 소스/드레인 영역(105)을 형성한다. 이로써, 트랜지스터들(TR)을 포함하는 주변회로(115)가 형성된다.
이 후, 트랜지스터들(TR)을 덮는 하부 층간 절연막들(121, 131, 141)과 하부 층간 절연막들(121, 131, 141) 중 적어도 어느 하나를 관통하는 콘택 플러그들(123, 143) 및 콘택 배선들(133)을 형성한다.
예를 들어, 트랜지스터들(TR)을 덮는 제1 하부 층간 절연막(121)을 형성한다. 이 후, 제1 하부 층간 절연막(121)을 식각하여 제1 개구부들을 형성한 후, 제1 개구부들 내부를 도전물로 채워 트랜지스터들(TR)에 연결된 제1 콘택 플러그들(123)을 형성한다. 이어서, 제1 콘택 플러그들(123)을 덮는 제2 하부 층간 절연막(123)을 제1 하부 층간 절연막(121) 상에 형성한다. 이 후, 제2 하부 층간 절연막(123)을 식각하여 제2 개구부들을 형성한 후, 제2 개구부들 내부를 도전물로 채워 제1 콘택 플러그들(123)에 연결된 콘택 배선들(133)을 형성한다. 이어서, 콘택 배선들(133)이 형성된 제2 하부 층간 절연막(123) 상에 제3 하부 층간 절연막(141)을 형성한다. 이 후, 제3 하부 층간 절연막(141)을 식각하여 제3 개구부들을 형성한 후, 제3 개구부들 내부를 도전물로 채워 콘택 배선들(133) 중 적어도 어느 하나에 연결된 제2 콘택 플러그들(143)을 형성한다.
도 2b를 참조하면, 제3 하부 층간 절연막(141) 상에 메탈막(151)을 형성한다. 메탈막(151)은 다양한 도전물로 형성될 수 있으나, 후속에서 형성될 소스 라인 저항을 줄이기 위해 텅스텐과 같이 실리콘보다 저항이 낮은 메탈로 형성될 수 있다.
도 2c를 참조하면, 메탈막(151) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 하는 식각 공정으로 메탈막(151)을 식각하여 메탈 패턴들(151A, 151B, 151C)을 형성한다. 이 후, 마스크 패턴을 제거한다.
메탈 패턴들(151A, 151B, 151C)은 주변회로 배선들(151A, 151B, 151C)과 소스 라인(151C)을 포함한다. 주변회로 배선들(151A, 151B)과 소스 라인(151C)은 동일한 물질로 동시에 형성되므로 본 발명은 공정 시간과 공정 비용을 절감할 수 있다. 메탈 패턴들(151A, 151B, 151C)은 트랜지스터들(TR)에 중첩되도록 배치되며, 특히 소스 라인(151C) 하부에도 주변 회로(115)를 구성하는 트랜지스터들(TR)이 중첩된다.
이어서, 메탈 패턴들(151A, 151B, 151C) 상부에 메모리 스트링을 포함하는 셀 적층 구조물을 형성한다. 이하, 도 3을 참조하여 메모리 스트링 형성방법에 대해 보다 구체적으로 설명한다.
도 3은 본 발명의 실시 예에 따른 반도체 장치의 메모리 스트링 제조 방법을 설명하기 위한 사시도이다.
도 3을 참조하면, 소스 라인(151C) 상부에 3차원 구조의 메모리 스트링들(ST)을 포함하는 셀 적층 구조물을 형성한다. 셀 적층 구조물은 다양한 방법으로 형성될 수 있다.
보다 구체적으로, 소스 라인(151C)이 형성된 중간 결과물 상에 제1 물질막들 및 제2 물질막들을 교대로 적층한다. 제1 물질막들 및 제2 물질막들의 적층 수는 다양하게 설정될 수 있다. 제1 물질막들은 셀 층간 절연막들(161)이 형성될 층들에 형성되는 것이다. 제2 물질막들은 제1 물질막들과 다른 물질로 형성되며, 워드 라인들 및 셀렉트 라인들이 되는 도전 패턴들(163)이 형성될 층들에 형성되는 것이다.
제1 물질막들 및 제2 물질막들은 다양한 물질들로 형성될 수 있다. 예를 들어, 제1 물질막들은 셀 층간 절연막들(161)을 위한 절연물로 형성되고, 제2 물질막들은 도전 패턴들(163)을 위한 도전물로 형성될 수 있다. 셀 층간 절연막들(161)을 위한 절연물로는 산화막이 이용될 수 있고, 도전 패턴들(163)을 위한 도전물로는 폴리 실리콘막, 금속 실리사이드막, 금속막 중 적어도 어느 하나가 이용될 수 있다. 또는, 제1 물질막들은 셀 층간 절연막들(161)을 위한 절연물로 형성되고, 제2 물질막들은 제1 물질막들에 대한 식각 선택비를 갖는 희생막용 절연물로 형성될 수 있다. 희생막용 절연물로는 산화막에 대한 식각 선택비를 갖는 질화막이 이용될 수 있다. 또는, 제2 물질막들은 도전 패턴들(163)을 위한 도전물로 형성되고, 제1 물질막들은 제2 물질막들에 대한 식각 선택비를 갖는 희생막용 도전물로 형성될 수 있다. 예를 들어, 제2 물질막들은 도프트 폴리 실리콘막으로 형성되고, 제1 물질막들은 언도프트 폴리 실리콘막으로 형성될 수 있다.
제1 물질막들 및 제2 물질막들을 형성한 후, 제1 물질막들 및 제2 물질막들을 식각하여 계단 구조를 형성한다. 계단 구조를 형성하기 전 또는 형성한 이 후, 제1 물질막들 및 제2 물질막들을 관통하여 소스 라인(151C)에 연결된 채널막(165)을 형성할 수 있다. 채널막(165)은 제1 물질막들 및 제2 물질막들을 관통하는 관통홀을 형성한 후, 관통홀 내부에 형성된다. 관통홀은 다수로 형성된다. 다수의 관통홀들은 매트릭스 형태로 배열되거나, 서로 엇갈리게 배치되어 지그재그 형태로 배열될 수 있다. 채널막(165)은 관통홀 측벽을 따라 관통홀의 중심 영역을 개구시키는 튜브 형태로 형성되거나, 관통홀의 표면으로부터 관통홀의 중심 영역까지 채우며 형성될 수 있다. 채널막(165)이 튜브 형태로 형성된 경우, 채널막(165)의 개구된 중심 영역은 절연물로 채워질 수 있다. 채널막(165)은 반도체막으로 형성될 수 있다.
채널막(165)을 형성하기 전, 관통홀의 측벽을 따라 터널 절연막(미도시), 데이터 저장막(미도시), 및 블로킹 절연막(미도시) 중 어느 하나를 포함하는 다층 절연막(미도시)을 형성할 수 있다. 터널 절연막은 실리콘 산화막으로 형성될 수 있으며, 데이터 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있으며, 블로킹 절연막은 전하 차단이 가능한 실리콘 산화막으로 형성되거나 실리콘 산화막보다 유전율이 높은 고유전막으로 형성될 수 있다.
이어서, 채널막(165)에 의해 관통되며 계단 구조로 패터닝된 제1 물질막들 및 제2 물질막들을 식각하여 제1 물질막들 및 제2 물질막들을 관통하는 슬릿(미도시)을 형성한다. 슬릿은 다양한 모양 및 다양한 개수로 다양한 영역에 형성될 수 있다.
제1 물질막들은 셀 층간 절연막들(161)을 위한 절연물로 형성되고, 제2 물질막들은 도전 패턴들(163)을 위한 도전물로 형성된 경우, 슬릿에 의해 셀 층간 절연막들(161) 및 도전 패턴들(163)이 메모리 블록 단위로 분리되거나, 메모리 스트링 단위로 분리될 수 있다.
제1 물질막들은 셀 층간 절연막들(161)을 위한 절연물로 형성되고, 제2 물질막들은 제1 물질막들에 대한 식각 선택비를 갖는 희생막용 절연물로 형성된 경우, 슬릿에 의해 노출된 제2 물질막들을 선택적으로 제거하여 개구부들을 형성한다. 이 후, 개구부들을 도전물로 채워서 도전 패턴들(163)을 형성한다.
제2 물질막들은 도전 패턴들(163)을 위한 도전물로 형성되고, 제1 물질막들은 희생막용 도전물로 형성된 경우, 슬릿에 의해 노출된 제1 물질막들을 선택적으로 제거하여 개구부들을 형성한다. 이 후, 개구부들을 절연물로 채워서 셀 층간 절연막들(161)을 형성한다.
상술한 다양한 공정을 통해 채널막(165)에 관통되는 셀 층간 절연막들(161) 및 도전 패턴들(163)을 형성함으로써, 채널막(165)을 따라 3차원으로 적층된 메모리 셀들을 포함하는 메모리 스트링(ST)을 형성할 수 있다. 도전 패턴들(163) 중 소스 라인(151C)에 인접한 최하층으로부터 적어도 한층은 제1 셀렉트 라인으로 이용되고, 최상층으로부터 적어도 한층은 제2 셀렉트 라인으로 이용되고, 나머지는 워드 라인들로 이용될 수 있다. 이로써, 메모리 스트링(ST)은 직렬로 연결된 적어도 하나의 제1 셀렉트 트랜지스터, 메모리 셀들, 및 적어도 하나의 제2 셀렉트 트랜지스터로 구성된다.
상술한 메모리 스트링(ST) 형성 후, 도 1에 도시된 상부 층간 절연막(173)을 형성할 수 있다. 상부 층간 절연막(173) 형성 후, 상부 층간 절연막(173) 표면을 평탄화할 수 있다. 이 후, 상부 층간 절연막(173)을 관통하여 채널막(165)을 개구하는 드레인 콘택홀을 형성하고, 드레인 콘택홀 내부를 도전물로 채워서 드레인 콘택 플러그(183)를 형성할 수 있다. 또한, 상부 층간 절연막(173)을 관통하여 주변 회로 배선들(151A, 151B) 중 적어도 어느 하나(예를 들어, 페이지 버퍼 배선(151A))을 개구하는 비트 라인 콘택홀을 형성하고, 비트 라인 콘택홀 내부를 도전물로 채워서 비트 라인 콘택 플러그(185)를 형성할 수 있다.
이 후, 도 1에 도시된 비트 라인(191)을 형성할 수 있다. 비트 라인(191)은 비트 라인 콘택 플러그(185)와 드레인 콘택 플러그(183)에 연결된다.
상술한 바와 같이 본 발명은 주변 회로 배선들(151A, 151B)과 메모리 스트링(ST)에 연결되는 소스 라인(151C)을 동시에 형성하므로 공정 시간 및 공정 비용을 절감할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 3에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 5는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 4를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
151A, 151B, 151C: 메탈 패턴 TR: 주변회로 트랜지스터
ST: 메모리 스트링 191: 비트 라인
123, 143, 183, 185: 콘택 플러그 133: 콘택 배선
121, 131, 141, 153, 161, 173: 절연막 163: 도전 패턴
165: 채널막

Claims (12)

  1. 메모리 스트링;
    상기 메모리 스트링 하부에 형성된 소스 라인용 메탈 패턴;
    상기 소스 라인용 메탈 패턴과 수평 방향으로 이격된 주변회로 배선용 메탈 패턴; 및
    상기 주변회로 배선용 메탈 패턴에 연결되어 주변회로를 구성하는 트랜지스터들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 메모리 스트링 상에 연결된 비트 라인; 및
    상기 주변회로 배선용 메탈 패턴과 상기 비트 라인 사이에 연결된 콘택 플러그를 더 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 주변회로 배선용 메탈 패턴과 상기 트랜지스터 사이에 형성된 적어도 하나의 콘택 플러그 및 적어도 하나의 콘택 배선을 더 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 메모리 스트링은
    상기 소스 라인용 메탈 패턴 상에 교대로 적층된 셀 층간 절연막들 및 도전 패턴들; 및
    상기 셀 층간 절연막들 및 상기 도전 패턴들을 관통하여 상기 소스 라인에 연결된 채널막을 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 트랜지스터들은 상기 메모리 스트링에 중첩되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 소스 라인용 메탈 패턴 및 상기 주변회로 배선용 메탈 패턴은 실리콘보다 저항이 낮은 메탈로 형성되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 소스 라인용 메탈 패턴은 메모리 스트링 단위 또는 블록 단위로 분할되는 반도체 장치.
  8. 기판 상에 트랜지스터들을 형성하는 단계;
    상기 트랜지스터들을 덮는 적어도 하나의 하부 층간 절연막을 형성하는 단계;
    상기 하부 층간 절연막 상에 메탈막을 형성하는 단계;
    상기 메탈막을 식각하여 소스 라인용 메탈 패턴 및 주변회로 배선용 메탈 패턴을 형성하는 단계; 및
    상기 소스 라인용 메탈 패턴 상에 연결된 메모리 스트링을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 메모리 스트링을 형성하는 단계는
    상기 소스 라인용 메탈 패턴 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계; 및
    상기 제1 물질막들 및 상기 제2 물질막들을 관통하여 상기 소스 라인용 메탈 패턴에 연결된 채널막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 채널막을 형성하는 단계 이후,
    상기 주변 회로 배선용 메탈 패턴 상에 연결된 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그 및 상기 채널막 상에 연결된 비트 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  11. 제 8 항에 있어서,
    상기 메탈막을 형성하는 단계 이전,
    상기 하부 층간 절연막을 관통하여 상기 트랜지스터들에 연결된 콘택 플러그들과 상기 콘택 플러그들에 연결된 콘택 배선들을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  12. 제 8 항에 있어서,
    상기 메모리 스트링 및 상기 소스 라인용 메탈 패턴은 상기 트랜지스터들에 중첩되게 형성되는 반도체 장치의 제조방법.
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