CN104916646A - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件及其制造方法，其中半导体器件包括：存储串；形成在存储串之下的用于源极线的第一金属图案；与第一金属图案水平间隔开的用于外围电路互连的第二金属图案；以及连接至第二金属图案的外围电路晶体管。

Description

半导体器件及其制造方法

相关申请的交叉引用

本申请要求2014年3月12日提交的申请号为10-2014-0029008的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种示例性实施例涉及半导体器件及其制造方法，并且更具体地涉及包括三维存储串的半导体存储器件及其制造方法。

背景技术

半导体器件包括能够储存数据的存储器件。存储器件包括其上设置有存储器单元串的存储器单元阵列区和其上设置有外围电路用以驱动存储器单元串的外围电路区。

实现高度集成的半导体器件的建议包括：存储器件具有以三维布置的组成存储器单元串的存储器单元。近来，已开发了改善三维存储器件的操作特性、且进一步改善其集成度的各种技术。

发明内容

本发明的各种实施例涉及包括三维存储串的半导体器件及其制造方法。

本发明的一个实施例提供一种半导体器件，该半导体器件包括：存储串；形成在存储串之下的用于源极线的第一金属图案；与第一金属图案水平间隔开的用于外围电路互连的第二金属图案；以及连接至第二金属图案的外围电路晶体管。

本发明的另一个实施例提供一种半导体器件，包括：形成在衬底上的外围电路晶体管；设置在外围电路晶体管之上处于同一水平的金属图案；以及形成在金属图案之上的存储串，其中金属图案包括连接至外围电路晶体管的外围电路互连和连接至存储串的源极线。

本发明的另一个实施例提供一种半导体器件，包括：位线；设置在位线之下的互连线和源极线，其中互连线和位线之间的距离与源极线和位线之间的距离相同；连接在位线和源极线之间的存储串；设置在互连线之下的页缓冲器电路；连接在页缓冲器电路和互连线之间的第一接触插塞；以及连接在互连线和位线之间的第二接触插塞。

本发明的另一实施例提供一种制造半导体器件的方法，包括以下步骤：在衬底上形成晶体管；形成至少一个下层间绝缘层以覆盖晶体管；在下层间绝缘层上形成金属层；通过刻蚀金属层来形成用于源极线的第一金属图案和用于外围电路互连的第二金属图案；以及形成连接至第一金属图案的存储串。

附图说明

通过参照附图详细描述示例性实施例，本发明的上述和其他特征及优点对于本领域中的普通技术人员将变得更加显然，在附图中：

图1是说明根据本发明的一个实施例的半导体器件的截面图；

图2A至图2C是说明根据本发明的一个实施例的制造形成在半导体器件的存储串之下的结构的方法的截面图；

图3是说明根据本发明的一个实施例的制造半导体器件的存储串的方法的立体图；

图4是说明根据本发明的一个实施例的存储系统的框图；

图5是说明根据本发明的一个实施例的计算系统的框图。

具体实施方式

在下文中将参照附图更充分地描述本发明，在附图中，示出了本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。

确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。为了图示的方便，在附图中，部件的厚度和距离与实际的物理厚度和间隔相比被夸大。在以下的描述中，可能省略了已知相关功能和构成的详细解释以避免不必要地模糊本发明的主题。整个说明书和附图中相同的附图标记表示相同的元件。

此外，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示与另一个部件间接耦接。在本说明书中，只要未在句子中特意提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或更多个部件、步骤、操作以及元件。

应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅表示“直接在某物上”，还包括在具有中间特征或中间层的情况下“在某物上”的意思，并且“在…之上”的意思不仅是指“在某物的顶部之上”，还可以包括在具有中间特征或中间层的情况下在某物的顶部上的意思。

图1是说明根据本发明的一个实施例的半导体器件的截面图。

如在图1中所示，根据本发明的一个实施例的半导体器件包括：在衬底101上彼此水平间隔的金属图案151A、151B、151C；设置在金属图案151A、151B、151C之上的存储串ST；连接在存储串ST上的位线191；以及设置在金属图案151A、151B、151C之下且被配置成控制存储串ST的操作的外围电路115。

金属图案151A、151B、151C设置在衬底101之上处于同一水平155。换言之，金属图案151A、151B、151C以相同的距离与位线191间隔开。金属间绝缘层153可以形成在金属图案151A、151B、151C之间。金属图案151A、151B、151C同时被图案化，且由相同材料形成。金属图案151A、151B、151C包括外围电路互连151A、151B，以及源极线151C。外围电路互连151A和151B连接至外围电路115。源极线151C连接至存储串ST，并且可以以存储块为单位划分或以存储串ST为单位划分。源极线151C可以连接至多个存储块。

根据本发明的一个实施例，包括源极线151C的金属图案151A、151B和151C由诸如钨或铜的具有比硅低的电阻的金属形成。金属图案151A、151B和151C由诸如硅化钨的具有比硅低的电阻的硅化物形成。因此，根据本发明的源极线151C的电阻可以被降低为小于由硅衬底内部的杂质注入区形成或由掺杂的多晶硅形成的常规源极线的电阻。

此外，根据本发明的一个实施例，由于源极线151C形成在与连接至外围电路115的外围电路互连151A和151B相同的水平155中，所以半导体器件的高度不因由金属形成的源极线151C而增加。

存储串ST连接至源极线151C和位线191。存储串ST包括交替层叠在源极线151C上的单元层间绝缘层161和导电图案163，以及经由单元层间绝缘层161和导电图案163连接至源极线151C的沟道层165。根据本发明的一个实施例，由于沟道层165连接至由具有低电阻的金属形成的源极线151C，所以可以保证沿着沟道层165流动的单元电流。

自导电图案163的最下层开始的至少一个层可以用作第一选择线，自其最上层开始的至少一个层可以用作第二选择线，而其余层可以用作字线。

沟道层165可以沿着穿通单元层间绝缘层161和导电图案163的通孔的侧壁形成为管状以覆盖填充在通孔的中央区中的绝缘层。沟道层165可以形成为自穿通单元层间绝缘层161和导电图案163的通孔的表面向其中央区填充的掩埋状。沟道层165可以形成为具有包括管状和掩埋状的结构。

尽管在该附图中未示出，但多层型绝缘层(未示出)被插入至沟道层165和导电图案163之间。多层型绝缘层可以包括隧道绝缘层(未示出)、数据储存层(未示出)和阻挡绝缘层(未示出)。隧道绝缘层、数据储存层和阻挡绝缘层中的至少一种可以在沟道层165和单元层间绝缘层161之间或在单元层间绝缘层161和导电图案163之间延伸。

第一选择晶体管形成在上述的第一选择线与沟道层165的交叉处，第二选择晶体管形成在第二选择线与沟道层165的交叉处，以及存储器单元形成在字线和沟道层165的交叉处。根据上述结构，存储串ST包括串联连接的且沿着沟道层165层叠在源极线151C和位线191之间的第一选择晶体管、存储器单元和第二选择晶体管，且被形成为具有三维结构。

当在存储串ST和位线191之间进一步形成上层间绝缘层173时，位线191可以经由穿通上层间绝缘层173的漏极接触插塞183连接至存储串ST。漏极接触插塞183穿过上层间绝缘层173连接在沟道层165上。位线191可以连接至外围电路互连151A和151B中的至少一个(例如，页缓冲器互连151A)。位线接触插塞185可以连接在位线191和页缓冲器互连151A之间。位线接触插塞185可以穿通位于位线191和页缓冲器互连151A之间的上层间绝缘层173来形成。

外围电路115可以配置具有晶体管TR。晶体管TR可以包括页缓冲器、行解码器、列解码器等，其构成核电路。晶体管TR可以被形成在衬底101中的隔离层103绝缘。晶体管TR形成在衬底101的被隔离层103分隔的有源区上。晶体管TR中的每个包括形成在衬底101的有源区上的栅极绝缘层107，形成在栅绝缘层107上的栅图案109，以及形成在栅图案109的两侧的衬底101中的源极/漏极区105。

晶体管TR中的至少一个可以与形成有存储串ST和源极线151C的区域重叠。因此，根据本发明的一个实施例，可以通过充分利用衬底101的该区域来减小半导体器件的芯片尺寸。

晶体管TR中的至少一个可以经由页缓冲器互连151A连接至位线191。下层间绝缘层121、131和141中的至少一个可以形成在晶体管TR与金属图案151A、151B和151C之间。此外，接触插塞123和143中的至少一个、和穿通下层间绝缘层121、131和141的至少一个接触互连133形成在晶体管TR与外围电路互连151A、151B和151C之间。例如，第一接触插塞123可以穿通第一下层间绝缘层121而形成。接触互连133可以穿过第二下层间绝缘层131连接在第一接触插塞123上。第二接触插塞143可以穿通第三下层间绝缘层141连接在接触互连133上。第一接触插塞123之一、接触互连133之一和第二接触插塞143之一可以形成在源极线151C与晶体管TR之中的第一晶体管之间以将源极线151C与第一晶体管连接。第一晶体管可以与形成有源极线151C的区域重叠。第一接触插塞123之一、接触互连133之一和第二接触插塞143之一可以形成在页缓冲器互连151A与晶体管TR之中的第二晶体管之间以将页缓冲器互连151A与第二晶体管连接。

在下文中，将参照图2A至图3来描述根据本发明的一个实施例的制造半导体器件的方法。

图2A至图2C是说明根据本发明的一个实施例的制造形成在半导体器件的存储串之下的结构的方法的截面图。

参见图2A，栅绝缘层107形成在衬底101上，以及隔离掩模图案(未示出)形成在栅绝缘层107上。通过使用刻蚀工艺(其中，隔离掩模图案用作刻蚀掩模)刻蚀衬底101来形成隔离沟槽。然后，隔离层103被形成为使用绝缘材料来填充隔离沟槽。衬底101的有源区被隔离层103限定。

在隔离掩模被去除、且导电层和栅掩模(未示出)被形成之后，通过使用刻蚀工艺(其中，栅掩模用作刻蚀掩模)来刻蚀导电层来形成栅图案109。栅绝缘层107可以在刻蚀导电层的工艺中被进一步刻蚀。在形成栅图案109之后，栅掩模可以被去除。通过注入n型或p型杂质来在栅图案109中的每个的两侧的衬底101中形成源极/漏极区105。因而，包括晶体管TR的外围电路115被形成。

覆盖晶体管TR的下层间绝缘层121、131和141、穿通下层间绝缘层121、131、和141中的至少一个下层间绝缘层的接触插塞123和143、以及接触互连133被形成。

例如，覆盖晶体管TR的第一下层间绝缘层121被形成。在通过刻蚀第一下层间绝缘层121来形成第一开口部之后，通过使用导电材料来填充第一开口部的内部来形成连接至晶体管TR的第一接触插塞123。覆盖第一接触插塞123的第二下层间绝缘层131形成在第一下层间绝缘层121上。在通过刻蚀第二下层间绝缘层131来形成第二开口部之后，通过使用导电材料来填充第二开口部的内部来形成连接至第一接触插塞123的接触互连133。第三下层间绝缘层141形成在其上形成有接触互连133的第二下层间绝缘层131上。在通过刻蚀第三下层间绝缘层141来形成第三开口部之后，通过使用导电材料来填充第三开口部的内部来形成连接至接触互连133中的至少一个接触互连的第二接触插塞143。

参见图2B，金属层151形成在第三下层间绝缘层141上。金属层151可以由各种导电材料形成。例如，金属层151可以由诸如钨和铜的具有比硅低的电阻的金属形成以减少将在以下工艺中形成的源极线的电阻。另一个实例，金属层151可以由诸如硅化钨的具有比硅低的电阻的硅化物形成，以减少将在以下工艺中形成的源极线的电阻。

参见图2C，在掩模图案(未示出)形成在金属层151上之后，通过使用刻蚀工艺(其中，掩模图案用作刻蚀掩模)刻蚀金属层151来形成金属图案151A、151B和151C。然后，掩模图案被去除。

金属图案151A、151B和151C包括外围电路互连151A和151B和源极线151C。根据本发明的一个实施例，由于外围电路互连151A和151B以及源极线151C由相同材料同时形成，所以处理成本和处理时间可以被减少。金属图案151A、151B和151C被设置为与晶体管TR重叠。组成外围电路115的晶体管TR也重叠在源极线151C之下。

然后，包括存储串的单元层叠结构形成在金属图案151A、151B和151C之上。在下文中，将参照附图3来详细描述形成存储串的方法。

图3是根据本发明的一个实施例制造半导体器件的存储串的方法的立体图。

参见图3，包括具有三维结构的存储串ST的单元层叠结构形成在源极线151C之上。单元层叠结构可以使用各种方法形成。

更具体地，第一材料层和第二材料层交替层叠在其中形成有源极线151C的中间结果上。第一材料层和第二材料层的层叠的数量可以变化。第一材料层形成在将在其上形成单元层间绝缘层161的层上。第二材料层由与第一材料层不同的材料形成在将在其上形成导电图案163(其变成字线和选择线)的层上。

第一材料层和第二材料层可以由不同材料形成。例如，第一材料层可以由用于单元层间绝缘层161的绝缘材料形成，而第二材料层可以由用于导电图案163的导电材料形成。氧化层可以用作用于单元层间绝缘层161的绝缘材料，而多晶硅层、金属硅化层和金属层中的至少一种可以用作用于导电图案163的导电材料。可替选地，第一材料层可以由用于单元层间绝缘层161的绝缘材料形成，而第二材料层可以由用于牺牲层的绝缘材料形成为相对于第一材料层具有刻蚀选择性。相对于氧化层具有刻蚀选择性的氮化物层可以用作用于牺牲层的绝缘材料。可替选地，第二材料层可以由用于导电图案163的导电材料形成，而第一材料层可以由用于牺牲层的导电材料形成为相对于第二材料层具有刻蚀选择性。例如，第二材料层可以由掺杂多晶硅层形成，而第一材料层可以由无掺杂的多晶硅层形成。

在第一材料层和第二材料层形成之后，可以通过刻蚀第一材料层和第二材料层来形成台阶结构。在形成台阶结构之前或之后，连接至源极线151C的沟道层165可以穿过第一材料层和第二材料层来形成。在穿通第一材料层和第二材料层的通孔被形成之后，沟道层165形成在通孔内部。多个通孔被形成。多个通孔可以布置为彼此交替设置的矩阵形状或锯齿形状。沟道层165可以沿着通孔的侧壁形成为管状，在该管状中通孔的中央区域是开口的，或自通孔的表面向通孔的中央区被域填充。当沟道层164形成为管状时，沟道层165的开口的中央区域可以使用绝缘材料填充。沟道层165可以由半导体层形成。

在沟道层165形成之前，包括隧道绝缘层(未示出)、数据储存层(未示出)和阻挡绝缘层(未示出)种的至少一种的多层型绝缘层(未示出)可以沿着通孔的侧壁形成。隧道绝缘层可以由氧化硅层形成，数据储存层可以由能够捕获电荷的氮化物层形成，阻挡绝缘层可以由能够阻挡电荷的氧化硅层或介电常数高于氧化硅层的高k介电层形成。

通过刻蚀被沟道层165穿透的且被图案化为台阶状的第一材料层和第二材料层来形成穿通第一材料层和第二材料层的狭缝(未示出)。狭缝可以具有各种形状。狭缝的数量可以变化。狭缝可以形成在各种区域中。

当第一材料层由用于单元层间绝缘层161的绝缘材料形成、而第二材料层由用于导电图案163的导电材料形成时，单元层间绝缘层161和导电图案163可以被狭缝以存储块为单位划分或以存储串为单位划分。

当第一材料层由用于单元层间绝缘层161的绝缘材料形成，且第二材料层由用于牺牲层的绝缘材料形成为相对于第一材料层具有刻蚀选择性时，通过选择性地去除透过狭缝暴露出的第二材料层来形成开口部。然后，通过使用导电材料填充开口部来形成导电图案163。

当第二材料层由用于导电图案163的导电材料形成，且第一材料层由用于牺牲层的导电材料形成时，通过选择性地去除透过狭缝暴露出的第一材料层来形成开口部。然后，通过使用绝缘材料填充开口部来形成单元层间绝缘层161。

随着被沟道层165穿透的且交替层叠的单元层间绝缘层161和导电图案163经由上述的各种工艺形成，包括沿着沟道层165以三维层叠的存储器单元的存储串ST可以被形成。自导电图案163的与源极线151C相邻的最下层开始的至少一个层可以用作第一选择线，自其最上层开始的至少一个层可以用作第二选择线，而其他层可以用作字线。因而，存储串ST被配置为具有串联连接的至少一个第一选择晶体管、存储器单元、以及至少一个第二选择晶体管。

在上述存储串ST形成之后，图1中所示的上层间绝缘层173可以被形成。在上层间绝缘层173被形成之后，上层间绝缘层173的表面可以被平坦化。被配置成使沟道层165开口的漏极接触孔穿过上层间绝缘层173而形成，以及漏极接触插塞183可以通过使用导电材料填充漏极接触孔的内部来形成。被配置成使外围电路互连151A和151B中的至少一个(例如，页缓冲器互连151A)开口的位线接触孔可以穿过上层间绝缘层173而形成，以及位线接触插塞185可以通过使用导电材料填充位线接触孔的内部来形成。

随后，如在图1中所示，位线191可以被形成。位线191连接至位线接触插塞185和漏极接触插塞183。

根据如上述的本发明，由于外围电路互连151A和151B和源极线151C被同时形成，所以处理成本和处理时间可以被减少。

图4是说明根据本发明的一个实施例的存储系统的框图。

参见图4，根据本发明的一个实施例的存储系统1100包括存储器件1120和存储器控制器1110。

存储器件1120具有在图1至图3的实施例中描述的结构。存储器件1120可以是由多个快闪存储芯片配置的多芯片封装体。

存储器控制器1110被配置成控制存储器件1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、错误校正码(ECC)1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器。CPU 1112被配置成执行用于与存储器控制器1110交换数据的整体控制操作。主机接口1113具有主机的与存储系统1100连接的数据交换协议。ECC 1114被配置成检测且校正从存储器件1120中读取的数据中的错误，以及存储器接口1115被配置成执行与存储器件1120接口。另外，存储器控制器1110还可以包括只读存储器(ROM)来储存与主机接口的码数据的。

具有这种配置的存储系统1100可以是组合了存储器件1120和存储器控制器1110的存储卡或固态盘(SSD)。例如，当存储系统1100是SSD时，存储器控制器1110可以经由以下各种接口协议之一与外部(例如，主机)通信：诸如，通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、电子集成驱动器(IDE)等。

图5是说明根据本发明的实施例的计算系统的框图。

参见图5，根据本发明的实施例的计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210。当计算系统1200是移动设备时，计算系统1200还可以包括用于提供操作电压的电池，以及还可以包括应用芯片组、照相机图像处理器(CIS)、移动动态随机存取存储器(DRAM)等。

如上参照图4所述，存储系统1210可以包括存储器件1212和存储器控制器1211。

根据本发明的一个实施例，由于金属图案中的一些用作连接至存储串的源极线，所以源极线的电阻可以减小。

根据本发明，由于连接至存储串的源极线和连接至组成外围电路的晶体管的外围电路互连被同时形成，所以处理成本和处理时间可以减少。

在附图和说明书中，已公开了本发明的典型示例性实施例，并且尽管使用了特定的术语，但它们仅用于一般和描述性的意义，而非用于限制。至于本发明的范围，其将在所附权利要求中提出。因此，本领域中的普通技术人员将理解的是，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以作出各种形式和细节的变化。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种半导体器件，包括：

存储串；

用于源极线的第一金属图案，形成在所述存储串之下；

用于外围电路互连的第二金属图案，与所述第一金属图案水平间隔开；以及

外围电路晶体管，连接至所述第二金属图案。

技术方案2.如技术方案1所述的半导体器件，还包括：

位线，连接至所述存储串；以及

接触插塞，连接在所述第二金属图案和所述位线之间。

技术方案3.如技术方案1所述的半导体器件，还包括形成在所述第二金属图案和所述晶体管之间的至少一个接触插塞和至少一个接触互连。

技术方案4.如技术方案1所述的半导体器件，其中，所述存储串包括：

交替层叠在所述第一金属图案上的单元层间绝缘层和导电图案；以及

沟道层，所述沟道层穿过所述单元层间绝缘层和所述导电图案连接至所述第一金属图案。

技术方案5.如技术方案1所述的半导体器件，其中，所述第一金属图案与所述晶体管之中的第一晶体管重叠。

技术方案6.如技术方案5所述的半导体器件，还包括形成在所述第一金属图案和所述第一晶体管之间的至少一个接触插塞和至少一个接触互连。

技术方案7.如技术方案1所述的半导体器件，其中，所述第一金属图案和所述第二金属图案由具有比硅低的电阻的金属或硅化物形成。

技术方案8.如技术方案1所述的半导体器件，其中，所述第一金属图案以所述存储串为单位被划分或以存储块为单位被划分。

技术方案9.如技术方案1所述的半导体器件，其中，所述第一金属图案连接至多个存储块。

技术方案10.一种半导体器件，包括：

外围电路晶体管，所述外围电路晶体管形成在衬底上；

金属图案，所述金属图案设置在所述外围电路晶体管之上处于同一水平；以及

存储串，形成在所述金属图案之上，

其中，所述金属图案包括连接至所述外围电路晶体管的外围电路互连和连接至所述存储串的源极线。

技术方案11.一种半导体器件，包括：

位线；

设置在所述位线之下的互连线和源极线，其中，所述互连线和所述位线之间的距离与所述源极线和所述位线之间的距离相同；

存储串，连接在所述位线和所述源极线之间；

页缓冲器电路，设置在所述互连线之下；

第一接触插塞，连接在所述页缓冲器电路和所述互连线之间；以及

第二接触插塞，连接在所述互连线和所述位线之间。

技术方案12.如技术方案11所述的半导体器件，其中，所述存储串包括：

交替层叠在所述源极线和所述位线之间的单元层间绝缘层和导电图案；以及

穿过所述单元层间绝缘层和所述导电图案连接在所述源极线和所述位线之间的沟道层。

技术方案13.如技术方案11所述的半导体器件，其中，所述源极线和所述互连线由相同材料形成。

技术方案14.如技术方案11所述的半导体器件，其中，所述源极线和所述互连线由具有比硅低的电阻的金属或硅化物形成。

技术方案15.一种制造半导体器件的方法，包括以下步骤：

在衬底上形成晶体管；

形成至少一个下层间绝缘层以覆盖所述晶体管；

在所述下层间绝缘层上形成金属层；

通过刻蚀所述金属层来形成用于源极线的第一金属图案和用于外围电路互连的第二金属图案；以及

形成连接至所述第一金属图案的存储串。

技术方案16.如技术方案15所述的方法，其中，形成所述存储串的步骤包括：

在所述第一金属图案上交替层叠第一材料层和第二材料层；以及

穿过所述第一材料层和所述第二材料层形成连接至所述第一金属图案的沟道层。

技术方案17.如技术方案16所述的方法，还包括：在形成所述沟道层之后，

形成连接至所述第二金属图案的接触插塞；以及

形成连接至所述接触插塞和所述沟道层的位线。

技术方案18.如技术方案15所述的方法，还包括：在形成所述金属层之前，

穿过所述下层间绝缘层形成连接至所述晶体管的接触插塞，以及连接至所述接触插塞的接触互连。

技术方案19.如技术方案15所述的方法，其中，所述存储串和所述第一金属图案被形成为与所述晶体管重叠。

Claims (10)

1.一种半导体器件，包括：

存储串；

用于源极线的第一金属图案，形成在所述存储串之下；

用于外围电路互连的第二金属图案，与所述第一金属图案水平间隔开；以及

外围电路晶体管，连接至所述第二金属图案。

2.如权利要求1所述的半导体器件，还包括：

位线，连接至所述存储串；以及

接触插塞，连接在所述第二金属图案和所述位线之间。

3.如权利要求1所述的半导体器件，还包括形成在所述第二金属图案和所述晶体管之间的至少一个接触插塞和至少一个接触互连。

4.如权利要求1所述的半导体器件，其中，所述存储串包括：

交替层叠在所述第一金属图案上的单元层间绝缘层和导电图案；以及

沟道层，所述沟道层穿过所述单元层间绝缘层和所述导电图案连接至所述第一金属图案。

5.如权利要求1所述的半导体器件，其中，所述第一金属图案与所述晶体管之中的第一晶体管重叠。

6.如权利要求5所述的半导体器件，还包括形成在所述第一金属图案和所述第一晶体管之间的至少一个接触插塞和至少一个接触互连。

7.如权利要求1所述的半导体器件，其中，所述第一金属图案和所述第二金属图案由具有比硅低的电阻的金属或硅化物形成。

8.一种半导体器件，包括：

外围电路晶体管，所述外围电路晶体管形成在衬底上；

金属图案，所述金属图案设置在所述外围电路晶体管之上处于同一水平；以及

存储串，形成在所述金属图案之上，

其中，所述金属图案包括连接至所述外围电路晶体管的外围电路互连和连接至所述存储串的源极线。

9.一种半导体器件，包括：

位线；

设置在所述位线之下的互连线和源极线，其中，所述互连线和所述位线之间的距离与所述源极线和所述位线之间的距离相同；

存储串，连接在所述位线和所述源极线之间；

页缓冲器电路，设置在所述互连线之下；

第一接触插塞，连接在所述页缓冲器电路和所述互连线之间；以及

第二接触插塞，连接在所述互连线和所述位线之间。

10.一种制造半导体器件的方法，包括以下步骤：

在衬底上形成晶体管；

形成至少一个下层间绝缘层以覆盖所述晶体管；

在所述下层间绝缘层上形成金属层；

通过刻蚀所述金属层来形成用于源极线的第一金属图案和用于外围电路互连的第二金属图案；以及

形成连接至所述第一金属图案的存储串。