CN106548801A - 具有缩短的位线预充电时间的存储器件 - Google Patents

Abstract

本公开可以提供一种包括页缓冲器和位线的存储器件，该位线通过较小的位线负载而耦接至该页缓冲器。在本公开的一个方面，提供了一种存储器件，包括：位线，每个位线具有相对的第一端和第二端；插塞，分别耦接到位线，每个插塞设置在第一端与第二端之间且排除不设置在第一端和第二端；以及页缓冲器，耦接到插塞。

Description

具有缩短的位线预充电时间的存储器件

相关申请的交叉引用

本申请要求2015年9月22日提交的申请号为10-2015-0134210的韩国专利申请的优先权，其全部内容通过引用其整体合并于此。

技术领域

本公开涉及一种存储器件，且更具体而言，涉及一种包括耦接到位线的页缓冲器的存储器件。

背景技术

存储器件可以包括用于储存数据的存储单元阵列、配置成将数据编程(写入)至存储单元阵列中/从存储单元阵列读取和擦除数据的外围电路、以及配置成控制外围电路的控制逻辑。存储单元阵列可以包括若干存储块，每个块包括多个存储单元。外围电路可以包括暂时将数据储存在其中的页缓冲器。每个页缓冲器通常可以经由位线连接到存储块。需要减少位线的负载。

发明内容

本公开的实施例涉及一种包括页缓冲器和位线的存储器件，该位线通过较小的位线负载而耦接到页缓冲器。

在本公开的一个方面，提供一种存储器件，包括：位线，每个位线具有相对的第一端和第二端；插塞，分别耦接到位线，每个插塞设置在第一端与第二端之间且排除第一端和第二端；以及页缓冲器，耦接到插塞。

在本公开的一个方面，提供一种存储器件，包括：若干存储块，具有顶部和底部；位线，设置在存储块的顶部和底部中的一个上；页缓冲器，设置在存储块的顶部和底部中的另一个上；以及插塞，在存储块的顶部与底部之间垂直延伸，其中，页缓冲器和位线经由插塞彼此耦接。

在本公开的一个方面，提供一种存储器件，包括：存储单元阵列；位线，耦接到所述阵列；以及页缓冲器，包括子页缓冲器，每个子页缓冲器在每个位线的预定部分耦接到每个位线，每个子页缓冲器被构造为对每个位线预充电或放电。

以此方式，耦接到页缓冲器的位线可以具有减少的负载，这可以导致位线的预充电时间或放电时间的减少。这可以导致存储器件的操作速度提高。

附图说明

图1是根据本公开的一个实施例的存储系统的框图。

图2是根据本公开的一个实施例的存储器件的框图。

图3图示根据本公开的一个实施例的存储单元阵列、页缓冲器单元和列解码器之间的连接。

图4是根据本公开的一个实施例的存储器件的存储块的三维结构的立体图。

图5是根据本公开的另一个实施例的存储器件的存储块的三维结构的立体图。

图6是图示据本公开的一个实施例的存储器件的页缓冲器单元的示图。

图7是图示根据本公开的另一个实施例的存储器件的页缓冲器单元的示图。

图8是更加详细地图示根据本公开的一个实施例的页缓冲器单元与位线之间的连接的立体图。

图9图示根据本公开的一个实施例的页缓冲器单元与位线之间的连接的示例。

图10是根据本公开的一个实施例的存储系统的框图。

图11是根据本公开的一个实施例的包括存储系统的计算系统的示意图。

具体实施方式

下面将参照附图描述本发明的各个实施例。将会理解，本文的讨论不意在将权利要求局限于描述的具体实施例。相反地，意在覆盖由所附权利要求所限定的本公开的精神和范围之内可以包括的替换物、变型和等同物。更确切地说，提供这些实施例作为例子，使得本公开将是彻底且完整的，且将本公开的方面和特征完全传达给本领域技术人员。

将会理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用来描述各种元件、部件、区域、层和/或部，但是这些元件、部件、区域、层和/或部不应受这些术语的限制。这些术语用来将一个元件、部件、区域、层和/或部与另一个元件、部件、区域、层和/或部区分开来。因此，下文描述的第一元件、部件、区域、层或部在不脱离本公开的精神和范围的情况下可以被称为第二元件、部件、区域、层或部。

将会理解，当提及一个元件或层“连接到”或“耦接到”另一个元件或层时，其可以直接连接或直接耦接到另一个元件或层，或者可以存在一个或更多个中间元件或层。另外，还将理解，当提及元件或层在两个元件或层“之间”时，其可以是这两个元件或层之间的唯一的元件或层，或者还可以存在一个或更多个中间元件或层。

本文所用的术语仅仅是出于描述特定的实施例的目的，而并非意在对本公开进行限制。如本文所用的，除非上下文另外明确指示，否则单数形式“一”和“一个”也意在包括复数形式。还将理解，当在本说明书中使用术语“包括”、“包括有”、“包含”、“包含有”时，表示存在所陈述的特征、整体、操作、元件和/或部件，但不排除存在或增加一个或更多个其它特征、整体、操作、元件、部件和/或其组合。如本文所用的，术语“和/或”包括相关所列项目中的一个或更多个的任意组合和所有组合。诸如在一列元件之前的“…中的至少一个”的表达可以修饰整列元件，而不可以修饰该列的单个元件。

除非另外定义，否则本文所用的包括技术术语和科学术语的所有术语具有本发明构思所属领域的普通技术人员所能通常理解的相同的意义。还将理解，诸如在通用词典中定义的那些术语的术语应理解为具有其在相关领域环境中的意义相同的意义，且除非在本文中这样明确定义，否则将不会以理想化或过于形式化的意义来解释。

在以下描述中，阐述了许多具体细节以便提供本公开的彻底理解。本公开可以在没有这些具体细节中的一些或全部的情况下实践。在其它情况下，没有详细描述众所周知的工艺结构和/或工艺，以避免对本公开造成不必要的混淆。

在下文中，将参照附图详细描述本公开的各个实施例。

图1是根据本公开的一个实施例的存储系统1000的框图。

参见图1，存储系统1000可以包括储存器件1100和主机1200，储存器件1100被配置成将数据储存在其中，作为用户设备的主机1200耦接到储存器件1100。

储存器件1100可以包括但不限于SSD(固态硬盘)、SDD(固态驱动器)、PC卡(PCMCIA，个人计算机存储卡国际协会)、紧凑型闪存卡(CFC)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC)、SD卡(SD、迷你SD、微型SD、SDHC)或通用快闪储存器(UFS)等。

举例而言，主机1200可以包括个人计算机或便携式计算机、PDA(个人数字助理)、PMP(便携式媒体播放器)或MP3播放器等。主机1200和存储器件1100可以经由标准化的接口(诸如USB、SCSI、ESDI、SATA、SAS、PCI-快速或IDE接口)来彼此连接。

储存器件1100本质上可以包括控制器1110和存储器组1120。控制器1110可以响应于来自主机1200的命令来控制存储器组1120的所有操作，并且可以将命令、地址和数据输出到存储器组1120以控制存储器组1120或接收来自存储器组1120的数据。存储器组1120可以包括多个存储器件200。每个存储器件200可以配置成基于从控制器1110接收的命令和地址来将数据编程至其中或从中读取和/或擦除数据。存储器件200中的每个可以包括但不限于DDR SDRAM(双数据速率同步动态随机存取存储器)、LPDDR4(低功率双数据速率4)SDRAM、GDDR(图像双数据速率)SDRAM、LPDDR(低功率)DDR、RDRAM(Rambus动态随机存取存储器)或闪存。在下文，可以作为示例来描述包括NAND闪存的存储器件200。

图2是根据本公开的一个实施例的存储器件的框图。在一些实施例中，图2可以是图1的存储器件200的详细框图。

参见图2，存储器件200可以包括存储单元阵列210、外围电路220和控制逻辑230，存储单元阵列210被配置成将数据储存在其中，外围电路220被配置成对存储单元阵列210执行编程、读取或擦除操作，控制逻辑230配置成控制外围电路220。

存储单元阵列210可以包括若干存储块。每个存储块可以包括若干单元串(未示出)。在一个示例中，每个串可以包括漏极选择晶体管、存储单元和源极选择晶体管。串可以耦接到位线BL。漏极选择晶体管可以在其栅极耦接到漏极选择线DSL。存储单元可以在其各个栅极耦接到字线WL。源极选择晶体管可以在其栅极耦接到源极选择线SSL。

外围电路220可以包括电压发生电路21、行解码器22、页缓冲器单元23、列解码器24以及输入/输出(IO)电路25。

电压发生电路21可以响应于操作信号OP的接收来产生多种电平的操作电压Vp，其中操作电压可以应用于编程操作、读取操作和擦除操作。在一个示例中，一旦接收到编程操作信号OP，电压发生电路121就可以产生用于编程操作的编程电压。一旦接收到读取操作信号OP，电压发生电路121就可以产生用于读取操作的读取电压。一旦接收擦除操作信号OP，电压发生电路121就可以产生用于擦除操作的擦除电压。

行解码器22可以响应于行地址RADD的接收而将操作电压Vp传送到与存储单元阵列210中的存储块之中选中的存储块耦接的局域线。局域线可以包括上述的漏极选择线DSL、字线WL和源极选择线SSL。

页缓冲器单元23可以经由位线(未示出)连接到存储单元阵列210，且可以设置在存储单元阵列210的底部。页缓冲器单元23可以在控制逻辑230的控制下暂时将数据储存在其中，且可以经由位线与存储单元阵列210进行数据通信。当位线设置在存储单元阵列210的顶部时，页缓冲器单元23可以经由穿过存储单元阵列210的位线插塞(未示出)而耦接到位线，然后，位线可以耦接到存储单元阵列210。可选地，当位线设置在存储单元阵列210的底部与页缓冲器单元23之间时，页缓冲器单元23可以耦接到位线的中心区域，且位线可以耦接到存储单元阵列210。稍后可以描述关于页缓冲器单元23、位线和存储单元阵列210之间的连接的细节。

列解码器24可以响应于列地址CADD的接收而与页缓冲器单元23进行数据通信，从而与存储单元阵列210进行数据通信。列解码器24可以与输入/输出电路25进行数据通信。

输入/输出电路25可以配置成将来自外部设备(例如，图1的控制器1110)的命令CMD和地址ADD传送到控制逻辑230，或与列解码器24进行数据DATA通信，或与控制器1110进行数据DATA通信。

控制逻辑230可以响应于命令CMD和地址ADD来输出操作信号OP、行地址RADD和列地址CADD以控制外围电路220。

图3图示根据本公开的一个实施例的存储单元阵列、页缓冲器单元与列解码器之间的连接。在一些实施例中，图3图示图2的存储单元阵列210、页缓冲器单元23和列解码器24之间的连接。

参见图3，页缓冲器单元23可以设置在存储单元阵列210的底部，且可以经由列线CL耦接到列解码器24，且可以耦接到存储单元阵列210。

在一个实施例中，位线BL可以设置在存储单元阵列210的顶部，且当页缓冲器单元23设置在存储单元阵列210的底部时，页缓冲器单元23可以经由位线插塞PL_BL耦接到位线BL。为此，位线插塞PL_BL中的每个可以垂直穿过存储单元阵列210以便将页缓冲器单元23与每个位线BL连接。

在一个实施例中，位线BL可以设置在存储单元阵列210的底部，且当页缓冲器单元23设置在存储单元阵列210的顶部时，页缓冲器单元23可以经由位线插塞PL_BL耦接到位线BL。为此，位线插塞PL_BL中的每个可以垂直穿过存储单元阵列210以便将页缓冲器单元23与每个位线BL连接。

存储单元阵列210可以包括第一存储块MB1至第k存储块MBk，其中k是大于1的正整数。第一存储块MB1至第k存储块MBk可以布置在第一方向上，即在Y方向上。在这种情况下，位线插塞PL_BL可以设置在第一存储块MB1至第k存储块MBk之中的两个相邻存储块之间。

在一个实施例中，页缓冲器单元23可以耦接在每个位线BL的两个相对端之间且排除每个位线BL的两个相对端。在一个实施例中，页缓冲器单元23可以耦接到每个位线BL的两个相对端之间的中心区域。以此方式，要被预充电或放电的位线BL中的每个的整个长度可以分为两个长度，每个长度比整个长度小。这会导致对位线BL中的每个的负载增加的抑制，因而提高其操作速度。在一个实施例中，页缓冲器单元23可以设置在与第一方向上的存储单元阵列210的中心区域相对应的位置，且位线插塞PL_BL中的每个可以在位线BL的中心部分耦接到第一方向上的位线BL中的每个。

存储块和页缓冲器单元23可以具有如下文将描述的配置。

图4是根据本公开的一个实施例的存储块的三维(3D)结构的立体图。例如，图4可以图示图3中的存储单元阵列210的存储块的结构。

参见图4，存储块的三维结构可以沿着Z方向垂直形成在衬底上，且可以包括水平布置的垂直I形串，每个串设置在位线BL中的每个与公共源极线SL之间。这种结构可以被称为“位成本可扩展”(BiCS，Bit Cost Scalable)。在一个示例中，公共源极线SL可以水平形成在衬底上，且在这种情况下，具有BiCS结构的串中的每个可以从公共源极线SL开始垂直向上延伸。串可以沿第一方向(即Y方向)以规则间隔分隔开，且每个串可以包括源极选择线SSL中的每个、字线WL与漏极选择线DSL中的每个的层叠，源极选择线SSL、字线WL与漏极选择线DSL全部在Z方向上彼此分隔开。每个串可以包括垂直通孔VH中的每个，每个孔穿过源极选择线SSL中的每个、字线WL和漏极选择线DSL中的每个。垂直通孔VH中的每个可以用导电材料填充以形成多个沟道柱体CH。每个沟道柱体CH可以接触公共源极线SL。每个源极选择晶体管可以形成在沟道柱体CH与源极选择线SSL之间。存储单元可以设置在沟道柱体CH与字线WL之间。每个漏极选择晶体管可以形成在沟道柱体CH与漏极选择线DSL之间。尽管未示出，但是每个串还可以包括虚设选择晶体管和/或虚设存储单元。

位线BL中的每个可以在从漏极选择线DSL中的每个开始向上延伸的每个柱体的顶部与Y方向布置的沟道柱体CH接触。位线BL可以在第二方向(即，垂直于Y方向的X方向)以规则间隔分隔开。源极选择线SSL中的每个、字线WL和漏极选择线DSL中的每个可以在第二方向上延伸。源极选择线SSL可以在第一方向上以规则的间隔分隔开。字线WL可以在第一方向上以规则间隔分隔开。漏极选择线DSL可以在第一方向上以规则间隔分隔开。在位线BL中的每个与沟道柱体CH中的每个之间，还可以形成接触插塞CT。

图5是根据本公开的另一个实施例的存储块的三维(3D)结构的立体图。例如，图5可以图示图3中的存储单元阵列210的存储块的结构。

参见图5，存储块的三维结构可以垂直地(即，沿Z方向(第三方向))形成在衬底上，且包括在位线BL中的每个、公共源极线SL与管道结构中的每个之间延伸的多个U形串，每个管道结构连接两个串。

更具体地，可以配置每个串，使得第一子串51可以在位线BL与管道线PL之间垂直延伸，第二子串52可以在公共源极线SL与管道线PL之间垂直延伸，且第一子串51和第二子串52可以经由管道线PL彼此连接。这种结构可以被称为管形位成本可扩展(P-BiCS，Pipe-shaped Bit Cost Scalable)。

在一个示例中，管道线PL可以水平形成在衬底上，在这种情况下，具有P-BiCS结构的串中的每个可以包括在位线BL与管道线PL之间垂直延伸的第一子串51以及在公共源极线SL与管道线PL之间垂直延伸的第二子串52。

第一子串51可以在第一方向上(Y方向)分隔开。每个第一子串51可以包括垂直(Z方向)分隔布置的字线WL、漏极选择线DSL中的每个和第一沟道柱体D_CH中的每个。字线WL可以在第一方向(Y方向)上以规则间隔分隔开，且每个字线WL可以在第二方向(X方向)上延伸。漏极选择线DSL可以在第一方向(Y方向)上以规则间隔分隔开，且每个漏极选择线DSL可以在第二方向(X方向)上延伸。柱体可以填充穿过字线WL和漏极选择线DSL的垂直通孔VH。第一子串51和第二子串52可以沿着第一方向(Y方向)以交替的方式以规则间隔分隔开。每个第二子串52可以包括垂直分隔布置的字线WL、源极选择线SSL中的每个和第二沟道柱体S_CH中的每个。类似地，字线WL可以在第一方向(Y方向)上以规则间隔分隔开，且每个字线WL可以在第二方向(X方向)上延伸。源极选择线SSL可以沿着第一方向(Y方向)以规则间隔分隔开，且每个源极选择线SSL可以在第二方向(X方向)上延伸。柱体S_CH可以填充穿过字线WL和源极选择线SSL的垂直通孔VH。

存储单元可以形成在第一柱体D_CH与字线WL之间以及形成在第二柱体S_CH与字线WL之间。源极选择晶体管可以形成在第二柱体S_CH与源极选择线SSL之间。漏极选择晶体管可以形成在第一柱体D_CH与漏极选择线DSL之间。

第一沟道柱体D_CH和第二沟道柱体S_CH可以经由形成在管道线PL中的管道沟道柱体P_CH中的每个而彼此连接。位线BL中的每个可以接触第一沟道柱体D_CH中的每个的顶部，每个顶部从漏极选择线DSL中的每个开始向上垂直延伸。位线BL可以沿着第一方向(Y方向)以规则间隔分隔开，而每个位线可以在垂直于第一方向的第二方向上延伸。源极线SL可以在第二方向(X方向)上延伸。源极线SL可以接触第二沟道柱体S_CH中的每个的顶部接触，每个顶部从源极选择线SSL中的每个开始向上垂直延伸。

图6是图示根据本公开的一个实施例的页缓冲器单元的示图。在一些实施例中，图6可以示意性地图示图2中的页缓冲器单元23。

参见图6，页缓冲器单元23可以经由位线BL连接到图3中的存储单元阵列210。页缓冲器单元23可以经由列线CL耦接到图3中的列解码器24。存储单元阵列210可以包括若干存储块，且存储块可以共享位线BL中的每个。

页缓冲器单元23可以包括若干页缓冲器PB。每个页缓冲器PB可以暂时将数据储存在其中，且将暂时储存的数据传送到位线BL。每个页缓冲器PB可以经由位线BL从选中的存储块接收数据。

页缓冲器PB可以具有相同的配置。因此，这里将仅示例关于其配置的单个页缓冲器PB。

图7是图示根据本公开的一个实施例的页缓冲器的示图。在一些实施例中，图7可以示意性地图示图6中的页缓冲器单元23的页缓冲器。

参见图7，页缓冲器PB可以包括暂时将数据储存在其中的许多锁存器LAT。例如，在编程操作中，页缓冲器PB可以将经由列线CL接收的数据暂时储存在锁存器LAT中并且经由位线BL将LAT中的数据传送到选中存储块。在读取操作中，页缓冲器PB可以将经由位线BL从选中存储块接收的数据暂时储存在锁存器LAT中，并且将LAT中的数据传送到列线CL。页缓冲器PB可以在编程操作、读取操作或擦除操作中对位线BL预充电或放电。

图8是图示根据本公开的一个实施例的页缓冲器单元与位线之间的具体连接的立体图。例如，图8可以图示图2中的页缓冲器单元23与位线之间的连接。

参见图8，页缓冲器单元23可以经由位线插塞PL_BL耦接到位线BL。位线插塞PL_BL可以设置在两个相邻存储块之间。在一个实施例中，在第i存储块MBi(“i”是小于k的正整数)与第(i+1)存储块MBi+1之间，可以设置位线插塞PL_BL。位线插塞PL_BL中的每个可以耦接到位线BL中的每个。位线插塞PL_BL可以垂直于位线BL的平面延伸。位线插塞PL_BL可以延伸到页缓冲器单元23。在一个实施例中，为了减少位线BL的负载，可以在存储器单元阵列的中心区域沿该阵列的纵向方向上设置第i存储块MBi(“i”是小于k的正整数)和第(i+1)存储块MBi+1。本公开不限于此。在附图中，第i存储块MBi(“i”是小于k的正整数)与第(i+1)存储块MBi+1之间的区域可以被称为“边界区”INT。

在其中位线插塞PL_BL设置在第i存储块MBi与第(i+1)存储块MBi+1之间的实施例中，为了最小化位线插塞PL_BL中的每个的垂直长度，可以将页缓冲器单元23设置在边界区INT的正下方。

假设边界区INT具有第一宽度W1，且位线插塞PL_BL中的每个具有第二宽度W2，第一宽度W1可以大于第二宽度W2。在一个示例中，第一宽度W1可以是第二宽度W2的1.5倍大。位线插塞PL_BL可以专门地将页缓冲器单元23连接到每个位线BL。因此，除了位线插塞PL_BL之外，边界区INT可以填充有绝缘材料。

图9图示根据本公开的一个实施例的页缓冲器与位线之间的连接的示例。例如，图9可以图示图2中的页缓冲器单元23与位线中的每个之间的连接。

参见图9，页缓冲器单元23(且更具体而言，页缓冲器PB(图6和图7))可以在位线BL的相对的第一端与第二端之间(且排除相对的第一端和第二端)的任意点处分别连接到位线BL。即，页缓冲器不会耦接到位线BL的第一端和/或第二端。

尽管页缓冲器可以恰好耦接到位线BL的第一端或第二端，但是在优选实施例中，页缓冲器23设置在位线BL的第一端与第二端之间且排除位线BL的第一端和第二端。这样可以缩短从位线BL与页缓冲器单元23的交叉处到位线BL的第一端或第二端的长度。更具体而言，在页缓冲器耦接到例如位线BL的第一端(或第二端)的情况下，要被预充电或放电的位线BL在单个方向上的长度可以对应于第一端与第二端之间的距离L，以对位线BL预充电，来自页缓冲器单元23的预充电电流应当从位线的第一端到第二端在单个方向上行进整个距离L。

通过在位线BL的第一端与第二端之间(且排除位线BL的第一端和第二端)设置页缓冲器单元23，要被预充电和放电的位线BL在任意一个方向上的长度可以小于第一端与第二端之间的距离L。例如，整个长度可以分为两个部分，每个部分的长度小于整个长度。在一个示例中，页缓冲器单元23可以在位线BL的第一端与第二端之间的中心区域处连接到位线BL。在这种情况下，要被预充电的位线BL在任意一个方向上的长度可以对应于每个位线的总长度的一半(L/2长度)。尽管要被预充电的位线BL的总长度等于每个位线的总长度，但是可以缩短对整个位线预充电所需的时间。这是因为预充电电流仅沿两个方向上的L/2距离行进(例如，从中心部分到第一端的方向以及从中心部分到第二端的方向)，而不是沿单个方向上的L距离行进。这可以导致由于预充电负载的划分而导致的与现有设备相关的预充电时间的减少。此外，可以提高存储器件的预充电速度。相同物将同样适用于放电操作或从页缓冲器到存储单元阵列的数据传输。

以此方式，可以减少位线BL的负载，因而可以改善存储器件的操作速度和性能。

图10是根据本公开的一个实施例的存储系统3000的框图。例如，计算系统4000可以包括图1中的存储器件200和存储器控制器1110。

参见图10，根据本公开的一个实施例的存储系统3000可以包括将数据储存在其中的存储器件200以及控制存储器件200的存储器控制器1110。此外，存储器控制器1110可以控制主机1200与存储器件200之间的通信。存储器控制器1110可以包括缓冲存储器1210、中央处理单元(CPU)1220、静态随机存取存储器(SRAM)1230、主机接口1240、错误校正码(ECC)模块1250和存储器接口1260。

在存储器控制器1110控制存储器件200器件期间，缓冲存储器1210可以暂时将数据储存在其中。CPU 1220可以控制存储器控制器1110的数据交换。SRAM 1230可以用作CPU 1220的工作存储器。主机接口1240可以具有用于耦接到存储系统3000的主机1200的数据交换协议。ECC模块1250可以检测和校正从存储器件200读取的数据中的错误。存储器接口1260可以与存储器件200接口。此外，本领域技术人员可以理解的是(图中未示出)，根据本公开的存储系统3000还可以设置有ROM(未示出)，以储存与主机系统或主机1200接口的编码数据。

在一个实施例中，与存储系统3000一起工作的主机1200可以包括但不限于计算机、UMPC(超便携移动PC)、工作站、上网本、PDA(个人数字助理)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、便携式游戏机、导航仪、黑匣子、数码相机、三维电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、具有无线数据通信的设备、作为家用网络组件的至少一种电子设备、作为计算机网络组件的至少一种电子设备、作为远程信息网络组件的至少一种电子设备或作为计算系统组件的至少一种电子设备等。

图11是根据本公开的一个实施例的包括存储系统的计算系统4000的示意图。例如，计算系统4000可以包括图1中的存储器件200和存储器控制器1110。

参见图11，根据本公开的一个实施例的计算系统4000可以包括存储器件200、存储器控制器1110、微处理器4100、用户接口4200和调制解调器4400，存储器件200、存储器控制器1110、微处理器4100、用户接口4200和调制解调器4400全部经由系统总线而彼此电连接。此外，当计算系统4000实施在移动设备中时，计算系统4000还可以设置有电池4300以供应其操作电压。可以理解的是，计算系统4000还可以设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器控制器1110和存储器件200可以一起形成SSD(固态驱动器/固态硬盘)。

在一个实施方式中，计算系统4000中的存储系统(1100和200)可以以各种形式来封装。例如，这种封装可以包括但不限于：PoP(层叠封装)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型(SOIC)、收缩型小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)等。

上面的描述不采用限制的意义，而是仅仅是出于描述示例性实施例的一般性原理的目的而做出的，且本公开的许多额外的实施例是可能的。要理解的是不意在限制本公开的范围。应当参照权利要求来确定本公开的范围。贯穿本说明书，提到的“一个实施例”、“实施例”或类似语言意味着与该实施例相关描述的特定特征、结构或特性被包括在本公开的至少一个实施例中。因此，贯穿本说明书，词组“在一个实施例中”、“在实施例中”和类似语言的出现可以不一定全都指同一个实施例。

Claims (20)

1.一种存储器件，包括：

多个位线，每个位线具有相对的第一端和第二端；

页缓冲器；

多个插塞，所述多个插塞中的每个将所述多个位线中的每个耦接到页缓冲器，每个插塞设置在第一端与第二端之间且排除第一端和第二端。

2.根据权利要求1所述的存储器件，其中，这些位线中的每个在第一方向上延伸，且这些位线沿着第二方向以规则间隔分隔开，第一方向和第二方向彼此相互垂直。

3.根据权利要求2所述的存储器件，其中，这些插塞沿着第二方向以规则间隔分隔开，且这些插塞中的每个相对于位线的平面垂直延伸。

4.根据权利要求1所述的存储器件，其中，这些插塞中的每个设置在这些位线中的每个的第一端与第二端之间的预定部分。

5.根据权利要求1所述的存储器件，其中，这些插塞中的每个设置在这些位线中的每个的第一端与第二端之间的中心部分。

6.一种存储器件，包括：

多个存储块，具有顶部和底部；

位线，设置在存储块的顶部和底部中的一个上；

页缓冲器，设置在存储块的顶部和底部中的另一个上；以及

插塞，在存储块的顶部与底部之间垂直延伸，

其中，页缓冲器和位线经由插塞彼此耦接。

7.根据权利要求6所述的存储器件，其中，插塞设置在这些存储块之中的相邻存储块之间。

8.根据权利要求6所述的存储器件，其中，这些存储块中的每个包括三维串。

9.根据权利要求8所述的存储器件，其中，三维串中的每个具有I形和U形中的一种。

10.根据权利要求6所述的存储器件，其中，这些存储块共享这些位线中的每个。

11.根据权利要求6所述的存储器件，其中，页缓冲器包括子页缓冲器，每个子页缓冲器耦接到每个位线。

12.根据权利要求6所述的存储器件，其中，这些插塞中的每个设置在位线中的每个的相对的第一端与第二端之间的预定部分。

13.根据权利要求6所述的存储器件，其中，这些插塞中的每个设置在位线中的每个的第一端与第二端之间的中心部分。

14.一种存储器件，包括：

存储单元阵列；

位线，耦接到存储单元阵列；以及

页缓冲器，包括子页缓冲器，每个子页缓冲器在每个位线的预定部分耦接到每个位线，每个子页缓冲器被构造为对每个位线预充电或放电。

15.根据权利要求14所述的存储器件，其中，每个子页缓冲器在每个位线的中心部分耦接到每个位线。

16.根据权利要求14所述的存储器件，其中，页缓冲器设置在存储单元阵列的顶部和底部中的一个上。

17.根据权利要求16所述的存储器件，其中，位线设置在存储单元阵列的顶部和底部中的另一个上。

18.根据权利要求17所述的存储器件，其中，位线设置在存储单元阵列的底部，其中，页缓冲器设置在位线之下。

19.根据权利要求17所述的存储器件，其中，位线设置在存储单元阵列的顶部，其中，页缓冲器设置在存储单元阵列的底部。

20.根据权利要求14所述的存储器件，还包括：

插塞，每个插塞将每个子页缓冲器与每个位线彼此电连接。