KR20170035288A - 페이지 버퍼부를 포함한 메모리 장치 - Google Patents

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KR20170035288A
KR20170035288A KR1020150134210A KR20150134210A KR20170035288A KR 20170035288 A KR20170035288 A KR 20170035288A KR 1020150134210 A KR1020150134210 A KR 1020150134210A KR 20150134210 A KR20150134210 A KR 20150134210A KR 20170035288 A KR20170035288 A KR 20170035288A
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Abstract

본 기술은 다수의 메모리 블럭들; 상기 메모리 블럭들의 상부에 배열된 비트 라인들; 상기 메모리 블럭들 중 일부 메모리 블럭들 사이에 수직으로 배치되어 상기 비트 라인들에 연결된 비트 라인 플러그들; 및 상기 메모리 블럭들의 하부에 위치하며, 상기 비트 라인 플러그들에 연결된 페이지 버퍼부를 포함하는 메모리 장치를 포함한다.

Description

페이지 버퍼부를 포함한 메모리 장치{Memory device having page buffer unit}
본 발명은 페이지 버퍼부를 포함한 메모리 장치에 관한 것으로, 보다 구체적으로는 비트 라인들에 연결된 페이지 버퍼부를 포함하는 페이지 버퍼부를 포함한 메모리 장치에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변 회로와, 주변 회로를 제어하는 제어 로직을 포함한다.
메모리 셀 어레이는 메모리 셀들이 포함된 다수의 메모리 블럭들을 포함한다.
주변 회로는 프로그램, 리드 및 소거 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로와, 메모리 블럭들 중 선택된 메모리 블럭에 전압 생성 회로에서 생성된 전압들을 전달하는 로우 디코더와, 비트 라인들의 끝단들을 통해 메모리 블럭들에 연결되고 데이터를 임시로 저장하는 페이지 버퍼부와, 페이지 버퍼부와 데이터를 주고받는 컬럼 디코더와, 컨트롤러로부터 커맨드 및 어드레스를 수신하고 컨트롤러 또는 컬럼 디코더와 데이터를 주고받는 입출력부를 포함할 수 있다.
제어 로직은 커맨드 및 어드레스에 응답하여 주변 회로를 제어한다.
본 발명의 실시예는 페이지 버퍼부에 연결된 비트 라인들의 로드(load)를 감소시킬 수 있는 페이지 버퍼부를 포함한 메모리 장치를 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 제1 끝단과 제2 끝단을 각각 갖는 비트 라인들; 상기 제1 끝단과 상기 제2 끝단 사이에서 상기 비트 라인들에 연결된 비트 라인 플러그들; 및 상기 비트 라인 플러그들에 연결된 페이지 버퍼부를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 다수의 메모리 블럭들; 상기 메모리 블럭들의 상부에 배열된 비트 라인들; 상기 메모리 블럭들 중 일부 메모리 블럭들 사이에 수직으로 배치되어 상기 비트 라인들에 연결된 비트 라인 플러그들; 및 상기 메모리 블럭들의 하부에 위치하며, 상기 비트 라인 플러그들에 연결된 페이지 버퍼부를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이; 상기 메모리 셀 어레이에 연결된 비트 라인들; 및 상기 비트 라인들이 중앙을 통해 상기 비트 라인들을 프리차지 또는 디스차지하도록 구성된 페이지 버퍼들을 포함한다.
본 기술은 페이지 버퍼부에 연결된 비트 라인들의 로드(load)를 감소시킬 수 있으며, 이로 인해 비트 라인들의 프리차지 및 디스차지 시간을 감소시킬 수 있으므로, 메모리 장치의 동작 속도를 개선할 수 있다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명에 따른 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이, 페이지 버퍼부 및 컬럼 디코더의 연결 관계를 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 3차원 구조의 메모리 블럭을 설명하기 위한 사시도이다.
도 5는 다른 실시예에 따른 3차원 구조의 메모리 블럭을 설명하기 위한 사시도이다.
도 6은 도 2의 페이지 버퍼부를 개략적으로 설명하기 위한 도면이다.
도 7은 도 6의 페이지 버퍼를 개략적으로 설명하기 위한 도면이다.
도 8은 본 발명에 따른 페이지 버퍼부와 비트 라인들의 연결 관계를 구체적으로 설명하기 위한 사시도이다.
도 9는 본 발명에 따른 효과를 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 시스템(1000)은 데이터가 저장되는 저장 장치(1100)와, 저장 장치(1100)에 연결된 사용자 장치(user device)인 호스트(1200)를 포함한다.
저장 장치(1100)는 솔리드 스테이트 디스크(Solid State Disk), 솔리드 스테이트 드라이브(Solid State Drive; SSD), PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CFC), 스마트 미디어 카드(SMC), 메모리 스틱, 멀티 미디어 카드(MMC, RS-MMC, MMC-micro), SD 카드(SD, miniSD, microSD, SDHC) 또는 유니버설 플래시 기억장치(UFS) 등으로 구성될 수 있다.
호스트(1200)는 개인용 또는 휴대용 컴퓨터, PDA(Personal Digital Assistant), PMP(portable media player), MP3 플레이어 등과 같은 장치로 구성될 수 있다. 호스트(1200)와 저장 장치(1100)는 USB, SCSI, ESDI, SATA, SAS, PCI-express, 또는 IDE 인터페이스와 같은 표준 인터페이스(standardized interface)에 의해서 서로 연결될 수 있다.
상술한 저장 장치(1100)는 기본적으로 컨트롤러(1110)와 메모리 그룹(1120)를 포함한다. 컨트롤러(1110)는 호스트(1200)로부터 수신된 커맨드(command)에 따라 메모리 그룹(1120)이 다양한 동작을 수행할 수 있도록 다양한 커맨드, 어드레스 및 데이터를 메모리 그룹(1120)에 출력한다. 메모리 그룹(1120)은 컨트롤러(1110)에서 출력된 각종 커맨드 및 어드레스에 응답하여 프로그램, 리드 및 소거 동작을 수행하도록 구성된 다수의 메모리 장치(200)들을 포함한다. 메모리 장치(200)들은 데이터를 저장하는 장치로써, DRAM, SRAM, MRAM, ReRAM, STTMRAM, PCRAM 또는 플래시(FLASH) 등으로 구현될 수 있다. 이하, 메모리 장치(200)는 플래시를 예를 들어 설명하도록 한다.
도 2는 본 발명에 따른 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(200)는 데이터가 저장되는 메모리 셀 어레이(210)와, 메모리 셀 어레이(210)에 소거 동작, 프로그램 동작 및 리드 동작 등을 수행하도록 구성된 주변 회로(220)와, 주변 회로(220)를 제어하도록 구성된 제어 로직(230)을 포함할 수 있다. 플래시 메모리 장치를 예를 들어 설명하면 다음과 같다.
메모리 셀 어레이(210)는 다수의 메모리 블럭들(미도시)을 포함하며, 메모리 블럭들은 다수의 셀 스트링들(미도시)을 포함한다. 예를 들면, 셀 스트링들은 드레인 셀렉트 트랜지스터들, 메모리 셀들 및 소오스 셀렉트 트랜지스터들을 포함하며, 비트 라인들(BL)에 연결된다. 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결되고, 메모리 셀들의 게이트들은 워드 라인들(WL)에 연결되며, 소오스 셀렉트 트랜지스터들의 게이트들은 소오스 셀렉트 라인들(SSL)에 연결된다.
주변 회로(220)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼부(23), 컬럼 디코더(24) 및 입출력부(25)를 포함한다.
전압 생성 회로(21)는 동작 신호(OP)에 응답하여 프로그램, 리드 및 소거 동작에 필요한 다양한 동작 전압들(Vp)을 생성한다. 예를 들면, 전압 생성 회로(21)는 프로그램 전압, 리드 전압 및 소거 전압 등을 동작 전압들(Vp)로써 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(210)에 포함된 다수의 메모리 블럭들 중 선택된 메모리 블럭에 연결된 드레인 셀렉트 라인들(DSL), 워드 라인들(WL) 및 소오스 셀렉트 라인들(SSL)에 동작 전압들(Vp)을 전달한다.
페이지 버퍼부(23)는 비트 라인들을 통해 메모리 셀 어레이(210)에 연결되며, 메모리 셀 어레이(210)의 하부에 배치된다. 페이지 버퍼부(23)는 제어 로직(230)의 제어에 따라 데이터를 임시로 저장하고, 비트 라인들(미도시)을 통해 메모리 셀 어레이(210)와 데이터를 주고받을 수 있다. 비트 라인들이 셀 어레이(210)의 상부에 위치하는 경우, 페이지 버퍼부(23)는 메모리 셀 어레이(210)의 일부를 관통하여 비트 라인들에 연결될 수 있고, 비트 라인들은 메모리 셀 어레이(210)에 연결될 수 있다. 비트 라인들이 셀 어레이(210)의 하부에 위치하는 경우, 페이지 버퍼부(23)는 비트 라인들의 중앙 부근에 연결될 수 있고, 비트 라인들 각각은 메모리 셀 어레이(210)에 연결될 수 있다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 메모리 셀 어레이(210)와 데이터를 주고받는다.
입출력부(25)는 컨트롤러(도 1의 1110)로부터 수신받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(230)에 전달하고, 컬럼 디코더(24)와 데이터를 주고받거나, 컨트롤러(1110)와 데이터를 주고받을 수 있다.
제어 로직(230)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 신호(OP), 로우 어드레스(RADD), 컬럼 어드레스(CADD) 및 데이터(DATA)를 출력한다. 도면에는 도시되지 않았으나, 제어 로직(230)은 페이지 버퍼부(23)를 제어하기 위한 제어 신호를 출력한다.
도 3은 도 2의 메모리 셀 어레이, 페이지 버퍼부 및 컬럼 디코더의 연결 관계를 설명하기 위한 도면이다.
도 3을 참조하면, 페이지 버퍼부(23)는 메모리 셀 어레이(210)의 하부에 위치하고, 컬럼 라인들(CL)을 통해 컬럼 디코더(24)에 연결되고, 비트 라인들(BL)을 통해 메모리 셀 어레이(210)에 연결된다.
비트 라인들(BL)이 메모리 셀 어레이(210)의 상부에 위치하는 경우를 예를 들어 설명하면, 페이지 버퍼부(23)가 메모리 셀 어레이(210)의 하부에 위치하기 때문에, 페이지 버퍼부(23)는 비트 라인 플러그들(PL_BL)을 통해 비트 라인들(BL)에 연결된다. 따라서, 비트 라인 플러그들(PL_BL)은 메모리 셀 어레이(210)와 비트 라인들(BL)을 서로 연결하기 위하여 메모리 셀 어레이(210)의 일부를 수직으로 관통한다.
구체적으로 설명하면, 메모리 셀 어레이(210)는 제1 내지 제k 메모리 블럭들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 제1 내지 제k 메모리 블럭들(MB1~MBk)은 제1 방향(Y 방향)으로 배치될 수 있으며, 이러한 경우, 비트 라인 플러그들(PL_BL)은 제1 내지 제k 메모리 블럭들(MB1~MBk) 중 서로 인접한 일부 메모리 블럭들 사이에 배치될 수 있다.
상술한 바와 같이, 페이지 버퍼부(23)가 비트 라인들(BL)의 중앙 부근에 연결되면, 연결된 지점으로부터 비트 라인들(BL)이 프리차지(precharge)되거나 디스차지(discharge)되는 길이가 감소하므로 비트 라인들(BL)의 로드(load) 증가를 억제할 수 있으며, 동작 속도를 개선할 수 있다. 따라서, 페이지 버퍼부(23)는 메모리 셀 어레이(210)의 중앙(예컨대, 제1 방향의 중앙)에 위치하고, 비트 라인 플러그들(PL_BL)도 비트 라인들(BL)의 중앙에 연결하는 것이 바람직하다.
상술한 메모리 블럭 및 페이지 버퍼부의 실시예를 각각 설명하면 다음과 같다.
도 4는 일 실시예에 따른 3차원 구조의 메모리 블럭을 설명하기 위한 사시도이다.
도 4를 참조하면, 3차원 구조로 구현된 메모리 블럭은 기판 상에 수직으로(Z 방향) 형성되며, 비트 라인들(BL)과 소오스 라인(SL) 사이에 배열된 I자 형태의 수직 스트링(string)들을 포함한다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소오스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 수직 스트링들은 소오스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 수직 스트링들은, 서로 이격되어 적층된 소오스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 도면에는 도시되어 않았으나, 수직 스트링들은 더미 셀렉트 트랜지스터들 또는 더미 메모리 셀들을 더 포함할 수도 있다. 또한, 수직 스트링들은 소오스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)과, 수직 홀들(VH) 내에 형성되어 소오스 라인(SL)에 접하는 수직 채널막들(CH)을 포함한다. 소오스 셀렉트 트랜지스터들은 수직 채널막들(CH)과 소오스 셀렉트 라인들(SSL) 사이에 형성되고, 메모리 셀들은 수직 채널막들(CH)과 워드 라인들(WL) 사이에 형성되며, 드레인 셀렉트 트랜지스터들은 수직 채널막들(CH)과 드레인 셀렉트 라인들(DSL) 사이에 형성된다.
비트 라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향(Y 방향)을 따라 연장되고 제1 방향에 직교하는 제2 방향(X 방향)을 따라 서로 이격된다. 소오스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)은 제2 방향을 따라 연장되며, 제1 방향을 따라 서로 이격된다. 또한, 비트 라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 5는 다른 실시예에 따른 3차원 구조의 메모리 블럭을 설명하기 위한 사시도이다.
도 5를 참조하면, 3차원 구조로 구현된 메모리 블럭은 기판 상에 수직으로(Z 방향) 형성되며, 비트 라인들(BL) 또는 소오스 라인(SL) 사이에 배열된 수직 스트링(string)들과, 두 개의 스트링들을 서로 연결하는 파이프 구조물을 포함한다.
보다 구체적으로 설명하면, 수직 스트링들은 비트 라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 배열된 제1 서브 스트링들과, 소오스 라인(SL)과 파이프 라인(PL) 사이에서 수직하게 배열된 제2 서브 스트링들을 포함할 수 있다. 제1 및 제2 서브 스트링들은 파이프 라인(PL) 영역 내에서 서로 연결되어, U자 형태로 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
예를 들면, 파이프 라인(PL)이 기판의 상부에 수평하게 형성된 경우, 제1 및 제2 서브 스트링들은 파이프 라인(PL)의 상부에 수직한 방향으로 형성될 수 있다. 제1 서브 스트링들은 비트 라인들(BL)과 파이프 라인(PL) 사이에 형성될 수 있고, 제2 서브 스트링들은 소오스 라인(SL)과 파이프 라인(PL) 사이에 형성될 수 있다.
더욱 구체적으로 설명하면, 제1 서브 스트링들은, 제1 방향(Y 방향)으로 서로 이격되어 배열되고 제1 방향(Y 방향)에 수직한 제2 방향(X 방향)으로 연장되며 서로 이격되어 적층된(Z 방향) 다수의 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함하고, 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)과 수직 홀들(VH)이 내부에 형성된 제1 수직 채널막들(D_CH)을 포함한다. 제2 서브 스트링들은, 제1 방향(Y 방향)으로 서로 이격되어 배열되고 제2 방향(X 방향)으로 연장되며 서로 이격되어 적층된(Z 방향) 워드 라인들(WL) 및 소오스 셀렉트 라인들(SSL)과, 워드 라인들(WL) 및 소오스 셀렉트 라인들(SSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성된 제2 수직 채널막들(S_CH)을 포함한다.
메모리 셀들은 제1 수직 채널막들(D_CH)과 워드 라인들(WL) 사이와, 제2 수직 채널막들(S_CH)과 워드 라인들(WL) 사이에 형성된다. 소오소 셀렉트 트랜지스터들은 제2 수직 채널막들(S_CH)과 소오스 셀렉트 라인들(SSL) 사이에 형성되고, 드레인 셀렉트 트랜지스터들은 제1 수직 채널막들(D_CH)과 드레인 셀렉트 라인들(DSL) 사이에 형성된다.
제1 수직 채널막들(D_CH)과 제2 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)을 통해 서로 연결된다. 비트 라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 제1 수직 채널막들(D_CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)을 따라 서로 이격되어 배열된다. 소오스 라인(SL)은 소오스 셀렉트 라인들(SSL)의 상부로 돌출된 제2 수직 채널막들(S_CH)의 상부에 접하며 제2 방향(X 방향)으로 연장된다.
도 6은 도 2의 페이지 버퍼부를 개략적으로 설명하기 위한 도면이다.
도 6을 참조하면, 페이지 버퍼부(23)는 비트 라인들(BL)을 통해 메모리 셀 어레이(도 3의 210)에 연결되고, 컬럼 라인들(CL)을 통해 컬럼 디코더(도 3의 24)에 연결된다. 메모리 셀 어레이(210)는 다수의 메모리 블럭들을 포함하고 있기 때문에, 다수의 메모리 블럭들은 비트 라인들(BL)을 서로 공유한다.
페이지 버퍼부(23)는 다수의 페이지 버퍼들(PB)을 포함한다. 페이지 버퍼들(PB)은 각각 데이터를 임시로 저장할 수 있으며, 저장된 데이터를 비트 라인들(BL)에 전달하거나, 선택된 메모리 블럭으로부터 비트 라인들(BL)을 통해 데이터를 전달받을 수 있다.
페이지 버퍼부(23)에 포함된 페이지 버퍼들(PB)은 서로 유사하게 구성될 수 있으므로, 어느 하나의 페이지 버퍼(PB)를 설명하면 다음과 같다.
도 7은 도 6의 페이지 버퍼를 개략적으로 설명하기 위한 도면이다.
도 7을 참조하면, 페이지 버퍼(PB)는 데이터를 임시로 저장하기 위한 다수의 래치들(LAT)을 포함한다. 예를 들면, 프로그램 동작시, 페이지 버퍼(PB)는 컬럼 라인(CL)을 통해 전달받은 데이터를 래치(LAT)에 임시로 저장하고, 래치(LAT)에 임시로 저장된 데이터를 비트 라인(BL)을 통해 선택된 메모리 블럭으로 전달한다. 리드 동작시, 페이지 버퍼(PB)는 비트 라인(BL)을 통해, 선택된 메모리 블럭으로부터 수신된 데이터를 래치(LAT)에 임시로 저장하고, 래치(LAT)에 임시로 저장된 데이터를 컬럼 라인(CL)에 전달한다. 또한, 페이지 버퍼(PB)는 프로그램, 리드 또는 소거 동작시, 비트 라인(BL)을 프리차지(precharge)하거나 디스차지(discharge)할 수 있다.
도 8은 본 발명에 따른 페이지 버퍼부와 비트 라인들의 연결 관계를 구체적으로 설명하기 위한 사시도이다.
도 8을 참조하면, 페이지 버퍼부(23)는 비트 라인 플러그들(PL_BL)을 통해 비트 라인들(BL)에 연결될 수 있다. 비트 라인 플러그들(PL_BL)은 서로 인접한 일부 메모리 블럭들의 사이에 배치될 수 있다. 예를 들면, 제i 메모리 블럭(MBi; i는 k 보다 작은 양의 정수)과 제i+1 메모리 블럭(MBi+1) 사이에 비트 라인 플러그들(PL_BL)이 배치될 수 있다. 비트 라인들(BL)의 로드(load) 감소를 위해서, 제i 메모리 블럭(MBi; i는 k 보다 작은 양의 정수)과 제i+1 메모리 블럭(MBi+1)은 메모리 셀 어레이의 중앙에 배치된 메모리 블럭들로 설정하는 것이 바람직하다.
제i 메모리 블럭(MBi; i는 k 보다 작은 양의 정수)과 제i+1 메모리 블럭(MBi+1) 사이의 경계 영역(INT) 내에 비트 라인 플러그들(PL_BL)이 배치되기 때문에, 비트 라인 플러그들(PL_BL)과 페이지 버퍼부(23) 간의 거리를 최소화하기 위하여, 페이지 버퍼부(23)는 경계 영역(INT) 하부에 배치되는 것이 바람직하다.
경계 영역(INT)의 폭을 제1 폭(W1)이라 가정하고, 비트 라인 플러그들(PL_BL) 각각의 폭을 제2 폭(W2)이라 가정하면, 제1 폭(W1)은 제2 폭(W2)보다 넓고 제2 폭(W2)의 1.5배 이하에서 설정될 수 있다. 또한, 비트 라인 플러그들(PL_BL)은 비트 라인들(BL)과 페이지 버퍼부(23)만 전기적으로 연결해야 하므로, 경계 영역(INT) 내에는 절연물질이 채워진다.
도 9는 본 발명에 따른 효과를 설명하기 위한 도면이다.
도 9를 참조하면, 비트 라인들(BL)의 제1 끝단과 제2 끝단 사이에서 페이지 버퍼부(23)를 연결하면, 비트 라인들(BL)과 페이지 버퍼부(23)가 접하는 영역으로부터 비트 라인들(BL)의 제1 또는 제2 끝단까지의 거리가 감소한다. 예를 들면, 비트 라인들(BL)의 제1 끝단에 페이지 버퍼부(23)가 연결된 종래 기술의 경우, 프리차지 또는 디스차지되는 비트 라인들(BL)의 길이는 제1 끝단으로부터 제2 끝단까지의 거리인 'L'이 된다. 이처럼, 종래 기술의 경우, 비트 라인들(BL)을 프리차지하기 위해서는 페이지 버퍼부(23)로부터 전달된 프리차지 전압이 비트 라인들(BL)의 제1 끝단부터 제2 끝단까지 도달해야 한다. 프리차지 동작뿐만 아니라 디스차지 동작에서도 'L' 길이만큼의 비트 라인들(BL)을 디스차지해야 하며, 데이터 전송 시에도 최대 'L' 길이만큼의 비트 라인들(BL)이 사용된다.
하지만, 본 발명의 실시예와 같이, 비트 라인들(BL)의 제1 끝단과 제2 끝단 사이에 페이지 버퍼부(23)가 연결되면, 프리차지 또는 디스차지되는 비트 라인들(BL)의 길이는 'L'보다 감소한다. 예를 들어, 제1 끝단과 제2 끝단의 중앙을 통해 페이지 버퍼부(23)가 연결되면, 비트 라인들(BL)의 길이는 'L'의 반인 'L/2'로 감소한다. 따라서, 프리차지 동작의 경우, 비트 라인들(BL)이 프리차지되기 위해서는 비트 라인들(BL)의 중앙으로부터 제1 끝단까지의 거리(L/2)와 제2 끝단까지의 거리(L/2)만큼만 프리차지되면 되므로, 비트 라인들(BL)의 로드(load)가 감소할 수 있다. 프리차지 동작뿐만 아니라 디스차지 동작에서도 'L/2' 길이만큼만 비트 라인들(BL)을 디스차지할 수 있고, 데이터 전송 시에도 최대 'L/2' 길이만큼만 비트 라인들(BL)이 사용되므로, 비트 라인들(BL)의 로드(load)가 감소할 수 있다.
비트 라인들(BL)의 로드(load)가 감소하면, 비트 라인들(BL)을 사용하는 동작들의 동작 속도가 개선될 수 있으므로, 메모리 장치의 동작 속도가 향상될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(200)와 메모리 장치(200)를 제어하는 컨트롤러(1110)를 포함할 수 있다. 또한, 컨트롤러(1110)는 호스트(1200)와 메모리 장치(200) 사이의 통신을 제어한다. 컨트롤러(1110)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 컨트롤러(1110)가 메모리 장치(200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. CPU(1220)는 컨트롤러(1110)의 데이터 교환을 위한 제어동작을 수행할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(1200)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(200)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(200)와 인터페이싱 할 수 있다. 또한, 도 10에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(1200)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(1200)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(200), 컨트롤러(1110), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 컨트롤러(1110)와 메모리 장치(200)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 저장 장치
1110: 컨트롤러 1120: 메모리 그룹
200: 메모리 장치 210: 메모리 셀 어레이
220: 주변 회로 230: 제어 로직
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼부 24: 컬럼 디코더
25: 입출력부 MB1~MBk: 메모리 블럭
BL: 비트 라인 PL_BL: 비트 라인 플러그
INT: 경계 영역

Claims (13)

  1. 제1 끝단과 제2 끝단을 각각 갖는 비트 라인들;
    상기 제1 끝단과 상기 제2 끝단 사이에서 상기 비트 라인들에 연결된 비트 라인 플러그들; 및
    상기 비트 라인 플러그들에 연결된 페이지 버퍼부를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 비트 라인들은 제1 방향을 따라 연장되며, 상기 제1 방향에 직교하는 제2 방향을 따라 서로 이격되는 메모리 장치.
  3. 제2항에 있어서,
    상기 비트 라인 플러그들은 상기 제2 방향을 따라 서로 이격되며,
    상기 비트 라인들에 수직으로 연결된 메모리 장치.
  4. 다수의 메모리 블럭들;
    상기 메모리 블럭들의 상부에 배열된 비트 라인들;
    상기 메모리 블럭들 중 일부 메모리 블럭들 사이에 수직으로 배치되어 상기 비트 라인들에 연결된 비트 라인 플러그들; 및
    상기 메모리 블럭들의 하부에 위치하며, 상기 비트 라인 플러그들에 연결된 페이지 버퍼부를 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 메모리 블럭들은 3차원 구조의 스트링들을 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 3차원 구조의 스트링들은 I자 형태 또는 U자 형태로 구현되는 메모리 장치.
  7. 제4항에 있어서,
    상기 비트 라인들은 상기 메모리 블럭들에 공통으로 연결된 메모리 장치.
  8. 제4항에 있어서,
    상기 페이지 버퍼부는 상기 비트 라인들에 각각 연결된 페이지 버퍼들을 포함하는 메모리 장치.
  9. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 연결된 비트 라인들; 및
    상기 비트 라인들이 중앙을 통해 상기 비트 라인들을 프리차지 또는 디스차지하도록 구성된 페이지 버퍼들을 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 페이지 버퍼들은 상기 메모리 셀 어레이의 하부에 위치되는 메모리 장치.
  11. 제9항에 있어서,
    상기 비트 라인들은 상기 메모리 셀 어레이의 상부 또는 하부에 위치되는 메모리 장치.
  12. 제11항에 있어서,
    상기 비트 라인들이 상기 메모리 셀 어레이의 하부에 위치되는 경우,
    상기 페이지 버퍼들은 상기 비트 라인들의 하부에 위치되는 메모리 장치.
  13. 제9항에 있어서,
    상기 페이지 버퍼들과 상기 비트 라인들을 전기적으로 서로 연결하는 비트 라인 플러그들을 더 포함하는 메모리 장치.
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