KR20190021869A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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KR20190021869A
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Abstract

본 기술은 다수의 논리 페이지 데이터(logical page DATA)가 저장되는 다수의 물리 페이지들(physical pages)을 포함하는 메모리 블록; 및 상기 물리 페이지들 중 선택된 물리 페이지에 상기 다수의 논리 페이지 데이터를 순차적으로 프로그램할 때, 상기 프로그램이 페일(fail)되면 상기 페일된 프로그램에 사용된 논리 페이지 데이터를 사용한 연산을 수행하여, 상기 선택된 물리 페이지에 이미 프로그램된 논리 페이지 데이터를 복구하기 위한 연산 장치를 포함하는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 프로그램 동작을 수행할 수 있는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템(memory system)은 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이의 데이터 통신을 제어할 수 있다.
호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 컨트롤러를 통해 메모리 장치와 통신할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
본 발명의 실시예는 메모리 시스템의 프로그램 동작이 페일(fail)된 경우, 이전에 프로그램된 데이터를 복구할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 다수의 논리 페이지 데이터(logical page DATA)가 저장되는 다수의 물리 페이지들(physical pages)을 포함하는 메모리 블록; 및 상기 물리 페이지들 중 선택된 물리 페이지에 상기 다수의 논리 페이지 데이터를 순차적으로 프로그램할 때, 상기 프로그램이 페일(fail)되면 상기 페일된 프로그램에 사용된 논리 페이지 데이터를 사용한 연산을 수행하여, 상기 선택된 물리 페이지에 이미 프로그램된 논리 페이지 데이터를 복구하기 위한 연산 장치를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 하위비트(Least Significant Bit; LSB) 데이터와 상위비트(Most Significant Bit; MSB) 데이터가 저장되는 물리 페이지(physical page)를 포함하며, 상기 물리 페이지에 저장된 데이터와 상기 상위비트(MSB) 데이터를 임시로 저장 및 연산하고, 상기 하위비트(LSB) 데이터를 복구하는 메모리 장치; 및 상기 상위비트(MSB) 데이터를 프로그램하는 상위비트(MSB) 프로그램 동작이 페일(fail)되면, 상기 하위비트(LSB) 데이터를 복구하도록 상기 메모리 장치에 커맨드들을 전송하는 메모리 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 선택된 물리 페이지에 하위비트(LSB) 데이터를 프로그램하는 하위비트(LSB) 프로그램 동작을 수행하는 단계; 상기 물리 페이지를 리드(read)하여 상기 하위비트(LSB) 데이터를 임시로 저장하는 단계; 상기 선택된 물리 페이지에 상위비트(MSB) 데이터를 프로그램하는 상위비트(MSB) 프로그램 동작을 수행하는 단계; 상기 상위비트(MSB) 프로그램 동작이 페일(fail)되면, 상기 임시로 저장된 하위비트(LSB) 데이터와 상기 상위비트(MSB) 데이터를 연산하여 소스 데이터를 생성하는 단계; 및 상기 상위비트(MSB) 데이터의 원본 데이터와 상기 소스 데이터를 연산하여 상기 하위비트(LSB) 데이터를 복구하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 선택된 메모리 셀들을 소거 상태로 유지하거나, 제1 프로그램 상태, 제2 프로그램 상태 또는 제3 프로그램 상태로 프로그램하는 프로그램 동작에 있어서, 상기 제2 및 제3 프로그램 상태들로 프로그램될 메모리 셀들의 문턱전압을 높이기 위한 하위비트(LSB) 프로그램 동작을 수행하는 단계; 상기 제1 내지 제3 프로그램 상태들로 프로그램될 메모리 셀들의 문턱전압을 높이기 위한 상위비트(MSB) 프로그램 동작을 수행하는 단계; 상기 상위비트 프로그램 동작이 페일(fail)되면, 상기 상위비트(MSB) 프로그램 동작에서 사용된 상위비트(MSB) 데이터 중 상기 소거 상태 및 제1 프로그램 상태에 대응되는 데이터를 반전시켜 소스 데이터를 생성하는 단계; 및 상기 소스 데이터와 상기 상위비트(MSB) 데이터의 원본 데이터를 연산하여 하위비트(LSB) 데이터를 복구하는 단계를 포함한다.
본 기술은 프로그램 동작 이 페일(fail)된 경우, 이전에 프로그램된 데이터를 복구하여 프로그램 동작을 용이하게 수행할 수 있다.
또한, 본 기술은 메모리 컨트롤러에서 이전 프로그램 동작에서 프로그램된 데이터를 다음 프로그램 동작 수행시 저장하지 않으므로, 메모리 컨트롤러의 크기를 감소시킬 수 있다.
도 1은 본 발명에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 4 내지 도 6은 메모리 블록의 다양한 실시예들을 설명하기 위한 도면들이다.
도 7은 본 발명에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 8은 도 7의 제1 데이터 프로그램 동작을 구체적으로 설명하기 위한 순서도이다.
도 9는 도 7의 프로그램 및 복구 동작을 구체적으로 설명하기 위한 순서도이다.
도 10은 프로그램 동작 중, 메모리 셀들의 문턱전압 분포들을 설명하기 위한 도면이다.
도 11은 본 발명에 따른 데이터 복구 연산 방법을 구체적으로 설명하기 위한 도면이다.
도 12 및 도 13은 본 발명에 따른 메모리 컨트롤러 및 메모리 장치의 실시예들을 설명하기 위한 도면이다.
도 14 및 도 15는 본 발명의 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면들이다.
도 16 및 도 17은 본 발명의 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면들이다.
도 18은 본 발명에 따른 프로그램 동작 순서의 실시예를 설명하기 위한 도면이다.
도 19는 본 발명에 따른 프로그램 동작 순서의 실시예를 설명하기 위한 도면이다.
도 20은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 21은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 22는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 23은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 반도체 메모리 장치(Semiconductor Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 인터페이스 프로토콜들이 더 포함될 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 및 변환된 정보를 저장 및 출력할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(1200)는 커맨드(command), 어드레스(address) 및 데이터(DATA) 등을 메모리 장치(1100)에 전송할 수 있다. 메모리 장치(1100)에서 수행중인 프로그램 동작이 페일(fail)되면, 메모리 컨트롤러(1200)는 이전 프로그램 동작 시 프로그램된 데이터를 복구하기 위한 커맨드를 메모리 장치(1100)에 전송할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)로부터 데이터 복구 동작에 필요한 데이터(예를 들면, 소스 데이터)를 수신하고, 연산 동작을 수행하여 이전 데이터를 복구할 수 있다. 이러한 연산 동작을 위해, 메모리 컨트롤러(1200)는 연산 장치를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램, 리드 또는 소거 동작을 수행할 수 있다. 예를 들면, 메모리 장치(1100)는 플래시 메모리(FLASH Memory)로 구현될 수 있다. 프로그램 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 수신한 커맨드, 어드레스 및 데이터에 따라, 선택된 물리 페이지(physical page)에 논리 페이지 데이터(logical page DATA)가 저장되도록 메모리 장치(1100)를 제어할 수 있다. 또한, 메모리 장치(1100)는 수행중인 프로그램 동작이 페일(fail)되면, 메모리 컨트롤러(1200)로부터 수신한 커맨드 및 어드레스에 따라 이전에 프로그램된 논리 페이지 데이터를 복구할 수 있다. 예를 들면, 메모리 장치(1100)는 수행중인 상위비트(Most Significant Bit; MSB) 데이터의 프로그램 동작이 페일(fail)되면, 이전에 프로그램된 하위비트(Least Significant Bit; LSB) 데이터를 복구할 수 있다. 예를 들면, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 상위비트(MSB) 데이터를 수신하고, 수신한 상위비트(MSB) 데이터를 사용한 연산 동작을 수행하여 하위비트(LSB) 데이터를 복구할 수 있다. 이를 위해, 메모리 장치(1100)는 연산 장치를 포함할 수 있다.
도 2는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어하기 위하여 버퍼 메모리(BUFFER MEMORY; 1210), CPU(1220), SRAM(1230), 호스트 인터페이스(HOST INTERFACE; 1240), ECC(1250) 및 메모리 인터페이스(MEMORY INTERFACE; 1260)를 포함할 수 있다. 또한, 메모리 컨트롤러(1200)는 연산 장치로써 연산기(CALCULATOR; 1270)를 더 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들면, 버퍼 메모리(1210)는 데이터 복구 동작 시 상위비트(MSB) 데이터, 소스(source) 데이터를 저장할 수 있으며, 데이터 복구 동작에 의해 복구된 하위비트(LSB) 데이터를 저장할 수 있다.
CPU(1220)는 메모리 장치(1100)를 제어하기 위한 각종 연산을 수행하거나, 커맨드 및 어드레스를 생성할 수 있다. 예를 들면, CPU(1220)는 프로그램, 리드 및 소거 동작들에 필요한 다양한 커맨드들(commands)를 생성할 수 있고, 데이터 복구 동작을 위한 커맨드도 생성할 수 있다.
SRAM(1230)은 메모리 컨트롤러(1200)의 동작에 필요한 다양한 정보들을 저장할 수 있는 저장부(storage unit)로 사용될 수 있다.
호스트 인터페이스(1240)는 메모리 시스템과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다.
ECC(1250)는 에러 정정부(error correction unit)로써, 프로그램 동작 또는 리드 동작 시 에러를 검출하고 정정할 수 있다.
메모리 인터페이스(1260)는 메모리 장치(1100)와 다양한 정보를 주고받기 위한 프로토콜을 구비할 수 있다.
연산기(1270)는 데이터 복구 동작 시 메모리 장치(1100)로부터 소스(source) 데이터를 수신하면, 소스 데이터와 상위비트 데이터 원본을 XOR 연산하여 하위비트 데이터를 복구할 수 있다. 예를 들면, 소스 데이터와 상위비트 데이터 원본의 XOR 연산이 메모리 장치(1100)에서 수행되는 경우에는 메모리 컨트롤러(1200)에서 연산기(1270)는 생략될 수 있다.
도 3은 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation), 저장된 데이터를 소거하기 위한 소거 동작(erase operation) 또는 데이터 복구 동작(recovery operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다. 또한, 메모리 장치(1100)는 프로그램 동작 시, 이전에 프로그램된 데이터를 복구하기 위한 연산 장치를 포함할 수 있다. 예를 들면, 연산 장치는 제어 로직(300) 및 페이지 버퍼 그룹(230)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드, 소거 및 데이터 복구 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드, 소거 및 데이터 복구 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 보상 프로그램 전압, 리드 전압, 소거 전압 및 턴온 전압 등을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 공통으로 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다. 또한, 페이지 버퍼들(PB1~PBI)은 데이터 복구 동작 시, 제어 로직(300)의 제어에 따라 데이터들의 XOR 연산을 수행할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 다수의 래치들(latches)을 포함한다. 서로 다른 래치들에 제1 데이터와 제2 데이터가 저장된 경우, 래치들 간의 데이터 이동을 통해 제1 데이터와 제2 데이터 간의 XOR 연산이 수행될 수 있고, 연산 결과 데이터는 제1 또는 제2 데이터가 저장된 래치들 또는 다른 래치들에 저장될 수 있다. 래치들에 저장된 데이터를 이동하여 XOR 연산을 수행하는 방법은 공개된 기술이므로, 구체적인 설명은 생략하도록 한다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 입출력 라인들(IO)을 통해 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)로부터 수신한 센싱 전압(VPB)과 기준전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 또한, 제어 로직(300)은 제1 데이터의 프로그램 동작 후 수행되는 제2 데이터의 프로그램 동작이 페일(fail)된 경우, 복구 커맨드에 응답하여 데이터 복구 동작이 수행되도록 주변 회로들(200)을 제어할 수 있다. 여기서 제1 및 제2 데이터는 하나의 물리 페이지에 저장되는 논리 페이지 데이터일 수 있다.
데이터 복구 동작 시, 제어 로직(300)은 선택된 페이지에 이미 프로그램된 제1 데이터를 리드하고, 리드된 제1 데이터와 프로그램 동작이 중단된 제2 데이터를 연산하여 소스 데이터를 생성하고, 메모리 컨트롤러(1200)로부터 제2 데이터 원본을 수신하여 소스 데이터와 제2 데이터 원본을 연산하여 제1 데이터를 복구하도록 주변 회로들(200)을 제어할 수 있다. 이러한 연상 동작을 위하여, 제어 로직(300)은 연산 제어 회로(도 12의 310)를 포함할 수 있다.
도 4 내지 도 6은 메모리 블록의 다양한 실시예들을 설명하기 위한 도면들이다.
도 4를 참조하면, 메모리 셀 어레이(도 2의 100)에는 다수의 메모리 블록들이 포함될 수 있다. 도 4에서는 다수의 메모리 블록들 중 어느 하나의 메모리 블록(MBk)을 예를 들어 설명하도록 한다.
메모리 블록((MBk)은 비트 라인들(BL1~BLI)과 소스 라인(source line; SL) 사이에 연결된 다수의 셀 스트링들(cell strings; ST)을 포함할 수 있다. 예를 들면, 셀 스트링들(ST)은 비트 라인들(BL1~BLI)에 각각 연결될 수 있고, 소스 라인(SL)에는 공통으로 연결될 수 있다. 셀 스트링들(ST)은 서로 유사하게 구성되므로, 이 중 제1 비트 라인(BL1)에 연결된 셀 스트링(ST)을 예를 들어 구체적으로 설명하면 다음과 같다.
셀 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(source select transistor; SST), 제1 내지 제n 메모리 셀들(memory cells; F1~Fn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)의 개수는 도 4에 도시된 개수로 한정되지 않는다. 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 제1 메모리 셀(F1) 사이에 연결될 수 있다. 제1 내지 제n 메모리 셀들(F1~Fn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 제n 메모리 셀(Fn)과 제1 비트 라인(BL1) 사이에 연결될 수 있다. 도면에는 도시되지 않았으나, 메모리 셀들(F1~Fn) 사이 또는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 더 연결될 수도 있다
서로 다른 셀 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(source select line; SSL)에 연결될 수 있고, 제1 내지 제n 메모리 셀들(F1~Fn)의 게이트들은 제1 내지 제n 워드라인들(word lines; WL1~WLn)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(drain select lines; DSL)에 연결될 수 있다. 여기서, 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 예를 들면, 서로 다른 셀 스트링들(ST)에 포함된 메모리 셀들(F1~Fn) 중 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1)의 그룹이 하나의 물리 페이지(PPG)가 될 수 있다. 멀티 레벨 셀(multi level cell; MLC) 방식의 프로그램 동작에서는 하나의 물리 페이지(PPG)에 다수의 논리 페이지들이 포함될 수 있다. 예를 들면, 하나의 물리 페이지(PPG)에 제1 데이터와 제2 데이터가 저장될 수 있다. 제1 데이터는 하위비트(LSB) 데이터일 수 있고, 제2 데이터는 상위비트(MSB) 데이터일 수 있다.
도 5를 참조하면, 메모리 블록(MBK)은 3차원 구조로 구현될 수 있다.
3차원 구조로 구현된 메모리 블록(MBk)은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 다수의 셀 스트링들(ST)을 포함할 수 있다. 또는, 소스 라인(SL) 대신 웰(well)이 형성될 수도 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다.
더욱 구체적으로 설명하면, 셀 스트링들(ST)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있다. 셀 스트링들(ST)은 서로 이격되어 적층된 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면에 도시된 개수에 한정되지 않으며, 메모리 장치(1100)에 따라 다를 수 있다. 셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장된 비트 라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에는 콘택 플러그(CT)가 더 형성될 수도 있다.
도 6을 참조하면, 메모리 블록(MBk)은 도 5와 다른 3차원 구조로 구현될 수 있다.
3차원 구조로 구현된 메모리 블록(MBk)은 기판 상에 수직한 방향(Z 방향)의 U자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 연결되며 쌍을 이루는 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 게이트(pipe gate; PG)를 통해 서로 연결되어 U자 구조를 이룰 수 있다. 파이프 게이트(PG)는 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있고, 드레인 스트링들(ST_D)은 비트 라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D) 및 소스 스트링들(ST_S)은 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 배열될 수 있으며, 제2 방향(Y)을 따라 드레인 스트링들(ST_D)과 소스 스트링들(ST_S)이 서로 교대로 배열될 수 있다. 드레인 스트링들(ST_D)은 서로 이격되어 적층된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은 서로 이격되어 적층된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 게이트(PG)에 의해 서로 연결될 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장될 수 있다.
메모리 블록들(MBk)은 도 4 내지 도 6에서 설명한 구조 외에도 다양한 구조로 구현될 수 있다.
도 7은 본 발명에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 프로그램 동작은 하나의 메모리 셀에 2비트의 데이터가 저장될 수 있는 멀티 레벨 셀(multi level cell; MLC) 방식으로 수행될 수 있다. 멀티 레벨 셀(MLC) 방식에서는 하나의 물리 페이지에 두 개의 논리 페이지 데이터가 저장될 수 있다. 예를 들면, 논리 페이지 데이터는 하위비트(LSB) 데이터와 상위비트(MSB) 데이터를 포함할 수 있다. 하위비트(LSB) 데이터를 제1 데이터라 하고, 상위비트(MSB) 데이터를 제2 데이터라 가정하여 설명하면 다음과 같다.
선택된 물리 페이지의 프로그램 동작이 시작되면, 제1 데이터의 프로그램 동작(S700)이 수행될 수 있다. 제1 데이터의 프로그램 동작(S700)의 구체적인 방법은 도 8에서 후술하도록 한다. 제1 페이지의 프로그램 동작(S700)이 완료되면, 제2 데이터의 프로그램 동작(S800)이 수행될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 제2 데이터를 수신하고, 수신된 제2 데이터를 선택된 물리 페이지에 프로그램할 수 있다(S800).
제2 데이터의 프로그램 동작(S800)이 페일(fail) 없이 완료된 경우(pass)에는(S900), 선택된 물리 페이지의 프로그램 동작은 종료될 수 있다. 만약, 제2 데이터의 프로그램 동작(S800)이 페일(fail)되는 경우에는, 이전에 프로그램된 제1 데이터의 복구 동작(S1000)이 수행될 수 있다. 제2 데이터의 프로그램 동작(S800)에 대한 패스/페일 판단 동작(S900)은 제2 데이터의 프로그램 동작이 수행되는 동안 수행되는 것이 아니라, 제2 데이터의 프로그램 동작(S800)이 페일 없이 완료되면 패스(pass)로 판단하고, 제2 데이터의 프로그램 동작(S800) 중 페이(fail)이 발생하면 페일(fail)로 판단하는 동작을 의미한다. 제2 데이터의 프로그램 동작(S800)이 페일(fail)되면 제1 데이터의 복구 동작(S1000)이 수행될 수 있는데, 제1 데이터의 복구 동작은 제1 데이터와 제2 데이터를 조합하여 제2 데이터의 프로그램 동작이 수행되기 때문에 필요하다. 즉, 제2 데이터의 프로그램 동작(S800)이 시작되면, 메모리 셀들에 저장된 제1 데이터가 변하기 때문에, 제2 데이터의 프로그램 동작을 다시 수행하기 위해서는 제1 데이터의 복구 동작이 필요하다. 여기서, 제2 데이터의 프로그램 동작(S800)이 페일(fail)되는 경우는 여러 가지가 있을 수 있다. 예를 들면, 서든 파워 오프(sudden power off) 등의 이유로 제2 데이터의 프로그램 동작(S800)이 페일(fail)될 수 있다.
본 실시예에서는 제1 데이터의 복구 동작(S1000)을 알고리즘 방식으로 수행할 수 있으며, 구체적인 데이터 복구 방법은 후술하도록 한다.
제1 데이터의 복구 동작(S1000)이 완료되면, 제2 데이터의 재 프로그램(re-program) 동작(S1100)이 수행될 수 있다. 예를 들면, 제2 데이터의 재 프로그램 동작(S1100)은 복구된 제1 데이터와 제2 데이터를 조합하여 수행될 수 있다.
상술한 동작들 중, 제2 데이터의 프로그램 동작(S800), 패스/페일 판단 동작(S900) 및 제1 데이터 복구 동작(S1000)을 포함한 프로그램 및 복구 동작(PGM_RE)의 구체적인 방법은 도 9에서 후술하도록 한다.
도 8은 도 7의 제1 데이터 프로그램 동작을 구체적으로 설명하기 위한 순서도이다.
도 8을 참조하면, 선택된 물리 페이지의 프로그램 동작이 시작되면, 메모리 컨트롤러(도 1의 1200)는 하위비트(LSB) 데이터에 해당되는 제1 데이터를 메모리 장치(도 1의 1100)로 전송할 수 있다(S710). 이때, 메모리 컨트롤러(1200)의 저장 장치에 제1 데이터가 임시로 저장될 수 있다. 메모리 장치(1100)는 수신한 제1 데이터를 선택된 물리 페이지에 프로그램할 수 있다(S720). 제1 데이터의 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다.
패스/페일 판단 동작(S730)에서 제1 데이터의 프로그램 동작이 페일(fail)되면 제1 데이터의 프로그램 동작이 패스(pass)될 때까지 S710 내지 S730 동작들이 반복될 수 있다.
패스/페일 판단 동작(S730)에서 제1 데이터의 프로그램 동작이 패스(pass)되면 제1 데이터의 프로그램 동작은 종료되고, 제2 데이터의 프로그램 동작(S800)이 수행될 수 있다. 이때, 메모리 컨트롤러(1200)에 임시로 저장된 제1 데이터를 소거될 수 있다.
도 9는 도 7의 프로그램 및 복구 동작을 구체적으로 설명하기 위한 순서도이다.
도 9를 참조하면, 프로그램 및 복구 동작(도 7의 PGM_RE)은 제2 데이터의 프로그램 동작(S800), 패스/페일 판단 동작(S900) 및 제2 데이터의 프로그램 동작(S1000)을 포함할 수 있다.
제2 데이터의 프로그램 동작(S800)이 시작되면 제1 데이터와 제2 데이터의 조합을 위하여, 선택된 물리 페이지로부터 제1 데이터의 리드 동작(S810)이 수행될 수 있다. 예를 들면, 리드된 제1 데이터는 메모리 장치(도 3의 페이지 버퍼들(PB1~PBI)에 임시로 저장될 수 있다. 예를 들면, 제1 데이터는 페이지 버퍼들(PB~PBI)의 제1 래치들에 임시로 저장될 수 있다.
이어서, 메모리 컨트롤러(도 1의 1200)로부터 제2 데이터가 메모리 장치(도 1의 1100)로 전송될 수 있다(S820). 예를 들면, 메모리 장치(1100)는 페이지 버퍼들(PB1~PBI)의 제2 래치들에 제2 데이터를 임시로 저장할 수 있다.
제2 데이터가 모두 수신되면, 메모리 장치(1100)는 제1 및 제2 데이터를 조합하여 제2 데이터의 프로그램 동작을 수행할 수 있다(S830).
제2 데이터의 프로그램 동작(S800)이 페일(fail) 없이 완료된 경우(pass)에는(S900), 선택된 물리 페이지의 프로그램 동작은 종료될 수 있다.
만약, 제2 데이터의 프로그램 동작(S800)이 페일(fail)되는 경우에는, 이전에 프로그램된 제1 데이터의 복구 동작(S1000)이 수행될 수 있다.
제1 데이터의 복구 동작(S1000)이 시작되면, 페이지 버퍼들(Pb1~PBI)에 임시로 저장되어 있는 제1 데이터와 제2 데이터를 연산하여 소스 데이터(source DATA)가 생성될 수 있다(S1010). 예를 들면, 소스 데이터는 제1 데이터와 제2 데이터를 XOR 연산한 결과 값일 수 있다. 소스 데이터는 페이지 버퍼들(PB1~PBI)의 제2 래치들에 임시로 저장될 수 있다. 즉, 제2 데이터의 프로그램 동작(S800)시 페이지 버퍼들(PB1~PBI)의 제2 래치들에는 제2 데이터가 임시로 저장되었으나, 제1 데이터의 복구 동작 시 제1 및 제2 데이터를 XOR 연산하여 생성된 소스 데이터가 제2 데이터가 저장되므로, 페이지 버퍼들(PB1~PBI)의 제2 래치들에서 제2 데이터 원본은 삭제되고 소스 데이터가 임시로 저장될 수 있다.
이어서, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 제2 데이터 원본을 다시 수신한다(S1020). 메모리 장치(1100)에 다시 전송된 제2 데이터 원본은 페이지 버퍼들(PB1~PBI)의 제3 래치들에 임시로 저장될 수 있다.
메모리 장치(1100)는 소스 데이터와 재전송된 제2 데이터 원본을 연산하여 제1 데이터를 복구할 수 있다. 예를 들면, 복구된 제1 데이터는 소스 데이터와 재전송된 제2 데이터 원본을 XOR 연산한 결과 값일 수 있다. 복구된 제1 데이터는 페이지 버퍼들(PB1~PBI)의 제1 래치들에 임시로 저장될 수 있다. 또는 복구된 제1 데이터는 페이지 버퍼들(PB1~PBI)의 다른 래치들에 임시로 저장될 수도 있다.
제1 데이터가 복구되면, 복구된 제1 데이터와 제2 데이터를 조합하여 제2 데이터의 재 프로그램 동작(S1100)이 수행될 수 있다.
도 10은 프로그램 동작 중, 메모리 셀들의 문턱전압 분포들을 설명하기 위한 도면이다.
도 10을 참조하면, 하나의 메모리 셀에 다수의 비트가 저장되는 멀티 레벨 셀(MLC)의 경우, 하나의 물이 페이지에는 다수의 논리 페이지 데이터가 저장될 수 있다. 예를 들면, 하위비트(LSB) 데이터와 상위비트(MSB) 데이터가 하나의 물리 페이지에 저장될 수 있다. 멀티 레벨 셀(MLC)의 경우, 프로그램 동작에서 비선택된 메모리 셀들은 소거 상태(PV0)로 유지되고, 선택된 메모리 셀들은 문턱전압 분포에 따라 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3)로 각각 프로그램될 수 있다. 예를 들면, 제1 프로그램 상태(PV1)는 소거 상태(PV0)보다 문턱전압이 높고, 제2 프로그램 상태(PV2)는 제1 프로그램 상태(PV1)보다 문턱전압이 높고, 제3 프로그램 상태(PV3)는 제2 프로그램 상태(PV2)보다 문턱전압이 높다.
선택된 물리 페이지의 프로그램 동작은 하위비트(LSB) 프로그램 동작이 먼저 시작되고, 하위비트(LSB) 프로그램 동작이 완료되면 하위비트(LSB) 데이터와 상위비트(MSB) 데이터를 조합하여 상위비트(MSB) 프로그램 동작이 수행되는 순서로 진행될 수 있다.
하위비트(LSB) 프로그램 동작이 수행되면, 소거 상태(PV0)의 메모리 셀들 중 선택된 메모리 셀들의 문턱전압이 상승한다. 예를 들면, 하위비트(LSB) 프로그램 동작에서는 제2 및 제3 프로그램 상태(PV2 및 PV3)로 프로그램될 메모리 셀들의 문턱전압이 상승될 수 있고, 소거 상태(PV0) 및 제1 프로그램 상태(PV1)로 프로그램될 메모리 셀들은 소거 상태(PV0)로 유지될 수 있다. 하위비트(LSB) 프로그램 동작 시, 소거 상태(PV0)인 메모리 셀들은 ‘1’ 데이터를 가지며, 프로그램된 메모리 셀들은 ‘0’ 데이터는 가진다. 하위비트(LSB) 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 하위비트(LSB) 프로그램 동작이 완료되면, 상위비트(MSB) 프로그램 동작이 수행될 수 있다.
상위비트(MSB) 프로그램 동작은 ISPP 방식으로 수행될 수 있다. 상위비트(MSB) 프로그램 동작은 소거 상태(PV0)인 메모리 셀들 중 선택된 메모리 셀들을 제1 프로그램 상태(PV1)가 되도록 하고, 하위비트(LSB) 프로그램된 메모리 셀들을 제2 또는 제3 프로그램 상태(PV2 또는 PV3)가 되도록 수행될 수 있다. 상위비트(MSB) 프로그램 동작이 정상적으로 완료되면, 선택된 물리 페이지의 메모리 셀들은 소거 상태(PV0) 또는 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3)로 각각 프로그램될 수 있다. 소거 상태(PV0)인 메모리 셀들은 ‘11’ 데이터를 가지고, 제1 프로그램 상태(PV1)로 프로그램된 메모리 셀들은 ‘10’ 데이터를 가지고, 제2 프로그램 상태(PV2)로 프로그램된 메모리 셀들은 ‘00’ 데이터를 가지고, 제3 프로그램 상태(PV3)로 프로그램된 메모리 셀들은 ‘01’ 데이터를 각각 가질 수 있다.
하위비트(LSB) 프로그램 동작이 종료될 때까지 메모리 컨트롤러(1200)에 하위비트(LSB) 데이터가 저장되어 있으므로, 하위비트(LSB) 프로그램 동작이 페일(fail)되더라도 메모리 컨트롤러(1200)에 저장된 하위비트(LSB) 데이터를 사용하여 하위비트(LSB) 프로그램 동작이 재 수행될 수 있다.
하지만, 상위비트(MSB) 프로그램 동작 중에는 메모리 컨트롤러(1200)가 하위비트(LSB) 데이터를 저장하지 않고 상위비트(MSB) 데이터만 저장하고 있으므로, 상위비트(MSB) 프로그램 동작이 페일(fail)되면 하위비트(LSB) 데이터를 복구하기가 어렵다. 왜냐하면, 상위비트(MSB) 프로그램 동작이 시작되면 하위비트(LSB) 프로그램 동작이 수행된 메모리 셀들의 문턱전압이 변동되기 때문에 하위비트(LSB) 데이터를 리드(read)하더라도 하위비트(LSB) 데이터 원본을 얻을 수 없기 때문이다.
또한, 상위비트(MSB) 프로그램 동작 중에도 메모리 컨트롤러(1200)가 하위비트(LSB) 데이터를 유지할 수도 있으나, 이 경우 메모리 컨트롤러(1200) 내부의 저장 장치가 증가되어야 하므로, 메모리 컨트롤러(1200)의 크기가 증가할 수 있다. 예를 들면, 메모리 컨트롤러(1200)에 포함되는 SRAM(도 2의 1230)의 크기 증가를 방지할 수 있다. 따라서, 본 실시예에서는 메모리 컨트롤러(1200)의 크기를 증가시키지 않고 하위비트(LSB) 데이터를 복구할 수 있다.
상위비트(MSB) 동작이 페일(fail)되어 상위비트(MSB) 프로그램 동작이 중지되면, 제1 내지 제3 프로그램 상태들(PV1~PV3)로 프로그램되던 메모리 셀들의 문턱전압이 불명확한 구간에 분포할 수 있다. 이러한 경우, 리드 전압(Vr)을 사용한 리드 동작이 수행되면, 제1 프로그램 상태(PV1)로 프로그램되던 메모리 셀들은 ‘1’과 ‘0’이 혼용된 데이터로 출력될 수 있다.
이에, 본 실시예에서는 상위비트(MSB) 프로그램 동작이 실질적으로 수행되기 이전에, 리드 전압(Vr)을 사용한 리드 동작을 수행하여 하위비트(LSB) 데이터를 임시로 저장할 수 있다. 예를 들면, 메모리 장치(1100)는 리드 전압(Vr)보다 문턱전압이 낮은 메모리 셀들의 데이터(DATA_PV01)를 ‘1’로 저장하고, 높은 메모리 셀들의 데이터(DATA_PV23)를 ‘0’으로 저장할 수 있다. 리드된 하위비트(LSB) 데이터와 상위비트(MSB) 데이터를 연산하여 하위비트(LSB) 데이터를 복구할 수 있다. 데이터 복구 방법을 구체적으로 설명하면 다음과 같다.
도 11은 본 발명에 따른 데이터 복구 연산 방법을 구체적으로 설명하기 위한 도면이다.
도 11을 참조하면, 상위비트(MSB) 프로그램 동작이 실직적으로 수행되지 이전에 하위비트(LSB) 데이터(LSB read DATA)가 리드되어 페이지 버퍼들(도 3의 PB1~PBI)에 임시로 저장될 수 있다(①). 예를 들면, 소거 상태(PV0)와 제1 프로그램 상태(PV1)로 프로그램될 메모리 셀들의 하위비트(LSB) 데이터는 ‘1’로 리드될 수 있고, 제2 또는 제3 프로그램 상태(PV2 또는 PV3)로 프로그램될 메모리 셀들의 하위비트(LSB) 데이터는 ‘0’으로 리드될 수 있다. 리드된 하위비트(LSB) 데이터(①; LSB read DATA)는 페이지 버퍼들(PB1~PBI)의 제1 래치들에 저장될 수 있다.
상위비트(MSB) 프로그램 동작이 페일(fail)되더라도, 페이지 버퍼들(PB1~PBI)에 상위비트(MSB) 데이터(MSB DATA)는 유지된다(②). 예를 들면, 상위비트(MSB) 데이터(②; MSB DATA)는 페이지 버퍼들(PB1~PBI)의 제2 래치들에 저장될 수 있다.
따라서, 상위비트(MSB) 프로그램 동작이 페일(fail)되면, 메모리 장치(1100)는 하위비트(LSB) 데이터(①; LSB read DATA)와 페이지 버퍼들(PB1~PBI)에 유지되어 있는 상위비트(MSB) 데이터(②; MSB DATA)를 연산하여 소스 데이터(source DATA)를 생성할 수 있다(③). 예를 들면, 소스 데이터(③; source DATA)는 하위비트(LSB) 데이터(①; LSB read DATA)와 상위비트(MSB) 데이터(②; MSB DATA)를 XOR 연산하여 생성될 수 있으며, 페이지 버퍼들(PB1~PBI)의 제2 래치들에 저장될 수 있다. 예를 들면, 소거 상태(PV0)의 하위비트(LSB) 데이터는 ‘1’이고, 상위비트(MSB) 데이터는 ‘1’ 이므로, 이들 데이터를 XOR 연산하면 소거 상태(PV0)의 소스 데이터(③; source DATA)는 ‘0’이 된다. 이러한 방식으로 나머지 제1 내지 제3 프로그램 상태들(PV1~PV3)에 각각 해당되는 소스 데이터(③; source DATA)가 생성될 수 있다. 상술한 바와 같이 연산 동작이 수행되면, 소스 데이터(③; source DATA)는 상위비트(MSB) 데이터(②; MSB DATA) 중에서 소거 상태(PV0)와 제1 프로그램 상태(PV1)에 해당되는 데이터의 반전 데이터를 가지게 되고, 제2 및 제3 프로그램 상태(PV2 및 PV3)에 해당되는 데이터와는 동일한 데이터를 가지게 된다. 즉, 소스 데이터(③; source DATA)는 상위비트(MSB) 데이터(②; MSB DATA) 중에서 소거 상태(PV0)와 제1 프로그램 상태(PV1) 데이터가 반전된 데이터로 생성될 수 있다.
본 실시예에서는 상위비트(MSB) 데이터(②; MSB DATA)가 저장된 제2 래치들에 소스 데이터(③; source DATA)가 다시 저장되므로, 제2 래치들에 저장되어 있던 상위비트(MSB) 데이터(②; MSB DATA)는 소멸된다. 이는, 페이지 버퍼들(PB1~PBI)의 크기 증가를 방지하기 위함이다. 즉, 페이지 버퍼들(PB1~PBI)에 포함된 래치들의 개수가 증가할수록 페이지 버퍼들(PB1~PBI)의 크기는 증가할 수 있다. 하지만, 본 실시예에서 페이지 버퍼들(PB1~PBI)에 포함된 래치들의 개수는 제한되지 않으므로, 소스 데이터(③; source DATA)는 상위비트(MSB) 데이터(②; MSB DATA)가 저장된 제2 래치들이 아닌 다른 래치들에 저장될 수도 있다. 이하 실시예는 소스 데이터(③; source DATA)가 제2 래치들에 저장된 경우를 기초로 하여 설명된다.
소스 데이터(③; source DATA)가 제2 래치들에 저장되면, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 상위비트(MSB) 데이터 원본(Original MSB DATA)을 수신하여 페이지 버퍼들(PB1~PBI)에 임시로 저장할 수 있다(④). 상위비트(MSB) 데이터 원본(Original MSB DATA)은 페이지 버퍼들(PB1~PBI)의 제3 래치들에 저장될 수 있다. 이어서, 메모리 장치(1100)는 페이지 버퍼들(PB1~PBI)에 저장된 소스 데이터(③; source DATA)와 상위비트(MSB) 데이터 원본(④; Original MSB DATA)을 연산하여 하위비트(LSB) 데이터를 복구할 수 있다(⑤). 예를 들면, 메모리 장치(1100)는 소스 데이터(③; source DATA)와 상위비트(MSB) 데이터 원본(④; Original MSB DATA)을 XOR 연산하여 하위비트(LSB) 데이터(Recovered LSB DATA)를 복구할 수 있다(⑤). 복구된 하위비트(LSB) 데이터(⑤; Recovered LSB DATA)는 상위비트(MSB) 프로그램 동작을 위하여 메모리 컨트롤러(1200)로 출력될 수 있다.
도 12 및 도 13은 본 발명에 따른 메모리 컨트롤러 및 메모리 장치의 실시예들을 설명하기 위한 도면이다.
도 12는 도 11에서 상술한 데이터 복구 알고리즘을 메모리 장치(1100) 내에서 수행하는 메모리 시스템의 실시예이고, 도 13은 도 11에서 상술한 데이터 복구 알고리즘을 메모리 컨트롤러(1200)에서 수행하는 메모리 시스템의 실시예이다.
도 12와 도 11을 참조하면, 메모리 장치(1100)에서 하위비트(LSB) 데이터를 복구하기 위한 모든 연산 동작을 수행할 수 있다. 이를 위해, 메모리 장치(1100)는 연산 제어 회로(310)를 포함할 수 있다. 연산 제어 회로(310)는 제어 로직(도 3의 300) 내에 포함될 수 있으며, 페이지 버퍼들(도 3의 PB1~PBI) 내부에서 XOR 연산이 수행되도록 페이지 버퍼 제어 신호들(PBSIGNALS)을 출력할 수 있다.
메모리 장치(1100)는 소스 데이터(③; source DATA)를 생성한 후, 메모리 컨트롤러(1200)는 상위비트(MSB) 데이터 원본(④; Original MSB DATA)을 메모리 장치(1100)로 전송할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 수신한 상위비트(MSB) 데이터 원본(④; Original MSB DATA)을 사용하여 하위비트(LSB) 데이터(⑤; Recovered LSB DATA)를 복구하고, 복구된 하위비트(LSB) 데이터(⑤; Recovered LSB DATA)를 메모리 컨트롤러(1200)로 전송할 수 있다.
도 12와 다르게, 도 13에서는 데이터 복구 동작을 위한 일부 연산 동작을 메모리 컨트롤러(1200)에서 수행할 수도 있다.
도 13과 도 11을 참조하면, 메모리 장치(1100)는 소스 데이터(③; source DATA)를 생성하고, 메모리 컨트롤러(1200)에 소스 데이터(③; source DATA)를 전송할 수 있다. 메모리 컨트롤러(1200)는 자체적으로 저장되어 있는 상위비트(MSB) 데이터 원본(④; Original MSB DATA)과 메모리 장치(1100)로부터 수신한 소스 데이터(③; source DATA)를 연산하여 하위비트(LSB) 데이터(⑤; Recovered LSB DATA)를 복구할 수 있다. 이를 위해, 메모리 컨트롤러(1200)는 데이터 복구 동작을 위한 연산기(Calculator; 1270)를 별도로 포함할 수 있다. 연산기(1270)는 상위비트(MSB) 데이터 원본(④; Original MSB DATA)과 소스 데이터(③; source DATA)를 XOR 연산하여 복구된 하위비트(LSB) 데이터(⑤; Recovered LSB DATA)를 생성할 수 있다.
상술한 데이터 복구 동작은 싱글 플래인(single plane) 방식 또는 멀티 플래인(multi plane) 방식에서도 적용될 수 있다. 이와 관련하여 도 14 내지 도 17을 참조하여 구체적으로 설명하도록 한다.
도 14 및 도 15는 본 발명의 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면들이다. 도 14에는 싱글 플래인 방식의 메모리 셀 어레이(100)가 도시되어 있고, 도 15에는 싱글 플래인 방식을 사용하는 메모리 시스템의 동작 방법이 도시되어 있다.
도 14를 참조하면, 메모리 셀 어레이(100)에는 제1 플래인이 포함될 수 있다. 메모리 셀 어레이(100)에 제1 플래인 외에도 다수의 플래인들이 포함될 수 있으나, 제1 플래인이 선택되면 나머지 플래인들은 비선택 상태가 되므로, 제1 플래인에 대해서만 설명하도록 한다.
제1 플래인은 다수의 메모리 블록들(MB1~MBk)을 포함할 수 있으며, 프로그램 동작 시 다수의 메모리 블록들(MB1~MBk) 중 어느 하나가 선택될 수 있다.
도 15를 참조하면, 하위비트(LSB) 프로그램 동작이 완료된 후 상위비트(MSB) 프로그램 동작을 위하여, 메모리 컨트롤러(도 1의 1200)는 입출력 라인들(IO)을 통해 입력 커맨드(input command; 80h)와, 제1 플래인 어드레스가 포함된 제1 어드레스(1ADD)와, 프로그램 커맨드(10h)를 메모리 장치(도 1의 1100)에 순차적으로 전송할 수 있다. 이때, 메모리 장치(1100)의 레디/비지 신호(ready/busy signal; RB)는 프로그램 동작을 수행하기 이전이므로 하이(high)로 유지될 수 있다. 메모리 장치(1100)는 프로그램 커맨드(10h)에 응답하여 상위비트 프로그램 동작(MSB PGM)을 수행할 수 있다. 상위비트 프로그램 동작(MSB PGM)이 수행될 때 레디/비지 신호(RB)는 로우(low)가 된다.
상위비트 프로그램 동작(MSB PGM)이 페일(Fail)되면, 레디/비지 신호(RB)는 다시 하이(high)로 천이되고, 메모리 컨트롤러(1200)는 입력 커맨드(80h), 제1 어드레스(1ADD), 상위비트 데이터 원본(Original MSB DATA) 및 연산 커맨드(12h)를 메모리 장치(1100)에 순차적으로 전송할 수 있다. 메모리 장치(1100)는 연산 커맨드(12h)에 응답하여 데이터 복구 동작에 필요한 연산(Calculation) 동작을 수행할 수 있다. 연산(Calculation) 동작이 수행될 때, 레디/비지 신호(RB)는 로우(low)가 된다.
연산(Calculation) 동작을 통해 하위비트(LSB) 데이터가 복구되면, 메모리 컨트롤러(1200)는 셋업 커맨드(06h), 제1 어드레스(1ADD) 및 출력 커맨드(E0h)를 메모리 장치(1100)에 순차적으로 전송할 수 있다. 출력 커맨드(E0h)에 응답하여, 메모리 장치(1100)는 복구된 하위비트 데이터(Recovered LSB DATA)를 메모리 컨트롤러(1200)로 출력할 수 있다.
도 16 및 도 17은 본 발명의 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 도면들이다.
도 16에는 멀티 플래인 방식의 메모리 셀 어레이(100)가 도시되어 있고, 도 17에는 멀티 플래인 방식을 사용하는 메모리 시스템의 동작 방법이 도시되어 있다.
도 16을 참조하면, 메모리 셀 어레이(100)에는 제1 및 제2 플래인들이 포함될 수 있다. 메모리 셀 어레이(100)에 제1 및 제2 플래인들 외에도 다수의 플래인들이 포함될 수 있으나, 본 실시예에서는 제1 및 제2 플래인들이 선택되고 나머지 플래인들은 비선택 상태가 되는 경우를 예를 들어 설명하도록 한다.
제1 및 제2 플래인들 각각은 다수의 메모리 블록들(MB1~MBk)을 포함할 수 있으며, 프로그램 동작 시 다수의 메모리 블록들(MB1~MBk) 중 어느 하나가 제1 및 제2 플래인들 각각에서 선택될 수 있다.
도 17을 참조하면, 제1 및 제2 플래인들의 선택된 메모리 블록들에서 하위비트(LSB) 프로그램 동작이 완료되면, 상위비트(MSB) 프로그램 동작을 위하여 메모리 컨트롤러(도 1의 1200)는 입출력 라인들(IO)을 통해 제1 플래인의 프로그램 동작을 위한 입력 커맨드(input command; 80h)와, 제1 플래인 어드레스가 포함된 제1 어드레스(1ADD)와, 대기 커맨드(11h)를 메모리 장치(도 1의 1100)에 순차적으로 전송하고, 제2 플래인의 프로그램 동작을 위한 입력 커맨드(input command; 80h)와, 제2 플래인 어드레스가 포함된 제2 어드레스(2ADD)와, 프로그램 커맨드(10h)를 메모리 장치(도 1의 1100)에 순차적으로 전송할 수 있다. 이때, 메모리 장치(1100)의 레디/비지 신호(ready/busy signal; RB)는 프로그램 동작을 수행하기 이전이므로 하이(high)로 유지될 수 있다. 메모리 장치(1100)는 프로그램 커맨드(10h)에 응답하여 제1 및 제2 플래인들의 선택된 메모리 블록들에 상위비트 프로그램 동작(MSB PGM)을 수행할 수 있다. 상위비트 프로그램 동작(MSB PGM)이 수행될 때 레디/비지 신호(RB)는 로우(low)가 된다.
제1 및 제2 플래인들 중 적어도 하나 이상의 플래인에서 상위비트 프로그램 동작(MSB PGM)이 페일(Fail)되면, 레디/비지 신호(RB)는 다시 하이(high)로 천이되고, 메모리 컨트롤러(1200)는 입력 커맨드(80h), 제1 어드레스(1ADD)와, 제1 플래인의 선택된 메모리 블록에 프로그램할 상위비트 데이터 원본(Original MSB DATA) 및 대기 커맨드(11h)를 메모리 장치(1100)에 순차적으로 전송하고, 입력 커맨드(80h), 제2 어드레스(2ADD)와, 제2 플래인의 선택된 메모리 블록에 프로그램할 상위비트 데이터 원본(Original MSB DATA) 및 연산 커맨드(12h)를 메모리 장치(1100)에 순차적으로 전송할 수 있다.
메모리 장치(1100)는 연산 커맨드(12h)에 응답하여 데이터 복구 동작에 필요한 연산(Calculation) 동작을 제1 플래인과 제2 플래인 별로 수행할 수 있다. 연산(Calculation) 동작이 수행될 때, 레디/비지 신호(RB)는 로우(low)가 된다.
연산(Calculation) 동작을 통해 제1 및 제2 플래인들의 하위비트(LSB) 데이터가 복구되면, 메모리 컨트롤러(1200)는 셋업 커맨드(06h), 제1 어드레스(1ADD) 및 출력 커맨드(E0h)를 메모리 장치(1100)에 순차적으로 전송하고, 메모리 장치(1100)는 출력 커맨드(E0h)에 응답하여 제1 플래인에서 복구된 하위비트 데이터(Recovered LSB DATA)를 메모리 컨트롤러(1200)로 출력할 수 있다. 이어서, 메모리 컨트롤러(1200)는 셋업 커맨드(06h), 제2 어드레스(2ADD) 및 출력 커맨드(E0h)를 메모리 장치(1100)에 순차적으로 전송하고, 메모리 장치(1100)는 출력 커맨드(E0h)에 응답하여 제2 플래인에서 복구된 하위비트 데이터(Recovered LSB DATA)를 메모리 컨트롤러(1200)로 출력할 수 있다.
도 18은 본 발명에 따른 프로그램 동작 순서의 실시예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 장치를 하나의 다이(die)라고 하면, 제1 다이에는 다수의 플래인들이 포함될 수 있다. 예를 들면, 제1 다이에 제1 및 제2 플래인들이 포함될 수 있다. 제1 및 제2 플래인들의 선택된 메모리 블록들에서 프로그램 동작은 특정 순서에 따라 수행될 수 있다. 예를 들면, 프로그램 동작은 선택된 메모리 블록들에서 하위비트(LSB) 페이지와 상위비트(MSB) 페이지 단위로 수행될 수 있으며, 서로 다른 물리 페이지들(PG1~PG4, …) 간 간섭을 감소시키기 위하여 다양한 방식으로 프로그램 순서가 설정될 수 있다. 예를 들면, 제1 플래인의 선택된 메모리 블록에서 제1 물리 페이지(PG1)의 하위비트(LSB) 프로그램이 처음으로 수행되고(0), 제2 플래인의 선택된 메모리 블록에서 제1 물리 페이지(PG1)의 하위비트(LSB) 프로그램이 수행될 수 있다(1). 이하 설명에서는 설명의 편의를 위하여 선택된 메모리 블록은 생략하고 제1 플래인과 제2 플래인으로 구분하여 설명하도록 한다.
제1 플래인의 제2 물리 페이지(PG2)의 하위비트(LSB) 프로그램이 수행된 후, 제2 플래인의 제2 물리 페이지(PG2)의 하위비트(LSB) 프로그램이 수행될 수 있다(3). 이어서, 제1 플래인의 상위비트(MSB) 프로그램이 수행되고(4), 제2 플래인의 상위비트(MSB) 프로그램이 수행될 수 있다(5). 즉, 선택된 물리 페이지를 기준으로 설명하면, 선택된 물리 페이지에 하위비트(LSB) 프로그램이 먼저 수행된 후, 다른 물리 페이지의 하위비트(LSB) 프로그램이 수행되며, 이어서 선택된 물리 페이지의 상위비트(MSB) 프로그램이 수행될 수 있다. 이러한 방식으로 제1 및 제2 플래인들의 하위비트(LSB) 및 상위비트(MSB) 프로그램이 수행될 수 있다.
예를 들면, 제1 플래인의 제3 물리 페이지의 상위비트(MSB) 프로그램 동작에서 페일(fail)이 발생하면 제3 물리 페이지의 하위비트(LSB) 데이터를 복구해야 하는데, 도 18의 프로그램 순서와 같이 프로그램 동작이 수행되는 경우, 여섯 단계 이전(6)에 수행된 하위비트(LSB) 데이터가 복구되어야 한다. 만약, 메모리 컨트롤러(도 1의 1200)에 여섯 단계의 프로그램 동작에 사용된 하위비트(LSB) 데이터 및 상위비트(MSB) 데이터가 모두 저장된다면, 메모리 컨트롤러(1200)의 저장 장치의 용량이 크게 증가할 수 있다.
하지만, 상술한 실시예와 같은 알고리즘을 적용하면 메모리 컨트롤러(1200)는 선택된 물리 페이지의 상위비트(MSB) 프로그램이 완료될 때까지 하위비트(LSB) 데이터를 저장하지 않아도 되므로, 메모리 컨트롤러(1200)의 크기를 감소시킬 수 있다.
도 19는 본 발명에 따른 프로그램 동작 순서의 실시예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 컨트롤러(도 1의 1200)는 다수의 메모리 장치들을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)에는 다수의 채널들(channels)이 연결될 수 있고, 채널들 각각에는 다수의 다이들(dies)이 연결될 수 있다. 서로 다른 채널들에 연결된 다이들은 메모리 컨트롤러(1200)의 제어에 따라 동시에 동작할 수 있으며, 동일한 채널에 연결된 다이들은 선택된 다이 단위로 동작할 수 있다.
예를 들어, 4 개의 채널들에 제1 내지 제4 다이들이 연결된 경우, 제1 내지 제4 다이들의 선택된 메모리 블록들은 동시에 프로그램될 수 있다. 제1 내지 제4 다이들의 선택된 메모리 블록들에서도 프로그램 동작은 정해진 순서에 따라 페이지 단위로 수행될 수 있다.
예를 들면, 프로그램 동작은 제1 내지 제4 다이들에 포함된 선택된 메모리 블록들에서 하위비트(LSB) 페이지와 상위비트(MSB) 페이지 단위로 수행될 수 있으며, 서로 다른 물리 페이지들(PG1~PG4, …) 간 간섭을 감소시키기 위하여 다양한 방식으로 프로그램 순서가 설정될 수 있다. 예를 들면, 제1 내지 제4 다이들의 선택된 메모리 블록들에서 제1 물리 페이지들(PG1)의 하위비트(LSB) 프로그램이 처음으로 수행되고(0), 제1 내지 제4 다이들의 선택된 메모리 블록들에서 제2 물리 페이지들(PG2)의 하위비트(LSB) 프로그램이 수행될 수 있다(1). 이하 설명에서는 설명의 편의를 위하여 선택된 메모리 블록은 생략하고 제1 내지 제4 다이들로 구분하여 설명하도록 한다.
제1 내지 제4 다이들의 제1 물리 페이지들(PG1)의 상위비트(MSB) 프로그램이 수행된 후, 제1 내지 제4 다이들의 제3 물리 페이지들(PG3)의 하위비트(LSB) 프로그램이 수행될 수 있다(3). 이어서, 제1 내지 제4 다이들의 제2 물리 페이지들(PG2)의 상위비트(MSB) 프로그램이 수행되고(4), 제1 내지 제4 다이들의 제4 물리 페이지들(PG4)의 하위비트(LSB) 프로그램이 수행될 수 있다(5). 즉, 선택된 물리 페이지들을 기준으로 설명하면, 선택된 물리 페이지들에 하위비트(LSB) 프로그램이 먼저 수행된 후, 다른 물리 페이지들의 하위비트(LSB) 프로그램이 수행되며, 이어서 선택된 물리 페이지들의 상위비트(MSB) 프로그램이 수행될 수 있다. 이러한 방식으로 제1 내지 제4 다이들의 하위비트(LSB) 및 상위비트(MSB) 프로그램이 수행될 수 있다.
예를 들면, 제1 내지 제4 다이들의 제3 물리 페이지들(PG3)의 상위비트(MSB) 프로그램 동작에서 페일(fail)이 발생하면 제3 물리 페이지들(PG3)의 하위비트(LSB) 데이터를 복구해야 하는데, 도 19의 프로그램 순서와 같이 프로그램 동작이 수행되는 경우, 세 단계 이전(6)에 수행된 하위비트(LSB) 데이터가 복구되어야 한다. 만약, 메모리 컨트롤러(도 1의 1200)에 세 단계의 프로그램 동작에 사용된 하위비트(LSB) 데이터 및 상위비트(MSB) 데이터가 모두 저장된다면, 메모리 컨트롤러(1200)의 저장 장치의 용량이 크게 증가할 수 있다. 또한, 다이들의 개수가 증가할수록 메모리 컨트롤러(1200)는 많은 용량의 저장 장치를 필요로 할 수 있다.
하지만, 상술한 실시예와 같은 알고리즘을 적용하면 메모리 컨트롤러(1200)는 선택된 물리 페이지들의 상위비트(MSB) 프로그램이 완료될 때까지 하위비트(LSB) 데이터를 저장하지 않아도 되므로, 메모리 컨트롤러(1200)의 크기를 감소시킬 수 있다.
도 20은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 21은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 22는 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 23은 도 2에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 23을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 2000: 호스트
310: 연산 제어 회로 1270: 연산기

Claims (21)

  1. 다수의 논리 페이지 데이터(logical page DATA)가 저장되는 다수의 물리 페이지들(physical pages)을 포함하는 메모리 블록; 및
    상기 물리 페이지들 중 선택된 물리 페이지에 상기 다수의 논리 페이지 데이터를 순차적으로 프로그램할 때, 상기 프로그램이 페일(fail)되면 상기 페일된 프로그램에 사용된 논리 페이지 데이터를 사용한 연산을 수행하여, 상기 선택된 물리 페이지에 이미 프로그램된 논리 페이지 데이터를 복구하기 위한 연산 장치를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 연산 장치는,
    상기 이미 프로그램된 논리 페이지 데이터와 상기 페일된 프로그램에서 사용된 논리 페이지 데이터를 XOR 연산하여 소스 데이터를 생성하고,
    상기 소스 데이터와 상기 페일된 프로그램에서 사용된 논리 페이지 데이터의 원본 데이터를 XOR 연산하여 상기 이미 프로그램된 논리 페이지 데이터를 복구하는 메모리 장치.
  3. 하위비트(Least Significant Bit; LSB) 데이터와 상위비트(Most Significant Bit; MSB) 데이터가 저장되는 물리 페이지(physical page)를 포함하며, 상기 물리 페이지에 저장된 데이터와 상기 상위비트(MSB) 데이터를 임시로 저장 및 연산하고, 상기 하위비트(LSB) 데이터를 복구하는 메모리 장치; 및
    상기 상위비트(MSB) 데이터를 프로그램하는 상위비트(MSB) 프로그램 동작이 페일(fail)되면, 상기 하위비트(LSB) 데이터를 복구하도록 상기 메모리 장치에 커맨드들을 전송하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 장치는,
    상기 물리 페이지를 포함하는 메모리 블록;
    상기 물리 페이지에 저장된 데이터와 상기 상위비트(MSB) 데이터를 임시로 저장 및 연산하는 페이지 버퍼들; 및
    상기 커맨드들에 응답하여 상기 페이지 버퍼들이 상기 연산을 수행하도록 상기 페이지 버퍼들을 제어하는 제어 로직을 포함하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 연산은 XOR 연산으로 수행되며,
    상기 제어 로직은 상기 XOR 연산이 수행되도록 상기 페이지 버퍼들을 제어하는 연산 제어 회로를 포함하는 메모리 시스템.
  6. 제4항에 있어서,
    상기 페이지 버퍼들은, 상기 제어 로직의 제어에 따라,
    상기 상위비트(MSB) 데이터가 프로그램되기 이전에, 상기 물리 페이지에 저장된 데이터를 리드(read)하고 상기 리드된 데이터를 임시로 저장하고,
    상기 페이지 버퍼들에 저장된 상기 상위비트(MSB) 데이터와 상기 리드된 데이터를 연산하여 소스 데이터를 생성 및 저장하고,
    상기 상위비트(MSB) 데이터의 원본을 수신하고, 수신된 상기 상위비트(MSB) 데이터의 원본과 상기 소스 데이터를 연산하여 상기 하위비트(LSB) 데이터를 복구하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 페이지 버퍼들은,
    상기 리드된 데이터 또는 상기 복구된 하위비트(LSB) 데이터를 임시로 저장하는 제1 래치들;
    상기 상위비트(MSB) 데이터 또는 상기 소스 데이터를 임시로 저장하는 제2 래치들; 및
    상기 상위비트(MSB) 데이터의 원본을 수신하는 제3 래치들을 포함하는 메모리 시스템.
  8. 제3항에 있어서,
    상기 메모리 컨트롤러는,
    상기 상위비트(MSB) 데이터의 프로그램 동작이 페일되면,
    입력 커맨드, 어드레스, 상기 상위비트(MSB) 데이터의 원본 및 연산 커맨드를 상기 메모리 장치에 전송하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 메모리 장치는,
    상기 연산 커맨드에 응답하여 상기 물리 페이지에 저장된 데이터와 상기 상위비트(MSB) 데이터를 사용한 연산을 수행하여 상기 하위비트(LSB) 데이터를 복구하고,
    상기 메모리 컨트롤러로부터 전송된 출력 커맨드에 응답하여 상기 복구된 하위비트(LSB) 데이터를 상기 메모리 컨트롤러로 출력하는 메모리 시스템.
  10. 제3항에 있어서,
    상기 메모리 장치는 상기 하위비트(LSB) 데이터가 복구되면,
    상기 복구된 하위비트(LSB) 데이터와 상기 상위비트(MSB) 데이터를 조합하여 상기 상위비트(MSB) 프로그램 동작을 재 수행하는 메모리 시스템.
  11. 선택된 물리 페이지에 하위비트(LSB) 데이터를 프로그램하는 하위비트(LSB) 프로그램 동작을 수행하는 단계;
    상기 물리 페이지를 리드(read)하여 상기 하위비트(LSB) 데이터를 임시로 저장하는 단계;
    상기 선택된 물리 페이지에 상위비트(MSB) 데이터를 프로그램하는 상위비트(MSB) 프로그램 동작을 수행하는 단계;
    상기 상위비트(MSB) 프로그램 동작이 페일(fail)되면, 상기 임시로 저장된 하위비트(LSB) 데이터와 상기 상위비트(MSB) 데이터를 연산하여 소스 데이터를 생성하는 단계; 및
    상기 상위비트(MSB) 데이터의 원본 데이터와 상기 소스 데이터를 연산하여 상기 하위비트(LSB) 데이터를 복구하는 단계를 포함하는 메모리 시스템의 동작 방법.
  12. 제11항에 있어서,
    상기 하위비트(LSB) 프로그램 동작이 완료되면, 메모리 컨트롤러에 임시로 저장된 상기 하위비트(LSB) 데이터를 소거하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  13. 제11항에 있어서,
    상기 하위비트(LSB) 데이터를 임시로 저장하는 단계에서, 상기 하위비트(LSB) 데이터는 메모리 장치의 페이지 버퍼들에 임시로 저장되는 메모리 시스템의 동작 방법.
  14. 제11항에 있어서,
    상기 상위비트(MSB) 프로그램 동작 시, 상기 상위비트(MSB) 데이터는 메모리 컨트롤러에 임시로 저장되는 메모리 시스템의 동작 방법.
  15. 제11항에 있어서,
    상기 상위비트(MSB) 프로그램 동작이 패스(pass)되면, 상기 선택된 물리 페이지의 프로그램 동작은 종료되는 메모리 시스템의 동작 방법.
  16. 제11항에 있어서,
    상기 연산은 XOR 연산으로 수행되는 메모리 시스템의 동작 방법.
  17. 제11항에 있어서,
    상기 상위비트(MSB) 데이터의 원본 데이터는 메모리 컨트롤러에 임시로 저장된 데이터인 메모리 시스템의 동작 방법.
  18. 제11항에 있어서,
    상기 하위비트(LSB) 데이터가 복구되면, 상기 복구된 하위비트(LSB) 데이터와 상기 상위비트(MSB) 데이터를 조합하여 상기 상위비트(MSB) 프로그램 동작을 재 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 선택된 메모리 셀들을 소거 상태로 유지하거나, 제1 프로그램 상태, 제2 프로그램 상태 또는 제3 프로그램 상태로 프로그램하는 프로그램 동작에 있어서,
    상기 제2 및 제3 프로그램 상태들로 프로그램될 메모리 셀들의 문턱전압을 높이기 위한 하위비트(LSB) 프로그램 동작을 수행하는 단계;
    상기 제1 내지 제3 프로그램 상태들로 프로그램될 메모리 셀들의 문턱전압을 높이기 위한 상위비트(MSB) 프로그램 동작을 수행하는 단계;
    상기 상위비트 프로그램 동작이 페일(fail)되면, 상기 상위비트(MSB) 프로그램 동작에서 사용된 상위비트(MSB) 데이터 중 상기 소거 상태 및 제1 프로그램 상태에 대응되는 데이터를 반전시켜 소스 데이터를 생성하는 단계; 및
    상기 소스 데이터와 상기 상위비트(MSB) 데이터의 원본 데이터를 연산하여 하위비트(LSB) 데이터를 복구하는 단계를 포함하는 메모리 시스템의 동작 방법.
  20. 제19항에 있어서,
    상기 소스 데이터를 생성하는 단계는,
    상기 하위비트(LSB) 프로그램 동작이 수행된 상기 메모리 셀들을 리드하여 하위비트(LSB) 데이터를 임시로 저장하는 단계; 및
    상기 임시로 저장된 하위비트(LSB) 데이터와 상기 상위비트(MSB) 데이터를 XOR 연산하는 단계를 포함하는 메모리 시스템의 동작 방법.
  21. 제19항에 있어서,
    상기 하위비트(LSB) 데이터를 복구하는 단계는,
    상기 소스 데이터와 상기 상위비트(MSB) 데이터의 원본 데이터를 XOR 연산하는 단계를 포함하는 메모리 시스템의 동작 방법.
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