JP2023001880A - コントローラ及びコントローラの動作方法 - Google Patents

コントローラ及びコントローラの動作方法 Download PDF

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Abstract

【課題】メモリシステムの性能及び信頼性を維持しつつ、メモリシステムの製造費用を低減できるコントローラ及びコントローラの動作方法を提供する。【解決手段】コントローラの動作方法は、プログラムされるデータチャンクを書き込みバッファにバッファリングするステップと、データチャンクを選択的にバックアップメモリにバックアップするステップと、バッファリングされたデータチャンクのそれぞれのプログラム順序を決定し、ノンバックアップデータチャンクは、第２のプログラムステップ動作でプログラムされるように前記プログラム順序を決定するステップと、メモリ装置が第１の物理ページに第１のプログラムステップ動作を行い、第１の物理ページに後続する第２の物理ページに第１のプログラムステップ動作を行った後、第１の物理ページに第２のプログラムステップ動作を行うことにより、データチャンクをプログラムするステップと、を含む。【選択図】図７

Description

本発明は、コントローラ及びコントローラの動作方法に関する。
近年、コンピュータ環境に対するパラダイム（ｐａｒａｄｉｇｍ）がいつ、どこでもコンピュータシステムを使用できるようにするユビキタスコンピューティング（ｕｂｉｑｕｉｔｏｕｓ ｃｏｍｐｕｔｉｎｇ）に切り換えられている。これにより、携帯電話、デジタルカメラ、ノートブックコンピュータなどのような携帯用電子装置の使用が急増している。このような携帯用電子装置は、一般に、メモリ装置を利用するメモリシステム、言い換えれば、データ格納装置を使用する。データ格納装置は、携帯用電子装置の主記憶装置または補助記憶装置として使用される。
不揮発性メモリ装置を利用したデータ格納装置は、ハードディスクとは異なり、機械的な駆動部がないので、安定性及び耐久性に優れ、かつ、情報のアクセス速度が極めて速く、電力消費が少ないという長所がある。このような長所を有するメモリシステムの一例として、データ格納装置は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ装置、様々なインターフェースを有するメモリカード、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを含む。
本発明は、メモリシステムの性能及び信頼性を維持しつつ、メモリシステムの製造費用を低減できるコントローラ及びコントローラの動作方法を提供しようとする。
本発明の実施形態によれば、第１及び第２のプログラムステップ動作を経てプログラムされるマルチレベルセルを含むメモリ装置を制御するコントローラの動作方法は、プログラムされるデータチャンクを書き込みバッファにバッファリングするステップと、前記データチャンクのうち、少なくとも１つのバックアップデータチャンクを前記書き込みバッファと区別されるバックアップメモリにバックアップするステップと、前記データチャンクのプログラム順序を決定し、前記データチャンクのうち、ノンバックアップデータチャンクは、第２のプログラムステップ動作を介して前記マルチレベルセルにプログラムされるように前記プログラム順序を決定するステップと、前記メモリ装置が第１の物理ページに第１のプログラムステップ動作を行い、前記第１の物理ページに後続する第２の物理ページに第１のプログラムステップ動作を行った後、前記第１の物理ページに第２のプログラムステップ動作を行うことにより、前記プログラム順序を基に前記データチャンクを前記マルチレベルセルにプログラムするように前記メモリ装置を制御するステップとを含むことができる。
また、前記プログラム順序を決定するステップは、前記データチャンクのうち、バックアップデータチャンクが前記第１または第２のプログラムステップ動作でプログラムされるようにプログラム順序を決定するステップを含むことができる。
また、前記プログラム順序を決定するステップは、前記メモリ装置が前記第１のプログラムステップ動作を介して前記データチャンクのうち、前記バックアップデータチャンクがプログラムされるように前記プログラム順序を決定するステップと、前記メモリ装置が前記第２のプログラムステップ動作を介して前記書き込みバッファにノンバックアップデータチャンクがバッファリングされた場合、前記ノンバックアップデータチャンクがプログラムされるように前記プログラム順序を決定するステップと、前記メモリ装置が前記第２のプログラムステップ動作を行う順序に前記書き込みバッファにバックアップデータチャンクのみバッファリングされた場合、前記バックアップデータチャンクがプログラムされるように前記プログラム順序を決定するステップとを含むことができる。
また、前記動作方法は、前記書き込みバッファ内の前記ノンバックアップデータチャンクを前記メモリ装置に伝達するステップと、前記ノンバックアップデータチャンクに対する前記第２のプログラムステップ動作が成功的に完了すれば、前記ノンバックアップデータチャンクを前記書き込みバッファから除去するステップとをさらに含むことができる。
また、前記動作方法は、前記ノンバックアップデータチャンクに対する前記第２のプログラムステップ動作が失敗すれば、前記書き込みバッファにバッファリングされた前記ノンバックアップデータチャンクを前記メモリ装置に再度伝達するステップをさらに含むことができる。
また、前記動作方法は、前記書き込みバッファ内のバックアップデータチャンクを前記メモリ装置に伝達するステップと、前記バックアップデータチャンクを前記メモリ装置に伝達した後、伝達されたバックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作を行う前に、前記バックアップデータチャンクを前記書き込みバッファから除去するステップとをさらに含むことができる。
また、前記動作方法は、前記バックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作が成功的に完了すれば、前記バックアップデータチャンクに対応するバックアップデータチャンクを前記バックアップメモリから除去するステップをさらに含むことができる。
また、前記動作方法は、前記バックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作が失敗すれば、前記バックアップメモリにバックアップされた前記バックアップデータチャンクを前記メモリ装置に伝達するステップをさらに含むことができる。
また、前記データチャンクのうち、前記少なくとも１つのバックアップデータチャンクを前記バックアップメモリにバックアップするステップは、ホストから受信されたデータチャンクが前記バックアップメモリにバックアップされるデータパスでボトルネックが発生しないように前記データチャンクのうち、少なくとも１つのデータチャンクを廃棄するか、前記バックアップメモリにバックアップするステップを含むことができる。前記書き込みバッファは、前記バックアップメモリより高速で動作するメモリであることができる。
また、前記データチャンクのうち、前記少なくとも１つのバックアップデータチャンクを前記バックアップメモリにバックアップするステップは、前記ホストから受信されたデータチャンクが経由する臨時バッファに余裕空間がある場合、前記データチャンクを前記臨時バッファにバッファリングし、前記臨時バッファにバッファリングされたデータチャンクをバックアップメモリにバックアップするステップと、前記臨時バッファに余裕空間がない場合、前記データチャンクを臨時バッファにバッファリングせずに廃棄するステップとを含むことができる。
本発明の他の実施形態によれば、第１及び第２のプログラムステップ動作を経てプログラムされるマルチレベルセルを含むメモリ装置を制御するコントローラは、プログラムされるデータチャンクをバッファリングする書き込みバッファと、前記データチャンクのうち、少なくとも１つのバックアップデータチャンクをバックアップするバックアップメモリと、前記書き込みバッファにバッファリングされたデータチャンクに対するプログラム順序を決定し、前記データチャンクのうち、ノンバックアップデータチャンクは、第２のプログラムステップ動作を介してプログラムされるように前記プログラム順序を決定するプロセッサとを備えることができる。前記プロセッサは、前記メモリ装置が第１の物理ページに第１のプログラムステップ動作を行い、前記第１の物理ページに後続する第２の物理ページに第１のプログラムステップ動作を行った後、前記第１の物理ページに第２のプログラムステップ動作を行うことにより、前記データチャンクを前記マルチレベルセルにプログラムするように前記メモリ装置を制御できる。
また、前記プロセッサは、前記データチャンクのうち、バックアップデータチャンクが、前記第１または第２のプログラムステップ動作でプログラムされるようにプログラム順序を決定できる。
また、前記プロセッサは、前記メモリ装置が前記第１のプログラムステップ動作を介して前記データチャンクのうち、前記バックアップデータチャンクがプログラムされるように前記プログラム順序を決定し、前記メモリ装置が前記第２のプログラムステップ動作を介して前記書き込みバッファにノンバックアップデータチャンクがバッファリングされた場合、前記ノンバックアップデータチャンクがプログラムされるように前記プログラム順序を決定し、前記メモリ装置が前記第２のプログラムステップ動作を行う順序に前記書き込みバッファにバックアップデータチャンクのみバッファリングされた場合、前記バックアップデータチャンクがプログラムされるように前記プログラム順序を決定できる。
また、前記プロセッサは、前記書き込みバッファ内の前記ノンバックアップデータチャンクを前記メモリ装置に伝達し、前記ノンバックアップデータチャンクに対する前記第２のプログラムステップ動作が成功的に完了すれば、前記ノンバックアップデータチャンクを前記書き込みバッファから除去することができる。
また、前記プロセッサは、前記ノンバックアップデータチャンクに対する前記第２のプログラムステップ動作が失敗すれば、前記書き込みバッファにバッファリングされた前記ノンバックアップデータチャンクを前記メモリ装置に再度伝達することができる。
また、前記プロセッサは、前記書き込みバッファ内のバックアップデータチャンクを前記メモリ装置に伝達し、前記バックアップデータチャンクを前記メモリ装置に伝達した後、伝達されたバックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作を行う前に、前記バックアップデータチャンクを前記書き込みバッファから除去することができる。
また、前記プロセッサは、前記バックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作が成功的に完了すれば、前記バックアップデータチャンクに対応するバックアップデータチャンクを前記バックアップメモリから除去することができる。
また、前記プロセッサは、前記バックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作が失敗すれば、前記バックアップメモリにバックアップされた前記バックアップデータチャンクを前記メモリ装置に伝達することができる。
また、前記バックアップメモリは、ホストから受信されたデータチャンクが前記バックアップメモリにバックアップされるデータパスでボトルネックが発生しないように前記データチャンクのうち、少なくとも１つのデータチャンクを廃棄するか、前記バックアップメモリにバックアップすることができる。前記書き込みバッファは、前記バックアップメモリより高速で動作するメモリであることができる。
また、前記コントローラは、前記データチャンクが伝達される前記データパス上に位置する臨時バッファをさらに備えることができる。前記臨時バッファは、前記臨時バッファに余裕空間がある場合、前記データチャンクを前記臨時バッファにバッファリングし、前記臨時バッファにバッファリングされたデータチャンクをバックアップメモリにバックアップし、前記臨時バッファに余裕空間がない場合、前記データチャンクを臨時バッファにバッファリングせずに廃棄することができる。
本発明の他の実施形態によれば、第１及び第２のプログラムステップ動作を経てプログラムされるマルチレベルセルを含むメモリ装置を制御するコントローラは、プログラムされるデータチャンクをバッファリングする書き込みバッファと、前記データチャンクを選択的にバックアップするバックアップメモリと、前記書き込みバッファにバッファリングされたデータチャンクのそれぞれのプログラム順序を決定し、前記データチャンクのうち、ノンバックアップデータチャンクは、第２のプログラムステップ動作でプログラムされるように前記プログラム順序を決定するプロセッサとを備えることができる。前記プロセッサは、前記メモリ装置が第１の物理ページに第１のプログラムステップ動作を行い、前記第１の物理ページに後続する第２の物理ページに第１のプログラムステップ動作を行った後、前記第１の物理ページに第２のプログラムステップ動作を行うことにより、前記データチャンクをプログラムするように前記メモリ装置を制御し、前記ノンバックアップデータチャンクに連関した物理ページのプログラム動作が失敗すれば、前記書き込みバッファにバッファリングされた前記ノンバックアップデータチャンクを前記メモリ装置に再度提供することができる。
本発明は、メモリシステムの性能及び信頼性を維持しつつ、メモリシステムの製造費用を低減できるコントローラ及びコントローラの動作方法を提供できる。
本発明の実施形態に係るメモリシステム１１０を含むデータ処理システム１００の一例を概略的に示した図である。 本発明の実施形態に係るメモリシステム１１０を詳細に説明する図である。 ホスト１０２から受信されたデータのデータパスを説明するための図である。 メモリ装置１５０の３次元メモリセルアレイを示す図である。 メモリ装置１５０のマルチステッププログラム動作を説明するための図である。 マルチステッププログラム動作を行うメモリ装置１５０のプログラム順序を説明する図である。 本発明の実施形態によって書き込み動作を行うためのコントローラ１３０及びメモリ装置１５０の相互作用（ｔｒａｎｓａｃｔｉｏｎ）を示す。 ステップＳ７０６の細部動作を例示する図である。 本発明の実施形態に係るコントローラ１３０の動作を具体的な例を挙げて説明する図である。 本発明の実施形態に係るコントローラ１３０の動作を具体的な例を挙げて説明する図である。
以下、添付された図面を参照して本発明の望ましい実施形態を説明する。
しかしながら、本発明は、以下において開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができ、単に本実施形態は、本発明の開示が完全なようにし、通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。
図１は、本発明の実施形態に係るメモリシステムを含むデータ処理システムの一例を概略的に示した図である。
図１に示すように、データ処理システム１００は、ホスト１０２及びメモリシステム１１０を含む。
ホスト１０２は、電子装置、例えば、携帯電話、ＭＰ３プレーヤ、ラップトップコンピュータなどのような携帯用電子装置、またはデスクトップコンピュータ、ゲーム機、ＴＶ、プロジェクタなどのような電子装置を含むことができる。
ホスト１０２は、少なくとも１つの運営システム（ＯＳ：ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）を含むことができる。運営システムは、ホスト１０２の機能及び動作を全般的に管理及び制御し、データ処理システム１００またはメモリシステム１１０を使用するユーザとホスト１０２との間に相互動作を提供する。運営システムは、ユーザの使用目的及び用途に相応した機能及び動作を支援し、ホスト１０２の移動性（ｍｏｂｉｌｉｔｙ）によって一般運営システムとモバイル運用システムとに区分することができる。運営システムにおける一般運営システムは、ユーザの使用環境によって個人用運営システムと企業用運営システムとに区分することができる。
メモリシステム１１０は、ホスト１０２の要請に応じてホスト１０２のデータを格納するために動作することができる。例えば、メモリシステム１１０は、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＭＭＣ、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＲＳ－ＭＭＣ（Ｒｅｄｕｃｅｄ Ｓｉｚｅ ＭＭＣ）、ｍｉｃｒｏ－ＭＭＣ形態のマルチメディアカード（ＭＭＣ：Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）、ＳＤ、ｍｉｎｉ－ＳＤ、ｍｉｃｒｏ－ＳＤ形態のセキュアデジタル（ＳＤ：Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）格納装置、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）装置、ＣＦ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ）カード、スマートメディア（Ｓｍａｒｔ Ｍｅｄｉａ（登録商標））カード、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）などのような様々な種類の格納装置のうち、いずれか１つで実現されることができる。
メモリシステム１１０は、様々な種類の格納装置により実現されることができる。例えば、前記格納装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などのような揮発性メモリ装置と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＭＲＯＭ（Ｍａｓｋ ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ＲＯＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、フラッシュメモリなどのような不揮発性メモリ装置を含むことができる。
メモリシステム１１０は、メモリ装置１５０及びコントローラ１３０を含むことができる。メモリ装置１５０は、ホスト１０２のためのデータを格納することができ、コントローラ１３０は、メモリ装置１５０へのデータ格納を制御できる。
コントローラ１３０及びメモリ装置１５０は、１つの半導体装置に集積されることができる。一例として、コントローラ１３０及びメモリ装置１５０は、１つの半導体装置に集積されてＳＳＤを構成することができる。メモリシステム１１０がＳＳＤとして使用されれば、メモリシステム１１０に連結されたホスト１０２の動作速度は向上することができる。さらに、コントローラ１３０及びメモリ装置１５０は、１つの半導体装置に集積されてメモリカードを構成することもできる。例えば、コントローラ１３０及びメモリ装置１５０は、ＰＣカード（ＰＣＭＣＩＡ：Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などのようなメモリカードを構成することができる。
他の一例として、メモリシステム１１０は、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ－ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、タブレットコンピュータ（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ－ブック（ｅ－ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生機、３次元テレビ（３－ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、スマートテレビ（ｓｍａｒｔ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル画像録画機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル画像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、データセンタを構成するストレージ、情報を無線環境で送受信できる装置、ホームネットワークを構成する様々な電子装置のうち１つ、コンピューターネットワークを構成する様々な電子装置のうち１つ、テレマティクスネットワークを構成する様々な電子装置のうち１つ、ＲＦＩＤ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）装置、またはコンピューティングシステムを構成する様々な構成要素のうち１つなどを構成することができる。
メモリ装置１５０は、不揮発性メモリ装置であることができ、電源が供給されなくても格納されたデータを維持できる。メモリ装置１５０は、プログラム動作を介してホスト１０２から提供されたデータを格納することができ、読み出し動作を介してホスト１０２にメモリ装置１５０に格納されたデータを提供することができる。メモリ装置１５０は、複数のメモリブロックを含み、メモリブロックの各々は、複数のページを含み、前記ページの各々は、ワードラインに連結された複数のメモリセルを含むことができる。一実施形態において、メモリ装置１５０は、フラッシュメモリになることができる。前記フラッシュメモリは、３次元スタック構造を有することができる。
コントローラ１３０は、ホスト１０２からの要請に応じてメモリ装置１５０を制御できる。例えば、コントローラ１３０は、メモリ装置１５０から読み出されたデータをホスト１０２に提供し、ホスト１０２から提供されたデータをメモリ装置１５０に格納することができる。このような動作のために、コントローラ１３０は、メモリ装置１５０の読み出し（ｒｅａｄ）、プログラム（ｐｒｏｇｒａｍ）、イレイス（ｅｒａｓｅ）などの動作を制御できる。
コントローラ１３０は、書き込みバッファ１４６を備えることができる。コントローラ１３０は、メモリ装置１５０にプログラムされるデータ、例えば、ホスト１０２から書き込み要請とともに受信されたデータを書き込みバッファ１４６にバッファリングすることができる。コントローラ１３０は、書き込みバッファ１４６にバッファリングされたデータをメモリ装置１５０に提供しつつ、メモリ装置１５０が前記データをプログラムするように制御することができる。
コントローラ１３０は、メモリ装置１５０のプログラム動作が失敗する場合に備えて、前記データをメモリ装置１５０に提供した後にも、前記プログラム動作が成功的に完了するまで前記データをコントローラ１３０内部に維持することができる。
書き込みバッファ１４６は、書き込み要請を速かに処理するために、ＳＲＡＭのような高速メモリで実現されることができる。高速メモリは、ＤＲＡＭのような一般メモリに比べてアクセス速度が速いが、集積度が低く、製造費用が高いことがある。仮に、コントローラ１３０がメモリ装置１５０にプログラムされる全てのデータをプログラム動作が成功的に完了するまで書き込みバッファ１４６に維持すべきであるならば、高容量の書き込みバッファ１４６が要求され得る。メモリシステム１１０に高容量の書き込みバッファ１４６を含める場合、メモリシステム１１０の回路面積が増加し、製造費用が上昇することがある。
コントローラ１３０は、プログラム動作が成功的に完了するまでプログラムされるデータを維持するためのバックアップメモリ１４８を備えることができる。コントローラ１３０は、ホスト１０２からのデータを書き込みバッファ１４６にバッファリングし、バックアップメモリ１４８に同じデータをバックアップすることができる。バックアップメモリ１４８に前記バッファリングされたデータと同じデータがバックアップされた場合、コントローラ１３０は、書き込みバッファ１４６にバッファリングされたデータをメモリ装置１５０に提供した後に、前記データを書き込みバッファ１４６から除去することができる。
バックアップメモリ１４８は、ＤＲＡＭのような一般メモリで実現されることができ、前記一般メモリは、前記高速メモリに比べて集積度が高く、製造費用が低いことがある。
コントローラ１３０がバックアップメモリ１４８を用いると、メモリ装置１５０にプログラムされるデータがコントローラ１３０に維持され得るので、メモリ装置１５０のプログラム動作が失敗してもメモリシステム１１０の信頼性が維持され得るだけでなく、メモリシステム１１０の回路面積及び製造費用が低減され得る。
一方、バックアップメモリ１４８にバックアップされたデータが除去される速度よりバックアップメモリ１４８に新しいデータがバックアップされる速度が速い場合、バックアップメモリ１４８でボトルネックが発生しうる。仮に、コントローラ１３０が書き込みバッファ１４６にバッファリングされるデータを全てバックアップメモリ１４８にバックアップすべきであるならば、バックアップメモリ１４８でボトルネックが発生したときは、書き込みバッファ１４６にもデータをバッファリングできないことがある。バックアップメモリ１４８でボトルネックが発生すれば、書き込みバッファ１４６が十分なデータ送信速度を提供できるにもかかわらず、メモリシステム１１０の書き込み性能が低下する恐れがある。
本発明の実施形態によれば、コントローラ１３０は、バックアップメモリ１４８でボトルネックが発生しないように書き込みバッファ１４６にバッファリングされるデータのうち一部はバックアップせずに廃棄（ｄｉｓｃａｒｄ）することができる。図１に示すように、書き込みバッファ１４６は、複数のデータチャンク（ｄａｔａ ｃｈｕｎｋ）をバッファリングすることができる。書き込みバッファ１４６にバッファリングされた複数のデータチャンクのうち、あるデータチャンクは、バックアップメモリ１４８にバックアップされることができ、残りのデータチャンクは、バックアップメモリ１４８にバックアップされないことができる。
バックアップメモリ１４８にバックアップされたデータチャンクは、バックアップデータチャンクと称されることができ、バックアップデータチャンクは、図１において陰影が表示された四角形で図示される。書き込みバッファ１４６にバッファリングされたデータチャンクのうち、対応するバックアップデータチャンクを有するデータチャンクは、ノーマルデータチャンクと称されることができ、図１においてドットパターンが表示された四角形で図示される。書き込みバッファ１４６にバッファリングされたデータチャンクがバックアップデータチャンクを有するとは、前記データチャンクと同じ値を有するデータチャンクがバックアップメモリ１４８に格納されるということを指すことができる。書き込みバッファ１４６にバッファリングされたデータチャンクのうち、バックアップデータチャンクを有さないデータチャンクは、ノンバックアップデータチャンクと称されることができ、図１において斜線パターンが表示された四角形で図示される。図１において破線で連結されたノーマルデータチャンクとバックアップデータチャンクとは、互いに同じ値を有するデータチャンクを示すことができる。
コントローラ１３０は、ノーマルデータチャンクをメモリ装置１５０に提供してから直ちに前記ノーマルデータチャンクを書き込みバッファ１４６から除去しても、前記ノーマルデータチャンクと同じデータをバックアップメモリ１４８に維持することができる。それに対し、コントローラ１３０は、ノンバックアップデータチャンクをコントローラ１３０に維持するために、前記ノンバックアップデータチャンクが成功的にプログラム完了するまで前記ノンバックアップデータチャンクを書き込みバッファ１４６に維持することができる。
本発明の実施形態によれば、コントローラ１３０は、書き込みバッファ１４６に要求される容量を最小化するために、ノンバックアップデータチャンクが書き込みバッファ１４６で滞積される時間を減らそうとする。以下において、コントローラ１３０が、データチャンクが成功的にプログラムされるまで前記データチャンクをコントローラ１３０に維持しながらも、ノンバックアップデータチャンクを書き込みバッファ１４６から速かに除去することにより、ノンバックアップデータチャンクが書き込みバッファ１４６で滞積されないようにする方法が図２～図９Ｂを参照して詳細に説明される。
図２は、本発明の実施形態に係るメモリシステム１１０を詳細に説明する図である。
メモリシステム１１０は、コントローラ１３０及びメモリ装置１５０を含むことができる。図２に示されたコントローラ１３０及びメモリ装置１５０は、図１を参照して説明されたことと対応する。
コントローラ１３０は、互いに内部バスを介して動作可能なように連結されたホストインターフェース１３２、プロセッサ１３４、ＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ、１３８）、パワー管理ユニット１４０、メモリインターフェース１４２、及びメモリ１４４を備えることができる。
ホストインターフェース１３２は、ホスト１０２のコマンド（ｃｏｍｍａｎｄ）及びデータを処理し、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（Ｍｕｌｔｉ－Ｍｅｄｉａ Ｃａｒｄ）、ＰＣＩ－Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ－Ｅｘｐｒｅｓｓ）、ＳＡＳ（Ｓｅｒｉａｌ－ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）などのような様々なインターフェースプロトコルのうち、少なくとも１つを介してホスト１０２と通信するように構成されることができる。
ホストインターフェース１３２は、ホスト１０２とデータをやりとりするために、ホストインターフェース階層（ＨＩＬ：Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ）と呼ばれるファームウェア（ｆｉｒｍｗａｒｅ）を駆動できる。
ＥＣＣ（１３８）は、メモリ装置１５０から読み出されるデータに含まれたエラーを検出及び訂正できる。すなわち、ＥＣＣ（１３８）は、ＥＣＣエンコードプロセスで使用されたＥＣＣコードを介してメモリ装置１５０から読み出されたデータにエラー訂正デコードプロセスを行うことができる。エラー訂正デコードプロセスの結果に応じて、ＥＣＣ（１３８）は、例えば、エラー訂正成功／失敗信号のような信号を出力できる。エラービットの数が訂正可能なエラービットの閾値を超過すれば、ＥＣＣ（１３８）は、エラービットを訂正できず、エラー訂正失敗信号を出力できる。
ＥＣＣ（１３８）は、ＬＤＰＣ（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ）コード（ｃｏｄｅ）、ＢＣＨ（Ｂｏｓｅ、Ｃｈａｕｄｈｕｒｉ、Ｈｏｃｑｕｅｎｇｈｅｍ）コード、ターボコード（ｔｕｒｂｏ ｃｏｄｅ）、リード－ソロモンコード（Ｒｅｅｄ－Ｓｏｌｏｍｏｎ ｃｏｄｅ）、コンボリューションコード（ｃｏｎｖｏｌｕｔｉｏｎ ｃｏｄｅ）、ＲＳＣ（ｒｅｃｕｒｓｉｖｅ ｓｙｓｔｅｍａｔｉｃ ｃｏｄｅ）、ＴＣＭ（ｔｒｅｌｌｉｓ－ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）、ＢＣＭ（Ｂｌｏｃｋ ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）などのコーデッドモジュレーション（ｃｏｄｅｄ ｍｏｄｕｌａｔｉｏｎ）を使用してエラー訂正を行うことができる。しかし、ＥＣＣ（１３８）は、特定の構造に限定されるものではない。ＥＣＣ（１３８）は、エラー訂正のための回路、モジュール、システム、または装置を全て含むことができる。
メモリインターフェース１４２は、コントローラ１３０がホスト１０２からの要請に応答してメモリ装置１５０を制御するように、コントローラ１３０とメモリ装置１５０との間のインターフェーシングのためのメモリ／ストレージ（ｓｔｏｒａｇｅ）インターフェースとしての役割をすることができる。メモリ装置１５０がフラッシュメモリ、特に、ＮＡＮＤフラッシュメモリである場合、メモリインターフェース１４２は、メモリ装置１５０のための制御信号を生成し、プロセッサ１３４の制御下にメモリ装置１５０に提供されるデータを処理できる。メモリインターフェース１４２は、コントローラ１３０とメモリ装置１５０との間のコマンド及びデータを処理するためのインターフェース、例えば、ＮＡＮＤフラッシュインターフェースとして動作することができる。
メモリインターフェース１４２は、フラッシュインターフェース階層（ＦＩＬ：Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ）と呼ばれるファームウェア（ｆｉｒｍｗａｒｅ）を駆動できる。
プロセッサ１３４は、メモリシステム１１０の全体的な動作を制御できる。プロセッサ１３４は、メモリシステム１１０の全般的な動作を制御するためにファームウェアを駆動できる。前記ファームウェアは、フラッシュ変換階層（ＦＴＬ：Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）と呼ばれることができる。そして、プロセッサ１３４は、マイクロプロセッサまたは中央処理装置（ＣＰＵ）などで実現されることができる。
プロセッサ１３４は、フラッシュ変換階層を駆動してホスト１０２から受信された要請に対応するフォアグラウンド動作（ｆｏｒｅｇｒｏｕｎｄ ｏｐｅｒａｔｉｏｎ）を行うことができる。例えば、プロセッサ１３４は、ホストからの書き込み要請に応じてメモリ装置１５０の書き込み動作を制御し、読み出し要請に応じてメモリ装置１５０の読み出し動作を制御できる。
また、コントローラ１３０は、マイクロプロセッサまたは中央処理装置（ＣＰＵ）などで実現されたプロセッサ１３４を介してメモリ装置１５０に対するバックグラウンド動作（ｂａｃｋｇｒｏｕｎｄ ｏｐｅｒａｔｉｏｎ）を行うこともできる。例えば、メモリ装置１５０に対するバックグラウンド動作は、ガベージコレクション（ＧＣ：Ｇａｒｂａｇｅ Ｃｏｌｌｅｃｔｉｏｎ）動作、ウェアレベリング（ＷＬ：Ｗｅａｒ Ｌｅｖｅｌｉｎｇ）動作、マップフラッシュ（ｍａｐ ｆｌｕｓｈ）動作、バッドブロック管理（ｂａｄ ｂｌｏｃｋ ｍａｎａｇｅｍｅｎｔ）動作などを含むことができる。
メモリ１４４は、メモリシステム１１０及びコントローラ１３０の動作メモリとしての役割を行うことができ、メモリシステム１１０及びコントローラ１３０の駆動のためのデータを格納することができる。コントローラ１３０は、ホスト１０２からの要請に応じてメモリ装置１５０が読み出し、プログラム、イレイス動作を行うようにメモリ装置１５０を制御できる。コントローラ１３０は、メモリ装置１５０から読み出されるデータをホスト１０２に提供することができ、ホスト１０２から提供されるデータをメモリ装置１５０に格納することができる。メモリ１４４は、コントローラ１３０とメモリ装置１５０とがこのような動作を行うのに必要なデータを格納することができる。
メモリ１４４は、揮発性メモリで実現されることができる。例えば、メモリ１４４は、静的ランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、または動的ランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで実現されることができる。メモリ１４４は、コントローラ１３０内部または外部に配置されることができる。図１は、コントローラ１３０内部に配置されたメモリ１４４を例示する。一実施形態において、メモリ１４４は、外部揮発性メモリ装置で実現されることができ、前記メモリ１４４は、コントローラ１３０とデータを入出力するためのメモリインターフェースを有することができる。
メモリ１４４は、図１を参照して説明された書き込みバッファ１４６及びバックアップメモリ１４８を備えることができる。コントローラ１３０がホスト１０２から受信されたデータチャンクを書き込みバッファ１４６にバッファリングし、データチャンクを選択的にバックアップメモリ１４８にバックアップするデータパス（ｄａｔａ ｐａｔｈ）について図３を参照して詳細に説明される。
図３は、ホスト１０２から受信されたデータのデータパスを説明するための図である。
図３は、図１及び図２を参照して説明されたコントローラ１３０の構成のうち一部を示す。具体的に、図３は、ホストインターフェース１３２、書き込みバッファ１４６、及びバックアップメモリ１４８を示す。
図３は、メインデータパス３０２及びバックアップデータパス３０４を示す。メインデータパス３０２は、ホスト１０２から受信されたデータチャンクが書き込みバッファ１４６にバッファリングされるまでの経路を称することができる。バックアップデータパス３０４は、ホスト１０２からのデータチャンクがバックアップメモリ１４８にバックアップされるまでの経路を称することができる。
コントローラ１３０は、臨時バッファ１４０をさらに備えることができる。ホスト１０２からのデータチャンクは、ホストインターフェース１３２を介して受信され、臨時バッファ１４０を経由してバックアップメモリ１４８にバックアップされることができる。臨時バッファ１４０は、メモリ１４４に含まれることができる。
コントローラ１３０は、メモリシステム１１０の書き込み動作性能を維持するために、ホスト１０２からのデータチャンクを選択的にバックアップしたり、廃棄することによってバックアップデータパス３０４でボトルネックが発生しないようにすることができる。
図３の例において、ホストインターフェース１３２は、ホスト１０２から第１～第４のデータチャンクＤ１－Ｄ４を受信し、前記データチャンクをメインデータパス３０２及びバックアップデータパス３０４に提供することができる。書き込みバッファ１４６は、メインデータパス３０２を介して受信された第１～第４のデータチャンクＤ１－Ｄ４を全てバッファリングすることができる。臨時バッファ１４０は、内部にデータチャンクをバッファリングできる余裕空間があるか否かによってバックアップデータパス３０４を介して受信されたデータチャンクを選択的にバッファリングすることができる。例えば、臨時バッファ１４０は、第１～第３のデータチャンクＤ１－Ｄ３をバッファリングし、それ以上の余裕空間がない場合、第４のデータチャンクＤ４をバッファリングせずに廃棄することができる。臨時バッファ１４０は、バッファリングされた第１～第３のデータチャンクＤ１－Ｄ３をバックアップメモリ１４８にバックアップすることができる。
図３の例において、書き込みバッファ１４６にバッファリングされたデータチャンクのうち、第１～第３のデータチャンクＤ１－Ｄ３は、ノーマルデータチャンクに該当し、第４のデータチャンクＤ４は、ノンバックアップデータチャンクに該当することができる。バックアップメモリ１４８にバックアップされた第１～第３のデータチャンクＤ１－Ｄ３は、バックアップデータチャンクに該当することができる。
プロセッサ１３４は、第１～第４のデータチャンクＤ１－Ｄ４をメモリ装置１５０に提供しながらメモリ装置１５０のプログラム動作を制御できる。プロセッサ１３４は、ノーマルデータチャンクである第１～第３のデータチャンクＤ１－Ｄ３がメモリ装置１５０に提供された後、書き込みバッファ１４６から除去することができる。仮に、ノーマルデータチャンクに対するプログラム動作が失敗した場合、プロセッサ１３４は、前記ノーマルデータチャンクに対応するバックアップデータチャンクをバックアップメモリ１４８からメモリインターフェース１４２を介してメモリ装置１５０に再度提供することができる。
それに対し、プロセッサ１３４は、ノンバックアップデータチャンクである第４のデータチャンクＤ４がメモリ装置１５０に提供された後にも、書き込みバッファ１４６から除去せずに維持することができる。仮に、ノンバックアップデータチャンクに対するプログラム動作が失敗した場合、プロセッサ１３４は、前記ノンバックアップデータチャンクを書き込みバッファ１４６からメモリインターフェース１４２を介してメモリ装置１５０に提供することができる。プロセッサ１３４は、メモリ装置１５０のプログラム動作が成功的に完了すれば、バックアップデータチャンクをバックアップメモリ１４８から除去し、ノンバックアップデータチャンクを書き込みバッファ１４６から除去することができる。
本発明の実施形態によれば、コントローラ１３０は、データチャンクがメモリ装置１５０にプログラムされる順序を調整することにより、ノンバックアップデータチャンクに対するプログラム動作が速かに完了し得るようにし、ノンバックアップデータチャンクを書き込みバッファ１４６から速かに除去しようとする。本発明の実施形態によれば、ノンバックアップデータチャンクがメモリ装置１５０のプログラム動作が成功的に完了するまで書き込みバッファ１４６に維持されながらも、ノンバックアップデータチャンクが書き込みバッファ１４６に滞積されることが防止され得る。
メモリ装置１５０でデータがプログラムされる順序が図４～図６を参照して詳細に説明される。
図４は、メモリ装置１５０の３次元メモリセルアレイを示す図である。
図４に示すように、メモリ装置１５０は、複数のメモリブロックＭＢ１～ＭＢｋを含むことができる。メモリブロックは、複数のストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍを含むことができる。実施形態として、複数のストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍの各々は、「Ｕ」字形で形成されることができる。第１のメモリブロックＭＢ１内で行方向（Ｘ方向）にｍ個のストリングが配列され得る。図６において、列方向（Ｙ方向）に２個のストリングが配列されることと示されたが、これは、説明の便宜のためのものであって、列方向（Ｙ方向）に３個以上のストリングが配列され得る。
複数のストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍの各々は、少なくとも１つのソースセレクトトランジスタＳＳＴ、第１～第ｎのメモリセルＭＣ１～ＭＣｎ、パイプトランジスタＰＴ、及び少なくとも１つのドレインセレクトトランジスタＤＳＴを含むことができる。
ソース及びドレインセレクトトランジスタＳＳＴ及びＤＳＴとメモリセルＭＣ１～ＭＣｎとは、互いに類似した構造を有することができる。例えば、ソース及びドレインセレクトトランジスタＳＳＴ及びＤＳＴとメモリセルＭＣ１～ＭＣｎとの各々は、チャネル膜、トンネル絶縁膜、電荷トラップ膜、及びブロッキング絶縁膜を含むことができる。例えば、チャネル膜を提供するためのピラー（ｐｉｌｌａｒ）が各ストリングに提供され得る。例えば、チャネル膜、トンネル絶縁膜、電荷トラップ膜、及びブロッキング絶縁膜のうち、少なくとも１つを提供するためのピラーが各ストリングに提供され得る。
各ストリングのソースセレクトトランジスタＳＳＴは、ソースラインＳＬとメモリセルＭＣ１～ＭＣｐとの間に連結されることができる。
実施形態として、同じ行に配列されたストリングのソースセレクトトランジスタは、行方向に延長されるソースセレクトラインに連結されることができ、相違した行に配列されたストリングのソースセレクトトランジスタは、相違したソースセレクトラインに連結されることができる。図４において、第１行のストリングＳＴ１１～ＳＴ１ｍのソースセレクトトランジスタは、第１のソースセレクトラインＳＳＬ１に連結されることができる。第２行のストリングＳＴ２１～ＳＴ２ｍのソースセレクトトランジスタは、第２のソースセレクトラインＳＳＬ２に連結されることができる。
他の実施形態として、ストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍのソースセレクトトランジスタは、１つのソースセレクトラインに共通に連結されることができる。
各ストリングの第１～第ｎのメモリセルＭＣ１～ＭＣｎは、ソースセレクトトランジスタＳＳＴとドレインセレクトトランジスタＤＳＴとの間に連結されることができる。
第１～第ｎのメモリセルＭＣ１～ＭＣｎは、第１～第ｐのメモリセルＭＣ１～ＭＣｐと第ｐ＋１～第ｎのメモリセルＭＣｐ＋１～ＭＣｎに区分されることができる。第１～第ｐのメモリセルＭＣ１～ＭＣｐは、垂直方向（Ｚ方向）に順次配列されることができ、ソースセレクトトランジスタＳＳＴとパイプトランジスタＰＴとの間で互いに直列に連結されることができる。第ｐ＋１～第ｎのメモリセルＭＣｐ＋１～ＭＣｎは、垂直方向（Ｚ方向）に順次配列されることができ、パイプトランジスタＰＴとドレインセレクトトランジスタＤＳＴとの間で互いに直列に連結されることができる。第１～第ｐのメモリセルＭＣ１～ＭＣｐと第ｐ＋１～第ｎのメモリセルＭＣｐ＋１～ＭＣｎとは、パイプトランジスタＰＴを介して互いに連結されることができる。各ストリングの第１～第ｎのメモリセルＭＣ１～ＭＣｎのゲートは、各々第１～第ｎのワードラインＷＬ１～ＷＬｎに連結されることができる。
実施形態として、第１～第ｎのメモリセルＭＣ１～ＭＣｎのうち、少なくとも１つは、ダミーメモリセルとして用いられることができる。ダミーメモリセルが提供される場合、当該ストリングの電圧または電流は安定的に制御されることができる。各ストリングのパイプトランジスタＰＴのゲートは、パイプラインＰＬに連結されることができる。
各ストリングのドレインセレクトトランジスタＤＳＴは、ビットラインとメモリセルＭＣｐ＋１～ＭＣｎとの間に連結されることができる。行方向に配列されるストリングは、行方向に延長されるドレインセレクトラインに連結されることができる。第１行のストリングＳＴ１１～ＳＴ１ｍのドレインセレクトトランジスタは、第１のドレインセレクトラインＤＳＬ１に連結されることができる。第２行のストリングＳＴ２１～ＳＴ２ｍのドレインセレクトトランジスタは、第２のドレインセレクトラインＤＳＬ２に連結されることができる。
列方向に配列されるストリングは、列方向に延長されるビットラインに連結されることができる。図４において第１列のストリングＳＴ１１、ＳＴ２１は、第１のビットラインＢＬ１に連結されることができる。第ｍ列のストリングＳＴ１ｍ、ＳＴ２ｍは、第ｍのビットラインＢＬｍに連結されることができる。
行方向に配列されるストリングのうち、同じワードラインに連結されるメモリセルは、１つの物理ページを構成できる。例えば、第１行のストリングＳＴ１１～ＳＴ１ｍのうち、第１のワードラインＷＬ１に連結されたメモリセルは、１つの物理ページを構成できる。第２行のストリングＳＴ２１～ＳＴ２ｍのうち、第１のワードラインＷＬ１に連結されたメモリセルは、他の１つの物理ページを構成できる。ドレインセレクトラインＤＳＬ１、ＤＳＬ２のうち、いずれか１つが選択されることにより、１つの行方向に配列されるストリングが選択されるであろう。ワードラインＷＬ１～ＷＬｎのうち、いずれか１つが選択されることにより、選択されたストリングのうち、１つの物理ページが選択されるであろう。
メモリ装置１５０は、１つのメモリセルに１ビットデータを格納するＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）メモリブロック、１つのメモリセルに複数ビットデータを格納するＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）メモリブロックなどを含む複数のメモリブロックを含むことができる。ＳＬＣメモリブロックは、１つのメモリセルに１つのビットデータを格納するメモリセルで実現される複数のページを含むことができる。ＳＬＣメモリブロックは、高い耐久性と速いデータ動作性能を有することができる。それに対し、ＭＬＣメモリブロックは、１つのメモリセルに２つ以上のビットのような複数ビットのデータを格納するメモリセルで実現される複数のページを含むことができる。例えば、前記ＭＬＣメモリブロックは、１つのメモリセルに２ビットのデータを格納できるＤＬＣ（Ｄｕａｌ Ｌｅｖｅｌ Ｃｅｌｌ）メモリブロック、１つのメモリセルに３ビットのデータを格納できるＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）メモリブロック、または１つのメモリセルに４ビットのデータを格納できるＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）メモリブロックであることができる。前記ＭＬＣメモリブロックは、前記ＳＬＣメモリブロックより大きいデータ格納空間を有することができる。すなわち、前記ＭＬＣメモリブロックは、高集積化されることができる。
メモリ装置１５０は、メモリセルに複数ビットデータをプログラムするために、種々のステップのプログラム動作を行うことができる。例えば、メモリ装置１５０は、ＤＬＣをプログラムするために、ＤＬＣの２ビットのうち、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に該当するデータを先にプログラムする第１のプログラムステップ動作を行うことができる。メモリ装置１５０は、第１のプログラムステップ動作を行った後、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に該当するデータをプログラムする第２のプログラムステップ動作を行うことにより、ＤＬＣの２ビットデータを全てプログラムすることができる。各プログラムステップは、複数のプログラムループを含むことができる。以下において、複数のプログラムステップを含むプログラム動作は、マルチステッププログラム動作と称される。
図５は、メモリ装置１５０のマルチステッププログラム動作を説明するための図である。
図５は、メモリセルの一例として、ＴＬＣの閾値電圧状態を表す分布図を示す。各分布図で横軸は、メモリセルの閾値電圧、縦軸は、当該閾値電圧を有するメモリセルの数を示す。
第１の分布図５０２は、イレイスされたメモリセルの閾値電圧状態を表す。第１の分布図５０２において、メモリセルは、全てイレイス状態を有することができる。図５の例において、イレイス状態のメモリセルは、論理「１」の値を有することができる。
第２の分布図５０４は、メモリ装置１５０が第１のプログラムステップ動作を行った後、メモリセルの閾値電圧状態を表す。メモリ装置１５０は、メモリセルのビットのうち、第１のビットデータ、例えば、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）データをメモリセルに先にプログラムすることができる。第１のビットデータをプログラムする動作が第１のプログラムステップ動作と称される。第１のプログラムステップを行うために、メモリ装置１５０は、コントローラ１３０から第１のビットデータを取得できる。メモリ装置１５０が前記第１のビットデータを使用してメモリセルに第１のプログラムステップ動作を行うと、イレイス状態を有するメモリセルの一部がプログラム状態に移動することができる。図５の例においてメモリセルは、論理「１」または論理「０」の値を有することができる。
第３の分布図５０６は、メモリ装置１５０が第２のプログラムステップ動作を行った後、メモリセルの閾値電圧状態を表す。メモリ装置１５０は、第１のビットデータがプログラムされた後、前記メモリセルのビットのうち、第２のビットデータ、例えば、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）データ及びＣＳＢ（Ｃｅｎｔｒａｌ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）データをメモリセルにさらにプログラムすることができる。第２のビットデータをさらにプログラムする動作が第２のプログラムステップ動作と称される。メモリ装置１５０は、前記第１及び第２のビットデータを使用してメモリセルに第２のプログラムステップ動作を行うことができる。実現によって、第２のプログラムステップを行うために、メモリ装置１５０は、コントローラ１３０から第１及び第２のビットデータを取得することができ、コントローラ１３０からは、第２のビットデータのみを取得し、メモリセルから第１のビットデータを取得することもできる。メモリ装置１５０がメモリセルに第２のプログラムステップ動作を行うと、ＭＳＢデータ、ＣＳＢデータ、及びＬＳＢデータが全てプログラム完了することができる。図５の例において、メモリセルは、「１１１」、「１０１」、「００１」、「０１１」、「０１０」、「１１０」、「１００」、及び「０００」の値を有することができる。
図５は、ＴＬＣメモリブロックの場合を例に挙げてマルチステッププログラム動作を説明したが、マルチステッププログラム動作は、様々な類型のＭＬＣメモリブロックに適用されることができる。例えば、メモリ装置１５０がＤＬＣメモリブロックにマルチステッププログラム動作を行う場合、第１のプログラムステップ動作で２ビットデータのうち、ＬＳＢデータを用いて２個の閾値電圧状態を形成できる。そして、メモリ装置１５０は、第２のプログラムステップ動作でＬＳＢデータ及びＭＳＢデータを用いて最終的に４個の閾値電圧状態を形成できる。
一方、ある物理ページにプログラム動作を行う場合、ワードラインカップリングにより隣接した物理ページの閾値電圧分布も変わるプログラムディスターバンスが発生しうる。複数の物理ページをプログラムするとき、プログラムディスターバンスの影響を最小化するために、メモリ装置１５０のプログラム順序が決定され得る。
図６は、マルチステッププログラム動作を行うメモリ装置１５０のプログラム順序を説明する図である。
メモリ装置１５０がＭＬＣメモリ装置である場合、各物理ページは、複数のサブページを含むことができる。例えば、メモリ装置１５０がＤＬＣメモリ装置である場合、各物理ページは、第１のビットページ及び第２のビットページを含むことができる。
図６に示された第１のテーブル６００は、１つのメモリブロックに含まれたサブページ別のプログラム順序を示す。第１のテーブル６００の１番目の行には、第１～第８のドレインセレクトラインＤＳＬ１－ＤＳＬ８が表示され、１番目の列には、第１～第３のワードラインＷＬ１－ＷＬ３が表示される。図４を参照して説明されたように、１つのメモリブロックで複数の物理ページは、ドレインセレクトラインＤＳＬとワードラインＷＬとによって選択されることができる。以下において、Ｘ番目のワードラインとＹ番目のドレインセレクトラインにより選択される物理ページは、ページＸＹと称されることができる。例えば、第１のワードラインＷＬ１と第４のドレインセレクトラインＤＳＬ４とで特定される物理ページは、ページ１４（Ｐａｇｅ１４）と称されることができる。
第１のテーブル６００の２番目の列には、第１～第３のワードラインＷＬ１－ＷＬ３のそれぞれの第１のビット及び第２のビットが表示される。第１のテーブル６００の各エントリー（ｅｎｔｒｙ）は、各サブページに対応することができ、第１のテーブル６００に表示された「１」、「２」、．．．「４０」のような数字は、各サブページのプログラム順序を表す。
メモリ装置１５０がＮ番目のワードラインで第１のプログラムステップ動作を行った後、前記Ｎ番目のワードラインで第２のプログラムステップ動作を連続して行う場合、イレイス状態であるＮ＋１番目のワードラインに連結されたメモリセルがプログラムディスターバンスの影響を大きく受ける恐れがある。プログラムディスターバンスの影響を最小化するために、Ｎ番目のワードラインで第１のプログラムステップ動作を行い、前記Ｎ＋１番目のワードラインで第１のプログラムステップ動作を行った後に、前記Ｎ番目のワードラインで第２のプログラムステップ動作を行うことができる。
例えば、第１のテーブル６００のプログラム順序「１」～「８」を参照すれば、メモリ装置１５０は、メモリブロックの第１のワードラインＷＬ１に連関したページ１１ないしページ１８の第１のビットページを順序通りにプログラムすることができる。プログラム順序「９」及び「１０」を参照すれば、メモリ装置１５０は、ページ１１ないしページ１８の第１のビットページのプログラムが完了すればページ２１に該当する第１のビットページのプログラムを先に行い、ページ１１に該当する第２のビットページのプログラムを行うことができる。プログラム順序「１１」～「２４」を参照すれば、ページ１１及びページ２１の場合と同様に、ページ１２ないしページ１８とページ２２ないしページ２８でも第２のワードラインＷＬ２に連関した第１のビットページが第１のワードラインＷＬ１に連関した第２のビットページより先にプログラムされることができる。同様に、プログラム順序「２５」～「４０」を参照すれば、メモリ装置１５０は、第３のワードラインＷＬ３に連関した第１のビットページを第２のワードラインＷＬ２に連関した第２のビットページより先にプログラムすることができる。
ある物理ページの第１及び第２のプログラムステップが全て成功的に完了してはじめて、前記物理ページのプログラム動作が完了することができる。前記第１のプログラムステップが成功的に完了したとしても、前記第２のプログラムステップが失敗すれば、メモリ装置１５０は、前記物理ページのプログラム動作が失敗したことと判断し、第１及び第２のビットページを他の物理ページに再度プログラムすることができる。メモリシステム１１０の信頼性を保障するために、コントローラ１３０は、第２のプログラムステップが完了するまで第１及び第２のビットページを維持できる。
図６の例において、ページ２１の第１のプログラムステップは、９番目の順序で行われ、第２のプログラムステップは、２６番目の順序で行われることができる。前記２６番目の順序で行われる第２のプログラムステップが完了してはじめて、ページ２１のプログラム動作が完了することができる。仮に、９番目の順序でプログラムされたデータチャンクは、２６番目の順序で行われる第２のプログラムステップが完了するまでコントローラ１３０に維持されることができる。仮に、前記データチャンクがノンバックアップデータチャンクであるならば、前記データチャンクは、２６番目の順序の第２のプログラムステップが完了するまで書き込みバッファ１４６に維持されることができる。
仮に、前記ノンバックアップデータチャンクが１０番目の順序でプログラムされるならば、前記ノンバックアップデータチャンクは、ページ１２に第２のプログラムステップ動作を介してプログラムされることができ、１０番目の順序の第２のプログラムステップが完了すれば、書き込みバッファ１４６から除去されることができる。
本発明の実施形態によれば、コントローラ１３０は、データチャンクがメモリ装置１５０にプログラムされる順序を調整し、ノンバックアップデータチャンクを第２のプログラムステップ動作でプログラムさせることにより、ノンバックアップデータチャンクが書き込みバッファ１４６から速かに除去されるようにすることができる。本発明の実施形態に係るコントローラ１３０の動作は、図７～図９Ｂを参照して詳細に説明される。
図７は、本発明の実施形態によって書き込み動作を行うためのコントローラ１３０及びメモリ装置１５０の相互作用（ｔｒａｎｓａｃｔｉｏｎ）を示す。
ステップＳ７０２において、書き込みバッファ１４６は、ホストインターフェース１３２を介して受信されたデータチャンクをバッファリングすることができる。
ステップＳ７０４において、バックアップメモリ１４８は、ホストインターフェース１３２を介して受信された前記データチャンクを選択的にバックアップすることができる。
ステップＳ７０２及びステップＳ７０４は、各々図３を参照して説明されたメインデータパス３０２及びバックアップデータパス３０４を介して並列に行われることができる。
ステップＳ７０６において、プロセッサ１３４は、書き込みバッファ１４６にバッファリングされたデータチャンクがメモリ装置１５０にプログラムされる順序を決定できる。具体的に、プロセッサ１３４は、ノンバックアップデータチャンクが第２のビットページにプログラムされ得るようにプログラム順序を調整できる。
ステップＳ７０８において、メモリインターフェース１４２は、第１の物理ページの第１のビットページにプログラムされるデータチャンクをメモリ装置１５０に提供することができる。以下において、第１のビットページにプログラムされるデータチャンクは、第１のビットデータチャンクと称されることができる。本発明の実施形態によれば、第１のビットデータチャンクは、常にノーマルデータチャンクであることができる。
第１の物理ページの第１のビットデータチャンクがメモリ装置１５０に提供された後、プロセッサ１３４は、ステップＳ７１０で前記第１のビットデータチャンクを書き込みバッファ１４６から除去することができる。
ステップＳ７１２において、メモリ装置１５０は、コントローラ１３０から受信された第１のビットデータチャンクを用いて第１の物理ページの第１のプログラムステップ動作を行うことができる。
ステップＳ７１４において、メモリインターフェース１４２は、第１の物理ページに後続する第２の物理ページの第１のビットデータチャンクをメモリ装置１５０に提供することができる。
第２の物理ページの第１のビットデータチャンクがメモリ装置１５０に提供された後、プロセッサ１３４は、ステップＳ７１６で前記第１のビットデータチャンクを書き込みバッファ１４６から除去することができる。
ステップＳ７１８において、メモリ装置１５０は、コントローラ１３０から受信された第１のビットデータチャンクを用いて第２の物理ページの第１のプログラムステップ動作を行うことができる。
ステップＳ７２０において、メモリインターフェース１４２は、第１の物理ページの第２のビットページにプログラムされるデータチャンクである第２のビットデータチャンクをメモリ装置１５０に提供することができる。本発明の実施形態によれば、第２のビットデータチャンクは、ノンバックアップデータチャンクまたはノーマルデータチャンクであることができる。図７は、第２のビットデータチャンクがノンバックアップデータチャンクである場合を例示する。第２のビットデータチャンクがメモリ装置１５０に提供された後、プロセッサ１３４は、第２のビットデータチャンクを書き込みバッファ１４６から除去せずに書き込みバッファ１４６に維持することができる。
ステップＳ７２２において、メモリ装置１５０は、コントローラ１３０から受信された第２のビットデータチャンクを用いて第１の物理ページの第２のプログラムステップ動作を行うことができる。
ステップＳ７１２の第１のプログラムステップ及びステップＳ７２２の第２のプログラムステップが成功的に完了すれば、メモリ装置１５０は、ステップＳ７２４で第１の物理ページに対するプログラム完了信号をコントローラ１３０に提供することができる。
ステップＳ７２６において、プロセッサ１３４は、前記プログラム完了信号に応じて第１の物理ページと連関したバックアップデータチャンク及びノンバックアップデータチャンクを除去できる。具体的に、プロセッサ１３４は、前記第１の物理ページの第１のビットデータチャンクに該当するバックアップデータチャンクをバックアップメモリ１４８から除去することができる。そして、プロセッサ１３４は、ノンバックアップデータチャンクである第１の物理ページの第２のビットデータチャンクを書き込みバッファ１４６から除去することができる。
以下において、プロセッサ１３４が、前記ノンバックアップデータチャンクが第２のプログラムステップ動作を介してプログラムされ得るようにプログラム順序を決定する方法の例が図８を参照して詳細に説明される。
図８は、ステップＳ７０６の細部動作を例示する図である。
Ｓ８０２において、プロセッサ１３４は、メモリ装置１５０のプログラム順序にしたがって第１のプログラムステップ動作を行う順序であるか否かを判断できる。メモリ装置１５０のプログラム順序の例は、図６を参照して説明された。
メモリ装置１５０が第１のプログラムステップ動作を行う順序である場合（ステップＳ８０２において、「はい」）、プロセッサ１３４は、ステップＳ８０４において書き込みバッファ１４６にバッファリングされたデータチャンクのうち、ノーマルデータチャンクが前記第１のプログラムステップ動作でプログラムされるようにプログラム順序を決定できる。例えば、プロセッサ１３４は、書き込みバッファ１４６にバッファリングされたノーマルデータチャンクのうち、最も古いデータチャンクが前記第１のプログラムステップ動作でプログラムされるようにプログラム順序を決定できる。書き込みバッファ１４６にバッファリングされたデータチャンクのうち、最も古いデータチャンクがノンバックアップデータチャンクである場合でも、プロセッサ１３４は、前記ノンバックアップデータチャンクがプログラムされることを保留することができる。
メモリ装置１５０が第２のプログラムステップ動作を行う順序である場合（ステップＳ８０２において、「いいえ」）、プロセッサ１３４は、ステップＳ８０６で書き込みバッファ１４６にノンバックアップデータチャンクがバッファリングされたか否かを判断できる。
書き込みバッファ１４６にノンバックアップデータチャンクがバッファリングされた場合（ステップＳ８０６において、「はい」）、プロセッサ１３４は、ステップＳ８０８において前記ノンバックアップデータチャンクが前記第２のプログラムステップ動作でプログラムされるようにプログラム順序を決定できる。例えば、コントローラ１３０は、書き込みバッファ１４６にバッファリングされたノンバックアップデータチャンクのうち、最も古いデータチャンクが前記第２のプログラムステップ動作でプログラムされるようにプログラム順序を決定できる。
書き込みバッファ１４６にノーマルデータチャンクのみがバッファリングされた場合（ステップＳ８０６において、「いいえ」）、プロセッサ１３４は、ステップＳ８０４において前記ノーマルデータチャンクのうち、いずれか１つが前記第２のプログラムステップ動作でプログラムされるようにプログラム順序を決定できる。
本発明の実施形態によれば、ノンバックアップデータチャンクが後で受信されたノーマルデータチャンクより遅い順序でメモリ装置１５０にプログラムされる場合もある。例えば、ノンバックアップデータチャンクより後で受信されたノーマルデータチャンクが第２の物理ページの第１のビットページに先にプログラムされ、前記ノンバックアップデータチャンクが第１の物理ページの第２のビットページにプログラムされることができる。
しかし、第２の物理ページの第１のビットページにプログラムされたデータは、第２の物理ページの第２のビットページのプログラム動作まで完了した後に、コントローラ１３０から除去され得ることに対し、前記ノンバックアップデータチャンクは、第１の物理ページの第２のビットページに成功的にプログラムされれば、直ちに書き込みバッファ１４６から除去されることができる。したがって、書き込みバッファ１４６にバッファリングされるノンバックアップデータチャンクが速かに除去され得る。
以下において、本発明の実施形態に係るコントローラ１３０の動作が図９Ａ及び図９Ｂの具体的な例示を参照して説明される。
図９Ａは、書き込みバッファ１４６にバッファリングされたデータチャンクを例示する。
図９Ａの例において、複数のデータチャンクが第１～第２４のデータチャンクＤ１－Ｄ２４の順序で書き込みバッファ１４６にバッファリングされることができる。前記複数のデータチャンクのうち、ノーマルデータチャンクは、ドットパターンが表示された四角形で図示され、ノンバックアップデータチャンクは、斜線パターンが表示された四角形で図示される。第１～第２４のデータチャンクＤ１－Ｄ２４のうち、第４、第７、第１１、第１５、第１８、及び第２３のデータチャンクＤ４、Ｄ７、Ｄ１１、Ｄ１５、Ｄ１８、Ｄ２３がノンバックアップデータチャンクであり、残りのデータチャンクがノーマルデータチャンクである場合を例に挙げてコントローラ１３０の動作が説明される。
図９Ｂは、図９Ａの例において書き込みバッファ１４６にバッファリングされたデータチャンクがプログラムされる順序を説明するための図である。
第２のテーブル９００は、１つのメモリブロックに含まれたサブページ別のプログラム順序及びサブページ別にプログラムされるデータチャンクを表す。第２のテーブル９００の１番目の行は、第１～第８のドレインセレクトラインＤＳＬ１－ＤＳＬ８を表し、１番目の列と２番目の列とは、第１～第３のワードラインＷＬ１－ＷＬ３のそれぞれの第１のビットページ及び第２のビットページを表す。第２のテーブル９００は、各サブページ別のプログラム順序ＰＯ及び本発明の実施形態によって各サブページにプログラムされるデータチャンクＤを表す。第２のテーブル９００のサブページ別のプログラム順序は、図６の第１のテーブル６００を参照して説明されたことと同様である。
図９Ｂに示すように、ノーマルデータチャンクである第１～第３のデータチャンクＤ１－Ｄ３は、書き込みバッファ１４６にバッファリングされた順序通りに、プログラム順序「１」～「３」に該当するサブページにプログラムされることができる。
本発明の実施形態によれば、ノンバックアップデータチャンクである第４のデータチャンクＤ４は、第２のプログラムステップ動作でプログラムされ得るようにプログラム順序が決定され得る。図９Ｂにおいて第４のデータチャンクＤ４は、プログラム順序「４」～「９」に該当するサブページにはプログラムされることができず、プログラム順序「１０」に該当するサブページにプログラムされることができる。プログラム順序「４」～「９」に該当するサブページには、第４のデータチャンクＤ４より後で受信されたノーマルデータチャンクが先にプログラムされ得る。
図９Ｂにおいて第１～第４のデータチャンクＤ１－Ｄ４だけでなく、第５～第２４のデータチャンクＤ５－Ｄ２４に対しても、各データチャンクがプログラムされる順序及び各データチャンクがプログラムされるサブページが図示される。図９Ｂにおいてノーマルデータチャンクがプログラムされるサブページには、ドットパターンが表示され、ノンバックアップデータチャンクがプログラムされるサブページには、斜線パターンが表示される。パターンが図示されていないサブページは、イレイス状態であることができる。
図９Ｂに示すように、ノーマルデータチャンクは、第１のビットページにもプログラムされ、第２のビットページにもプログラムされ得ることとは異なり、ノンバックアップデータチャンクは、全て第２のビットページにプログラムされることができる。
図９Ｂに示すように、ノンバックアップデータチャンクが第２のビットページにプログラムされ得るようにプログラム順序が調整される場合、データチャンクが書き込みバッファ１４６にバッファリングされた順序通りにメモリ装置１５０にプログラムされる場合より、ノンバックアップデータチャンクが書き込みバッファ１４６から速かに除去され得る。
第１の例として、本発明の実施形態によれば、第４のデータチャンクＤ４は、ページ１１の第２のビットページにプログラムされることができる。第４のデータチャンクＤ４は、書き込みバッファ１４６に４番目の順序でバッファリングされて、１０番目の順序でメモリ装置１５０にプログラムされることができる。ページ１１の第２のビットページまで成功的にプログラムが完了すれば、第４のデータチャンクＤ４は、書き込みバッファ１４６から除去されることができる。対照的に、仮に、第４のデータチャンクＤ４を書き込みバッファ１４６に受信された順序のように４番目の順序でプログラムするならば、第４のデータチャンクＤ４は、ページ１４の第１のビットページにプログラムされることができる。第４のデータチャンクＤ４は、ページ１４の第２のビットページまで成功的にプログラム完了してはじめて、書き込みバッファ１４６から除去されることができ、ページ１４の第２のビットページは、１６番目の順序でプログラムされることができる。
第２の例として、本発明の実施形態によれば、第２３のデータチャンクＤ２３は、ページ１８の第２のビットページに２４番目の順序でプログラムされることができる。第２３のデータチャンクＤ２３は、２４番目の順序のプログラムが成功的に完了すれば、書き込みバッファ１４６から除去されることができる。対照的に、第２３のデータチャンクＤ２３を２３番目の順序でプログラムするならば、第２３のデータチャンクＤ２３は、ページ２８の第１のビットページにプログラムされることができる。ページ２８の第２のビットページは、４０番目の順序でプログラムされることができ、第２３のデータチャンクＤ２３は、４０番目の順序のプログラムが成功的に完了してはじめて、書き込みバッファ１４６から除去されることができる。
第４及び第２３のデータチャンクＤ４、Ｄ２３だけでなく、残りのノンバックアップデータチャンクの場合にも、第２のビットページにプログラムされ得るようにプログラム順序が調整される場合に、前記ノンバックアップデータチャンクが書き込みバッファ１４６に維持された時間は、バッファリングされた順序通りにメモリ装置１５０にプログラムされる場合に比べて減少されるか、同一であることができる。
本発明の実施形態によれば、コントローラ１３０は、メインデータパス３０２を介してメモリ装置１５０にプログラムするデータチャンクを書き込みバッファ１４６にバッファリングし、バックアップデータパス３０４にボトルネックが発生しないようにデータチャンクをバックアップメモリ１４８に選択的にバックアップすることができる。コントローラ１３０は、前記データチャンクのそれぞれのプログラム順序を決定できる。具体的に、コントローラ１３０は、ノンバックアップデータチャンクが第２のプログラムステップ動作でプログラムされるようにプログラム順序を決定できる。ノンバックアップデータチャンクが第２のビットページにプログラム完了する場合、前記第２のビットページを含む物理ページのプログラム動作が完了することができるので、コントローラ１３０は、前記ノンバックアップデータチャンクを書き込みバッファ１４６から速かに除去することができる。ノンバックアップデータチャンクが書き込みバッファ１４６から速かに除去されれば、書き込みバッファ１４６でノンバックアップデータチャンクが滞積されることが防止され得る。
一方、図５～図９Ｂにおいてメモリ装置１５０がＤＬＣメモリ装置であり、２つのステッププログラム動作を行う場合を例に挙げて本発明の実施形態が説明されたが、本発明は、図５～図９Ｂの例に制限されない。
第１の例として、本発明は、メモリ装置１５０がＴＬＣメモリ装置であり、第１のプログラムステップ動作でＬＳＢデータをプログラムし、第２のプログラムステップ動作でＣＳＢデータ及びＭＳＢデータをプログラムする場合にも適用されることができる。コントローラ１３０は、データチャンクのプログラム順序を決定するとき、ノンバックアップデータチャンクがＣＳＢページまたはＭＳＢページにプログラムされるようにプログラム順序を決定できる。
第２の例として、本発明は、メモリ装置１５０が３つ以上のプログラムステップ動作を行うことによって物理ページをプログラムする場合にも適用されることができる。コントローラ１３０は、データチャンクのプログラム順序を決定するとき、ノンバックアップデータチャンクが最後のプログラムステップ動作でプログラムされるようにプログラム順序を決定できる。
本発明の実施形態によれば、バックアップメモリ１４８に書き込みバッファ１４６の全てのデータチャンクをバックアップする場合と同様に、データチャンクは、プログラム動作が完了するまでコントローラ１３０に維持されることができる。そして、本発明の実施形態によれば、バックアップメモリ１４８のボトルネックが防止されるので、バックアップメモリ１４８に書き込みバッファ１４６の全てのデータチャンクをバックアップする場合に比べてメモリシステム１１０の書き込み動作速度が向上しうる。さらに、本発明の実施形態によれば、書き込みバッファ１４６でノンバックアップデータチャンクが滞積されることが防止されるので、高速メモリで実現される書き込みバッファ１４６に要求される容量は、バックアップメモリ１４８に書き込みバッファ１４６の全てのデータチャンクをバックアップする場合に比べてほとんど増加しないことができる。したがって、メモリシステム１１０の性能が向上し、信頼性が維持されながら、メモリシステム１１０の製造費用や回路面積が増加することが防止され得る。
以上、本発明の実施形態に係るコントローラ及びコントローラの動作方法を具体的な実施形態として説明したが、これは例示に過ぎないものであって、本発明は、これに限定されないものであり、本明細書に開示された基礎思想による広範な範囲を有することと解釈されなければならない。当業者は、開示された実施形態等を組み合わせ、置換して、適示されていない実施形態を実施できるが、これも本発明の権利範囲を逸脱しないものである。その他にも、当業者は、本明細書に基づいて開示された実施形態を容易に変更または変形することができ、このような変更または変形も本発明の権利範囲に属することは明らかである。

Claims (21)

  1. 第１及び第２のプログラムステップ動作を経てプログラムされるマルチレベルセルを含むメモリ装置を制御するコントローラの動作方法において、
    プログラムされるデータチャンクを書き込みバッファにバッファリングするステップと、
    前記データチャンクのうち、少なくとも１つのバックアップデータチャンクを前記書き込みバッファと区別されるバックアップメモリにバックアップするステップと、
    前記データチャンクのプログラム順序を決定し、前記データチャンクのうち、ノンバックアップデータチャンクは、第２のプログラムステップ動作を介して前記マルチレベルセルにプログラムされるように前記プログラム順序を決定するステップと、
    前記メモリ装置が第１の物理ページに第１のプログラムステップ動作を行い、前記第１の物理ページに後続する第２の物理ページに第１のプログラムステップ動作を行った後、前記第１の物理ページに第２のプログラムステップ動作を行うことにより、前記プログラム順序を基に前記データチャンクを前記マルチレベルセルにプログラムするように前記メモリ装置を制御するステップと、
    を含む動作方法。
  2. 前記プログラム順序を決定するステップは、
    前記データチャンクのうち、バックアップデータチャンクが前記第１または第２のプログラムステップ動作でプログラムされるようにプログラム順序を決定するステップを含む請求項１に記載の動作方法。
  3. 前記プログラム順序を決定するステップは、
    前記メモリ装置が前記第１のプログラムステップ動作を介して前記データチャンクのうち、前記バックアップデータチャンクがプログラムされるように前記プログラム順序を決定するステップと、
    前記メモリ装置が前記第２のプログラムステップ動作を介して前記書き込みバッファにノンバックアップデータチャンクがバッファリングされた場合、前記ノンバックアップデータチャンクがプログラムされるように前記プログラム順序を決定するステップと、
    前記メモリ装置が前記第２のプログラムステップ動作を行う順序に前記書き込みバッファにバックアップデータチャンクのみバッファリングされた場合、前記バックアップデータチャンクがプログラムされるように前記プログラム順序を決定するステップと、
    を含む請求項２に記載の動作方法。
  4. 前記動作方法は、
    前記書き込みバッファ内の前記ノンバックアップデータチャンクを前記メモリ装置に伝達するステップと、
    前記ノンバックアップデータチャンクに対する前記第２のプログラムステップ動作が成功的に完了すれば、前記ノンバックアップデータチャンクを前記書き込みバッファから除去するステップと、
    をさらに含む請求項１に記載の動作方法。
  5. 前記動作方法は、
    前記ノンバックアップデータチャンクに対する前記第２のプログラムステップ動作が失敗すれば、前記書き込みバッファにバッファリングされた前記ノンバックアップデータチャンクを前記メモリ装置に再度伝達するステップをさらに含む請求項４に記載の動作方法。
  6. 前記動作方法は、
    前記書き込みバッファ内のバックアップデータチャンクを前記メモリ装置に伝達するステップと、
    前記バックアップデータチャンクを前記メモリ装置に伝達した後、伝達されたバックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作を行う前に、前記バックアップデータチャンクを前記書き込みバッファから除去するステップと、
    をさらに含む請求項１に記載の動作方法。
  7. 前記動作方法は、
    前記バックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作が成功的に完了すれば、前記バックアップデータチャンクに対応するバックアップデータチャンクを前記バックアップメモリから除去するステップをさらに含む請求項６に記載の動作方法。
  8. 前記動作方法は、
    前記バックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作が失敗すれば、前記バックアップメモリにバックアップされた前記バックアップデータチャンクを前記メモリ装置に伝達するステップをさらに含む請求項７に記載の動作方法。
  9. 前記データチャンクのうち、前記少なくとも１つのバックアップデータチャンクを前記バックアップメモリにバックアップするステップは、
    ホストから受信されたデータチャンクが前記バックアップメモリにバックアップされるデータパスでボトルネックが発生しないように前記データチャンクのうち、少なくとも１つのデータチャンクを廃棄するか、前記バックアップメモリにバックアップするステップを含み、
    前記書き込みバッファは、前記バックアップメモリより高速で動作するメモリである請求項１に記載の動作方法。
  10. 前記データチャンクのうち、前記少なくとも１つのバックアップデータチャンクを前記バックアップメモリにバックアップするステップは、
    前記ホストから受信されたデータチャンクが経由する臨時バッファに余裕空間がある場合、前記データチャンクを前記臨時バッファにバッファリングし、前記臨時バッファにバッファリングされたデータチャンクをバックアップメモリにバックアップするステップと、
    前記臨時バッファに余裕空間がない場合、前記データチャンクを臨時バッファにバッファリングせずに廃棄するステップと、
    を含む請求項９に記載の動作方法。
  11. 第１及び第２のプログラムステップ動作を経てプログラムされるマルチレベルセルを含むメモリ装置を制御するコントローラにおいて、
    プログラムされるデータチャンクをバッファリングする書き込みバッファと、
    前記データチャンクのうち、少なくとも１つのバックアップデータチャンクをバックアップするバックアップメモリと、
    前記書き込みバッファにバッファリングされたデータチャンクに対するプログラム順序を決定し、前記データチャンクのうち、ノンバックアップデータチャンクは、第２のプログラムステップ動作を介してプログラムされるように前記プログラム順序を決定するプロセッサと、
    を備え、
    前記プロセッサは、
    前記メモリ装置が第１の物理ページに第１のプログラムステップ動作を行い、前記第１の物理ページに後続する第２の物理ページに第１のプログラムステップ動作を行った後、前記第１の物理ページに第２のプログラムステップ動作を行うことにより、前記データチャンクを前記マルチレベルセルにプログラムするように前記メモリ装置を制御するコントローラ。
  12. 前記プロセッサは、
    前記データチャンクのうち、バックアップデータチャンクが、前記第１または第２のプログラムステップ動作でプログラムされるようにプログラム順序を決定する請求項１１に記載のコントローラ。
  13. 前記プロセッサは、
    前記メモリ装置が前記第１のプログラムステップ動作を介して前記データチャンクのうち、前記バックアップデータチャンクがプログラムされるように前記プログラム順序を決定し、
    前記メモリ装置が前記第２のプログラムステップ動作を介して前記書き込みバッファにノンバックアップデータチャンクがバッファリングされた場合、前記ノンバックアップデータチャンクがプログラムされるように前記プログラム順序を決定し、
    前記メモリ装置が前記第２のプログラムステップ動作を行う順序に前記書き込みバッファにバックアップデータチャンクのみバッファリングされた場合、前記バックアップデータチャンクがプログラムされるように前記プログラム順序を決定する請求項１２に記載のコントローラ。
  14. 前記プロセッサは、
    前記書き込みバッファ内の前記ノンバックアップデータチャンクを前記メモリ装置に伝達し、
    前記ノンバックアップデータチャンクに対する前記第２のプログラムステップ動作が成功的に完了すれば、前記ノンバックアップデータチャンクを前記書き込みバッファから除去する請求項１１に記載のコントローラ。
  15. 前記プロセッサは、
    前記ノンバックアップデータチャンクに対する前記第２のプログラムステップ動作が失敗すれば、前記書き込みバッファにバッファリングされた前記ノンバックアップデータチャンクを前記メモリ装置に再度伝達する請求項１４に記載のコントローラ。
  16. 前記プロセッサは、
    前記書き込みバッファ内のバックアップデータチャンクを前記メモリ装置に伝達し、
    前記バックアップデータチャンクを前記メモリ装置に伝達した後、伝達されたバックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作を行う前に、前記バックアップデータチャンクを前記書き込みバッファから除去する請求項１１に記載のコントローラ。
  17. 前記プロセッサは、
    前記バックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作が成功的に完了すれば、前記バックアップデータチャンクに対応するバックアップデータチャンクを前記バックアップメモリから除去する請求項１６に記載のコントローラ。
  18. 前記プロセッサは、
    前記バックアップデータチャンクに対する前記第１あるいは第２のプログラムステップ動作が失敗すれば、前記バックアップメモリにバックアップされた前記バックアップデータチャンクを前記メモリ装置に伝達する請求項１７に記載のコントローラ。
  19. 前記バックアップメモリは、
    ホストから受信されたデータチャンクが前記バックアップメモリにバックアップされるデータパスでボトルネックが発生しないように前記データチャンクのうち、少なくとも１つのデータチャンクを廃棄するか、前記バックアップメモリにバックアップし、
    前記書き込みバッファは、前記バックアップメモリより高速で動作するメモリである請求項１１に記載のコントローラ。
  20. 前記コントローラは、
    前記データチャンクが伝達される前記データパス上に位置する臨時バッファをさらに備え、
    前記臨時バッファは、
    前記臨時バッファに余裕空間がある場合、前記データチャンクを前記臨時バッファにバッファリングし、前記臨時バッファにバッファリングされたデータチャンクをバックアップメモリにバックアップし、
    前記臨時バッファに余裕空間がない場合、前記データチャンクを臨時バッファにバッファリングせずに廃棄する請求項１９に記載のコントローラ。
  21. 第１及び第２のプログラムステップ動作を経てプログラムされるマルチレベルセルを含むメモリ装置を制御するコントローラにおいて、
    プログラムされるデータチャンクをバッファリングする書き込みバッファと、
    前記データチャンクを選択的にバックアップするバックアップメモリと、
    前記書き込みバッファにバッファリングされたデータチャンクのそれぞれのプログラム順序を決定し、前記データチャンクのうち、ノンバックアップデータチャンクは、第２のプログラムステップ動作でプログラムされるように前記プログラム順序を決定するプロセッサと、
    を備え、
    前記プロセッサは、
    前記メモリ装置が第１の物理ページに第１のプログラムステップ動作を行い、前記第１の物理ページに後続する第２の物理ページに第１のプログラムステップ動作を行った後、前記第１の物理ページに第２のプログラムステップ動作を行うことにより、前記データチャンクをプログラムするように前記メモリ装置を制御し、前記ノンバックアップデータチャンクに連関した物理ページのプログラム動作が失敗すれば、前記書き込みバッファにバッファリングされた前記ノンバックアップデータチャンクを前記メモリ装置に再度提供するコントローラ。
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