KR102583787B1 - 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템 - Google Patents

데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템 Download PDF

Info

Publication number
KR102583787B1
KR102583787B1 KR1020180138827A KR20180138827A KR102583787B1 KR 102583787 B1 KR102583787 B1 KR 102583787B1 KR 1020180138827 A KR1020180138827 A KR 1020180138827A KR 20180138827 A KR20180138827 A KR 20180138827A KR 102583787 B1 KR102583787 B1 KR 102583787B1
Authority
KR
South Korea
Prior art keywords
buffer memory
data
write data
storage medium
controller
Prior art date
Application number
KR1020180138827A
Other languages
English (en)
Other versions
KR20200055310A (ko
Inventor
김형민
김도훈
박재한
강현모
장형석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180138827A priority Critical patent/KR102583787B1/ko
Priority to US16/536,973 priority patent/US11210015B2/en
Priority to CN201910888105.8A priority patent/CN111177031B/zh
Publication of KR20200055310A publication Critical patent/KR20200055310A/ko
Application granted granted Critical
Publication of KR102583787B1 publication Critical patent/KR102583787B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/22—Employing cache memory using specific memory technology
    • G06F2212/222—Non-volatile memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 기술의 일 실시예에 의한 데이터 저장 장치는 저장 매체, 제 1 버퍼 메모리, 제 2 버퍼 메모리 및, 호스트 장치로부터 전송되는 요청에 따라 상기 저장 매체에 대한 데이터 입출력을 제어하며, 상기 호스트 장치의 라이트 요청에 응답하여 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 라이트 데이터를 저장하도록 구성되는 컨트롤러를 포함할 수 있다.

Description

데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템{Data Storage Device and Operation Method Thereof, Storage System Having the Same}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템에 관한 것이다.
저장 장치는 호스트 장치와 연결되어 호스트의 요청에 따라 데이터 입출력 동작을 수행한다. 저장 장치는 데이터를 저장하기 위해 다양한 저장 매체를 사용할 수 있다.
호스트 장치와 저장 장치의 동작 속도는 서로 다를 수 있다.
이러한 동작 속도의 차이를 극복하기 위해 버퍼 메모리가 이용될 수 있다.
저장 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리 장치, 특히 비휘발성 메모리에 데이터를 저장하는 장치를 포함할 수 있다.
플래시 메모리를 사용한 저장 매체는 대용량, 비휘발성, 낮은 단가 및 적은 전력 소모, 고속 데이터 처리 속도를 제공하는 등의 장점이 있다.
저장 매체의 성능은 고용량을 제공하면서도 고속으로 신뢰성 있게 데이터를 처리하는 것에 의해 결정될 수 있다.
본 기술의 실시예는 동작 성능을 극대화하면서도 버퍼 메모리를 효율적으로 사용할 수 있는 데이터 저장 장치 및 동작 방법과 이를 포함하는 스토리지 시스템을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 저장 매체; 제 1 버퍼 메모리; 제 2 버퍼 메모리; 및 호스트 장치로부터 전송되는 요청에 따라 상기 저장 매체에 대한 데이터 입출력을 제어하며, 상기 호스트 장치의 라이트 요청에 응답하여 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 라이트 데이터를 저장하도록 구성되는 컨트롤러;를 포함할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 저장 매체; 제 1 버퍼 메모리; 제 2 버퍼 메모리; 및 호스트 장치로부터 전송되는 요청에 따라 상기 저장 매체에 대한 데이터 입출력을 제어하며, 상기 호스트 장치의 라이트 요청에 응답하여 라이트 데이터를 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 각각 저장하고, 상기 제 1 버퍼 메모리로부터 상기 저장 매체로 라이트 데이터가 출력되면 상기 제 1 버퍼 메모리로부터 상기 라이트 데이터를 삭제하고, 상기 제 2 버퍼 메모리로부터 상기 라이트 데이터를 출력하지 않고 기 설정된 시점까지 유지하도록 구성되는 컨트롤러;를 포함할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 저장 매체, 제 1 버퍼 메모리, 제 2 버퍼 메모리 및, 호스트 장치로부터 전송되는 요청에 따라 상기 저장 매체에 대한 데이터 입출력을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 컨트롤러가 상기 호스트 장치로부터 라이트 커맨드, 라이트 데이터 및 어드레스를 포함하는 라이트 요청을 수신하는 단계; 및 상기 컨트롤러가 상기 라이트 데이터를 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 저장하는 단계;를 포함할 수 있다.
본 기술의 일 실시예에 의한 스토리지 시스템은 호스트 장치; 및 저장 매체, 제 1 버퍼 메모리, 제 2 버퍼 메모리 및, 호스트 장치로부터 전송되는 요청에 따라 상기 저장 매체에 대한 데이터 입출력을 제어하는 컨트롤러를 포함하는 데이터 저장 장치를 포함하고, 상기 컨트롤러는, 상기 호스트 장치의 라이트 요청에 응답하여, 라이트 데이터를 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 저장하도록 구성될 수 있다.
본 기술에 의하면, 복수의 버퍼 메모리를 이용하여 저장 매체에 데이터를 기록할 수 있다.
복수의 버퍼 메모리에 라이트 데이터를 버퍼링하되, 어느 하나의 버퍼 메모리는 저장 매체로 데이터를 출력하도록 하고, 다른 하나의 버퍼 메모리는 라이트 데이터를 출력하지 않고 일정 시간 동안 버퍼링하도록 하여, 버퍼 메모리의 효율적인 관리가 가능하고 데이터 저장 장치의 동작 속도를 향상시킬 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 3은 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 개념도이다.
도 4a 및 도 4b는 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 흐름도 및 타이밍도이다.
도 5a 및 도 b는 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 흐름도 및 타이밍도이다.
도 6a 및 도 b는 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 흐름도 및 타이밍도이다.
도 7은 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 흐름도이다.
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 9 및 도 10은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 11는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 12은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110), 저장 매체(120) 및 외부 메모리(EMEM)인 제 2 버퍼 메모리(133)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치의 요청에 응답하여 저장 매체(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 쓰기(write) 요청에 따라 저장 매체(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기(read) 요청에 응답하여 저장 매체(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
저장 매체(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장 매체(120)는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장 매체(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장 매체(120)는 복수의 다이들, 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장 매체(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell; SLC), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC)로 이루어질 수 있다.
일 실시예에서, 저장 매체(120)는 MLC 영역(121) 및 SLC 영역(123)을 포함할 수 있다. MLC영역(121)과 SLC영역(123)은 하나의 메모리 장치로 구현되거나 각각 개별적인 메모리 장치로 구현될 수 있다. ML C영역(121)은 셀 당 복수 비트(2-비트 이상)의 데이터를 저장할 수 있고, SLC 영역(123)은 셀당 한 비트 데이터를 저장할 수 있다.
컨트롤러(110)는 내부 메모리(IMEM)인 제 1 버퍼 메모리(131), 제 1 버퍼 매니저(1171) 및 제 2 버퍼 매니저(1173)를 포함할 수 있다.
일 실시예에서, 제 1 버퍼 메모리(131)는 데이터 저장 장치(10) 내에 포함되도록 패키징될 수 있다. 제 1 버퍼 메모리(131)는 SRAM 또는 DRAM과 같이 고속 동작하는 메모리 장치로 구현될 수 있다.
제 1 버퍼 매니저(1171)는 제 1 버퍼 메모리(131)를 관리할 수 있다. 일 실시예에서, 제 1 버퍼 매니저(1171)는 제 1 버퍼 메모리(131)에 데이터를 임시 저장하기 위하여 제 1 버퍼 메모리(131)를 구성하는 영역(슬롯)을 할당하거나 해제할 수 있다. 영역이 할당된다는 것은 해당 영역에 데이터가 저장된 상태, 또는 해당 영역에 저장된 데이터가 유효한 상태를 의미할 수 있다. 영역이 해제된다는 것은 해당 영역에 데이터가 저장되지 않은 상태 또는 해당 영역에 저장된 데이터가 무효화된 상태임을 의미할 수 있다.
일 실시예에서, 제 1 버퍼 매니저(1171)는 라이트 요청과 함께 호스트 장치로부터 전송되는 라이트 데이터를 제 1 버퍼 메모리(131)에 저장하도록 슬롯을 할당하고, 저장 매체(120)로 라이트 데이터가 전달되면 해당 영역의 데이터를 삭제하여 슬롯을 해제할 수 있다.
제 2 버퍼 메모리(133)는 데이터 저장 장치(10)가 호스트 장치와 연동하여 데이터를 라이트하거나 리드하는 등의 동작을 수행할 때 라이트 데이터 및 리드 데이터를 임시 저장할 수 있는 공간으로 작용한다. 제 2 버퍼 메모리(133)는 컨트롤러(110)의 외부에 구비될 수 있고, 다른 관점에서는 컨트롤러(110)와 독립적으로 패키징될 수 있다. 제 2 버퍼 메모리(133)는 DRAM 또는 SRAM과 같이 고속 동작하는 메모리 장치로 구현될 수 있다.
제 2 버퍼 매니저(1173)는 제 2 버퍼 메모리(133)를 관리하도록 구성될 수 있다. 일 실시예에서, 제 2 버퍼 매니저(1173)는 제 2 버퍼 메모리(133)의 빈 슬롯을 할당하여 데이터를 저장하고, 데이터가 저장되어 있는 슬롯으로부터 데이터를 삭제하여 슬롯을 해제할 수 있다.
일 실시예에서, 제 2 버퍼 매니저(1173)는 호스트 장치의 라이트 요청과 함께 호스트 장치로부터 직접 또는 간접적으로 전송되는 라이트 데이터가 제 2 버퍼 메모리(133)에 저장되도록 슬롯을 할당하고, 라이트 데이터가 저장 매체(120)에 성공적으로 라이트되면 해당 영역의 라이트 데이터를 삭제하여 슬롯을 해제할 수 있다.
본 기술의 일 실시예에 의한 컨트롤러(110)는 호스트 장치의 라이트 요청에 응답하여, 라이트 데이터를 제 1 버퍼 메모리(131) 및 제 2 버퍼 메모리(133)에 저장하도록 구성될 수 있다.
일 실시예에서, 제 1 버퍼 메모리(31)는 컨트롤러(110) 또는 데이터 저장 장치(10)와 함께 패키징되는 내부 메모리(IMEM)일 수 있고, 제 2 버퍼 메모리(133)는 컨트롤러(110) 또는 데이터 저장 장치(10)와 독립적으로 패키징되는 외부 메모리(EMEM)일 수 있다.
일 실시예에서, 컨트롤러(110)는 호스트 장치의 라이트 데이터가 직접 제 2 버퍼 메모리(133)로 전달되도록 제어 수 있다.
일 실시예에서, 컨트롤러(110)는 제 1 버퍼 메모리(131)의 라이트 데이터가 저장 매체(120)로 출력된 후, 저장 매체(120)로부터 제 2 버퍼 메모리(133)로 라이트 데이터가 전달되도록 할 수 있다. 이 경우, 컨트롤러(110)는 저장 매체(120)의 라이트 데이터를 제 2 버퍼 메모리(133)로 전달하거나, 라이트 데이터의 에러 체크 및 정정에 필요한 정보만을 제 2 버퍼 메모리(133)로 전달할 수 있다.
일 실시예에서, 컨트롤러(110)는 제 1 버퍼 메모리(131)의 라이트 데이터가 저장 매체(120)로 제공될 때, 제 2 버퍼 메모리(133)로도 라이트 데이터를 전달하도록 구성될 수 있다.
다른 관점에서, 일 실시예에 의한 컨트롤러(110)는 호스트 장치의 라이트 요청과 함께 제공되는 라이트 데이터를 제 1 버퍼 메모리(131)에 저장하고 제 1 버퍼 메모리(131)로부터 저장 매체(120)로 라이트 데이터가 출력되면 제 1 버퍼 메모리(131)로부터 라이트 데이터를 삭제하며, 호스트 장치의 라이트 요청과 함께 제공되는 라이트 데이터를 제 2 버퍼 메모리(133)에 기 설정된 시점까지 저장하고 제 2 버퍼 메모리(133)로부터의 출력 과정 없이 삭제하도록 구성될 수 있다.
일 실시예에서, 제 1 버퍼 메모리(131)는 제 2 버퍼 메모리(133)보다 적은 용량으로 구현될 수 있으나 이에 한정되는 것은 아니다.
일 실시예에서, 컨트롤러(110)는 호스트 장치의 라이트 요청이 SLC 영역(123)에 대한 라이트 요청인 경우 라이트 데이터가 제 1 버퍼 메모리(131)에 임시 저장되도록 제어할 수 있다. 이 경우, 제 2 버퍼 메모리(133)에는 라이트 데이터가 임시 저장되지 않으며, 제 2 버퍼 메모리(133)는 맵 데이터를 서치하기 위해서만 참조될 수 있으므로 제 2 버퍼 메모리(133)에 의한 전력 소모를 최소화할 수 있다.
이와 같이, 본 기술에서는 제 1 버퍼 메모리(131)에 임시 저장된 라이트 데이터가 저장 매체(120)로 전달되어 프로그램된다.
또한, 제 2 버퍼 메모리(133)에 임시 저장된 라이트 데이터는 저장 매체(120)로 출력되는 일 없이 기 설정된 시점에 삭제될 수 있다. 따라서, 제 2 버퍼 메모리(133)는 저장 매체(120)에 대한 라이트 동작시 출력 동작 없이 입력 동작만 수행하므로 제 2 버퍼 메모리(133)의 동작 효율을 증대시킬 수 있다.
제 2 버퍼 메모리(133)가 라이트 데이터 입력 및 출력을 모두 수행하는 경우, 전력 소모량이 증가하고 그에 따른 발열 현상이 발생할 수 있다. 또한, 라이트 데이터의 입력 및 출력을 모두 안정적으로 지원하기 위해서는 입출력 패드를 증가시키거나 클럭 속도를 상승시켜야 한다. 클럭 속도의 상승은 전력 소모량을 더욱 심화시킨다.
본 기술에서는 제 2 버퍼 메모리(133)는 라이트 데이터의 입력용으로만 사용할 수 있다. 따라서 제 2 버퍼 메모리(133)에 요구되는 대역폭 및 전력 소모량을 줄일 수 있다. 또한, 리드 동작 없이 라이트 동작만 수행하므로 동작 효율이 증대될 수 있다. 처리할 데이터의 양이 감소함에 따라 클럭 속도 또한 낮출 수 있으므로 전력 저감 및 발열 방지 효과는 더욱 배가될 수 있다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 컨트롤러(110)는 중앙처리장치(CPU, 111), 호스트 인터페이스 프로세서(HIL, 113), ROM(1151), RAM(1153), 제 1 버퍼 매니저(1171), 제 2 버퍼 매니저(1173), 메모리 인터페이스 프로세서(FIL, 119), 제 1 버퍼 메모리(131) 및 RAID(Redundant Array of Inexpensive Disk) 제어기(1113)를 포함할 수 있다.
중앙처리장치(111)는 저장 매체(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스 프로세서(113), RAM(1153), 제 1 및 제 2 버퍼 매니저(1171, 1173), 메모리 인터페이스 프로세서(119), RAID 제어기(1113)에 전달하도록 구성될 수 있다. 일 실시예에서, 중앙처리장치(111)는 데이터 저장 장치(10)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 중앙처리장치(111)는 저장 매체(120)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링 등을 수행하기 위한 플래시 변환계층(FTL)의 기능, 저장 매체(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다.
호스트 인터페이스 프로세서(113)는 중앙처리장치(111)의 제어에 따라 호스트 장치로부터 커맨드, 어드레스, 데이터 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스 프로세서(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
ROM(1151)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
중앙처리장치(111)는 부팅 동작시 저장 매체(120) 또는 ROM(1151)에 저장된 부트 코드를 RAM(1153)에 로딩함으로, 데이터 저장 장치(10)의 부팅 동작을 제어할 수 있다.
제 1 버퍼 매니저(1171)는 제 1 버퍼 메모리(131)의 사용 상태를 관리하도록 구성될 수 있고, 제 2 버퍼 매니저(1173)는 제 2 버퍼 메모리(133)의 사용 상태를 관리하도록 구성될 수 있다.
제 1 및 제 2 버퍼 매니저(1171, 1173)는 각각 제 1 및 제 2 버퍼 메모리(131, 133)를 복수의 영역(슬롯)으로 분할하고, 데이터를 임시 저장하기 위하여 각 영역들을 할당하거나 해제할 수 있다.
메모리 인터페이스 프로세서(119)는 컨트롤러(110)와 저장 매체(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스 프로세서(119)는 중앙처리장치(111)의 제어에 따라 제 1 버퍼 메모리(131)에 일시 저장된 데이터를 저장 매체(120)에 기입할 수 있다. 그리고 저장 매체(120)로부터 독출되는 데이터를 제 2 버퍼 메모리(133)로 전달하여 일시 저장할 수 있다.
RAID 제어기(1113)는 호스트 장치의 라이트 요청에 따른 라이트 데이터에 대한 에러 체크 및 정정에 필요한 정보를 추출하여 제 2 버퍼 메모리(133)로 전송하도록 구성될 수 있다.
일 실시예에서, 중앙처리장치(111)는 호스트 장치의 라이트 요청에 따른 라이트 데이터를 제 1 버퍼 메모리(131)에 일시 저장한 후 저장 매체(120)로 전송하고, 라이트 데이터가 저장 매체(120)로 전송된 후 제 1 버퍼 메모리(131)를 해제하도록 구성될 수 있다. 아울러, 중앙처리장치(111)는 라이트 데이터를 제 2 버퍼 메모리(133)에 일시 저장하고 기 설정된 시점에 삭제하도록 구성될 수 있다. 이 때, 중앙처리장치(110)는 호스트 인터페이스 프로세서(113)에서 수신한 라이트 데이터를 제 2 버퍼 메모리(133)로 전송하거나, 저장 매체(130)로 전송된 데이터를 제 2 버퍼 메모리(133)로 전송하거나, 제 1 버퍼 메모리(131)의 데이터를 제 2 버퍼 메모리(133)로 전송하도록 구성될 수 있다.
호스트 장치의 라이트 요청에 따른 라이트 데이터를 제 2 버퍼 메모리(133)로 전송하는 주체 및 시점은 다양하게 변형 가능함은 물론이다.
도 3은 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 개념도이다. 도 3에서 실선 화살표는 라이트할 데이터의 처리 경로를 나타내고, 점선 화살표는 라이트할 데이터가 제 2 버퍼 메모리에 백업되는 다양한 경로의 예를 나타낸다. 또한, 일점쇄선 화살표는 라이트 페일시의 데이터 전송 경로를 나타낸다.
도 3을 참조하면, 라이트 동작시 호스트 장치로부터 전송되는 라이트 데이터는 호스트 인터페이스 프로세서(HIL, 113)를 통해 내부 메모리(IMEM) 즉, 제 1 버퍼 메모리(131)에 버퍼링될 수 있다(①). 이후, 라이트 데이터는 메모리 인터페이스 프로세서(FIL, 119)를 통해 저장 매체(120)에 래치된 후 호스트 장치로부터 전송되는 논리 어드레스에 대응하는 물리 어드레스에 해당하는 영역에 프로그램된다(②). 제 1 버퍼 메모리(131)에 버퍼링된 라이트 데이터는 저장 매체(120)로 출력된 후 즉시 삭제될 수 있다.
한편, 라이트 데이터는 외부 메모리(EMEM) 즉, 제 2 버퍼 메모리(133)에 버퍼링될 수 있다.
일 실시예에서, 호스트 인터페이스 프로세서(HIL, 113)가 호스트 장치로부터 전송되는 라이트 데이터를 제 2 버퍼 메모리(133)에 버퍼링할 수 있다(ⓐ).
일 실시예에서, 라이트 데이터가 제 1 버퍼 메모리(131)로부터 메모리 인터페이스 프로세서(FIL, 119)를 통해 저장 매체(120)에 래치된 후, 저장 매체(120)로부터 제 2 버퍼 메모리(133)로 라이트 데이터가 전달될 수 있다(ⓑ). 이 경우, 저장 매체(120)로 전달된 라이트 데이터의 일부 또는 전부가 제 2 버퍼 메모리(133)로 전달되거나, 라이트 데이터의 에러 체크 및 정정에 필요한 정보만을 제 2 버퍼 메모리(133)로 전달할 수 있다.
일 실시예에서, 라이트 데이터가 제 1 버퍼 메모리(131)로부터 메모리 인터페이스 프로세서(FIL, 119)를 통해 저장 매체(120)에 래치될 때, 제 1 버퍼 메모리(131)로부터 제 2 버퍼 메모리(133)로 라이트 데이터가 전달될 수 있다(ⓒ).
제 2 버퍼 메모리(133)에 버퍼링된 데이터는 기 설정된 시점, 예를 들어 저장 매체(120)에 라이트 데이터가 성공적으로 프로그램된 이후 삭제될 수 있다.
일 실시예에서, 호스트 장치의 라이트 요청에 따른 목적 영역이 SLC 영역인 경우, 라이트 데이터는 제 2 버퍼 메모리(133)에 버퍼링되지 않고 제 1 버퍼 메모리(131)에만 버퍼링될 수 있으나 이에 한정되는 것은 아니다.
저장 매체(120)로 라이트 데이터가 전달되어 프로그램되는 과정에서 프로그램 페일이 발생할 수 있다. 이 경우, 제 2 버퍼 메모리(133)에 저장되어 있는 라이트 데이터가 메모리 인터페이스 프로세서(FIL, 119)를 통해(④) 저장 매체(120)로 전송되어(⑤) 재프로그램이 수행될 수 있다.
<제 1 실시예: IMEM 및 EMEM으로 동시 버퍼링>
도 4a 및 도 4b는 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 흐름도 및 타이밍도이다.
호스트 장치가 데이터 저장 장치(10)로 라이트 커맨드, 라이트 데이터 및 논리 어드레스를 포함하는 라이트 요청을 전송함에 따라(S101), HIL(113)은 라이트 데이터를 제 1 버퍼 메모리(131)로 전송할 수 있다(S103). 이와 함께, HIL(113)은 라이트 데이터를 제 2 버퍼 메모리(133)로 전송할 수 있다(S105).
한편, CPU(111)는 HIL(113)로부터 호스트 장치가 전송하는 논리 어드레스를 제공받을 수 있다(S107). 그리고 CPU(111)는 논리 어드레스를 물리 어드레스로 변환하고 FIL(119)로 전송하여 라이트 처리를 요청할 수 있다(S109).
FIL(119)의 제어에 따라 저장 매체(120)는 제 1 버퍼 메모리(131)로부터 라이트 데이터를 전송받아 래치할 수 있다(S111).
라이트 데이터가 저장 매체(120)로 전송되면 제 1 버퍼 매니저(1171)는 제 1 버퍼 메모리(131) 내의 라이트 데이터를 즉시 삭제하여 슬롯을 해제할 수 있다(S113).
한편, 저장 매체(120)는 래치된 라이트 데이터를 메모리 셀에 프로그램하고(S115), 프로그램 성공 또는 실패 여부를 나타내는 프로그램 결과를 CPU(111)로 전송할 수 있다(S117).
CPU(111)는 프로그램 성공 여부에 따라 제 2 버퍼 메모리(133)의 라이트 데이터를 삭제 또는 유지, 즉 제 2 버퍼 메모리(133)에 라이트 데이터를 저장하기 위해 할당된 슬롯을 해제하거나 유지할 수 있다(S119). 일 실시예에서, CPU(111)는 프로그램이 성공한 것으로 확인되는 경우 제 2 버퍼 매니저(1173)를 제어하여 제 2 버퍼 메모리(133) 내의 데이터를 삭제하도록 할 수 있다. 만약, 프로그램이 실패하였다면, 제 2 버퍼 메모리(133)에 버퍼링된 데이터를 삭제하지 않고 유지하여, 재프로그램 동작시 저장 매체(120)로 전송되도록 할 수 있다.
제 1 버퍼 메모리(131)가 제 2 버퍼 메모리(133)와 비교하여 적은 용량을 갖는 경우를 가정한다. 예를 들어, 제 1 버퍼 메모리(131)의 용량이 2MB이고 제 2 버퍼 메모리(133)의 용량이 6MB라고 가정할 수 있다.
도 4b를 참조하면, 호스트 장치의 제 1 라이트 데이터(DATA1, 2MB)는 HIL(113)의 제어에 따라 제 1 버퍼 메모리(131) 및 제 1 버퍼 메모리(133) 모두에 버퍼링될 수 있다.
제 1 버퍼 메모리(131)에 버퍼링된 제 1 데이터(DATA1)가 저장 매체(120)로 전달되는 즉시 제 1 버퍼 메모리(131)는 해제될 수 있다(시점 T11). 이 때 제 2 버퍼 메모리(133)는 제 1 데이터(DATA1)를 계속 유지하다가 제 1 데이터(DATA1)에 대한 프로그램 성공이 보고된 후 삭제될 수 있다.
제 1 데이터(DATA1)를 삭제하여 제 1 버퍼 메모리(131)가 해제되면, 다음 라이트 데이터인 제 2 데이터(DATA2, 1MB)가 호스트 장치로부터 제 1 버퍼 메모리(131)로 전송될 수 있다. 제 2 버퍼 메모리(133)는 아직 여유 공간이 남아 있으므로, 제 2 데이터(DATA2)는 HIL(113)로부터 제 2 버퍼 메모리(133)로도 전송되어 버퍼링될 수 있다.
제 1 버퍼 메모리(131)의 제 2 데이터(DATA2)는 저장 매체(120)로 전달되는 즉시 삭제되고(시점 T12), 제 2 버퍼 메모리(133)의 데이터는 제 2 데이터(DATA2)에 대한 프로그램이 성공될 때까지 유지될 수 있다.
제 3 데이터(DATA3)와 제 4 데이터(DATA4)에 대해서도 유사한 방식으로 버퍼링 및 저장 매체(120)로의 전달이 이루어질 수 있다.
한편, 제 2 버퍼 메모리(133)에 유지되어 있는 제 1 내지 제 4 데이터(DATA1~DATA4)는 저장 매체(120)에 대한 프로그램이 성공하여 CPU(111)가 이를 확인한 시점(T14) 또는 다른 시점에 삭제될 수 있다. 도 4b에는 도시하지 않았지만, 시점 (T14) 이전에, 저장 매체(120)로부터 각 라이트 데이터(DATA1~DATA4) 각각에 대한 프로그램 성공이 보고되면 제 2 버퍼 메모리(133)로부터 프로그램에 성공한 라이트 데이터가 삭제될 수 있음은 자명하다.
<제 2 실시예: IMEM으로 버퍼링 및 저장 매체가 EMEM으로 백업>
도 5a 및 도 b는 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 흐름도 및 타이밍도이다.
호스트 장치가 데이터 저장 장치(10)로 라이트 커맨드, 라이트 데이터 및 논리 어드레스를 포함하는 라이트 요청을 전송함에 따라(S201), HIL(113)은 라이트 데이터를 제 1 버퍼 메모리(131)로 전송할 수 있다(S203).
한편, CPU(111)는 HIL(113)로부터 호스트 장치가 전송하는 논리 어드레스를 제공받을 수 있다(S205). 그리고 CPU(111)는 논리 어드레스를 물리 어드레스로 변환하고 FIL(119)로 전송하여 라이트 처리를 요청할 수 있다(S207).
FIL(119)의 제어에 따라 저장 매체(120)는 제 1 버퍼 메모리(131)로부터 라이트 데이터를 전송받아 래치할 수 있다(S209).
라이트 데이터가 저장 매체(120)로 전송되면 제 2 버퍼 매니저(1173)는 제 2 버퍼 메모리(133) 내의 슬롯을 할당하며, 저장 매체(130)는 래치한 라이트 데이터를 제 2 버퍼 메모리(133)로 백업할 수 있다(S211). 일 실시예에서, 단계 S211에서 백업되는 데이터는 라이트 데이터의 전부 또는 일부, 또는 라이트 데이터에 대한 에러 체크 및 정정에 필요한 정보일 수 있다.
라이트 데이터가 제 2 버퍼 메모리(133)로 백업되면 제 1 버퍼 매니저(1171)는 제 1 버퍼 메모리(131) 내의 라이트 데이터를 즉시 삭제하여 슬롯을 해제할 수 있다(S213).
한편, 저장 매체(120)는 래치된 라이트 데이터를 메모리 셀에 프로그램하고(S215), 프로그램 성공 또는 실패 여부를 나타내는 프로그램 결과를 CPU(111)로 전송할 수 있다(S217).
CPU(111)는 프로그램 성공 여부에 따라 제 2 버퍼 메모리(133)의 라이트 데이터를 삭제 또는 유지할 수 있다(S219). 일 실시예에서, CPU(111)는 프로그램이 성공한 것으로 확인되는 경우 제 2 버퍼 매니저(1173)를 제어하여 제 2 버퍼 메모리(133) 내의 데이터를 삭제하도록 할 수 있다. 만약, 프로그램이 실패하였다면, 제 2 버퍼 메모리(133)에 버퍼링된 데이터를 삭제하지 않고 유지하여, 재프로그램 동작시 저장 매체(120)로 전송되도록 할 수 있다.
제 1 버퍼 메모리(131)가 제 2 버퍼 메모리(133)와 비교하여 적은 용량을 갖는 경우를 가정한다. 예를 들어, 제 1 버퍼 메모리(131)의 용량이 2MB이고 제 2 버퍼 메모리(133)의 용량이 6MB라고 가정할 수 있다.
도 5b를 참조하면, 호스트 장치의 제 1 라이트 데이터(DATA1, 2MB)는 HIL(113)의 제어에 따라 제 1 버퍼 메모리(131)에 버퍼링될 수 있다.
제 1 버퍼 메모리(131)에 버퍼링된 제 1 데이터(DATA1)가 저장 매체(120)로 전달되어 래치된 후, 저장 매체(120)에 래치된 제 1 데이터(DATA1)가 저장 매체(120)로부터 제 2 버퍼 메모리(133)로 백업될 수 있다.
제 1 데이터(DATA1)가 저장 매체(120)로부터 제 2 버퍼 메모리(133)로 백업되는 즉시 제 1 버퍼 메모리(131)는 해제될 수 있다(시점 T21). 이 때 제 2 버퍼 메모리(133)는 제 1 데이터(DATA1)에 대한 프로그램 성공이 보고될 때까지 제 1 데이터(DATA1)를 계속 유지할 수 있다.
제 1 데이터(DATA1)를 삭제하여 제 1 버퍼 메모리(131)가 해제되면, 다음 라이트 데이터인 제 2 데이터(DATA2, 1MB)가 호스트 장치로부터 제 1 버퍼 메모리(131)로 전송될 수 있다.
이후 제 1 버퍼 메모리(131)에 버퍼링된 제 2 데이터(DATA2)가 저장 매체(120)로 전달되어 래치될 수 있다.
제 2 버퍼 메모리(133)는 아직 여유 공간이 남아 있으므로, 저장 매체(120)에 래치된 제 2 데이터(DATA2)가 저장 매체(120)로부터 제 2 버퍼 메모리(133)로 백업될 수 있다.
제 2 데이터(DATA2)가 저장 매체(120)로부터 제 2 버퍼 메모리(133)로 백업되는 즉시 제 1 버퍼 메모리(131)는 해제될 수 있고(시점 T22), 제 2 버퍼 메모리(133)의 제 2 데이터(DATA2)는 프로그램 성공이 보고될 때 까지 유지될 수 있다.
제 3 데이터(DATA3)와 제 4 데이터(DATA4)에 대해서도 유사한 방식으로 버퍼링 및 저장 매체(120)로의 전달이 이루어질 수 있다.
한편, 제 2 버퍼 메모리(133)에 유지되어 있는 제 1 내지 제 4 데이터(DATA1~DATA4)는 저장 매체(120)에 대한 프로그램이 성공하여 CPU(111)가 이를 확인한 시점(T24) 또는 다른 시점에 삭제될 수 있다. 도 5b에는 도시하지 않았지만, 시점(T24) 이전에, 저장 매체(120)로부터 각 라이트 데이터(DATA1~DATA4) 각각에 대한 프로그램 성공이 보고되면 제 2 버퍼 메모리(133)로부터 프로그램에 성공한 라이트 데이터가 삭제될 수 있음은 자명하다.
<제 3 실시예 : IMEM으로 버퍼링 및 IMEM이 EMEM으로 백업>
도 6a 및 도 b는 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 흐름도 및 타이밍도이다.
호스트 장치가 데이터 저장 장치(10)로 라이트 커맨드, 라이트 데이터 및 논리 어드레스를 포함하는 라이트 요청을 전송함에 따라(S301), HIL(113)은 라이트 데이터를 제 1 버퍼 메모리(131)로 전송할 수 있다(S303).
제 1 버퍼 메모리(131)에 라이트 데이터가 저장되면 제 1 버퍼 메모리(131)로부터 제 2 버퍼 메모리(133)로 라이트 데이터를 백업할 수 있다(S305).
한편, CPU(111)는 HIL(113)로부터 호스트 장치가 전송하는 논리 어드레스를 제공받을 수 있다(S307). 그리고 CPU(111)는 논리 어드레스를 물리 어드레스로 변환하고 FIL(119)로 전송하여 라이트 처리를 요청할 수 있다(S309).
FIL(119)의 제어에 따라 저장 매체(120)는 제 1 버퍼 메모리(131)로부터 라이트 데이터를 전송받아 래치할 수 있다(S311).
라이트 데이터가 저장 매체(120)로 전송되면 제 1 버퍼 매니저(1171)는 제 1 버퍼 메모리(131) 내의 라이트 데이터를 즉시 삭제하여 슬롯을 해제할 수 있다(S313).
한편, 저장 매체(120)는 래치된 라이트 데이터를 메모리 셀에 프로그램하고(S315), 프로그램 성공 또는 실패 여부를 나타내는 프로그램 결과를 CPU(111)로 전송할 수 있다(S317).
CPU(111)는 프로그램 성공 여부에 따라 제 2 버퍼 메모리(133)의 라이트 데이터를 삭제 또는 유지할 수 있다(S319). 일 실시예에서, CPU(111)는 프로그램이 성공한 것으로 확인되는 경우 제 2 버퍼 매니저(1173)를 제어하여 제 2 버퍼 메모리(133) 내의 데이터를 삭제하도록 할 수 있다. 만약, 프로그램이 실패하였다면, 제 2 버퍼 메모리(133)에 버퍼링된 데이터를 삭제하지 않고 유지하여, 재프로그램 동작시 저장 매체(120)로 전송되도록 할 수 있다.
제 1 버퍼 메모리(131)가 제 2 버퍼 메모리(133)와 비교하여 적은 용량을 갖는 경우를 가정한다. 예를 들어, 제 1 버퍼 메모리(131)의 용량이 2MB이고 제 2 버퍼 메모리(133)의 용량이 6MB라고 가정할 수 있다.
도 6b를 참조하면, 호스트 장치의 제 1 라이트 데이터(DATA1, 2MB)는 HIL(113)의 제어에 따라 제 1 버퍼 메모리(131)에 버퍼링될 수 있다.
제 1 버퍼 메모리(131)에 버퍼링된 제 1 데이터(DATA1)는 저장 매체(120)로 전달됨과 함께 제 2 버퍼 메모리(133)에 백업될 수 있다.
제 1 데이터(DATA1)가 제 1 버퍼 메모리(131)로부터 제 2 버퍼 메모리(133)로 백업되는 즉시 제 1 버퍼 메모리(131)는 해제될 수 있다(시점 T31). 이 때 제 2 버퍼 메모리(133)는 제 1 데이터(DATA1)에 대한 프로그램 성공이 보고될 때까지 제 1 데이터(DATA1)를 계속 유지할 수 있다.
제 1 데이터(DATA1)를 삭제하여 제 1 버퍼 메모리(131)가 해제되면, 다음 라이트 데이터인 제 2 데이터(DATA2, 1MB)가 호스트 장치로부터 제 1 버퍼 메모리(131)로 전송될 수 있다.
이후 제 1 버퍼 메모리(131)에 버퍼링된 제 2 데이터(DATA2)가 저장 매체(120)로 전달되어 래치되는 한편 제 2 버퍼 메모리(133)로 백업될 수 있다.
제 2 데이터(DATA2)가 제 1 버퍼 메모리(131))로부터 제 2 버퍼 메모리(133)로 백업되는 즉시 제 1 버퍼 메모리(131)는 해제될 수 있고(시점 T32), 제 2 버퍼 메모리(133)의 제 2 데이터(DATA2)는 프로그램 성공이 보고될 때 까지 유지될 수 있다.
제 3 데이터(DATA3)와 제 4 데이터(DATA4)에 대해서도 유사한 방식으로 버퍼링 및 저장 매체(120)로의 전달이 이루어질 수 있다.
한편, 제 2 버퍼 메모리(133)에 유지되어 있는 제 1 내지 제 4 데이터(DATA1~DATA4)는 저장 매체(120)에 대한 프로그램이 성공하여 CPU(111)가 이를 확인한 시점(T34) 또는 다른 시점에 삭제될 수 있다. 도 5b에는 도시하지 않았지만, 시점(T34) 이전에, 저장 매체(120)로부터 각 라이트 데이터(DATA1~DATA4) 각각에 대한 프로그램 성공이 보고되면 제 2 버퍼 메모리(133)로부터 프로그램에 성공한 라이트 데이터가 삭제될 수 있음은 자명하다.
이와 같이, 저장 매체(120)로 직접 데이터를 전송하는 제 1 버퍼 메모리(131) 내의 라이트 데이터는 저장 매체(120)로 전송되는 즉시 삭제되므로, 이후 라이트할 데이터가 지체 없이 제 1 버퍼 메모리(131)에 버퍼링되어 라이트 속도를 향상시킬 수 있다.
또한, 프로그램 페일에 대비하여 기 설정된 시점까지 제 2 버퍼 메모리(133)에 라이트 데이터를 유지할 수 있으므로 프로그램 신뢰성을 보장할 수 있다.
제 2 버퍼 메모리(133)는 라이트 데이터의 입력 용도로만 사용되므로 전력 소모를 저감할 수 있다. 나아가 제 2 버퍼 메모리(133)를 라이트 데이터의 입출력 모두에 사용하는 경우와 비교하여 대역폭을 절반 수준으로 감소시킬 수 있다.
<제 4 실시예 : 라이트 공간의 속성에 따라 IMEM에만 버퍼링>
도 7은 일 실시예에 의한 데이터 저장 장치의 동작을 설명하기 위한 흐름도이다.
호스트 장치가 데이터 저장 장치(10)로 라이트 커맨드, 라이트 데이터 및 논리 어드레스를 포함하는 라이트 요청을 전송함에 따라(S401), HIL(113)은 라이트 데이터를 제 1 버퍼 메모리(131)로 전송할 수 있다(S403).
한편, CPU(111)는 HIL(113)로부터 호스트 장치가 전송하는 논리 어드레스를 제공받을 수 있다(S405). 그리고 CPU(111)는 논리 어드레스를 물리 어드레스로 변환할 수 있다. 이 때, CPU(111)는 논리 어드레스에 대응하는 물리 어드레스 영역이 MLC 영역인지 SLC 영역인지 구분할 수 있다.
라이트 대상 영역이 SLC 영역인 경우, CPU(111)는 물리 어드레스를 FIL(119)로 전송하고 라이트 처리를 요청할 수 있다(S407).
FIL(119)의 제어에 따라 저장 매체(120)는 제 1 버퍼 메모리(131)로부터 라이트 데이터를 전송받아 래치할 수 있다(S409).
한편, 저장 매체(120)는 래치된 라이트 데이터를 메모리 셀에 프로그램하고(S411), 프로그램 성공 또는 실패 여부를 나타내는 프로그램 결과를 CPU(111)로 전송할 수 있다(S413).
CPU(111)는 프로그램 성공 여부에 따라 제 1 버퍼 메모리(131)의 라이트 데이터를 삭제 또는 유지할 수 있다(S415). 일 실시예에서, CPU(111)는 프로그램이 성공한 것으로 확인되는 경우 제 1 버퍼 매니저(1171)를 제어하여 제 1 버퍼 메모리(131) 내의 데이터를 삭제하도록 할 수 있다. 만약, 프로그램이 실패하였다면, 제 1 버퍼 메모리(131)에 버퍼링된 데이터를 삭제하지 않고 유지하여, 재프로그램 동작시 저장 매체(120)로 전송되도록 할 수 있다.
도시하지 않았지만, 라이트 대상 영역이 SLC 영역인 경우, 도 5a에 도시한 것과 같이 또는 그와 유사한 방식에 의해, 라이트 데이터를 저장 매체(120)에 래치한 후 제 2 버퍼 메모리(133)로 백업하거나, 도 6a에 도시한 것과 같이 또는 그와 유사한 방식에 의해 라이트 데이터를 제 1 버퍼 메모리(131)로부터 제 2 버퍼 메모리(133)로 백업할 수 있으나 이에 한정되는 것은 아니다.
<스토리지 시스템>
도 8은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 8을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 및 도 2에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
<데이터 처리 시스템>
도 9 및 도 10은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 9을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 및 도 2에 도시된 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
<데이터 처리 시스템>
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 10을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 및 도 2에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
<네트워크 시스템>
도 11는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 11를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 8의 데이터 저장 장치(1200), 도 9의 메모리 시스템(3200), 도 10의 메모리 시스템(4200)으로 구성될 수 있다.
<비휘발성 메모리 장치>
도 12은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 12을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장 매체
131 : 제 1 버퍼 메모리
133 : 제 2 버퍼 메모리

Claims (28)

  1. 저장 매체;
    제 1 버퍼 메모리;
    제 2 버퍼 메모리; 및
    호스트 장치로부터 전송되는 요청에 따라 상기 저장 매체에 대한 데이터 입출력을 제어하며, 상기 호스트 장치의 라이트 요청에 응답하여 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 라이트 데이터를 저장하도록 구성되는 컨트롤러;
    를 포함하는 데이터 저장 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 버퍼 메모리는 상기 컨트롤러 및 상기 저장 매체와 함께 단일 패키지를 이루도록 구성되는 데이터 저장 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 2 버퍼 메모리는 상기 컨트롤러, 상기 저장 매체 및 상기 제 1 버퍼 메모리와 독립적인 패키지를 이루도록 구성되는 데이터 저장 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는 호스트 인터페이스 프로세서를 더 포함하고, 상기 컨트롤러는 상기 라이트 데이터를 상기 호스트 인터페이스 프로세서로부터 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리로 직접 전달하도록 구성되는 데이터 저장 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는 메모리 인터페이스 프로세서를 더 포함하고, 상기 제 1 버퍼 메모리로부터 상기 메모리 인터페이스 프로세서를 통해 상기 저장 매체로 출력한 상기 라이트 데이터를 상기 저장 매체로부터 상기 제 2 버퍼 메모리로 전달하도록 구성되는 데이터 저장 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 컨트롤러는 상기 저장 매체로 출력하여 저장한 라이트 데이터의 일부, 또는 전부, 또는 상기 라이트 데이터의 에러 체크 및 정정에 필요한 정보를 상기 제 2 버퍼 메모리로 전달하도록 구성되는 데이터 저장 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 컨트롤러는 상기 제 1 버퍼 메모리에 저장한 상기 라이트 데이터를 상기 저장 매체 및 상기 제 2 버퍼 메모리로 각각 전달하도록 구성되는 데이터 저장 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 버퍼 메모리의 용량은 상기 제 2 버퍼 메모리의 용량보다 작도록 구성되는 데이터 저장 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 저장 매체는 복수 비트의 데이터를 저장하는 멀티 레벨 셀 영역 및 단일 비트의 데이터를 저장하는 싱글 레벨 셀 영역을 포함하고,
    상기 컨트롤러는 상기 호스트 장치의 라이트 요청에 응답하여, 상기 라이트 데이터가 프로그램될 상기 저장 매체의 영역을 판단하고, 상기 라이트 데이터가 프로그램될 영역이 싱글 레벨 셀 영역인 경우 상기 라이트 데이터를 상기 제 1 버퍼 메모리에만 저장하도록 구성되는 데이터 저장 장치.
  10. 저장 매체;
    제 1 버퍼 메모리;
    제 2 버퍼 메모리; 및
    호스트 장치로부터 전송되는 요청에 따라 상기 저장 매체에 대한 데이터 입출력을 제어하며, 상기 호스트 장치의 라이트 요청에 응답하여 라이트 데이터를 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 각각 저장하고, 상기 제 1 버퍼 메모리로부터 상기 저장 매체로 라이트 데이터가 출력되면 상기 제 1 버퍼 메모리로부터 상기 라이트 데이터를 삭제하고, 상기 제 2 버퍼 메모리로부터 상기 라이트 데이터를 출력하지 않고 기 설정된 시점까지 유지하도록 구성되는 컨트롤러;
    를 포함하는 데이터 저장 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 상기 저장 매체, 상기 제 1 버퍼 메모리 및 상기 컨트롤러는 단일 패키지를 이루고, 상기 제 2 버퍼 메모리는 상기 단일 패키지와 독립적인 패키지를 이루도록 구성되는 데이터 저장 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 컨트롤러는 호스트 인터페이스 프로세서를 더 포함하고, 상기 컨트롤러는 상기 라이트 데이터를 상기 호스트 인터페이스 프로세서로부터 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리로 직접 전달하도록 구성되는 데이터 저장 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 컨트롤러는 메모리 인터페이스 프로세서를 더 포함하고, 상기 컨트롤러는 상기 제 1 버퍼 메모리로부터 상기 메모리 인터페이스 프로세서를 통해 상기 저장 매체로 출력한 상기 라이트 데이터의 일부, 또는 전부, 또는 상기 라이트 데이터의 에러 체크 및 정정에 필요한 정보를 상기 저장 매체로부터 상기 제 2 버퍼 메모리로 전달하도록 구성되는 데이터 저장 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 컨트롤러는 상기 제 1 버퍼 메모리에 저장한 상기 라이트 데이터를 상기 저장 매체 및 상기 제 2 버퍼 메모리로 각각 전달하도록 구성되는 데이터 저장 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 1 버퍼 메모리의 용량은 상기 제 2 버퍼 메모리의 용량보다 작도록 구성되는 데이터 저장 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 저장 매체는 복수 비트의 데이터를 저장하는 멀티 레벨 셀 영역 및 단일 비트의 데이터를 저장하는 싱글 레벨 셀 영역을 포함하고,
    상기 컨트롤러는 상기 호스트 장치의 라이트 요청에 응답하여, 상기 라이트 데이터가 프로그램될 상기 저장 매체의 영역을 판단하고, 상기 라이트 데이터가 프로그램될 영역이 싱글 레벨 셀 영역인 경우 상기 라이트 데이터를 상기 제 1 버퍼 메모리에만 저장하도록 구성되는 데이터 저장 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 기 설정된 시점은 상기 저장 매체가 상기 컨트롤러로 상기 라이트 데이터의 프로그램 성공을 보고하는 시점인 데이터 저장 장치.
  18. 저장 매체, 제 1 버퍼 메모리, 제 2 버퍼 메모리 및, 호스트 장치로부터 전송되는 요청에 따라 상기 저장 매체에 대한 데이터 입출력을 제어하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 컨트롤러가 상기 호스트 장치로부터 라이트 커맨드, 라이트 데이터 및 어드레스를 포함하는 라이트 요청을 수신하는 단계; 및
    상기 컨트롤러가 상기 라이트 데이터를 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 저장하는 단계;
    를 포함하는 데이터 저장 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 제 1 버퍼 메모리로부터 상기 저장 매체로 라이트 데이터를 출력하는 단계;
    상기 제 1 버퍼 메모리로부터 상기 라이트 데이터를 삭제하는 단계; 및
    상기 제 2 버퍼 메모리에 저장된 상기 라이트 데이터를 출력하지 않고 기 설정된 시점까지 유지하는 단계;
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 상기 저장 매체, 상기 제 1 버퍼 메모리 및 상기 컨트롤러는 단일 패키지를 이루고, 상기 제 2 버퍼 메모리는 상기 단일 패키지와 독립적인 패키지를 이루도록 구성되는 데이터 저장 장치의 동작 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 컨트롤러는 호스트 인터페이스 프로세서를 더 포함하고, 상기 라이트 데이터를 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 저장하는 단계는, 상기 컨트롤러가 상기 호스트 인터페이스 프로세서로부터 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리로 직접 상기 라이트 데이터를 전달하여 저장하는 단계를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 컨트롤러는 메모리 인터페이스 프로세서를 더 포함하고, 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 상기 라이트 데이터를 저장하는 단계는, 상기 컨트롤러가 상기 제 1 버퍼 메모리로부터 상기 메모리 인터페이스 프로세서를 통해 상기 저장 매체로 상기 라이트 데이터를 출력하는 단계; 및
    상기 컨트롤러가 상기 저장 매체로 출력한 상기 라이트 데이터의 일부, 또는 전부, 또는 상기 라이트 데이터의 에러 체크 및 정정에 필요한 정보를 상기 저장 매체로부터 상기 제 2 버퍼 메모리로 전달하는 단계;
    를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 컨트롤러는 호스트 인터페이스 프로세서를 더 포함하고, 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 상기 라이트 데이터를 저장하는 단계는, 상기 컨트롤러가 상기 라이트 데이터를 상기 호스트 인터페이스 프로세서로부터 상기 제 1 버퍼 메모리로 전달하여 저장하는 단계; 및
    상기 컨트롤러가 상기 제 1 버퍼 메모리에 저장한 상기 라이트 데이터를 상기 저장 매체 및 상기 제 2 버퍼 메모리로 각각 전달하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 저장 매체는 복수 비트의 데이터를 저장하는 멀티 레벨 셀 영역 및 단일 비트의 데이터를 저장하는 싱글 레벨 셀 영역을 포함하고,
    상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 상기 라이트 데이터를 저장하는 단계는, 상기 컨트롤러가 상기 호스트 장치의 라이트 요청에 응답하여, 상기 라이트 데이터가 프로그램될 상기 저장 매체의 영역을 판단하는 단계;
    상기 라이트 데이터가 프로그램될 영역이 싱글 레벨 셀 영역인 경우 상기 라이트 데이터를 상기 제 1 버퍼 메모리에만 저장하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 기 설정된 시점은 상기 저장 매체가 상기 컨트롤러로 상기 라이트 데이터의 프로그램 성공을 보고하는 시점인 데이터 저장 장치의 동작 방법.
  26. 호스트 장치; 및
    저장 매체, 제 1 버퍼 메모리, 제 2 버퍼 메모리 및, 호스트 장치로부터 전송되는 요청에 따라 상기 저장 매체에 대한 데이터 입출력을 제어하는 컨트롤러를 포함하는 데이터 저장 장치를 포함하고,
    상기 컨트롤러는, 상기 호스트 장치의 라이트 요청에 응답하여, 라이트 데이터를 상기 제 1 버퍼 메모리 및 상기 제 2 버퍼 메모리에 저장하도록 구성되는 스토리지 시스템.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서,
    상기 컨트롤러는 상기 제 1 버퍼 메모리로부터 상기 저장 매체로 라이트 데이터가 출력되면 상기 제 1 버퍼 메모리로부터 상기 라이트 데이터를 삭제하고, 상기 제 2 버퍼 메모리로부터 상기 라이트 데이터를 출력하지 않고 기 설정된 시점까지 유지하도록 구성되는 스토리지 시스템.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서,
    상기 상기 저장 매체, 상기 제 1 버퍼 메모리 및 상기 컨트롤러는 단일 패키지를 이루고, 상기 제 2 버퍼 메모리는 상기 단일 패키지와 독립적인 패키지를 이루도록 구성되는 스토리지 시스템.
KR1020180138827A 2018-11-13 2018-11-13 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템 KR102583787B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180138827A KR102583787B1 (ko) 2018-11-13 2018-11-13 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US16/536,973 US11210015B2 (en) 2018-11-13 2019-08-09 Data storage device, operation method thereof, and storage system having the same
CN201910888105.8A CN111177031B (zh) 2018-11-13 2019-09-19 数据存储装置及操作方法和具有数据存储装置的存储系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180138827A KR102583787B1 (ko) 2018-11-13 2018-11-13 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템

Publications (2)

Publication Number Publication Date
KR20200055310A KR20200055310A (ko) 2020-05-21
KR102583787B1 true KR102583787B1 (ko) 2023-10-05

Family

ID=70551354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180138827A KR102583787B1 (ko) 2018-11-13 2018-11-13 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템

Country Status (3)

Country Link
US (1) US11210015B2 (ko)
KR (1) KR102583787B1 (ko)
CN (1) CN111177031B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211119B1 (en) * 2020-06-11 2021-12-28 Western Digital Technologies, Inc. QLC programming method with staging of fine data
KR20220029903A (ko) * 2020-09-02 2022-03-10 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR20220053973A (ko) * 2020-10-23 2022-05-02 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR102343600B1 (ko) * 2020-12-23 2021-12-27 주식회사 파두 메모리 컨트롤러 및 이를 포함하는 스토리지 디바이스
KR102343599B1 (ko) * 2020-12-23 2021-12-27 주식회사 파두 메모리 컨트롤러 및 이를 포함하는 스토리지 디바이스
KR20220169642A (ko) 2021-06-21 2022-12-28 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040117587A1 (en) * 2002-12-12 2004-06-17 International Business Machines Corp. Hardware managed virtual-to-physical address translation mechanism
US7765339B2 (en) * 2006-10-27 2010-07-27 Stec, Inc. Distributed addressing in solid-state storage
US8166229B2 (en) * 2008-06-30 2012-04-24 Intel Corporation Apparatus and method for multi-level cache utilization
US7941591B2 (en) * 2008-07-28 2011-05-10 CacheIQ, Inc. Flash DIMM in a standalone cache appliance system and methodology
JP5229059B2 (ja) * 2009-03-31 2013-07-03 富士通株式会社 半導体記憶装置及びその制御方法
KR20130076430A (ko) * 2011-12-28 2013-07-08 삼성전자주식회사 적응적 카피백 방법 및 이를 이용한 저장 장치
EP2801024A4 (en) * 2012-01-06 2016-08-03 Intel Corp REDUCE THE NUMBER OF WRITING AND READING OPERATIONS THROUGH A CPU TO DUPLICATE SOURCE DATA FOR PARALLEL PROCESSING OF THIS SOURCE DATA
KR101351550B1 (ko) 2012-04-18 2014-01-22 연세대학교 산학협력단 비휘발성 메인 메모리 기반을 위한 이중 버퍼 구조 및 데이터 운영 방식
KR102053953B1 (ko) * 2013-02-04 2019-12-11 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법
TWI498899B (zh) * 2013-08-23 2015-09-01 Phison Electronics Corp 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
US9870836B2 (en) * 2015-03-10 2018-01-16 Toshiba Memory Corporation Memory system and method of controlling nonvolatile memory
KR101852275B1 (ko) 2016-12-29 2018-04-25 연세대학교 산학협력단 적응적 버퍼 운영 방법, 장치 및 메모리
KR20180080589A (ko) * 2017-01-04 2018-07-12 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20180108939A (ko) * 2017-03-23 2018-10-05 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US20180300083A1 (en) * 2017-04-12 2018-10-18 Hewlett Packard Enterprise Development Lp Write-ahead logging through a plurality of logging buffers using nvm

Also Published As

Publication number Publication date
CN111177031A (zh) 2020-05-19
KR20200055310A (ko) 2020-05-21
US11210015B2 (en) 2021-12-28
US20200150896A1 (en) 2020-05-14
CN111177031B (zh) 2023-05-02

Similar Documents

Publication Publication Date Title
KR102583787B1 (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
KR102533207B1 (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
KR102532084B1 (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
KR102653843B1 (ko) 데이터 저장 장치 및 이의 리드 디스터번스 방지 방법, 이를 이용한 스토리지 시스템
KR20190102781A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
KR20200113480A (ko) 데이터 저장 장치 및 동작 방법
KR20200054537A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US11262928B2 (en) Storage system and method for enabling partial defragmentation prior to reading in burst mode
KR20200067035A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US11543990B2 (en) Data storage apparatus with extended lifespan and operation method thereof
KR102620727B1 (ko) 전자 장치
KR20200085513A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
KR20200029085A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US11269528B2 (en) Data storage device with reduced memory access operation method thereof and controller therefor
US20190361608A1 (en) Data storage device and operation method for recovery, and storage system having the same
KR20200121068A (ko) 데이터 저장 장치 및 이의 동작 방법, 이를 위한 컨트롤러
US11635896B2 (en) Method and data storage apparatus for replacement of invalid data blocks due to data migration
KR20200032404A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
KR20200067038A (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US11301168B2 (en) Storage system and method for user-defined data archiving
KR102649657B1 (ko) 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템
US11243718B2 (en) Data storage apparatus and operation method i&#39;hereof
US11593006B2 (en) Data storage apparatus and method for managing valid data based on bitmap table
US20220188026A1 (en) Data storage apparatus and operation method thereof
CN112181279A (zh) 数据存储装置及其操作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right