KR20130076430A - 적응적 카피백 방법 및 이를 이용한 저장 장치 - Google Patents

적응적 카피백 방법 및 이를 이용한 저장 장치 Download PDF

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Abstract

저장 장치의 성능을 고려하여 선택적으로 카피백(copy-back) 동작을 수행하는 적응적 카피백 방법 및 이를 이용한 저장 장치에 관하여 개시한다. 적응적 카피백 방법은 메모리 장치의 소스 페이지로부터 읽어낸 데이터를 상기 메모리 장치 내부의 페이지 버퍼에 저장하는 단계, 상기 페이지 버퍼로부터 전송된 데이터를 에러 정정 코드에 기초하여 에러 정정 처리를 실행하고, 단위 사이즈 당 에러 정정된 비트 수를 산출하는 단계, 상기 에러 정정 처리된 데이터를 버퍼 메모리에 저장하는 단계 및, 상기 단위 사이즈 당 에러 정정된 비트 수에 기초하여 상기 버퍼 메모리에 저장된 데이터를 이용하는 외부 카피백 프로세스 또는 상기 버퍼 메모리에 저장된 데이터를 이용하지 않는 내부 카피백 프로세스를 선택적으로 실행하는 단계를 포함한다.

Description

적응적 카피백 방법 및 이를 이용한 저장 장치{Adaptive copy-back method and storage device using method thereof}
본 발명은 저장 장치에 관한 것으로서, 자세하게는 저장 장치의 성능을 고려하여 선택적으로 카피백(copy-back) 동작을 수행하는 적응적 카피백 방법 및 이를 이용한 저장 장치에 관한 것이다.
비휘발성 메모리 장치는 전원이 차단되더라도 저장된 정보를 보존할 수 있는 메모리 장치이다. 비휘발성 메모리 장치의 일예로는 플래시 메모리 등이 있다. 비휘발성 메모리 장치를 포함하는 저장 장치에서는 가비지 컬렉션이 필요할 때 카피백 동작을 수행한다. 저장 장치에서는 카피백 동작을 수행하는 과정에서 성능 감소가 발생될 수 있다.
본 발명의 목적은 저장 장치의 신뢰성을 고려하면서 저장 장치에서의 버퍼 메모리의 액세스 병목 현상에 따른 성능 감소를 완화시키는 적응적 카피백 방법을 제공하는데 있다.
본 발명의 다른 목적은 저장 장치의 신뢰성을 고려하면서 버퍼 메모리의 액세스 병목 현상에 따른 성능 감소를 완화시키는 카피백 처리를 수행하는 저장 장치를 제공하는데 있다.
본 발명의 기술적 사상의 일면에 따른 일실시 예에 의한 적응적 카피백 방법은 메모리 장치의 소스 페이지로부터 읽어낸 데이터를 상기 메모리 장치 내부의 페이지 버퍼에 저장하는 단계, 상기 페이지 버퍼로부터 전송된 데이터를 에러 정정 코드에 기초하여 에러 정정 처리를 실행하고, 단위 사이즈 당 에러 정정된 비트 수를 산출하는 단계, 상기 에러 정정 처리된 데이터를 버퍼 메모리에 저장하는 단계 및, 상기 단위 사이즈 당 에러 정정된 비트 수에 기초하여 상기 버퍼 메모리에 저장된 데이터를 이용하는 외부 카피백 프로세스 또는 상기 버퍼 메모리에 저장된 데이터를 이용하지 않는 내부 카피백 프로세스를 선택적으로 실행하는 단계를 포함한다.
본 발명의 일실시 예에 따르면, 상기 단위 사이즈 당 에러 정정된 비트 수가 임계 값을 초과하는 경우에는 상기 외부 카피백 프로세스를 선택하고, 그렇지 않은 경우에는 상기 내부 카피백 프로세스를 선택하는 것이 바람직하다.
본 발명의 일실시 예에 따르면, 상기 내부 카피백 프로세스는 상기 버퍼 메모리를 액세스하지 않고 상기 페이지 버퍼에 저장된 데이터를 메모리 장치의 타깃 페이지에 프로그램하는 동작을 수행하는 것이 바람직하다.
본 발명의 일실시 예에 따르면, 상기 외부 카피백 프로세스는 상기 버퍼 메모리로부터 데이터를 읽어내고, 상기 읽어낸 데이터에 에러 정정 코드를 부가하여 메모리 장치의 타깃 페이지에 프로그램하는 동작을 수행하는 것이 바람직하다.
본 발명의 일실시 예에 따르면, 상기 단위 사이즈는 섹터 사이즈로 설정하는 것이 바람직하다.
본 발명의 일실시 예에 따르면, 상기 메모리 장치는 비휘발성 메모리 장치를 포함하는 것이 바람직하다.
본 발명의 일실시 예에 따르면, 상기 비휘발성 메모리 장치는 플래시 메모리 장치를 포함하는 것이 바람직하다.
본 발명의 기술적 사상의 일면에 따른 다른 실시 예에 의한 적응적 카피백 방법은 저장 장치에서의 버퍼 메모리의 액세스 병목 현상에 따른 성능 감소 조건이 발생되는지를 판단하는 단계, 상기 성능 감소 조건이 발생되는 경우에는 제1 카피백 프로세스를 선택하고, 상기 성능 감소 조건이 발생되지 않는 경우에는 제2 카피백 프로세스를 선택하는 단계 및, 상기 선택된 카피백 프로세스를 실행하는 단계를 포함하고, 상기 제1 카피백 프로세스는 메모리 장치의 소스 페이지에서 읽어낸 데이터에 대한 단위 사이즈 당 에러 정정된 비트 수에 기초하여 선택적으로 상기 버퍼 메모리를 액세스하지 않고 메모리 장치 내부의 페이지 버퍼에 저장된 데이터를 상기 메모리 장치의 타깃 페이지에 프로그램하고, 상기 제2 카피백 프로세스는 상기 버퍼 메모리에 저장된 데이터를 읽어내어 상기 메모리 장치의 타깃 페이지에 프로그램하는 것을 특징으로 한다.
본 발명의 일실시 예에 따르면, 상기 성능 감소 조건은 상기 저장 장치의 채널과 웨이에 할당된 작업량의 조합에 기초하여 결정하는 것이 바람직하다.
본 발명의 일실시 예에 따르면, 상기 성능 감소 조건은 상기 채널과 웨이에 할당된 작업량의 조합의 변화에 따른 IOPS(Input/Output operations per second) 값의 변동이 기준 값을 초과하는 경우의 채널과 웨이에 할당된 작업량의 조합의 범위로 결정하는 것이 바람직하다.
본 발명의 일실시 예에 따르면, 상기 제1 카피백 프로세스는 메모리 장치의 소스 페이지로부터 데이터를 읽어내어 상기 메모리 장치 내부의 페이지 버퍼에 저장하는 단계, 상기 페이지 버퍼로부터 전송된 데이터를 에러 정정 코드에 기초하여 에러 정정 처리를 실행하고, 단위 데이터 사이즈 당 에러 정정된 비트 수를 산출하는 단계, 상기 에러 정정 처리된 데이터를 버퍼 메모리에 저장하는 단계 및, 상기 단위 사이즈 당 에러 정정된 비트 수가 임계 값을 초과하는 경우에는 상기 버퍼 메모리로부터 데이터를 읽어내어 에러 정정 코드를 부가한 후에 상기 메모리 장치의 타깃 페이지에 프로그램하고, 상기 산출된 에러 정정된 비트수가 임계 값을 초과하지 않는 경우에는 상기 버퍼 메모리를 액세스하지 않고 상기 페이지 버퍼에 저장된 데이터를 메모리 장치의 타깃 페이지에 프로그램하는 단계를 포함할 수 있다.
본 발명의 일실시 예에 따르면, 상기 제2 카피백 프로세스는 메모리 장치의 소스 페이지로부터 데이터를 읽어내는 단계, 상기 읽어낸 데이터를 에러 정정 코드에 기초하여 에러 정정 처리를 실행하는 단계, 상기 에러 정정 처리된 데이터를 버퍼 메모리에 저장하는 단계, 상기 버퍼 메모리로부터 데이터를 읽어내어 에러 정정 코드를 부가하는 단계 및, 상기 에러 정정 코드가 부가된 데이터를 상기 메모리 장치의 타깃 페이지에 프로그램하는 단계를 포함할 수 있다.
본 발명의 일실시 예에 따르면, 상기 카피백 프로세스는 가비지 컬렉션 모드에서 수행될 수 있다.
본 발명의 기술적 사상의 다른 면에 따른 저장 장치는 복수의 페이지 저장 영역들을 포함하고, 소스 페이지에서 읽어낸 데이터를 페이지 버퍼에 임시로 저장하는 메모리 장치, 데이터를 임시로 저장하는 버퍼 메모리 및, 카피백 프로세스에서 상기 메모리 장치의 페이지 버퍼에서 출력된 데이터를 에러 정정 처리한 후에 상기 버퍼 메모리에 저장하고 상기 버퍼 메모리에 저장된 데이터에 대한 단위 데이터 사이즈 당 에러 정정된 비트 수에 기초하여 상기 버퍼 메모리에 저장된 데이터를 이용하는 외부 카피백 프로세스 또는 상기 버퍼 메모리에 저장된 데이터를 이용하지 않는 내부 카피백 프로세스를 선택적으로 실행시키는 메모리 컨트롤러를 포함한다.
본 발명의 일실시 예에 따르면, 상기 메모리 컨트롤러는 상기 단위 사이즈 당 에러 정정된 비트 수가 임계 값을 초과하는 경우에는 상기 버퍼 메모리로부터 읽어낸 데이터에 에러 정정 코드를 부가하여 메모리 장치의 타깃 페이지에 프로그램하는 동작을 수행하는 외부 카피백 프로세스를 선택하고, 상기 단위 사이즈 당 에러 정정된 비트 수가 임계 값을 초과하는 경우에는 상기 버퍼 메모리를 액세스하지 않고 상기 페이지 버퍼에 저장된 데이터를 메모리 장치의 타깃 페이지에 프로그램하는 동작을 수행하는 내부 카피백 프로세스를 선택하는 것이 바람직하다.
본 발명에 의하면 가비지 컬렉션 작업 수행 시에 외부 카피백 방식 또는 내부 카피백 방식을 선택적으로 사용하여 카피백 동작을 수행함으로써, 저장 장치의 성능 하락을 줄일 수 있는 효과가 발생된다.
또한, 본 발명에 의하면 저장 장치의 성능 감소 상황을 실험적 데이터에 기반하여 미리 검출하여 외부 카피백 방식 또는 적응적 카피백 방식을 선택적으로 실행함으로써, 저장 장치의 신뢰성을 고려하면서도 버퍼 메모리의 액세스 병목 현상으로 인한 성능 하락을 줄일 수 있는 효과가 발생된다.
도 1은 본 발명의 일실시 예에 따른 메모리 시스템의 구성도이다.
도 2는 도 1에 도시된 저장 장치의 세부 구성을 예시적으로 보여주는 도면이다.
도 3은 도 1에 도시된 메모리 장치의 채널 및 웨이의 구성을 예시적으로 보여주는 도면이다.
도 4는 도 1에 도시된 메모리 장치를 구성하는 플래시 메모리의 세부 구성을 예시적으로 보여주는 도면이다.
도 5는 도 1에 도시된 메모리 장치를 구성하는 플래시 메모리의 내부 저장 구조를 예시적으로 보여주는 도면이다.
도 6은 도 1에 도시된 메모리 컨트롤러에 탑재된 펌웨어의 논리적인 계층 구조를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 일실시 예에 따른 저장 장치에서의 버퍼 메모리의 액세스 병목 현상을 설명하기 위한 도면이다.
도 8은 본 발명의 일실시 예에 따른 외부 카피백 프로세스에서의 데이터 처리 과정을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 일실시 예에 따른 내부 카피백 프로세스에서의 데이터 처리 과정을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 일실시 예에 따른 가비지 컬렉션 처리 방법의 흐름도이다.
도 11은 본 발명의 일실시 예에 따른 적응적 카피백 방법의 흐름도이다.
도 12는 도 11에 도시된 단계240(S240)의 세부 흐름도를 예시적으로 도시한 것이다.
도 13은 도 12에 도시된 단계S340(S340)에서 외부 카피백 프로세스가 선택되는 경우의 카피백 처리 방법의 세부 흐름도를 예시적으로 도시한 것이다.
도 14는 본 발명의 다른 실시 예에 따른 적응적 카피백 방법의 흐름도이다.
도 15는 도 14에 도시된 제2카피백 프로세스가 선택되는 경우의 카피백 처리 방법의 세부 흐름도를 예시적으로 도시한 것이다.
도 16은 본 발명이 적용되는 저장 장치에서의 채널 및 웨이에 할당된 작업량의 변화에 따른 성능 변화를 보여주는 그래프이다.
도 17은 본 발명의 실시 예들에 따른 컴퓨터 시스템의 응용 예를 나타내는 블록도이다.
도 18은 본 발명의 실시 예들에 따른 메모리 카드의 응용 예를 나타내는 블록도이다.
도 19는 본 발명의 실시 예들에 따른 저장 장치를 포함하는 네트워크 시스템의 응용 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일실시 예에 따른 메모리 시스템의 구성도이다.
도 1에 도시된 바와 같이, 메모리 시스템(1000)은 호스트 기기(100) 및 저장 장치(200)를 포함한다.
세부적으로, 저장 장치(200)는 메모리 컨트롤러(210), 버퍼 메모리(220), 메모리 장치(230) 및, 버스(240)를 구비한다.
일 예로서, 메모리 장치(230)를 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현하는 경우에 저장 장치(220)는 SSD(Solid State Drive)가 될 수 있다. SSD는 솔리드 스테이트 디스크(Solid State Disc)라고 칭해지기도 한다.
메모리 컨트롤러(210)는 호스트 기기(100)로부터 수신되는 커맨드에 응답하여 메모리 장치(230)에서의 소거, 쓰기 또는 읽기 동작을 제어한다.
메모리 컨트롤러(210)와 메모리 장치(230) 사이에는 복수 개의 채널(channel)들로 구성될 수 있다. 그리고, 각각의 채널에는 복수 개의 웨이(way)들로 구성될 수 있다. 여기에서, 웨이(way)는 뱅크(bank)라 칭해지기도 한다. 채널과 웨이의 상세 구성은 도 3을 참조하여 상세히 설명될 것이다.
메모리 장치(230)는 비휘발성 메모리 중에서도 플래시 메모리로 구성되는 경우에 대하여 예시적으로 설명될 것이다. 그러나, 본 발명에서 메모리 장치(230)에 적용되는 메모리는 이에 한정되지 않고 다양한 종류 및 형태의 메모리가 적용될 수 있다. 예를 들면, 메모리 장치(230)에 적용되는 메모리 소자는 플래시 메모리뿐만 아니라 PRAM(Phase change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 등이 포함될 수 있다. 메모리 장치(230)는 적어도 하나의 비휘발성 메모리 장치와 적어도 하나의 휘발성 메모리 장치가 혼합된 형태로 구성될 수 있고, 적어도 두 종류 이상의 비휘발성 메모리 장치들이 혼합된 형태로 구성될 수도 있다.
버퍼 메모리(220)는 메모리 컨트롤러(210)와 메모리 장치(230) 사이에 송수신되는 데이터와 저장 장치(200)와 호스트 기기(100) 사이에 송수신되는 데이터를 임시로 저장할 수 있다. 메모리 컨트롤러(210)에는 버퍼 메모리(220)의 데이터 입출력을 제어하는 펌웨어가 내장될 수 있다. 이는 버퍼 메모리(220)의 데이터 입출력 동작이 메모리 컨트롤러(210)를 통해 수행될 수 있다는 것을 의미한다. 버퍼 메모리(220)는 도 1과 같이 메모리 컨트롤러(210) 외부에 구비될 수 있다. 또한, 버퍼 메모리(220)는 메모리 컨트롤러(210) 내부에 구비될 수도 있다. 버퍼 메모리(220)는 DRAM 또는 SRAM과 같은 랜덤 액세스가 가능한 메모리로 구성될 수 있다.
메모리 컨트롤러(210)는 저장 장치(200)의 제반 동작을 제어할 수 있다. 세부적으로, 메모리 컨트롤러(210)는 호스트 기기(100)로부터 입력된 커맨드에 응답하여 버퍼 메모리(220) 또는 메모리 장치(230)에 데이터를 쓰거나 버퍼 메모리(220) 또는 메모리 장치(230)로부터 데이터를 읽어내는 동작을 제어할 수 있다.
메모리 컨트롤러(210)는 카피백 프로세스를 제어하는 펌웨어를 내장하고 있으며, 내장된 펌웨어에 의하여 도 10 ~ 도 15의 흐름도에 따른 적응적 카피백 방법을 실행하도록 저장 장치(200)를 제어한다. 적응적 카피백 방법에 대해서는 아래에서 상세히 설명될 것이다.
버스(240)는 메모리 장치(200)의 구성 수단들 간의 데이터 또는 신호를 전송하는 전송로를 의미한다.
도 2는 도 1에 도시된 저장 장치(200)와 메모리 컨트롤러(210)의 상세 구성을 예시적으로 보여주는 도면이다.
도 2를 참조하면, 메모리 컨트롤러(210)는 컨트롤 유닛(211), 내부 메모리(212), 에러 정정 코드 유닛(ECC 유닛; 213), 호스트 인터페이스(214), 메모리 인터페이스(215) 및, 버스(216)를 구비할 수 있다.
버스(126)는 메모리 컨트롤러(126)의 구성 수단들 간의 데이터 또는 신호를 전송하는 전송로를 의미한다.
컨트롤 유닛(211)은 메모리 컨트롤러(210)의 제반 동작을 제어할 수 있다. 컨트롤 유닛(211), 내부 메모리(212) 및 ECC 유닛(213)은 SoC(System On Chip) 기술에 의하여 단일 칩 형태로 구성될 수 있다. 다른 예로서, 컨트롤 유닛(211), 내부 메모리(212), ECC 유닛(213), 호스트 인터페이스(214) 및 메모리 인터페이스(215)를 단일 칩 형태로 구성될 수도 있다.
내부 메모리(212)에는 저장 장치(200)에서 수행되는 동작들을 제어하는데 필요한 프로그램 코드 및 데이터들이 저장될 수 있다. 예로서, 도 10 ~ 도 15의 흐름도에 따른 적응적 카피백 방법을 실행하기 위한 프로그램 코드들도 내부 메모리(212)에 저장될 수 있다. 그리고, 내부 메모리(212)에는 어드레스 매핑에 이용되는 메타 데이터도 저장될 수 있다.
컨트롤 유닛(211)은 내부 메모리(212)에 저장된 프로그램 코드 및 데이터를 이용하여 도 10 ~ 도 15의 흐름도에 따른 적응적 카피백 방법을 수행하도록 저장 장치(200)를 제어할 수 있다. 그리고, 컨트롤 유닛(211)은 메모리 장치(230)의 복수 개의 채널들과 복수 개의 웨이들에 작업이 분산되도록 플래시 라이트 오퍼레이션들을 스케줄링할 수 있다. 컨트롤 유닛(211)은 각각의 채널 및 웨이에 할당된 작업량을 확인할 수 있다.
ECC 유닛(213)은 라이트(write) 동작 시에 RS 코드(Reed-Solomon code), 헤밍 코드(Hamming code), CRC(Cyclic Redundancy Code) 등과 같은 알고리즘을 이용하여 수신되는 데이터에 대한 에러 정정 코드(Error Correction Code)를 생성시킬 수 있다. 그리고, 리드(read) 동작 시에는 데이터와 함께 리드된 에러 정정 코드(ECC)를 이용하여 수신된 데이터에 대한 에러 검출 및 정정 처리를 수행한다. ECC 유닛(213)에서의 단위 사이즈 당 에러 정정 능력은 ECC 엔진에 의하여 결정된다. 여기에서 단위 사이즈는 섹터 사이즈가 될 수 있으며, 일 예로서 512 바이트 섹터 사이즈 당 12 비트까지 에러를 정정할 수 있는 ECC 엔진이 ECC 유닛(213)에 탑재될 수 있다. ECC 유닛(213)에는 메모리 장치(230)와 연결된 채널의 개수에 대응되는 복수 개의 ECC 엔진이 탑재될 수 있다. 각 ECC 엔진들은 독립적으로 동작할 수 있다. 각 ECC 엔진들은 단위 사이즈 당 에러 정정된 비트 수를 산출할 수 있다.
호스트 인터페이스(214)는 저장 장치(200)와 접속되는 호스트 기기(100)와의 데이터 교환 프로토콜을 구비하고 저장 장치(200)와 호스트 기기(100)를 상호 연결한다. 호스트 인터페이스(214)는 ATA(Advanced Technology Attachment) 인터페이스, SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, USB(Universal Serial Bus) 또는 SAS(Serial Attached Small Computer System) 인터페이스, SCSI(Small Computer System Interface), eMMC(embedded Multi Media Card) 인터페이스, UFS(Unix File System) 인터페이스로 구현할 수 있다. 그러나 이는 예시일 뿐 이에 제한되는 것은 아니다. 호스트 인터페이스(214)는 컨트롤 유닛(211)의 제어에 따라 호스트 기기(100)와 커맨드, 어드레스 및, 데이터를 교환한다.
메모리 인터페이스(215)는 메모리 장치(230)와 전기적으로 연결되어 있다. 메모리 인터페이스(215)는 컨트롤 유닛(211)의 제어에 따라 복수 개의 채널과 복수 개의 웨이를 통하여 제어신호, 어드레스 및 데이터를 교환할 수 있다. 메모리 인터페이스(215)는 NAND 플래시 메모리 또는 NOR 플래시 메모리를 지원하도록 구성될 수 있다.
메모리 장치(230)는 복수 개의 채널 및 웨이를 통하여 복수 개의 플래시 메모리들이 메모리 인터페이스(215)와 연결되는 구조를 갖는다.
도 3은 도 2에 도시된 메모리 장치(230)의 채널 및 웨이의 구성을 예시적으로 보여주는 도면이다.
각각의 채널(CH0 ~ CH(N-1))에는 복수 개의 플래시 메모리들(231, 232, 233)이 전기적으로 연결될 수 있다. 각각의 채널(CH0 ~ CH(N-1))은 대응되는 플래시 메모리들(231, 232, 233)로 제어신호, 어드레스 및 데이터를 송수신할 수 있는 독립적인 버스를 의미할 수 있다. 서로 다른 채널에 접속된 플래시 메모리들은 각각 독립적으로 동작할 수 있다. 각각의 채널에 접속된 복수의 플래시 메모리들(231, 232, 233)은 복수 개의 웨이(way0 ~ way(M-1))를 구성할 수 있다. 각 채널에 구성된 M개의 웨이에는 총 M개의 플래시 메모리들이 접속될 수 있다.
예를 들어, 참조번호 231의 플래시 메모리들은 0번 채널(CH0)에서 M개의 웨이들(way0 ~ way(M-1))을 구성할 수 있다. 0번 채널(CH0)에는 M개의 웨이들(way0 ~ way(M-1)) 각각에 대응되는 플래시 메모리 칩(231-0 ~ 231-(M-1))이 접속될 수 있다. 이와 같은 플래시 메모리들과 각각의 채널과 웨이와의 접속 관계는 참조 번호 232의 플래시 메모리 및 참조번호 233의 플래시 메모리들에도 적용될 수 있다.
웨이(way)는 동일한 채널을 공유하는 플래시 메모리 칩들을 구분하기 위한 단위이다. 채널 번호와 웨이 번호에 따라서 각각의 플래시 메모리 칩들이 식별될 수 있다. 호스트 기기(100)로부터 제공된 커맨드가 어느 채널의 어느 웨이의 플래시 메모리 칩에서 수행될 지는 호스트 기기(100)로부터 전달된 논리 블록 어드레스(Logical Block Address; LBA)에 의해 정해질 수 있다.
도 4는 메모리 장치를 구성하는 하나의 플래시 메모리(231-0)의 회로 구성을 예시적으로 보여주는 도면이다.
도 4에 도시된 바와 같이, 플래시 메모리(231-0)는 셀 어레이(10), 페이지 버퍼(20), 제어 회로(30) 및 로우 디코더(40)를 포함할 수 있다.
셀 어레이(10)는 트랜지스터에 일정 전압을 인가하는 방식으로 데이터가 기입되는 영역이다. 셀 어레이(10)는 워드라인들(WL0~WLm-1) 및 비트라인들(BL0~BLn-1)이 교차한 곳에 형성된 메모리 셀들을 포함한다. 여기에서, m 및 n은 자연수이다. 도 4에서는 하나의 메모리 블록이 도시되어 있으나 셀 어레이(10)는 복수의 메모리 블록들을 포함할 수 있다. 각각의 메모리 블록들은 각 워드 라인들(WL0~WLm-1)에 대응되는 페이지들을 포함하고 있다. 그리고 페이지들 각각은 해당 워드라인에 연결된 복수의 메모리 셀들을 포함한다. 플래시 메모리(231-0)는 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 혹은 읽기 동작을 수행한다.
메모리 셀 어레이(10)는 셀 스트링(cell string) 구조를 갖는다. 각각의 셀 스트링은 스트링 선택 라인(String Selection Line; SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드라인들(WLO ~ WLm-1)에 각각 연결된 복수의 메모리 셀들(MC0 ~ MCm-1), 그리고 접지 라인(Ground Section Line; GSL)에 연결된 접지 선택 트랜지스터(GST)를 포함한다. 여기에서, 스트링 선택 트랜지스터(SST)는 비트라인과 스트링 채널 사이에 연결되고, 접지 선택 트랜지스터(GST)는 스트링 채널과 공통 소스 라인(Common Source Line; CSL) 사이에 연결된다.
페이지 버퍼(20)는 복수의 비트라인들(BL0~BLn-1)을 통해 셀 어레이(10)에 연결된다. 페이지 버퍼(20)는 선택된 워드라인에 연결된 메모리 셀들에 기입할 데이터를 임시로 저장하거나 또는 선택된 워드라인에 연결된 메모리 셀들로부터 독출된 데이터를 임시로 저장한다.
제어 회로(30)는 기입 또는 독출 동작 그리고 소거 동작에 필요한 각종 전압들을 생성하고, 제어 신호들을 수신하여 플래시 메모리(231-0)의 제반 동작을 제어한다.
로우 디코더(40)는 선택 라인들(SSL, GSL) 및 복수의 워드라인들(WL0~WLm-1)을 통해 셀 어레이(10)에 연결된다. 로우 디코더(20)는 기입 동작 또는 독출 동작 시 어드레스를 입력받고, 입력된 어드레스에 따라 어느 하나의 워드라인을 선택한다. 여기에서 선택된 워드라인에는 기입 동작이 수행되거나 또는 독출 동작이 수행될 메모리 셀들이 연결되어 있다.
또한, 로우 디코더(40)는 선택된 워드라인, 비선택된 워드라인들, 그리고 선택 라인들(SSL, GSL)로 프로그램 동작 또는 읽기 동작에 필요한 전압들(예를 들어, 프로그램 전압, 패스 전압, 읽기 전압, 스트링 선택 전압, 접지 선택 전압)을 인가한다.
각각의 메모리 셀은 한 비트의 데이터 혹은 2비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장하는 메모리 셀은 싱글 레벨 셀(Single Level Cell; SLC)이라고 불린다. 그리고, 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 메모리 셀은 멀티 레벨 셀(Multi Level Cell; MLC)이라고 불린다. 싱글 레벨 셀은 문턱 전압에 따라 소거 상태(Erase State) 또는 프로그램 상태(Program State)를 갖는다.
특히, 멀티 레벨 셀로 구성된 플래시 메모리는 사용 시간 및 프로그램/이레이즈(Program/Erase) 사이클 등의 요인에 따라 신뢰성(reliability)이 떨어지면서 ECC 정정 불능 상태가 발생될 수 있다. 플래시 메모리의 물리적인 페이지에는 스페어(spare) 영역이 존재하고, 스페어 영역에 ECC 정보가 저장된다.
도 5에 도시된 바와 같이, 플래시 메모리(231-0)의 내부 저장 구조는 복수의 블록들로 구성되고, 각 블록들은 복수의 페이지들로 이루어져 있다.
플래시 메모리(231-0)에서 데이터의 기입 및 독출은 페이지 단위로 수행되고, 전기적 소거는 블록 단위로 이루어진다. 또한, 기입 전에 블록의 전기적 소거 작업이 요구된다. 이에 따라서, 덮어쓰기가 불가능하다.
덮어쓰기가 불가능한 메모리 장치에서는 사용자 데이터를 사용자가 원하는 물리적 영역에 기입할 수 없다. 따라서 사용자로부터 기입 또는 독출을 위하여 액세스를 요청받는 경우, 사용자로부터 기입 또는 독출이 요청된 영역을 논리적 어드레스로, 실제로 데이터가 저장되어 있는 또는 데이터가 저장될 물리적 영역을 물리적 어드레스로 분류하여 사용자 데이터에 대한 논리적 어드레스를 물리적 어드레스로 변환시키는 어드레스 변환 동작이 필요하다.
도 6은 메모리 컨트롤러(210)에 탑재된 펌웨어의 논리적인 계층 구조를 예시적으로 보여주는 도면이다.
호스트 인터페이스 계층(HIL; 101)은 호스트 기기(100)와 호스트 인터페이스(214)에서 수행되는 인터페이스 동작을 제어하는 기능을 수행한다. 호스트 인터페이스 계층(101)의 기능을 수행하기 위한 소프트웨어 또는 펌웨어는 호스트 인터페이스(214)에 탑재되거나, 또는 내부 메모리(212)에 저장되어 호스트 인터페이스(214)의 동작을 제어하는데 이용될 수도 있다.
데이터 캐시 계층(DCL; 102)은 내부 메모리(212) 또는 버퍼 메모리(220)의 읽기/쓰기 동작을 제어하는 기능을 수행한다. 데이터 캐시 계층(102)의 기능을 수행하기 위한 소프트웨어 또는 펌웨어는 컨트롤 유닛(211)에 탑재되거나, 또는 내부 메모리(212)에 저장되어 컨트롤 유닛(211)에 의하여 내부 메모리(212) 또는 버퍼 메모리(220)의 읽기/쓰기 동작을 제어하는데 이용될 수도 있다.
플래시 변환 계층(FTL; 103)은 호스트 기기(100)로부터 제공된 논리적 어드레스를 플래시 메모리(104)에서의 읽기/쓰기 동작을 위한 물리적 어드레스로의 변환 기능을 수행한다. 플래시 변환 계층(103)의 기능을 수행하기 위한 소프트웨어 또는 펌웨어는 컨트롤 유닛(211)에 탑재되거나, 또는 내부 메모리(212)에 저장될 수 있다. 플래시 변환 계층(103)에서는 메타 데이터에 포함된 매핑 정보를 이용하여 논리적 어드레스를 물리적 어드레스로 변환시킨다. 어드레스 매핑 방법은 페이지 매핑 방법 또는 블록 매핑 방법을 이용할 수 있다. 페이지 매핑 방법은 페이지 단위로 어드레스 매핑 동작을 수행하고, 블록 매핑 방법은 블록 단위로 어드레스 매핑 동작을 수행하는 방식이다. 또한, 페이지 매핑과 블록 매핑을 혼합한 혼합 매핑 방법이 적용될 수도 있다. 여기에서, 물리적 어드레스는 플래시 메모리의 데이터 저장 위치를 나타낸다.
플래시 인터페이스 계층(FIL; 104)은 메모리 인터페이스(215)와 메모리 장치(230)에 구비된 플래시 메모리들 사이에 수행되는 인터페이스 동작을 제어하는 기능을 수행한다. 플래시 인터페이스 계층(104)의 기능을 수행하기 위한 소프트웨어 또는 펌웨어는 메모리 인터페이스(215)에 탑재되거나, 또는 내부 메모리(212)에 저장될 수 있다.
다음으로, 본 발명의 일실시 예에 따른 저장 장치에서의 버퍼 메모리(220)의 액세스 병목 현상을 도 7을 참조하여 설명하기로 한다.
호스트 기기(100)로부터의 데이터 전송에 의한 버퍼 메모리(220)의 입출력 액세스 외에도 가비지 컬렉션 작업으로 인한 버퍼 메모리(220)의 입출력 액세스가 다수 개의 채널에서 동시에 발생될 수 있다.
도 7에 도시된 바와 같이, 외부 카피백 프로세스(external copy-back process)를 이용하여 가비지 컬렉션 작업을 수행하는 경우에는 버퍼 메모리(220)의 입출력 액세스가 다수 개의 채널에서 동시에 발생되어 버퍼 메모리(220)의 밴드폭(bandwidth)보다 입출력 액세스 양이 많은 경우에는 성능 하락이 발생될 수 있다.
도 8은 본 발명의 일실시 예에 따른 외부 카피백 프로세스에서의 데이터 처리 과정을 예시적으로 보여주는 도면이다.
도 8을 참조하면, 메모리 컨트롤러(210)는 외부 카피백 프로세스를 다음과 같은 순서대로 실행하도록 저장 장치를 제어한다.
우선, 채널 및 웨이에 배열된 플래시 메모리(231-0)의 소스 페이지로부터 데이터를 독출하여 플래시 메모리 내부의 페이지 버퍼에 저장한다(S11).
다음으로, 메모리 컨트롤러(210)는 플래시 메모리(231-0)의 페이지 버퍼로부터 데이터를 전송받고, 전송받은 데이터를 ECC 유닛(213)에 포함된 ECC 엔진에서 에러 정정 처리한 후에, 에러 정정 처리된 데이터를 버퍼 메모리(220)에 저장한다(S12).
다음으로, 메모리 컨트롤러(210)는 버퍼 메모리(220)로부터 데이터를 전송받고, 전송받은 데이터에 대하여 ECC 엔진에서 에러 정정 코드를 부가한 후에, 플래시 메모리(231-0) 내부의 페이지 버퍼에 저장한다(S13).
다음으로, 페이지 버퍼(231-0)에 저장된 데이터를 플래시 메모리 저장 영역의 타깃 페이지에 프로그램한다(S14).
이와 같이, 외부 카피백 프로세스는 버퍼 메모리(220)에 저장된 데이터를 이용하여 카피백 동작을 수행하기 때문에 버퍼 메모리(220)의 액세스 양이 증가되는 결과를 초래한다.
도 9는 본 발명의 일실시 예에 따른 내부 카피백 프로세스(internal copy-back process)에서의 데이터 처리 과정을 예시적으로 보여주는 도면이다.
도 9를 참조하면, 메모리 컨트롤러(210)는 내부 카피백 프로세스를 다음과 같은 순서대로 실행하도록 저장 장치를 제어한다.
우선, 채널 및 웨이에 배열된 플래시 메모리(231-0)의 소스 페이지로부터 데이터를 독출하여 플래시 메모리(231-0) 내부의 페이지 버퍼에 저장한다(S21).
다음으로, 메모리 컨트롤러(210)는 플래시 메모리(231-0)의 페이지 버퍼로부터 데이터를 전송받고, 전송받은 데이터를 ECC 유닛(213)에 포함된 ECC 엔진에서 에러 정정 처리한 후에, 에러 정정 처리된 데이터를 버퍼 메모리(220)에 저장한다(S22).
메모리 컨트롤러(210)는 ECC 엔진에서 단위 사이즈 당 에러 정정된 비트 수가 임계 값을 초과하지 않는 경우에 버퍼 메모리(220)를 액세스하지 않고 플래시 메모리(231-0) 내부의 페이지 버퍼에 저장된 데이터를 플래시 메모리(231-0) 저장 영역의 타깃 페이지에 프로그램하도록 저장 장치를 제어한다(S23). 이와 같이, 버퍼 메모리(220)에 저장된 데이터를 이용하지 않고 카피백 동작을 수행하기 때문에 버퍼 메모리(220)의 액세스 양이 외부 카피백 프로세스에 비하여 줄어드는 결과를 초래한다.
본 발명의 일실시 예에서 메모리 컨트롤러(210)는 가비지 컬렉션 작업 시에 외부 카피백 프로세스와 내부 카피백 프로세스를 선택적으로 수행하도록 저장 장치를 제어할 수 있다. 메모리 컨트롤러(210)에 의하여 저장 장치(200)에서 적응적 카피백 방법을 실행시키는 예에 대하여 도 10 ~ 도 15를 참조하여 설명하기로 한다.
본 발명의 실시 예에 따라서 메모리 컨트롤러(210)에 의하여 저장 장치(200)에서 가비지 컬렉션 처리 방법을 실행시키는 일예를 도 10의 흐름도를 참조하여 상세히 설명하기로 한다.
메모리 컨트롤러(210)는 저장 장치(200)에서 가비지 컬렉션(garbage collection) 조건이 검출되는지를 판단한다(S110). 예로서, 가비지 컬렉션 조건은 메모리 장치(230)를 구성하는 각각의 플래시 메모리에서 프리 블록(free block)의 개수가 초기 설정된 임계 개수보다 작게 되는 경우에 검출될 수 있다. 프리 블록은 플래시 메모리의 저장 영역 중에서 데이터가 저장되어 있지 않은 블록을 나타낸다.
메모리 컨트롤러(210)는 가비지 컬렉션 조건이 검출된 플래시 메모리의 데이터 블록(data block)들 중에서 희생 블록(victim block)을 선택한다(S120). 여기에서, 데이터 블록은 데이터가 저장되어 있는 블록으로서 데이터를 저장할 수 있는 페이지가 소진된 블록을 나타낸다. 예로서, 희생 블록은 데이터 블록에서 가비지 컬렉션 코스트(cost)가 가장 적은 데이터 블록을 희생 블록으로 선택할 수 있다. 가비지 컬렉션 코스트는 블록 내의 무효 페이지가 많을수록 작아진다.
다음으로, 메모리 컨트롤러(210)는 적응적 카피백 방법을 실행시켜서 희생 블록에 존재하는 유효 페이지에 저장된 데이터를 액티브 블록(active block)의 빈 페이지에 복사하도록 저장 장치(200)를 제어한다(S130). 여기에서, 액티브 블록은 데이터가 저장되어 있는 블록으로서 데이터를 저장할 수 있는 페이지가 남아있는 블록을 나타낸다. 만일, 액티브 블록이 존재하지 않는 경우에는 메모리 컨트롤러(210)는 희생 블록에 존재하는 유효 페이지에 저장된 데이터를 프리 블록에 복사하도록 저장 장치(200)를 제어한다. 적응적 카피백 방법의 세부적인 동작에 대해서는 도 11의 흐름도를 참조하여 설명하기로 한다.
도 11은 본 발명의 일실시 예에 따른 적응적 카피백 방법의 흐름도이다.
메모리 컨트롤러(210)는 메모리 장치(230)의 소스 페이지로부터 데이터를 읽어내어 페이지 버퍼에 저장하도록 저장 장치(200)를 제어한다(S210). 소스 페이지는 희생 블록으로 선택된 데이터 블록에 포함된 유효 페이지를 나타낸다. 예로서, 도 8을 참조하면 플래시 메모리(231-0)의 저장 영역에 포함된 소스 페이지로부터 읽어낸 데이터는 플래시 메모리(231-0) 내부의 페이지 버퍼에 저장된다.
메모리 컨트롤러(210)는 페이지 버퍼로부터 데이터를 전송받고, 전송받은 데이터를 ECC 유닛(213)에 탑재된 ECC 엔진에서 에러 정정 처리하며, 에러 정정 처리 과정에서 단위 사이즈 당 에러 정정된 비트 수를 산출한다(S220). 예로서, 단위 사이즈는 섹터 사이즈가 될 수 있다.
메모리 컨트롤러(210)는 에러 정정 처리된 데이터를 버퍼 메모리(220)에 저장하도록 저장 장치(200)를 제어한다(S230).
다음으로, 메모리 컨트롤러(210)는 단위 사이즈 당 에러 정정된 비트 수에 기초하여 외부 카피백 프로세스 또는 내부 카피백 프로세스를 선택적으로 실행하도록 저장 장치(200)를 제어한다(S240). 단계240(S240)에 대한 세부적인 동작은 도 12를 참조하여 설명하기로 한다.
도 12는 도 11에 도시된 단계240(S240)의 세부 흐름도를 예시적으로 도시한 것이다.
메모리 컨트롤러(210)는 단위 사이즈 당 에러 정정된 비트 수(Ni)가 임계 값(TH)을 초과하는지를 판단한다(S310). 임계 값은 ECC 엔진에서 단위 사이즈 당 에러 정정 가능한 최대 비트 수보다 작게 설정할 수 있다. 일 예로서 512 바이트 섹터 사이즈 당 12 비트까지 에러를 정정할 수 있는 ECC 엔진이 메모리 컨트롤러(210)에 탑재된 경우에 임계 값은 6으로 설정할 수 있다. 물론, 12보다 작은 다른 값으로 임계 값을 설정할 수도 있다. 메모리 장치(230) 내부의 페이지 버퍼에 저장되어 있는 데이터에 어는 정도의 에러 비트가 포함되어 있다고 하더라도 에러 정정 처리를 하지 않고 타깃 페이지로 옮긴 후에, 타깃 페이지에서 데이터를 읽어내어 에러 정정이 가능한 범위 내에서 임계 값을 결정할 수 있다. 하나의 페이지가 복수의 단위 사이즈로 구성되는 경우에는 각각의 단위 사이즈 당 에러 정정된 비트 수(Ni)가 임계 값(TH)을 초과하는지 판단할 수 있다.
단계310(S310)의 판단 결과 단위 사이즈 당 에러 정정된 비트 수(Ni)가 임계 값(TH)을 초과하는 경우에, 메모리 컨트롤러(210)는 외부 카피백 프로세스를 선택한다(S320). 예로서, 하나의 페이지가 복수의 단위 사이즈로 구성되는 경우에는, 복수의 단위 사이즈들 중에서 어느 하나의 단위 사이즈 당 에러 정정된 비트 수(Ni)가 임계 값(TH)을 초과하면 외부 카피백 프로세스를 선택한다.
단계310(S310)의 판단 결과 단위 사이즈 당 에러 정정된 비트 수(Ni)가 임계 값(TH)을 초과하지 않는 경우에, 메모리 컨트롤러(210)는 내부 카피백 프로세스를 선택한다(S330).
메모리 컨트롤러(210)는 이와 같이 선택된 카피백 프로세스에 따라 메모리 장치(230)의 타깃 페이지에 데이터를 프로그램하는 동작을 실행한다(S340). 예로서, 외부 카피백 프로세스가 선택된 경우에는 버퍼 메모리(220)로부터 데이터를 읽어내고, 읽어낸 데이터에 에러 정정 코드를 부가하여 메모리 장치(230)의 타깃 페이지에 프로그램하는 동작을 실행한다. 예로서, 내부 카피백 프로세스가 선택된 경우에는 버퍼 메모리(220)를 액세스하지 않고 메모리 장치(230) 내의 페이지 버퍼에 저장된 데이터를 메모리 장치(230)의 타깃 페이지에 프로그램하는 동작을 실행한다.
도 13은 외부 카피백 프로세스가 선택된 경우의 단계340(S340)의 세부 흐름도를 예시적으로 도시한 것이다.
메모리 컨트롤러(210)는 버퍼 메모리(220)로부터 데이터를 읽어내어 ECC 유닛(213)으로 출력한다(S410).
ECC 유닛(213)은 버퍼 메모리(220)로부터 독출된 데이터에 에러 정정 코드를 부가하는 처리를 실행한다(S420).
메모리 컨트롤러(210)는 에러 정정 코드가 부가된 데이터를 메모리 장치(230)로 전송하여 메모리 장치(230) 내의 페이지 버퍼에 저장하도록 저장 장치(200)를 제어한다(S430).
다음으로, 메모리 컨트롤러(210)는 페이지 버퍼에 저장된 데이터를 메모리 장치(230)의 타깃 페이지에 프로그램하도록 저장 장치(200)를 제어한다(S440).
도 14는 본 발명의 다른 실시 예에 따른 적응적 카피백 방법의 흐름도이다.
예로서, 도 14에 도시된 적응적 카피백 방법의 흐름도는 메모리 컨트롤러(210)의 제어에 의하여 저장 장치(200)에서 실행될 수 있다.
메모리 컨트롤러(210)는 저장 장치(200)에서의 버퍼 메모리(220)의 액세스 병목 현상에 따른 성능 감소 조건이 발생되는지를 판단한다(S510). 예로서, 성능 감소 조건은 저장 장치(200)의 채널(channel)과 웨이(way)에 할당된 작업량의 조합에 기초하여 결정될 수 있다. 세부적인 예로서, 성능 감소 조건은 채널과 웨이에 할당된 작업량의 조합의 변화에 따른 IOPS(Input/Output operations per second) 값의 변동이 기준 값을 초과하는 경우의 채널과 웨이에 할당된 작업량의 조합의 범위로 설정할 수 있다. 여기에서, IOPS는 1초 당 입출력 커맨드(IO command)에 따르는 메모리 장치(230)의 액세스 회수를 나타낸다.
도 16은 본 발명이 적용되는 저장 장치(200)에서의 채널 및 웨이에 할당된 작업량의 변화에 따른 성능의 변화를 측정한 그래프의 예이다.
도 16에서 횡축은 전체 채널에서 동시에 카피백 동작을 실행하는 경우의 외부 카피백 프로세스가 선택되어 실행되는 채널 수를 나타낸다. 횡축에서 채널 수가 0인 경우는 모든 채널에서 동시에 내부 카피백 프로세스가 선택되는 것을 의미하고, 채널 수가 16인 경우는 16개의 모든 채널에서 동시에 외부 카피백 프로세스가 선택되는 것을 의미한다. 종축은 저장 장치(200)에서의 KIOPS(Kilo Input/Output operations per second) 측정값을 나타낸다. 그리고, C1은 1개 웨이에서 카피백 프로세스가 실행되는 경우를 나타내고, C2는 2개 웨이에서 동시에 카피백 프로세스가 실행되는 경우를 나타내고, C3은 3개 웨이에서 동시에 카피백 프로세스가 실행되는 경우를 나타내고, C4는 4개 웨이에서 동시에 카피백 프로세스가 실행되는 경우를 나타낸다.
도 16을 참조하면, 외부 카피백 프로세스가 동시에 선택되어 실행되는 채널의 개수보다는 카피백 프로세스가 동시에 실행되는 웨이의 개수에 의하여 저장 장치의 성능이 크게 하락된다는 것을 보여준다. 이 경우에는, 성능 감소 조건을 채널보다는 웨이에 할당된 작업량에 기초하여 IOPS(Input/Output operations per second) 값의 변동이 목표로 하는 기준 값을 초과하는 경우의 채널과 웨이에 할당된 작업량의 조합의 범위로 설정할 수 있다.
다시 도 14를 참조하면, 버퍼 메모리(220)의 액세스 병목 현상에 따른 성능 감소 조건이 발생되는 것으로 판단되는 경우에, 메모리 컨트롤러(210)는 가비지 컬렉션 작업 시에 제1카피백 프로세스를 선택한다(S520).
만일 버퍼 메모리(220)의 액세스 병목 현상에 따른 성능 감소 조건이 발생이 발생되지 않는 것으로 판단되는 경우에, 메모리 컨트롤러(210)는 가비지 컬렉션 작업 시에 제2카피백 프로세스를 선택한다(S530).
다음으로, 메모리 컨트롤러(210)는 위에서 선택된 카피백 프로세스를 실행하도록 저장 장치(200)를 제어한다(S540). 제1카피백 프로세스가 선택되는 경우에, 메모리 컨트롤러(210)는 도 11의 흐름도와 같은 카피백 방법에 따라 카피백 동작을 수행하도록 저장 장치(200)를 제어한다. 그리고, 제2카피백 프로세스가 선택되는 경우에, 메모리 컨트롤러(210)는 도 15의 흐름도와 같은 카피백 방법에 따라 카피백 동작을 수행하도록 저장 장치(200)를 제어한다.
도 15는 도 14에 도시된 제2카피백 프로세스가 선택되는 경우의 카피백 처리 방법의 세부 흐름도를 예시적으로 도시한 것이다.
일 예로서, 도 15에 도시된 카피백 처리 방법의 흐름도는 메모리 컨트롤러(210)의 제어에 의하여 저장 장치(200)에서 실행될 수 있다.
메모리 컨트롤러(210)는 메모리 장치(230)의 소스 페이지로부터 데이터를 읽어내어 페이지 버퍼에 저장하도록 저장 장치(200)를 제어한다(S610). 소스 페이지는 희생 블록으로 선택된 데이터 블록에 포함된 유효 페이지를 나타낸다. 예로서, 도 8을 참조하면 플래시 메모리(231-0) 저장 영역의 소스 페이지로부터 읽어낸 데이터는 플래시 메모리(231-0) 내부의 페이지 버퍼에 저장된다.
메모리 컨트롤러(210)는 페이지 버퍼로부터 데이터를 전송받고, 전송받은 데이터를 ECC 유닛(213)에 탑재된 ECC 엔진에서 에러 정정 처리를 실행한다(S620).
메모리 컨트롤러(210)는 에러 정정 처리된 데이터를 버퍼 메모리(220)에 저장하도록 저장 장치(200)를 제어한다(S630).
메모리 컨트롤러(210)는 버퍼 메모리(220)로부터 데이터를 읽어내고, 읽어낸 데이터에 에러 정정 코드를 부가하는 처리를 실행한다(S640).
다음으로, 메모리 컨트롤러(210)는 메모리 컨트롤러(210)는 에러 정정 코드가 부가된 데이터를 메모리 장치(230)로 전송하고, 전송된 데이터가 메모리 장치(230)의 타깃 페이지에 프로그램 처리되도록 저장 장치(200)를 제어한다(S650).
도 17은 본 발명의 실시 예에 따른 컴퓨터 시스템 장치를 나타내는 블록도이다.
본 발명의 실시 예에 따른 컴퓨터 시스템(2000)은 버스(2600)에 전기적으로 연결된 프로세서(CPU, 2200), RAM(2300), 사용자 인터페이스(UI, 2400) 및 저장 장치(2100)를 구비한다. 저장 장치(2100)는 메모리 컨트롤러(2110) 및 메모리 장치(2120)를 포함한다. 메모리 장치(2120)에는 프로세서(2200)에 의해서 처리된 또는 처리될 데이터가 메모리 컨트롤러(2110)를 통해 저장될 것이다. 도 17의 저장 장치(2100)에는 본 발명의 실시 예에 따른 저장 장치(200)가 적용될 수 있다. 본 발명의 실시 예에 따른 컴퓨터 시스템(2000)은 파워 공급 장치(2500)를 더 구비할 수 있다.
본 발명의 실시 예에 따른 컴퓨터 시스템(2000)은 모바일 장치인 경우, 컴퓨터 시스템의 파워 공급 장치(2500)는 배터리 일 수 있으며, 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수도 있다. 또한, 본 발명의 실시 예에 따른 컴퓨터 시스템 장치(2000)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
도 18은 본 발명의 실시 예에 따른 메모리 카드를 나타내는 블록도이다.
도 18을 참조하면, 본 발명의 실시 예에 따른 메모리 카드(3000)는, 메모리 컨트롤러(3020) 및 메모리 장치(3010)를 구비한다. 메모리 컨트롤러(3020)는 입출력 수단(3030)을 통해 수신되는 외부의 호스트의 요청에 응답하여 메모리 장치(3010)로의 데이터 기입 또는 메모리 장치(3010)로부터의 데이터 독출을 제어한다. 본 발명의 실시 예에 따른 메모리 카드(3000)의 메모리 컨트롤러(3020)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치(3010)와의 인터페이스를 수행하는 인터페이스 및 RAM 등을 구비할 수 있다. 본 발명의 실시 예에 따른 메모리 카드(3000)는 도 1의 저장 장치(200)로 구현될 수 있다.
도 18의 메모리 카드(3000)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Micro drive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 19는 솔리드 스테이트 드라이브(Solid State Drive; SSD)를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 19를 참조하면, 본 발명의 실시 예에 따른 네트워크 시스템(4000)은 네트워크를 통해 연결되는 서버 시스템(4100) 및 다수의 단말들(4200_1~4200_n)을 포함할 수 있다. 본 발명의 실시 예에 따른 서버 시스템(4100)은 네트워크에 연결되는 다수의 단말들(4200_1~4200_n)로부터 수신되는 요청을 처리하는 서버(4120) 및 단말들(4200_1~4200_n)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함할 수 있다. 이때, 도 19의 SSD(4110)는 도 1에 도시된 본 발명의 실시 예에 따른 저장 장치(200)로 구현될 수 있다.
한편, 상기에서 설명된 본 발명에 따른 플래시 메모리 시스템은 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic MetricQuad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000 : 메모리 시스템 100 : 호스트 기기
200 : 저장 장치 210 : 메모리 컨트롤러
220 : 버퍼 메모리 230 : 메모리 장치
240 : 버스 211 : 컨트롤 유닛
212 : 내부 메모리 213 : ECC 유닛
214 : 호스트 인터페이스 215 : 메모리 인터페이스
216 : 버스 231 ~ 233 : 플래시 메모리
10 : 셀 어레이 20 : 페이지 버퍼
30 : 제어 회로 40 : 로우 디코더
2000 : 컴퓨터 시스템 2100 : 저장 장치
2110 : 메모리 컨트롤러 2120 : 메모리 장치
2200 : 프로세서 2300 : RAM
2400 : 사용자 인터페이스 2500 : 파워 공급 장치
3000 : 메모리 카드 3010 : 메모리 장치
3020 : 메모리 컨트롤러 4000 : 네트워크 시스템
4100 : 서버 시스템 4110 : SSD
4120 : 서버 4200_1 ~ 4200_n : 다수의 단말들

Claims (10)

  1. 메모리 장치의 소스 페이지로부터 읽어낸 데이터를 상기 메모리 장치 내부의 페이지 버퍼에 저장하는 단계;
    상기 페이지 버퍼로부터 전송된 데이터를 에러 정정 코드에 기초하여 에러 정정 처리를 실행하고, 단위 사이즈 당 에러 정정된 비트 수를 산출하는 단계;
    상기 에러 정정 처리된 데이터를 버퍼 메모리에 저장하는 단계; 및
    상기 단위 사이즈 당 에러 정정된 비트 수에 기초하여 상기 버퍼 메모리에 저장된 데이터를 이용하는 외부 카피백 프로세스 또는 상기 버퍼 메모리에 저장된 데이터를 이용하지 않는 내부 카피백 프로세스를 선택적으로 실행하는 단계를 포함함을 특징으로 하는 적응적 카피백 방법.
  2. 제1항에 있어서, 상기 단위 사이즈 당 에러 정정된 비트 수가 임계 값을 초과하는 경우에는 상기 외부 카피백 프로세스를 선택하고, 그렇지 않은 경우에는 상기 내부 카피백 프로세스를 선택하는 것을 특징으로 하는 적응적 카피백 방법.
  3. 제1항에 있어서, 상기 내부 카피백 프로세스는 상기 버퍼 메모리를 액세스하지 않고 상기 페이지 버퍼에 저장된 데이터를 메모리 장치의 타깃 페이지에 프로그램하는 동작을 수행하는 것을 특징으로 하는 적응적 카피백 방법.
  4. 제1항에 있어서, 상기 외부 카피백 프로세스는 상기 버퍼 메모리로부터 데이터를 읽어내고, 상기 읽어낸 데이터에 에러 정정 코드를 부가하여 메모리 장치의 타깃 페이지에 프로그램하는 동작을 수행하는 것을 특징으로 하는 적응적 카피백 방법.
  5. 저장 장치에서의 버퍼 메모리의 액세스 병목 현상에 따른 성능 감소 조건이 발생되는지를 판단하는 단계;
    상기 성능 감소 조건이 발생되는 경우에는 제1 카피백 프로세스를 선택하고, 상기 성능 감소 조건이 발생되지 않는 경우에는 제2 카피백 프로세스를 선택하는 단계; 및
    상기 선택된 카피백 프로세스를 실행하는 단계를 포함하고,
    상기 제1 카피백 프로세스는 메모리 장치의 소스 페이지에서 읽어낸 데이터에 대한 단위 사이즈 당 에러 정정된 비트 수에 기초하여 선택적으로 상기 버퍼 메모리를 액세스하지 않고 메모리 장치 내부의 페이지 버퍼에 저장된 데이터를 상기 메모리 장치의 타깃 페이지에 프로그램하고, 상기 제2 카피백 프로세스는 상기 버퍼 메모리에 저장된 데이터를 읽어내어 상기 메모리 장치의 타깃 페이지에 프로그램하는 것을 특징으로 하는 적응적 카피백 방법.
  6. 제5항에 있어서, 상기 성능 감소 조건은 상기 저장 장치의 채널과 웨이에 할당된 작업량의 조합에 기초하여 결정하는 것을 특징으로 하는 적응적 카피백 방법.
  7. 제5항에 있어서, 상기 제1 카피백 프로세스는
    메모리 장치의 소스 페이지로부터 데이터를 읽어내어 상기 메모리 장치 내부의 페이지 버퍼에 저장하는 단계;
    상기 페이지 버퍼로부터 전송된 데이터를 에러 정정 코드에 기초하여 에러 정정 처리를 실행하고, 단위 데이터 사이즈 당 에러 정정된 비트 수를 산출하는 단계;
    상기 에러 정정 처리된 데이터를 버퍼 메모리에 저장하는 단계; 및
    상기 단위 사이즈 당 에러 정정된 비트 수가 임계 값을 초과하는 경우에는 상기 버퍼 메모리로부터 데이터를 읽어내어 에러 정정 코드를 부가한 후에 상기 메모리 장치의 타깃 페이지에 프로그램하고, 상기 산출된 에러 정정된 비트수가 임계 값을 초과하지 않는 경우에는 상기 버퍼 메모리를 액세스하지 않고 상기 페이지 버퍼에 저장된 데이터를 메모리 장치의 타깃 페이지에 프로그램하는 단계를 포함함을 특징으로 하는 적응적 카피백 방법.
  8. 제5항에 있어서, 상기 제2 카피백 프로세스는
    메모리 장치의 소스 페이지로부터 데이터를 읽어내는 단계;
    상기 읽어낸 데이터를 에러 정정 코드에 기초하여 에러 정정 처리를 실행하는 단계;
    상기 에러 정정 처리된 데이터를 버퍼 메모리에 저장하는 단계;
    상기 버퍼 메모리로부터 데이터를 읽어내어 에러 정정 코드를 부가하는 단계; 및
    상기 에러 정정 코드가 부가된 데이터를 상기 메모리 장치의 타깃 페이지에 프로그램하는 단계를 포함함을 특징으로 하는 적응적 카피백 방법.
  9. 복수의 페이지 저장 영역들을 포함하고, 소스 페이지에서 읽어낸 데이터를 페이지 버퍼에 임시로 저장하는 메모리 장치;
    데이터를 임시로 저장하는 버퍼 메모리; 및
    카피백 프로세스에서 상기 메모리 장치의 페이지 버퍼에서 출력된 데이터를 에러 정정 처리한 후에 상기 버퍼 메모리에 저장하고 상기 버퍼 메모리에 저장된 데이터에 대한 단위 데이터 사이즈 당 에러 정정된 비트 수에 기초하여 상기 버퍼 메모리에 저장된 데이터를 이용하는 외부 카피백 프로세스 또는 상기 버퍼 메모리에 저장된 데이터를 이용하지 않는 내부 카피백 프로세스를 선택적으로 실행시키는 메모리 컨트롤러를 포함함을 특징으로 하는 저장 장치.
  10. 제9항에 있어서, 상기 메모리 컨트롤러는 상기 단위 사이즈 당 에러 정정된 비트 수가 임계 값을 초과하는 경우에는 상기 버퍼 메모리로부터 읽어낸 데이터에 에러 정정 코드를 부가하여 메모리 장치의 타깃 페이지에 프로그램하는 동작을 수행하는 외부 카피백 프로세스를 선택하고, 상기 단위 사이즈 당 에러 정정된 비트 수가 임계 값을 초과하는 경우에는 상기 버퍼 메모리를 액세스하지 않고 상기 페이지 버퍼에 저장된 데이터를 메모리 장치의 타깃 페이지에 프로그램하는 동작을 수행하는 내부 카피백 프로세스를 선택하는 것을 특징으로 하는 저장 장치.
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