KR20200008889A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

본 기술은 제1 방향 및 상기 제1 방향에 직교하는 제2 방향으로 배열된 페이지 버퍼들; 상기 제2 방향을 따라 상기 페이지 버퍼들에 인접하게 배열된 제1 저장 그룹 및 제2 저장 그룹; 및 상기 제1 저장 그룹과 상기 제2 저장 그룹 사이에 배치되고, 상기 페이지 버퍼들 및 상기 제1 및 제2 저장 그룹들의 개수에 따라 상기 제1 저장 그룹 및 상기 제2 저장 그룹을 데이터 라인들에 선택적으로 연결하는 스위치 회로를 포함하는 메모리 장치 및 이를 포함하는 메모리 시스템을 포함한다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{Memory device and memory system having the same}
본 발명은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 저장부(storage Unit)를 포함하는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템(memory system)은 메모리 장치(memory device) 및 메모리 컨트롤러(memory controller)를 포함할 수 있다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
메모리 컨트롤러는 호스트(host)와 저장 장치 사이에서 데이터 통신을 제어할 수 있다.
호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 컨트롤러를 통해 메모리 장치와 통신할 수 있다. 호스트와 메모리 시스템 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들이 포함될 수 있다.
본 발명의 실시예는 저장부의 로딩(loading)을 감소시킬 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 제1 방향 및 상기 제1 방향에 직교하는 제2 방향으로 배열된 페이지 버퍼들; 상기 제2 방향을 따라 상기 페이지 버퍼들에 인접하게 배열된 제1 저장 그룹 및 제2 저장 그룹; 및 상기 제1 저장 그룹과 상기 제2 저장 그룹 사이에 배치되고, 상기 페이지 버퍼들 및 상기 제1 및 제2 저장 그룹들의 개수에 따라 상기 제1 저장 그룹 및 상기 제2 저장 그룹을 데이터 라인들에 선택적으로 연결하는 스위치 회로를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 제1 방향으로 서로 이격되어 배열되고 상기 제1 방향에 직교한 제2 방향으로 연장된 다수의 비트 라인들이 연결된 메모리 셀 어레이; 및 상기 제1 및 제2 방향에 직교하는 제3 방향으로 상기 메모리 셀 어레이의 하단에 위치하는 주변 회로들을 포함하고, 상기 주변 회로들은, 상기 제1 및 제2 방향을 따라 매트릭스 형태로 배열되며 상기 비트 라인들에 각각 연결된 다수의 페이지 버퍼들; 상기 페이지 버퍼들의 제1 그룹에 연결된 제1 저장 그룹; 상기 페이지 버퍼들의 제2 그룹에 연결된 제2 저장 그룹; 및 상기 제1 및 제2 저장 그룹들 사이에 배열되어 상기 제1 및 제2 저장 그룹들에 연결되고, 상기 제1 또는 제2 저장 그룹을 데이터 라인들에 연결하는 스위치 회로를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 메모리 장치; 및 호스트와 상기 메모리 장치 사이에서 통신하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 제1 방향 및 상기 제1 방향에 직교하는 제2 방향으로 배열된 페이지 버퍼들; 상기 제2 방향을 따라 상기 페이지 버퍼들에 인접하게 배열된 제1 저장 그룹 및 제2 저장 그룹; 및 상기 제1 저장 그룹과 상기 제2 저장 그룹 사이에 배치되고, 상기 제1 저장 그룹 및 상기 제2 저장 그룹 중 선택된 저장 그룹을 데이터 라인들에 연결하는 스위치 회로를 포함한다.
본 기술은 데이터 라인들과 저장 래치들 간의 로딩 시간을 감소시킴으로써, 저장 래치들을 사용하는 동작의 시간이 단축될 수 있다. 이에 따라, 메모리 장치 및 이를 포함하는 메모리 시스템의 성능이 개선될 수 있다.
도 1은 본 발명의 실시예에 따른 전자 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 4는 도 3의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 사시도이다.
도 6은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 7은 PUC(Peri Under Cell) 구조의 메모리 장치를 설명하기 위한 사시도이다.
도 8은 본 발명의 실시예에 따른 페이지 버퍼 그룹 및 저장부를 설명하기 위한 도면이다.
도 9는 도 8의 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 10은 도 9의 페이지 버퍼들의 연결 구성을 설명하기 위한 도면이다.
도 11은 도 8의 제1 및 제2 저장 그룹들을 설명하기 위한 도면이다.
도 12는 도 11의 저장 래치들의 연결 구성을 설명하기 위한 도면이다.
도 13은 도 8의 스위치 회로 및 컬럼 선택 회로를 설명하기 위한 도면이다.
도 14는 도 13의 스위치들의 연결 구성을 설명하기 위한 도면이다.
도 15는 도 14에 도시된 스위치들 중 어느 하나의 스위치의 실시예를 설명하기 위한 회로도이다.
도 16은 본 발명의 실시예에 따른 페이지 버퍼 그룹, 제1 및 제2 저장 그룹들 및 스위치 회로의 전체적인 연결 구성을 설명하기 위한 도면이다.
도 17은 본 발명의 실시예에 따른 데이터 전송 방법을 설명하기 위한 타이밍도이다.
도 18은 본 발명의 실시예에 따른 데이터 전송 순서를 설명하기 위한 도면이다.
도 19는 도 1에 도시된 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 도 1에 도시된 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 21은 도 1에 도시된 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 22는 도 1에 도시된 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 전자 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 전자 시스템(electronic system; 10000)은 데이터가 저장되는 메모리 시스템(Memory System; 1000)과 이를 제어하는 호스트(Host; 2000)를 포함할 수 있다.
메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 메모리 시스템(1000)의 동작에 필요한 데이터를 일시 저장하기 위한 버퍼 메모리(Buffer Memory; 1300), 그리고 호스트(2000)의 제어에 따라 메모리 장치(1100) 및 버퍼 메모리(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 플래시 메모리(Flash Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)와 버퍼 메모리(1300) 사이의 데이터 교환을 제어하거나 또는 메모리 장치(1100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리(1300)에 저장할 수 있다. 버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리(1300)는 메모리 컨트롤러(1200)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리(1300)는 메모리 컨트롤러(1200)에 의해 처리되는 데이터를 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 데이터를 버퍼 메모리(1300)에 일시 저장하고, 이후 버퍼 메모리(1300)에 일시 저장된 데이터를 메모리 장치(1100)로 전송하여 저장할 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력받고, 논리 어드레스를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)는 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 버퍼 메모리(1300)에 저장할 수 있다.
실시예에 따라, 버퍼 메모리(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
도 2는 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어하기 위하여 중앙 처리 장치(Central Processing Unit; CPU; 1210), 내부 메모리(Internal memory; 1220), 낸드 인터페이스(NAND Interface; 1230), 버퍼 인터페이스(Buffer Interface; 1240) 및 호스트 인터페이스(Host Interface; 1250)를 포함할 수 있다.
중앙 처리 장치(1210)는 메모리 장치(1100)를 제어하기 위한 각종 연산을 수행하거나, 커맨드(command) 및 어드레스(address)를 생성하거나, 펌웨어(firmware)를 수행할 수 있다. 중앙 처리 장치(1210)는 내부 메모리(1220), 낸드 인터페이스(1230), 버퍼 인터페이스(1240) 및 호스트 인터페이스(1250)를 제어할 수 있다.
내부 메모리(1220)는 메모리 컨트롤러(1200)의 동작에 필요한 다양한 시스템 정보들을 저장할 수 있다. 예를 들면, 내부 메모리(1220)는 SRAM으로 구현될 수 있다. 내부 메모리(1220)는 메모리 시스템(1000)의 동작에 필요한 어드레스 맵핑 정보가 저장될 수 있다. 예를 들면, 내부 메모리(1220)에는 호스트로부터 수신되는 논리 어드레스(logical address)와 메모리 장치(1100)의 물리 어드레스(physical address)의 맵핑 테이블이 저장될 수 있다.
낸드 인터페이스(1230)는 중앙 처리 장치(1210)의 제어에 따라 메모리 장치(1100)와 통신하도록 구성될 수 있다. 메모리 인터페이스(1260)는 채널(channel)을 통해 커맨드, 어드레스 및 데이터를 메모리 장치(1100)와 통신할 수 있다.
버퍼 인터페이스(1240)는 중앙 처리 장치(1210)의 제어에 따라 버퍼 메모리(도 1의 1300)와 통신할 수 있다.
호스트 인터페이스(1250)는 중앙 처리 장치(1210)의 제어에 따라 메모리 시스템(1000)과 접속되는 외부의 호스트(2000)와 통신하도록 구성될 수 있다. 예를 들면, 호스트 인터페이스(1250)는 호스트(2000)로부터 프로그램 외부 커맨드(program external command), 데이터 및 프로그램 외부 커맨드에 대응하는 논리 어드레스(logical address)를 수신할 수 있다. 또한 호스트 인터페이스(1250)는 호스트(2000)로부터 리드 외부 커맨드(read external command) 및 리드 외부 커맨드에 대응하는 논리 어드레스(logical address)를 수신할 수 있다.
도 3은 본 발명의 실시예에 따른 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(Memory Cell Array; 100)와, 프로그램, 리드 및 소거 등의 동작을 수행하는 주변 회로들(200)과, 주변 회로들(200)을 제어하는 제어 로직(Control Logic; 300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 플래인들(planes)을 포함할 수 있으며, 플래인들 각각은 다수의 메모리 블록들을 포함할 수 있다.
주변 회로들(200)은 제어 로직(300)에 의해 제어되는 전압 생성부(Voltage Generator; 210), 어드레스 제어부(Address Controller; 220), 로우 디코더(Row Decoder; 230), 페이지 버퍼 그룹(Page Buffer Group; 240), 저장부(Storage Unit; 250), 입출력 제어부(Input/Output Controller; 260) 및 연산부(CAL; 270)를 포함할 수 있다.
전압 생성부(210)는 동작 신호들(OPSIG)에 응답하여 동작에 필요한 동작 전압들(OPVOL)을 생성할 수 있다. 예를 들면, 전압 생성부(210)는 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 턴온 전압 및 턴오프 전압 등을 생성하고 이들을 동작 전압(OPVOL)으로써 출력할 수 있다.
어드레스 제어부(220)는 제어 로직(300)으로부터 어드레스(ADD)를 수신받고, 수신받은 어드레스(ADD) 중에서 로우 어드레스(RADD)를 로우 디코더(230)으로 전송하고 컬럼 어드레스(CADD)를 저장부(250)로 전송할 수 있다.
로우 디코더(230)는 동작 전압들(OPVOL)을 수신받고, 로우 어드레스(RADD)에 따라 선택된 블록에 동작 전압들(OPVOL)을 전송할 수 있다. 예를 들면, 로우 디코더(230)는 로컬 라인들(local lines; LL)을 통해 메모리 셀 어레이(100)에 연결될 수 있으며, 로우 어드레스(RADD)에 따라 선택된 메모리 블록의 로컬 라인들(LL)을 통해 동작 전압들(OPVOL)을 전송할 수 있다.
페이지 버퍼 그룹(240)은 비트 라인들(BL)을 통해 메모리 셀 어레이(100)에 연결될 수 있으며, 데이터를 임시로 저장할 수 있다. 페이지 버퍼 그룹(240)은 다수의 페이지 버퍼들을 포함할 수 있으며, 페이지 버퍼들 각각은 제어 로직(300)으로부터 출력되는 페이지 버퍼 제어 신호(PBSIG)에 응답하여 비트 라인들(BL)의 전압 또는 전류를 센싱하거나, 데이터를 송수신 할 수 있다.
저장부(250)는 데이터를 임시로 저장하기 위한 저장 래치들(storage latches)을 포함할 수 있으며, 페이지 버퍼 그룹(240)에 연결될 수 있다. 예를 들면, 저장 래치들은 캐쉬 래치들(cache latches)일 수 있다. 저장 래치들은 다수의 저장 그룹들로 구분될 수 있으며, 저장 그룹들은 서로 다른 페이지 버퍼들에 각각 연결될 수 있다. 저장부(250)는 컬럼 어드레스(CADD), 업 선택 신호(up selection signal; U_SEL) 및 다운 선택 신호(down selection signal; D_SEL)에 응답하여 데이터 라인들(DL, DLb)과 페이지 버퍼 그룹(240) 사이에서 데이터를 전달할 수 있다. 예를 들면, 저장부(250)는 컬럼 어드레스(CADD)에 응답하여 데이터 라인들(DL, DLb)과 페이지 버퍼 그룹(240) 사이에서 데이터를 순차적으로 전송할 수 있다. 예를 들면, 저장부(250)는 업 선택 신호(U_SEL) 및 다운 선택 신호(D_SEL)에 응답하여 저장 래치들에 데이터를 전송하거나 저장 래치들로부터 데이터를 수신받을 수 있다. 업 선택 신호(U_SEL) 및 다운 선택 신호(D_SEL)는 제어 로직(300)에서 출력될 수 있다. 데이터 라인 ‘DL’과 데이터 라인 ‘DLb’에는 서로 다른 데이터가 동시에 인가될 수 있다.
입출력 제어부(260)는 입출력 라인들(input/output lines)을 통해 메모리 컨트롤러(도 1의 1200)와 통신할 수 있다. 예를 들면, 입출력 제어부(260)는 메모리 컨트롤러(1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 수신받고, 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)으로 전송하고, 데이터(DATA)를 데이터 라인들(DL, DLb)을 통해 저장부(250)로 전송할 수 있다. 또한, 입출력 회로(260)는 데이터 라인들(DL, DLb)을 통해 수신받은 데이터(DATA)를 메모리 컨트롤러(1200)로 출력할 수 있다. 입출력 제어부(260)는 메모리 장치(1100) 내부에서 사용되는 스트로브 클럭(Strobe clock; STB_CLK)에 응답하여 커맨드(CMD, 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 입출력 제어부(260)는 데이터 라인 프리차지 신호(DL_Pre)에 응답하여 데이터 라인들(DL, DLb) 또는 입출력 라인들에 로드되는 데이터를 증폭하여 출력할 수 있다. 데이터를 증폭하는 회로는 풀업(pull up) 및 풀다운(pull down) 회로들이 사용될 수 있으며, 이러한 풀업 및 풀다운 회로들은 다양한 구조로 공개되어 있으므로 본 실시예에서는 구체적인 설명은 생략하도록 한다.
연산부(270)는 컬럼 어드레스(CADD)에 따라 업 선택 신호(U_SEL) 및 다운 선택 신호(D_SEL)를 출력할 수 있다. 연산부(270)는 컬럼 어드레스(CADD)의 1/2에 해당되는 데이터를 전송할 때에는 업 선택 신호(U_SEL)를 출력하고 나머지 1/2에 해당되는 데이터를 전송할 때에는 다운 선택 신호(D_SEL)를 출력할 수 있다. 예를 들면, 하나의 페이지(하나의 워드라인에 연결된 메모리 셀들의 그룹)의 용량이 8 Kilobyte(이하, 8K)라고 가정한다. 연산부(270)는 8K를 구성하는 데이터의 컬럼 어드레스(CADD)를 반으로 나누고, 4 Kilobyte(이하, 4K)에 대응되는 데이터를 전송할 때에는 업 선택 신호(U_SEL)를 출력하고, 나머지 4K에 대응되는 데이터를 전송할 때에는 다운 선택 신호(D_SEL)를 출력할 수 있다. 업 선택 신호(U_SEL)와 다운 선택 신호(D_SEL)는 항상 서로 반대의 논리 값을 가질 수 있다. 예를 들면, 업 선택 신호(U_SEL)가 하이(high)로 출력될 때 다운 선택 신호(D_SEL)는 로우(low)로 출력될 수 있고, 업 선택 신호(U_SEL)가 로우(low)로 출력될 때 다운 선택 신호(D_SEL)는 하이(high)로 출력될 수 있다.
상술한 바와 같이 전체 컬럼 어드레스(CADD)를 반으로 나누고, 나뉘어진 컬럼 어드레스(CADD)에 따라 업 선택 신호(U_SEL) 또는 다운 선택 신호(D_SEL)가 출력될 수 있으나, 이 외에도 다양한 방법에 의해 연산부(270)는 업 선택 신호(U_SEL) 및 다운 선택 신호(D_SEL)를 선택적으로 출력할 수 있다. 즉, 본 실시예에서는 캐쉬 래치들이 포함된 저장부(250)로부터 페이지 버퍼 그룹(240)까지 데이터가 전송되는 길이를 단축하기 위하여 캐쉬 래치들을 제1 저장 그룹과 제2 저장 그룹으로 구분하고, 제1 또는 제2 저장 그룹에 전송된 데이터가 페이지 버퍼 그룹(240)으로 전달되거나, 페이지 버퍼 그룹(240)으로부터 전송된 데이터가 데이터 라인들로 전달될 수 있다. 예를 들면, 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들의 배열과 캐쉬 래치들의 배열에 따라 연산부(270)는 업 선택 신호(U_SEL) 또는 다운 선택 신호(D_SEL)를 출력할 수 있다. 제어 로직(300)은 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)에 따라 커맨드(CMD) 및 어드레스(ADD)를 수신받을 수 있다. 예를 들면, 제어 로직(300)은 커맨드(CMD)에 응답하여 동작 신호들(OPSIG) 및 페이지 버퍼 제어 신호(PBSIG)를 출력할 수 있고, 어드레스(ADD)를 어드레스 제어부(220)로 전달할 수 있다.
도 4는 도 3의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 플래인들(planes)을 포함할 수 있으며, 플래인들 각각은 다수의 메모리 블록들(memory blocks)을 포함할 수 있다. 도 4에는 하나의 플래인에 포함된 메모리 블록들(BK1 ~ BKi; i는 양의 정수)이 실시예로써 도시되어 있다.
메모리 블록들(BK1 ~ BKi)은 비트 라인들(BL1 ~ BLk; k는 양의 정수)을 공유할 수 있다. 비트 라인들(BL1 ~ BLk)은 제1 방향(X)으로 배열될 수 있으며, 메모리 블록들(BK1 ~ BKi)은 제1 방향(X)에 직교하는 제2 방향(Y)으로 배열될 수 있다. 도면에는 도시되지 않았으나, 메모리 셀 어레이(100)에 다수의 플래인들이 포함되는 경우, 플래인들은 제1 방향(X)으로 배열될 수 있다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 사시도이다.
도 5를 참조하면, 메모리 블록(BKi)은 3차원으로 구성될 수 있다.
3차원 구조로 구현된 메모리 블록(BKi)은 기판 상에 수직한 제3 방향(Z)을 따라 I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 다수의 셀 스트링들(ST)을 포함할 수 있다. 실시예에 따라, 소스 라인(SL) 대신 웰(well)이 형성될 수도 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다.
더욱 구체적으로 설명하면, 셀 스트링들(ST)은 제1 방향(X) 및 제2 방향(Y)으로 각각 배열된 매트릭스(matrix) 형태로 형성될 수 있다. 셀 스트링들(ST)은 서로 이격되어 적층된 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도면에 도시된 개수에 한정되지 않으며, 메모리 장치(1100)에 따라 다를 수 있다. 셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제2 방향(Y)으로 연장된 비트 라인들(BL)을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)과 수직 채널막들(CH) 사이에 형성될 수 있다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에는 콘택 플러그(CT)가 더 형성될 수도 있다.
도 6은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 사시도이다.
도 6을 참조하면, 메모리 블록(BKi)은 도 5와 다른 3차원 구조로 구성될 수 있다. 3차원 구조로 구현된 메모리 블록(BKi)은 기판 상에 수직한 제3 방향(Z)으로 연장된 U자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 연결되며 쌍을 이루는 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)을 포함할 수 있다. 소스 스트링들(ST_S)과 드레인 스트링들(ST_D)은 파이프 게이트(pipe gate; PG)를 통해 서로 연결되어 U자 구조를 이룰 수 있다. 파이프 게이트(PG)는 파이프 라인(PL) 내에 형성될 수 있다. 보다 구체적으로 설명하면, 소스 스트링들(ST_S)은 소스 라인들(SL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있고, 드레인 스트링들(ST_D)은 비트 라인들(BL)과 파이프 라인(PL) 사이에서 수직하게 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
더욱 구체적으로 설명하면, 드레인 스트링들(ST_D) 및 소스 스트링들(ST_S)은 제1 방향(X) 및 제2 방향(Y)으로 각각 배열될 수 있으며, 제2 방향(Y)을 따라 드레인 스트링들(ST_D)과 소스 스트링들(ST_S)이 서로 교대로 배열될 수 있다. 드레인 스트링들(ST_D)은 서로 이격되어 적층된 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 드레인 수직 채널막들(D_CH)을 포함할 수 있다. 소스 스트링들(ST_S)은 서로 이격되어 적층된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)과, 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 수직으로 관통하는 소스 수직 채널막들(S_CH)을 포함할 수 있다. 드레인 수직 채널막들(D_CH)과 소스 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 게이트(PG)에 의해 서로 연결될 수 있다. 비트 라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 드레인 수직 채널막들(D_CH)의 상부에 접하며 제2 방향(Y 방향)으로 연장될 수 있다.
메모리 블록들(BKi)은 도 5 및 도 6에서 설명한 구조 외에도 다양한 구조로 구현될 수 있다.
도 7은 PUC(Peri Under Cell) 구조의 메모리 장치를 설명하기 위한 사시도이다.
도 7을 참조하면, 메모리 장치(1100)의 사이즈를 감소시키기 위하여 메모리 셀 어레이(100)는 주변 회로들(200)의 상단에 형성될 수 있다. 메모리 셀 어레이(100)가 주변 회로들(200)의 상단에 형성된 구조를 PUC(Peri Under Cell) 구조라 부른다. 예를 들면, 메모리 셀 어레이(100)에 연결된 비트 라인들(BL1 ~ BLk)이 제2 방향(Y)으로 연장되고 제1 방향(X)을 따라 서로 이격되어 배열된다고 가정하면, 메모리 셀 어레이(100)는 제3 방향(Z)을 따라 주변 회로들(200)의 상단에 형성될 수 있다. 따라서, 비트 라인들(BL1~BLk)도 제3 방향(Z)을 따라 주변 회로들(200)에 연결될 수 있다.
도 8은 본 발명의 실시예에 따른 페이지 버퍼 그룹 및 저장부를 설명하기 위한 도면이다.
도 8을 참조하면, 페이지 버퍼 그룹(240)은 비트 라인들(BL1 ~ BLk)을 통해 메모리 셀 어레이(100)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(240)은 비트 라인들(BL1 ~ BLk)에 연결된 다수의 페이지 버퍼들을 포함할 수 있다.
저장부(250)는 제1 및 제2 저장 그룹들(Storage Groups; 51, 54), 스위치 회로(Switch Circuit; 52) 및 컬럼 선택 회로(Column Selection Circuit; 53)를 포함할 수 있다. 도 8에서는 두 개의 저장 그룹들(51, 54)이 도시되어 있으나 이는 본 기술의 실시예를 설명하기 위한 것이므로, 도면에 도시된 개수로 한정되지 않는다.
제1 및 제2 저장 그룹들(51, 54)에는 페이지 버퍼들 각각에 연결된 저장 래치들이 포함될 수 있다. 예를 들면, 저장 래치들은 캐쉬 래치들일 수 있다. 제1 및 제2 저장 그룹들(51, 54)은 기존에 하나의 그룹으로 구성된 저장 그룹이 두 개로 분리된 구성을 가진다. 제1 및 제2 저장 그룹들(51, 54) 사이에는 스위치 회로(52)가 배열될 수 있다. 본 실시예에서 컬럼 선택 회로(53)의 위치는 제한되지 않는다. 본 실시예에서는 제1 저장 그룹(51)과 제2 저장 그룹(54) 사이에 스위치 회로(52)가 배열되므로, 제2 방향(Y)을 따라 제2 저장 그룹(54), 스위치 회로(52) 및 제1 저장 그룹(51)이 배열될 수 있다.
상술한 페이지 버퍼 그룹(240)과 저장부(250)의 구성을 보다 구체적으로 설명하면 다음과 같다.
도 9는 도 8의 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 9를 참조하면, 페이지 버퍼 그룹(240)은 제1 내지 제k 페이지 버퍼들(PB1 ~ PBk)을 포함할 수 있다. 제1 내지 제k 페이지 버퍼들(PB1 ~ PBk)은 제1 및 제2 방향(X, Y)으로 배열될 수 있다. 예를 들면, 제1 내지 제a 페이지 버퍼들(PB1 ~ PBa; a는 양의 정수)은 제2 방향(Y)을 따라 배열될 수 있고, 제a+1 내지 제 b 페이지 버퍼들(PBa+1 ~ PBb)도 제2 방향(Y)을 따라 배열될 수 있다. 다만, 제a+1 내지 제 b 페이지 버퍼들(PBa+1 ~ PBb)은 제1 방향(X)을 따라 제1 내지 제a 페이지 버퍼들(PB1 ~ PBa)에 인접하게 배열될 수 있다. 이러한 방식으로 제1 내지 제k 페이지 버퍼들(PB1 ~ PBk)은 제1 및 제2 방향(X, Y)으로 배열될 수 있다. 도 9에서 k는 c보다 큰 양의 정수이고, c는 b보다 큰 양의 정수이고, b는 a보다 큰 양의 정수이다.
상술한 페이지 버퍼들(PB#)의 연결 구성을 구체적으로 설명하면 다음과 같다.
도 10은 도 9의 페이지 버퍼들의 연결 구성을 설명하기 위한 도면이다.
도 10 및 도 9를 참조하면, 제1 내지 제k 페이지 버퍼들(PB1 ~ PBk)은 제1 내지 제k 비트 라인들(BL1 ~ BLk)에 각각 연결될 수 있다. 예를 들면, 제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)에 연결될 수 있고, 제2 페이지 버퍼(PB2)는 제2 비트 라인(BL2)에 연결될 수 있다. 비트 라인들의 배열 순서 상, 제a+1 비트 라인(BLa+1)이 제a 비트 라인(BLa)에 인접한 경우, 제a 비트 라인(BLa)은 제a 페이지 버퍼(PBa)에 연결되고, 제a+1 비트 라인(BLa+1)은 제a+1 페이지 버퍼(PBa+1)에 연결될 수 있다. 즉, 제1 방향(X)으로 배열된 제1 내지 제k 비트 라인들(BL1 ~ BLk)은 제1 및 제2 방향(X, Y)으로 배열된 제1 내지 제k 페이지 버퍼들(PB1 ~ PBk)에 각각 연결될 수 있다.
도 11은 도 8의 제1 및 제2 저장 그룹들을 설명하기 위한 도면이다.
도 11 및 도 9를 참조하면, 제1 및 제2 저장 그룹들(51, 54)은 페이지 버퍼들(PB#) 각각에 연결되는 저장 래치들(CL#)을 포함할 수 있다. 예를 들면, 제1 저장 그룹(51)에는 제1 내지 제k 페이지 버퍼들(PB1 ~ PBk)에 연결되는 저장 래치들(CL#) 중 일부가 포함될 수 있고, 제2 저장 그룹(54)에는 나머지 저장 래치들(CL#)이 포함될 수 있다. 예를 들면, 제1 내지 제k 페이지 버퍼들(PB1 ~ PBk)이 제2 방향(Y)으로 두 그룹으로 나뉜다고 가정하면, 페이지 버퍼의 하나의 그룹은 제1 저장 그룹(51)에 연결될 수 있고, 페이지 버퍼의 나머지 그룹은 제2 저장 그룹(54)에 연결될 수 있다.
보다 구체적으로 설명하면, 제1 저장 그룹(51)은 제1 내지 제a/2 저장 래치들(CL1 ~ CLa/2), 제a+1 내지 제b/2 저장 래치들(CLa+1 ~ CLb/2), 제b+1 내지 제c/2 저장 래치들(CLb+1 ~ CLc/2) 및 제j+1 내지 제k/2 저장 래치들(CLj+1 ~ CLk/2)을 포함할 수 있다. 제2 저장 그룹(54)은 제(a/2)+1 내지 제a 저장 래치들(CLa/2 +1 ~ CLa), 제(b/2)+1 내지 제b 저장 래치들(CLb/2 +1 ~ CLb), 제(c/2)+1 내지 제c 저장 래치들(CLc/2 +1 ~ CLc) 및 제(k/2)+1 내지 제k 저장 래치들(CLk/2 +1 ~ CLk)을 포함할 수 있다.
제1 저장 그룹(51)과 제2 저장 그룹(54) 사이에는 스위치 회로(52)가 배열될 수 있으며, 상술한 바와 같이 컬럼 선택 회로(53)의 위치는 본 실시예에서는 특정 위치에 한정되지 않는다. 예를 들면, 컬럼 선택 회로(53)는 제1 저장 그룹(51)과 제2 저장 그룹(54) 사이에 배치되거나, 제2 저장 그룹(54)으로부터 제2 방향(Y)을 따라 하부에 배치될 수도 있다.
도 12는 도 11의 저장 래치들의 연결 구성을 설명하기 위한 도면이다.
도 12를 참조하면, 저장 래치들 각각은 두 개의 인버터들(IV)을 포함하는 래치로 구성될 수 있다. 도 11에 도시된 저장 래치들 중에서 어느 하나의 행(row)에 포함된 저장 래치들(CL1, CLa+1, CLb+1, … , CLj+1)을 예를 들어 설명하도록 한다.
저장 래치들(CL1, CLa+1, CLb+1, … , CLj+1)은 모두 데이터 라인들(DL, DLb)에 로드된 데이터를 각각 서로 다른 페이지 버퍼에 전송하거나, 페이지 버퍼들로부터 수신된 데이터를 데이터 라인들(DL, DLb)로 전송할 수 있다.
저장 래치들(CL1, CLa+1, CLb+1, … , CLj+1) 각각은 제1 노드(N1)가 입력단이 되고 제2 노드(N2)가 출력단이 되는 인터버와, 제1 노드(N1)가 출력단이 되고 제2 노드(N2)가 입력단이 되는 인터버를 포함할 수 있다. 제1 노드들(N1)을 통해 데이터 라인(DL)에 로드된 데이터가 전송될 수 있고, 제2 노드들(N2)을 통해 데이터 라인(DLb)에 로드된 데이터가 전송될 수 있다. 또한, 저장 래치들(CL1, CLa+1, CLb+1, … , CLj+1)은 제1 노드들(N1) 또는 제2 노드들(N2)을 통해 페이지 버퍼들에 각각 연결될 수 있다.
데이터 라인들(DL, DLb)과 저장 래치들(CL1, CLa+1, CLb+1, … , CLj+1)은 직접적으로 연결되지 않고, 스위치 회로들을 통해 서로 연결될 수 있다. 이에 대해서는 도 13에서 후술하도록 한다.
도 13은 도 8의 스위치 회로 및 컬럼 선택 회로를 설명하기 위한 도면이다.
도 13을 참조하면, 스위치 회로(52)는 다수의 스위치들(SW1~SWk/2)을 포함할 수 있다. 스위치들(SW1~SWk/2)은 제1 저장 그룹(51) 또는 제2 저장 그룹(54)에 포함된 저장 래치들과 동일한 방식으로 배열될 수 있다. 예를 들면, 제1 내지 제a/2 스위치들(SW1~SWa/2)은 제2 방향(Y)을 따라 배열될 수 있고, 제a+1 내지 제b/2 스위치들(SWa+1~SWb/2)은 제2 방향(Y)을 따라 배열될 수 있다. 제1 내지 제a/2 스위치들(SW1~SWa/2)을 하나의 그룹이라고 가정하고, 제a+1 내지 제b/2 스위치들(SWa+1~SWb/2)을 다른 하나의 그룹이라고 가정하면, 상기 그룹들은 제1 방향(X)을 따라 서로 인접하게 배열될 수 있다. 이러한 방식으로 제1 내지 제k/2 스위치들(SW1~SWk/2)은 매트릭스(matrix) 형태로 배열될 수 있다.
컬럼 선택 회로(53)는 컬럼 어드레스(CADD)에 응답하여 컬럼 선택 신호들(CS<m:1>)을 출력하는 제1 내지 제m 컬럼 선택 회로들(CS1~CSm)을 포함할 수 있다. 예를 들면, 컬럼 선택 회로(53)는 스위치 회로(52)에 포함된 스위치들(SW1~SWk/2)과 동일하게 배열된 다수의 선택 회로들(CS1~CSk/2)을 포함할 수 있다. 제1 내지 제k/2 컬럼 선택 회로들(CS1~CSk/2)은 컬럼 어드레스(CADD)에 응답하여 컬럼 선택 신호들(CS<m:1>)을 순차적으로 출력할 수 있다. 제1 내지 제k/2 컬럼 선택 회로들(CS1~CSk/2) 각각은 다수의 선택 회로들을 포함할 수 있다. 제1 컬럼 선택 회로(CS1)를 예를 들어 설명하면, 제1 컬럼 선택 회로(CS1)는 컬럼 어드레스(CADD)에 응답하여 제1 스위치(SW1)에 제1 컬럼 선택 신호(CS<1>)를 전송할 수 있다. 즉, 제1 컬럼 선택 회로(CS1)가 첫 번째 제1 컬럼 선택 신호(CS<1>)를 제1 스위치(SW1)에 전송한 후, 제2 컬럼 선택 회로(CS2)가 두 번째 제1 컬럼 선택 신호(CS<1>)를 제2 스위치(SW2)에 전송할 수 있다. 이러한 방식으로 제1 내지 제a/2 스위치들(SW1~SWa/2)이 순차적으로 선택될 수 있다. 특히, 제1 저장 그룹(51)과 제2 저장 그룹(54)이 서로 구분되어 배열되고, 스위치 회로(52)가 제1 저장 그룹(51) 또는 제2 저장 그룹(54)을 선택하여 데이터를 전송하므로, 제1 컬럼 선택 신호(CS<1>)는 제1 저장 그룹(51)에 데이터가 전송된 후 제2 저장 그룹(54)에 데이터를 전송하기 위하여 다시 출력될 수 있다. 보다 구체적으로 설명하면, 제1 내지 제20 컬럼 어드레스가 순차적으로 출력된다고 가정하면, 제1 내지 제10 컬럼 어드레스가 출력될 때에는 업 선택 신호(U_SEL)가 활성화되고, 업 선택 신호(U_SEL)에 의해 스위치 회로(52)는 데이터를 제1 저장 그룹(51)으로 순차적으로 전송할 수 있다. 이어서, 제11 내지 제20 컬럼 어드레스가 출력될 때에는 다운 선택 신호(D_SEL)가 활성화되므로, 다운 선택 신호(D_SEL)에 의해 스위치 회로(52)는 데이터를 제2 저장 그룹(54)으로 순차적으로 전송할 수 있다. 즉, 제1 컬럼 선택 회로(CS1)에는 두 개의 컬럼 어드레스가 서로 다른 시점에 인가될 수 있고, 각각의 컬럼 어드레스에 대응되는 데이터는 업 선택 신호(U_SEL) 또는 다운 선택 신호(D_SEL)에 따라 제1 저장 그룹(51) 또는 제2 저장 그룹(54)으로 전송될 수 있다.
제1 내지 제a/2 컬럼 선택 회로들(CS1~CSa/2)에서 제1 컬럼 선택 신호들(CS<1>)이 모두 출력되면, 제a+1 내지 제b/2 컬럼 선택 회로들(CSa+1~CSb/2)에서 제a+1 내지 제 b/2 스위치들(SWa+1~SWb/2)을 순차적으로 선택하기 위한 제2 컬럼 선택 신호들(CS<2>)이 순차적으로 전송될 수 있다. 이러한 방식으로 컬럼 어드레스(CADD)에 응답하여 제1 내지 제k/2 컬럼 선택 회로들(CS1~CSk/2)은 제1 내지 제m 컬럼 선택 신호들(CS<m:1>)을 순차적으로 출력할 수 있다.
제1 내지 제k/2 스위치들(SW1~SWk/2)은 업 선택 신호(U_SEL) 및 다운 선택 신호(D_SEL)에 응답하여 제1 저장 그룹(51) 또는 제2 저장 그룹(54)을 데이터 라인들(DL, DLb)에 연결할 수 있다. 즉, 제1 내지 제k/2 스위치들(SW1~SWk/2)은 업 선택 신호(U_SEL)가 활성화되면 제1 저장 그룹(51)을 선택할 수 있고, 다운 선택 신호(D_SEL)가 활성화되면 제2 저장 그룹(54)을 선택할 수 있다. 따라서, 컬럼 선택 신호(CS<m:1)>)와 업 선택 신호(U_SEL) 또는 다운 선택 신호(D_SEL)에 따라 선택된 스위치는 제1 또는 제2 저장 그룹(51 또는 54)과 데이터 라인들(DL, DLb)을 서로 연결할 수 있다. 예를 들면, 제1 컬럼 선택 회로(CS1)에 포함된 선택 회로들 중 첫 번째 선택 신호에서 제1 컬럼 선택 신호(CS<1>)가 출력되면, 제1 스위치(SW1)가 선택될 수 있다. 이때, 다운 선택 신호(D_SEL)는 비활성화되고 업 선택 신호(U_SEL)가 활성화되면, 제1 스위치(SW1)는 데이터 라인들(DL, DLb)을 제1 저장 그룹(51)의 선택된 저장 래치에 연결할 수 있다. 여기서, 업 선택 신호(U_SEL) 및 다운 선택 신호(D_SEL)는 연산부(도 3의 310)에서 출력될 수 있다. 예를 들면, 연산부(310)는 컬럼 어드레스를 토대로, 제2 방향(Y)으로 배열된 페이지 버퍼들(PB#)의 개수를 1/2로 나누고, 1/2로 나누어진 페이지 버퍼들의 개수에 따라 업 선택 신호(U_SEL) 및 다운 선택 신호(D_SEL)를 선택적으로 출력할 수 있다. 예를 들어, 제2 방향(Y)으로 배열된 페이지 버퍼들(PB#)의 개수가 10개라고 가정하면, 10개의 1/2인 5개의 페이지 버퍼들에 5 비트의 데이터가 입력되도록 5개의 컬럼 어드레스가 출력되는 동안 연산부(310)는 업 선택 신호(U_SEL)를 출력할 수 있고, 5개의 컬럼 어드레스가 모두 출력되면 연산부(310)는 나머지 5개의 컬럼 어드레스가 출력되는 동안, 다운 선택 신호(D_SEL)를 출력할 수 있다. 다운 선택 신호(D_SEL)가 출력된 후, 다시 5개의 컬럼 어드레스가 출력되는 동안 연산부(310)는 업 선택 신호(U_SEL)를 다시 출력할 수 있다. 이러한 방식으로 연산부(310)는 컬럼 어드레스에 따라 업 선택 신호(U_SEL)와 다운 선택 신호(D_SEL)를 서로 교호적으로 활성화시킬 수 있다. 따라서, 스위치 회로(52)에 입력되는 데이터는 업 선택 신호(U_SEL)가 입력되는 동안에는 제1 저장 그룹(51)으로 전송되고, 다운 선택 신호(D_SEL)가 입력되는 동안에는 제2 저장 그룹(54)으로 전송될 수 있다. 스위치들과 저장 래치들의 연결 구성을 구체적으로 설명하기 위하여, 동일한 행에 배열된 스위치들의 그룹(이하, 스위치 그룹; SG)을 예를 들어 설명하면 다음과 같다.
도 14는 도 13의 스위치들의 연결 구성을 설명하기 위한 도면이다.
도 14를 참조하면, 스위치 그룹(SG)에 포함된 스위치들(SW1, SWa+1, SWb+1, … , SWj+1)은 데이터 라인들(DL, DLb)에 공통으로 연결되고, 제1 컬럼 라인들(CS_L1)을 통해 제1 저장 그룹(51)에 연결되고, 제2 컬럼 라인들(CS_L2)을 통해 제2 저장 그룹(54)에 연결될 수 있다. 상술한 바와 같이, 하나의 저장 그룹을 제1 저장 그룹(51)과 제2 저장 그룹(54)으로 구분하고, 제1 저장 그룹(51)과 제2 저장 그룹(54) 사이에 스위치 그룹(SG)이 배열되면, 제1 캐쉬 라인들(CS_L1)의 길이(LEN1)와 제2 캐쉬 라인들(CS_L2)의 길이(LEN2)가 서로 동일하거나 유사해질 수 있다. 즉, 기존에는 제1 및 제2 캐쉬 라인들(CS_L1 및 CS_L2)을 합한 길이를 가지는 캐쉬 라인들로 인해 데이터 로딩 시간이 오래 걸렸으나, 본 실시예에서는 기존대비 캐쉬 라인들의 길이가 짧아졌으므로, 데이터의 로딩 시간이 단축될 수 있다.
데이터의 전달 방법을 설명하면 다음과 같다.
업 선택 신호(U_SEL)가 활성화되고 다운 선택 신호(D_SEL)가 비활성화된 상태에서, 제1 캐쉬 선택 신호(CS<1>)가 활성화되고 나머지 제2 내지 제m 캐쉬 선택 신호들(CS<m:2>)이 비활성화되면, 제1 스위치(SW1)만 활성화될 수 있다. 이에 따라, 데이터 라인들(DL, DLb)은 제1 저장 그룹(51)에 연결될 수 있다. 이로 인해, 프로그램 동작에서는 데이터 라인들(DL, DLb)에 로드된 데이터가 제1 저장 그룹(51)으로 전송될 수 있고, 리드 동작에서는 제1 저장 그룹(51)에 로드된 데이터가 데이터 라인들(DL, DLb)로 전송될 수 있다.
도 15는 도 14에 도시된 스위치들 중 어느 하나의 스위치의 실시예를 설명하기 위한 회로도이다. 도 14의 스위치들(SW1, SWa+1, SWb+1, … , SWj+1)은 서로 동일한 구조로 구현되므로, 제1 스위치(SW1)를 예를 들어 설명하도록 한다.
도 15를 참조하면, 제1 스위치(SW1)는 제1 내지 제3 스위치 소자들(switch devices; S1~S3)을 포함할 수 있다.
제1 스위치 소자들(S1)은 컬럼 선택 신호(CS<1>)에 응답하여 데이터 라인들(DL, DLb)을 제2 및 제3 스위치 소자들(S2 및 S3)에 연결하도록 구성될 수 있다. 제2 스위치 소자들(S2)은 업 선택 신호(U_SEL)에 응답하여 데이터 라인들(DL, DLb)과 제1 컬럼 라인들(CS_L1)을 서로 연결하도록 구성될 수 있다. 제3 스위치 소자들(S3)은 다운 선택 신호(D_SEL)에 응답하여 데이터 라인들(DL, DLb)과 제2 컬럼 라인들(CS_L2)을 서로 연결하도록 구성될 수 있다. 업 선택 신호(U_SEL)와 다운 선택 신호(D_SEL) 중 어느 하나의 신호만 활성화될 수 있으며, 동시에 활성화되지 않는다. 업 선택 신호(U_SEL)와 다운 선택 신호(D_SEL)는 동시에 비활성화될 수는 있다.
따라서, 업 선택 신호(U_SEL)가 활성화될 때에는 다운 선택 신호(D_SEL)는 비활성화되고, 이에 따라 데이터 라인들(DL, DLb)은 제1 컬럼 라인들(CS_L1)에 연결될 수 있다. 반대로, 다운 선택 신호(D_SEL)가 활성화될 때에는 업 선택 신호(U_SEL)는 비활성화되고, 이에 따라 데이터 라인들(DL, DLb)은 제2 컬럼 라인들(CS_L2)에 연결될 수 있다.
도 16은 본 발명의 실시예에 따른 페이지 버퍼 그룹, 제1 및 제2 저장 그룹들 및 스위치 회로의 전체적인 연결 구성을 설명하기 위한 도면이다.
도 8 내지 도 15에서 설명한 도면들을 조합하면 도 16에 도시된 도면과 같이 페이지 버퍼 그룹(240), 제1 저장 그룹(51), 스위치 회로(52) 및 제2 저장 그룹(54)이 연결될 수 있다.
구체적으로 설명하면, 스위치 회로(52)에 포함된 스위치들(SW#)은 제1 저장 그룹(51)과 제2 저장 그룹(54)에 포함된 저장 래치들(CL#)에 각각 연결되며, 업 선택 신호(U_SEL) 및 다운 선택 신호(D_SEL)에 응답하여 제1 또는 제2 저장 그룹(51 또는 54)에 포함된 저장 래치들(CL#)을 선택할 수 있다. 스위치 회로(52)는 제1 저장 그룹(51)과 제2 저장 그룹(54) 사이에 배치되므로, 스위치 회로(52)와 제1 저장 그룹(51)을 연결하는 캐쉬 라인들의 길이(LEN1)는, 스위치 회로(52)와 제2 저장 그룹(54)을 연결하는 캐쉬 라인들의 길이(LEN2)와 동일할 수 있다. 따라서, 제1 저장 그룹(51)을 통해 데이터를 송수신 하는 시간과 제2 저장 그룹(54)을 통해 데이터를 송수신 하는 시간은 서로 유사할 수 있다.
제1 저장 그룹(51)에 포함된 저장 래치들(CL#)은 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB#)의 일부에 연결될 수 있고, 제2 저장 그룹(54)에 포함된 저장 래치들(CL#)은 나머지 페이지 버퍼들(PB#)에 연결될 수 있다. 예를 들면, 제2 방향(Y)으로 배열된 페이지 버퍼들(PB#)은 두 그룹으로 구분될 수 있다. 이 중에서 제2 방향(Y)을 기준으로 상단에 위치한 페이지 버퍼들(PB#)의 그룹은 제1 저장 그룹(51)에 연결될 수 있고, 하단에 위치한 페이지 버퍼들(PB#)의 그룹은 제2 저장 그룹(54)에 연결될 수 있다.
도 17은 본 발명의 실시예에 따른 데이터 전송 방법을 설명하기 위한 타이밍도이다.
도 17을 참조하면, 프로그램 동작 시 데이터 라인들(DL, DLb)에 로드된 데이터를 저장 래치들로 전송하는 방법이 도시되어 있다.
컬럼 어드레스(CADD)에 따라 업 선택 신호(U_SEL)가 하이(high)로 활성화되면, 다운 선택 신호(D_SEL)는 로우(low)로 비활성화되고 제1 캐쉬 라인들(CS_L1)이 선택 된다.
20개의 컬럼 어드레스들(CADD1~CADD20)에 대응되는 데이터를 전송하는 경우를 예를 들어 설명하면, 제1 캐쉬 라인들(CS_L1)이 선택된 상태에서 순차적으로 입력되는 제1 내지 제10 컬럼 어드레스들(CADD1~CADD10)에 응답하여 데이터(DATA)가 제1 저장 그룹으로 전송될 수 있다. 보다 구체적으로 설명하면, 데이터 라인 프리차지 신호(DL_Pre)에 응답하여 데이터 라인들(DL, DLb)에 데이터(DATA)가 로드될 수 있다. 제1 컬럼 어드레스(CADD1)에 응답하여 제1 캐쉬 라인들(CS_L1)을 통해 제1 저장 그룹으로 전송될 수 있다. 이때, 제1 제1 캐쉬 라인들(CS_L1)의 길이가 균일하므로, 데이터 라인들(DL, DLb)에 데이터가 로드되는 시간(ΔV)이 단축될 수 있고, 데이터가 로드되는데 걸리는 시간(ΔV)의 차이가 감소할 수 있다(171). 데이터 라인들(DL, DLb)에 로드된 데이터는 메모리 장치(1100)의 내부에서 사용되는 스트로브 클럭(STB_CLK)에 응답하여 제1 캐쉬 라인들(CS_L1)에 순차적으로 전송될 수 있다.
제10 컬럼 어드레스(CADD10)에 대응되는 데이터까지 제1 저장 그룹으로 전송되면, 제11 컬럼 어드레스(CADD11)에 대응되는 데이터부터 제2 캐쉬 라인들(CS_L2)을 통해 제2 저장 그룹으로 전송될 수 있다. 즉, 제11 컬럼 어드레스(CADD11)부터 업 선택 신호(U_SEL)는 비활성화되고 다운 선택 신호(D_SEL)가 활성화될 수 있다. 이에 따라, 스위치 회로는 데이터 라인들(DL, DLb)을 제2 캐쉬 라인들(CS_L2)을 통해 제2 저장 그룹에 연결할 수 있다.
상술한 실시예에 따른 데이터 전송 순서를 보다 이해하기 쉽게 설명하면 다음과 같다.
도 18은 본 발명의 실시예에 따른 데이터 전송 순서를 설명하기 위한 도면이다.
도 18을 참조하면, 제2 방향으로 배열된 제1 내지 제8 페이지 버퍼들(PB1~PB8)에 데이터가 입력되는 순서를 예를 들어 설명하도록 한다. 도 18에서는 제2 방향으로 배열된 8개의 페이지 버퍼들(PB1~PB8)이 도시되었으나, 제2 방향에 수직한 제1 방향을 따라 나머지 페이지 버퍼들이 더 배열될 수 있으며, 나머지 페이지 버퍼들에 데이터를 입력하는 방법은 제1 내지 제8 페이지 버퍼들(PB1~PB8)에 데이터가 입력되는 방법과 유사하다.
제1 내지 제8 데이터(DATA1~DATA8)가 순차적으로 입력되는 경우, 제1 내지 제4 데이터(DATA1~DATA4)는 제1 컬럼 어드레스 그룹(CADD1)에 대응될 수 있고, 나머지 제5 내지 제8 데이터(DATA5~DATA8)는 제2 컬럼 어드레스 그룹(CADD2)에 대응될 수 있다.
제1 컬럼 어드레스 그룹(CADD1)에 대응되는 제1 내지 제4 데이터(DATA1~DATA4)가 입력되면(①), 제1 컬럼 선택 회로(CS1)에 의해 제1 컬럼이 선택될 수 있다. 이때, 제1 컬럼 어드레스 그룹(CADD1)에 따라 업 선택 신호(U_SEL)가 활성화되므로, 제1 컬럼에 대응되는 제1 스위치 회로(SW1)는 제1 내지 제4 데이터(DATA1~DATA4)를 제1 저장 그룹에 포함된 제1 내지 제4 저장 래치들(CL1~CL4)에 순차적으로 전송할 수 있다(②). 제1 내지 제4 저장 래치들(CL1~CL4)에 전송된 제1 내지 제4 데이터(DATA1~DATA4)는 제1 내지 제4 페이지 버퍼들(PB1~PB4)로 다시 전송될 수 있다(③). 제1 컬럼 어드레스 그룹(CADD1)에 대응되는 제1 내지 제4 데이터(DATA1~DATA4)가 제1 내지 제4 페이지 버퍼들(PB1~PB4)로 모두 전송되면, 제2 컬럼 어드레스 그룹(CADD2)에 대응되는 제5 내지 제8 데이터(DATA5~DATA8)가 전송될 수 있다(④).
예를 들면, 제2 컬럼 어드레스 그룹(CADD2)에 대응되는 제5 내지 제8 데이터(DATA5~DATA8)가 입력되면(④), 제1 컬럼 선택 회로(CS1)에 의해 제1 컬럼이 동일하게 선택될 수 있다. 이때, 제2 컬럼 어드레스 그룹(CADD2)에 따라 다운 선택 신호(D_SEL)가 활성화되므로, 제1 컬럼에 대응되는 제1 스위치 회로(SW1)는 제5 내지 제8 데이터(DATA5~DATA8)를 제2 저장 그룹에 포함된 제5 내지 제8 저장 래치들(CL5~CL8)에 순차적으로 전송할 수 있다(⑤). 제5 내지 제8 저장 래치들(CL5~CL8)에 전송된 제5 내지 제8 데이터(DATA5~DATA8)는 제5 내지 제8 페이지 버퍼들(PB5~PB8)로 다시 전송될 수 있다(⑥).
도 19는 도 1에 도시된 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200), 메모리 컨트롤러(1200)를 제어할 수 있는 호스트(2000)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
상술한 바와 같이, 호스트(2000)는 메모리 컨트롤러(1200)에 외부 커맨드를 요청하기 전에, 메모리 장치(1100)의 상태 정보를 수신하고, 상태 정보를 토대로 메모리 장치(1100)에 유휴 상태인 메모리 장치가 존재하는 지를 판단할 수 있다. 유휴 상태인 메모리 장치가 없는 것으로 판단되면, 호스트(2000)는 유휴 상태인 메모리 장치가 발생할 때가지 외부 커맨드를 대기시킬 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(2000)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(2000)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트(2000)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트(2000)의 동작을 제어하기 위한 제어 신호 또는 호스트(2000)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트(2000)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
도 20은 도 1에 도시된 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200), 메모리 컨트롤러(1200)를 제어할 수 있는 호스트(2000)를 포함할 수 있다.
상술한 바와 같이, 호스트(2000)는 메모리 컨트롤러(1200)에 외부 커맨드를 요청하기 전에, 메모리 장치(1100)의 상태 정보를 수신하고, 상태 정보를 토대로 메모리 장치(1100)에 유휴 상태인 메모리 장치가 존재하는 지를 판단할 수 있다. 유휴 상태인 메모리 장치가 없는 것으로 판단되면, 호스트(2000)는 유휴 상태인 메모리 장치가 발생할 때까지 외부 커맨드를 대기시킬 수 있다.
또한, 호스트(2000)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
호스트(2000)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다.
도 21은 도 1에 도시된 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(Memory System; 50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200) 및 메모리 컨트롤러(1200)를 제어할 수 있는 호스트(2000)를 포함한다.
상술한 바와 같이, 호스트(2000)는 메모리 컨트롤러(1200)에 외부 커맨드를 요청하기 전에, 메모리 장치(1100)의 상태 정보를 수신하고, 상태 정보를 토대로 메모리 장치(1100)에 유휴 상태인 메모리 장치가 존재하는 지를 판단할 수 있다. 유휴 상태인 메모리 장치가 없는 것으로 판단되면, 호스트(2000)는 유휴 상태인 메모리 장치가 발생할 때가지 외부 커맨드를 대기시킬 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 호스트(2000)로 전송될 수 있다. 호스트(2000)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 호스트(2000)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
도 22는 도 1에 도시된 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템은 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직
210: 전압 생성부 220: 어드레스 제어부
230: 로우 디코더 240: 페이지 버퍼 그룹
250: 저장부 260: 입출력 제어부
51: 제1 저장 그룹 52: 스위치 회로
53: 컬럼 선택 회로 54: 제2 저장 그룹

Claims (20)

  1. 제1 방향 및 상기 제1 방향에 직교하는 제2 방향으로 배열된 페이지 버퍼들;
    상기 제2 방향을 따라 상기 페이지 버퍼들에 인접하게 배열된 제1 저장 그룹 및 제2 저장 그룹; 및
    상기 제1 저장 그룹과 상기 제2 저장 그룹 사이에 배치되고, 상기 페이지 버퍼들 및 상기 제1 및 제2 저장 그룹들의 개수에 따라 상기 제1 저장 그룹 및 상기 제2 저장 그룹을 데이터 라인들에 선택적으로 연결하는 스위치 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 페이지 버퍼들은,
    상기 제1 방향을 따라 배열된 제1 페이지 버퍼들 및 제2 페이지 버퍼들을 포함하고,
    상기 제1 페이지 버퍼들과 상기 제2 페이지 버퍼들은 상기 제2 방향을 따라 서로 인접하게 배열되는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 저장 그룹은 상기 제1 방향을 따라 배열된 제1 저장 래치들을 포함하고,
    상기 제2 저장 그룹은 상기 제1 방향을 따라 배열된 제2 저장 래치들을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 저장 래치들은 상기 제1 페이지 버퍼들에 각각 연결되고,
    상기 제2 저장 래치들은 상기 제2 페이지 버퍼들에 각각 연결되는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 저장 래치들은 제1 캐쉬 라인들을 통해 상기 스위치 회로에 연결되고,
    상기 제2 저장 래치들은 제2 캐쉬 라인들을 통해 상기 스위치 회로에 연결되는 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 캐쉬 라인들과 상기 제2 캐쉬 라인들 중 상기 제2 방향으로 배열된 캐쉬 라인들의 길이는 서로 동일한 메모리 장치.
  7. 제1항에 있어서, 상기 스위치 회로는,
    업 선택 신호가 활성화되면 상기 제1 캐쉬 라인들과 상기 데이터 라인들을 서로 연결하고,
    다운 선택 신호가 활성화되면 상기 제2 캐쉬 라인들과 상기 데이터 라인들을 서로 연결하는 메모리 장치.
  8. 제7항에 있어서,
    상기 업 선택 신호와 상기 다운 선택 신호는 컬럼 어드레스에 따라 선택적으로 활성화되는 메모리 장치.
  9. 제8항에 있어서,
    상기 컬럼 어드레스의 1/2에 대응되는 데이터를 전송할 때 상기 업 선택 신호를 출력하고, 상기 컬럼 어드레스의 나머지 1/2에 대응되는 데이터를 전송할 때에는 상기 다운 선택 신호를 출력하는 연산부를 더 포함하는 메모리 장치.
  10. 제1항에 있어서,
    컬럼 어드레스에 응답하여 상기 스위치 회로를 활성화시키는 컬럼 선택 회로를 더 포함하는 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 저장 그룹에 포함된 저장 래치들은 상기 페이지 버퍼들 중 상대적으로 상부에 위치한 페이지 버퍼들과 동일하게 배열되고,
    상기 제2 저장 그룹에 포함된 저장 래치들은 상기 페이지 버퍼들 중 상대적으로 하부에 위치한 페이지 버퍼들과 동일하게 배열되는 메모리 장치.
  12. 제11항에 있어서,
    상기 스위치 회로에 포함되는 스위치들은 상기 제1 또는 제2 저장 그룹에 포함된 상기 저장 래치들과 동일하게 배열되는 메모리 장치.
  13. 제1 방향으로 서로 이격되어 배열되고 상기 제1 방향에 직교한 제2 방향으로 연장된 다수의 비트 라인들이 연결된 메모리 셀 어레이; 및
    상기 제1 및 제2 방향에 직교하는 제3 방향으로 상기 메모리 셀 어레이의 하단에 위치하는 주변 회로들을 포함하고,
    상기 주변 회로들은,
    상기 제1 및 제2 방향을 따라 매트릭스 형태로 배열되며 상기 비트 라인들에 각각 연결된 다수의 페이지 버퍼들;
    상기 페이지 버퍼들의 제1 그룹에 연결된 제1 저장 그룹;
    상기 페이지 버퍼들의 제2 그룹에 연결된 제2 저장 그룹; 및
    상기 제1 및 제2 저장 그룹들 사이에 배열되어 상기 제1 및 제2 저장 그룹들에 연결되고, 상기 제1 또는 제2 저장 그룹을 데이터 라인들에 연결하는 스위치 회로를 포함하는 메모리 장치.
  14. 제13항에 있어서, 상기 제1 저장 그룹은,
    상기 제1 및 제2 방향을 따라 매트릭스 형태로 배열된 다수의 저장 래치들을 포함하고,
    상기 제1 저장 그룹에 포함된 상기 저장 래치들 중,
    상기 제2 방향을 따라 배열된 저장 래치들은 상기 페이지 버퍼들 중 상기 제2 방향을 따라 배열된 페이지 버퍼들에 각각 연결되는 메모리 장치.
  15. 제13항에 있어서, 상기 제2 저장 그룹은,
    상기 제1 및 제2 방향을 따라 매트릭스 형태로 배열된 다수의 저장 래치들을 포함하고,
    상기 제2 저장 그룹에 포함된 상기 저장 래치들 중,
    상기 제2 방향을 따라 배열된 저장 래치들은 상기 페이지 버퍼들 중 상기 제2 방향을 따라 배열된 페이지 버퍼들에 각각 연결되는 메모리 장치.
  16. 제13항에 있어서, 상기 스위치 회로는,
    상기 제1 및 제2 방향을 따라 매트릭스 형태로 배열된 다수의 스위치들을 포함하고,
    상기 스위치들은,
    상기 제1 및 제2 저장 그룹들에 공통으로 연결되고, 업 선택 신호 및 다운 선택 신호에 응답하여 상기 제1 또는 제2 저장 그룹을 상기 데이터 라인들에 연결하는 메모리 장치.
  17. 제13항에 있어서,
    컬럼 어드레스에 응답하여 컬럼 선택 신호들을 출력하는 컬럼 선택 회로를 더 포함하는 메모리 장치.
  18. 제17항에 있어서,
    상기 스위치 회로는 상기 컬럼 선택 신호들에 응답하여 활성화되는 메모리 장치.
  19. 제13항에 있어서,
    상기 스위치 회로에 포함되는 스위치들은 상기 제1 또는 제2 저장 그룹에 포함된 저장 래치들과 동일하게 배열되는 메모리 장치.
  20. 데이터가 저장되는 메모리 장치; 및
    호스트와 상기 메모리 장치 사이에서 통신하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    제1 방향 및 상기 제1 방향에 직교하는 제2 방향으로 배열된 페이지 버퍼들;
    상기 제2 방향을 따라 상기 페이지 버퍼들에 인접하게 배열된 제1 저장 그룹 및 제2 저장 그룹; 및
    상기 제1 저장 그룹과 상기 제2 저장 그룹 사이에 배치되고, 상기 제1 저장 그룹 및 상기 제2 저장 그룹 중 선택된 저장 그룹을 데이터 라인들에 연결하는 스위치 회로를 포함하는 메모리 시스템.
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