KR102540765B1 - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 기술은 다수의 페이지들이 포함된 메모리 블록; 상기 페이지들 중 선택된 페이지에 저장된 데이터를 센싱하고, 사용 빈도가 높은 데이터를 임시로 저장하고, 상기 데이터를 출력하기 위한 다수의 버퍼들을 포함하는 주변 회로; 및 리드 커맨드에 응답하여, 상기 선택된 페이지의 센싱 동작을 수행한 후 상기 데이터를 출력하거나, 상기 사용 빈도가 높은 데이터를 상기 버퍼들 중 일부에 저장하거나, 상기 센싱 동작을 생략하고 상기 사용 빈도가 높은 데이터를 출력하도록 상기 주변 회로를 제어하는 제어 회로를 포함하는 메모리 장치 및 이를 포함하는 메모리 시스템을 포함한다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{Memory device and memory system having the same}
본 발명은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 사용 빈도가 높은 데이터의 관리 기술을 포함하는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템(memory system)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 디지털 기기들을 호스트(host)라 하면, 메모리 컨트롤러는 호스트와 메모리 장치 사이에서 커맨드 및 데이터를 포함한 다양한 정보를 전송할 수 있다.
최근에는 디지털 기기들의 휴대성이 개선되면서 데이터의 사용량도 점차 증가하고 있다. 데이터 증가로 인해, 메모리 장치에는 다수의 메모리 장치들이 포함된다. 다수의 메모리 장치들은 채널(channel)을 통해 메모리 컨트롤러와 통신한다. 예를 들면, 하나의 채널에 다수의 메모리 장치들이 연결될 수 있고, 메모리 시스템에는 다수의 채널들이 포함될 수 있다.
본 발명의 실시예는 리드 동작 시간을 단축할 수 있고, 메모리 컨트롤러의 업무를 감소시킬 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 다수의 페이지들이 포함된 메모리 블록; 상기 페이지들 중 선택된 페이지에 저장된 데이터를 센싱하고, 사용 빈도가 높은 데이터를 임시로 저장하고, 상기 데이터를 출력하기 위한 다수의 버퍼들을 포함하는 주변 회로; 및 리드 커맨드에 응답하여, 상기 선택된 페이지의 센싱 동작을 수행한 후 상기 데이터를 출력하거나, 상기 사용 빈도가 높은 데이터를 상기 버퍼들 중 일부에 저장하거나, 상기 센싱 동작을 생략하고 상기 사용 빈도가 높은 데이터를 출력하도록 상기 주변 회로를 제어하는 제어 회로를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 노말 리드 커맨드, 백업 리드 커맨드 또는 리스토어 리드 커맨드를 생성하는 메모리 컨트롤러; 및 데이터가 저장되는 메모리 블록을 포함하며, 상기 노말 리드 커맨드에 응답하여 상기 데이터를 센싱한 후 상기 센싱된 데이터를 출력하거나, 상기 백업 리드 커맨드에 응답하여 상기 데이터 중 사용 빈도가 높은 데이터를 센싱하여 임시 버퍼에 저장한 후 상기 사용 빈도가 높은 데이터를 출력하거나, 상기 리스토어 리드 커맨드에 응답하여 상기 임시 버퍼에 저장된 데이터를 출력하는 메모리 장치를 포함하는 메모리 시스템을 포함한다.
본 기술은 메모리 장치의 리드 동작 시간을 단축할 수 있고, 메모리 장치를 제어하는 메모리 컨트롤러의 업무를 감소시킬 수 있다. 이로 인해, 메모리 시스템의 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 메모리 컨트롤러와 메모리 장치들 간의 연결 구성을 설명하기 위한 도면이다.
도 3은 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 실시 예들에 따른 다양한 스트링들을 설명하기 위한 사시도들이다.
도 6은 메모리 셀 어레이와 페이지 버퍼들 간의 연결 구성을 설명하기 위한 도면이다.
도 7은 도 6의 페이지 버퍼의 구성을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 9는 노말 리드 동작을 설명하기 위한 타이밍도이다.
도 10은 도 9의 노말 리드 동작시 데이터의 이동을 설명하기 위한 도면이다.
도 11은 백업 리드 동작을 설명하기 위한 타이밍도이다.
도 12는 도 11의 백업 리드 동작시 데이터의 이동을 설명하기 위한 도면이다.
도 13은 리스토어 리드 동작을 설명하기 위한 타이밍도이다.
도 14는 도 13의 리스토어 리드 동작시 데이터의 이동을 설명하기 위한 도면이다.
도 15는 본 발명의 실시예에 따른 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 16은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한, 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 그룹(1100)과 메모리 그룹(1100)을 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 그룹(1100)은 다수의 메모리 장치들(MD11~MDk1; k는 양의 정수)을 포함할 수 있다. 메모리 장치들(MD11~MDk1)은 채널들(CH1, CH2, ..., CHk)을 통해 메모리 컨트롤러(1200)와 통신할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 커맨드가 수신되면, 수신된 커맨드에 따라 채널들(CH1, CH2, ..., CHk)을 통해 메모리 장치들(MD11~MDk1)을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 커맨드에 응답하여 메모리 장치들(MD11~MDk1) 중 선택된 메모리 장치를 제어할 수 있다.
메모리 컨트롤러(1200)는 버퍼 메모리(12100를 포함할 수 있다. 버퍼 메모리(1200)는 메모리 시스템(1000)의 동작에 필요한 다양한 데이터를 저장할 수 있다. 다만, 본 실시예에서는 사용 빈도가 높은 데이터는 버퍼 메모리(1210) 대신 메모리 장치들(MD11~MDk1)에 저장될 수 있다.
도 2는 메모리 컨트롤러와 메모리 장치들 간의 연결 구성을 설명하기 위한 도면이다.
도 2를 참조하면, 도 1에 도시된 메모리 장치들(MD11~MDk1) 중 제1 채널(CH1)에 연결된 메모리 장치들(MD11~MD1a; a는 양의 정수)이 도시되어 있다. 제1 채널(CH1) 이외의 다른 채널들에 연결된 메모리 장치들(도 1의 MD21~MDk1)도 도 2에 도시된 메모리 장치들(MD11~MD1a)과 같이 채널들을 통해 메모리 컨트롤러(1200)에 연결될 수 있다.
메모리 장치들(MD11~MD1a)은 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있으나, 휴대용 전자기기들에서는 전원 공급이 차단되어도 데이터가 유지될 수 있는 비휘발성 메모리 장치가 주로 사용되고 있으므로 비휘발성 메모리 장치를 실시예로 설명하되, 특히 낸드 플래시 메모리 장치(NAND flash memory device)를 예를 들어 설명하도로 한다.
메모리 장치들(MD11~MD1a)은 서로 유사하게 구성될 수 있으므로, 메모리 장치들(MD11~MD1a) 중 어느 하나의 메모리 장치(MD11)를 예를 들어 구체적으로 설명하도록 한다.
도 3은 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(MD11)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로(120)와, 주변회로(120)를 제어하도록 구성된 제어회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메모리 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메모리 블록들은 2차원 또는 3차원 구조로 형성될 수 있다. 2차원 구조는 메모리 셀들이 반도체 기판 상에 수평 방향으로 배열된 구조를 의미하며, 3차원 구조는 메모리 셀들이 반도체 기판 상에 수직 방향으로 배열된 구조를 의미한다.
주변 회로(120)는 전압 생성 회로(121), 로우 디코더(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
전압 생성 회로(121)는 동작 신호(OPSIG)에 응답하여 다양한 레벨의 동작 전압들을 생성할 수 있다. 리드 동작을 예로 들면, 전압 생성 회로(121)는 리드 동작 신호(OPSIG)가 수신되면, 리드 동작에 필요한 리드 전압, 패스 전압 등의 다양한 레벨을 갖는 동작 전압들을 생성할 수 있다. 동작 전압들은 글로벌 라인들(global lines; GL)을 통해 로우 디코더(122)로 전송된다.
로우 디코더(122)는 로우 어드레스(row address; RADD)에 응답하여 제1 내지 제K 메모리 블록들 중 하나 또는 다수의 메모리 블록들을 선택할 수 있고, 글로벌 라인들(GL)을 통해 전달받은 동작 전압들을 선택된 메모리 블록 또는 메모리 블록들에 연결된 로컬 라인들(LL1~LLK)에 전달할 수 있다.
페이지 버퍼 그룹(123)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트 라인들(BL)을 통해 데이터를 센싱하고, 센싱된 데이터를 임시로 저장할 수 있다. 특히, 페이지 버퍼 그룹(123)은 메모리 장치(MD11)에서 사용 빈도가 높은 데이터를 임시로 저장할 수 있고, 사용 빈도가 높은 데이터의 출력 요청에 따라 해당 데이터를 즉시 출력할 수 있다. 예를 들면, 페이지 버퍼 그룹(123)은 리드된 데이터를 컬럼 라인들(column lines; CL)을 통해 출력할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(123)과 입출력 회로(125) 사이에서 데이터(DATA)를 전달할 수 있다.
입출력 회로(125)는 입출력 라인들(input/ouput lines; IO)을 통해 메모리 컨트롤러(1200)에 연결될 수 있다. 입출력 회로(125)는 입출력 라인들(IO)을 통해 메모리 컨트롤러(1200)로부터 커맨드(CMD) 및 어드레스(ADD)를 수신하거나, 데이터(DATA)를 주고받을 수 있다. 예를 들면, 입출력 회로(125)는 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(130)에 전송할 수 있고, 수신된 데이터(DATA)는 컬럼 디코더(124)로 전송할 수 있다. 또한, 입출력 회로(125)는 컬럼 디코더(124)로부터 수신된 데이터를 입출력 라인들(IO)을 통해 메모리 컨트롤러(1200)로 출력할 수 있다.
제어 회로(130)는 칩 인에이블 신호(chip enable signal; CE#)에 따라 메모리 장치(MD11)가 선택되었음을 인식하고 다양한 신호들 또는 데이터를 수신할 준비를 할 수 있다. 제어 회로(130)는 커맨드 래치 인에이블 신호(command latch enable signal; CLE)에 응답하여 커맨드(CMD)를 수신받을 준비를 하고, 어드레스 래치 인에이블 신호(address latch enable signal; ALE)에 응답하여 어드레스(ADD)를 수신받을 준비를 할 수 있다. 제어 회로(130)는 라이트 인에이블 신호(write enable signal; WE#)의 토글(toggle)에 응답하여 커맨드(CMD) 또는 어드레스(ADD)를 수신받을 수 있다. 제어 회로(130)는 메모리 장치의 동작 상태에 따라 레디(ready) 상태인지 비지(busy) 상태인지를 나타내는 레디/비지 신호(ready/busy signal; R/B#)를 출력할 수 있다.
본 실시예에서 리드 동작은 커맨드에 따라 노말 리드 동작(normal read operation), 백업 리드 동작(backup read operation) 또는 리스토어 리드 동작(restore read operation)으로 구분되어 수행될 수 있다. 각각의 동작들은 메모리 장치에 수신되는 커맨드(CMD)에 따라 수행될 수 있다. 예를 들면, 제어 회로(130)는 노말 리드 커맨드가 수신되면 노말 리드 동작이 수행되도록 주변 회로(120)를 제어할 수 있고, 백업 리드 커맨드가 수신되면 백업 리드 동작이 수행되도록 주변 회로(120)를 제어할 수 있고, 리스토어 리드 커맨드가 수신되면 리스토어 리드 동작이 수행되도록 주변 회로(120)를 제어할 수 있다.
최근에는 메모리 블록들이 3차원 구조로 형성된 스트링들(strings)로 구성되는데, 3차원 구조의 스트링들을 설명하는 다음과 같다.
도 4 및 도 5는 본 발명의 실시 예들에 따른 다양한 스트링들을 설명하기 위한 사시도들이다.
도 4를 참조하면, U 타입의 스트링(UCST)은 U타입의 채널막(CH)을 따라 배열된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 메모리 셀들의 게이트들 및 셀렉트 트랜지스터들의 게이트들은 스트링 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다.
채널막(CH)은 파이프 게이트(PG) 내부에 매립된 파이프 채널막(P_CH)과, 파이프 채널막(P_CH)으로부터 연장된 소스측 채널막(S_CH) 및 드레인측 채널막(D_CH)을 포함할 수 있다. 채널막(CH)은 U자형 홀의 중심 영역을 채우는 코어 절연막을 감싸며 튜브형으로 형성되거나, U자형 홀의 중심 영역을 완전히 채우는 매립형으로 형성될 수 있다.
채널막(CH)은 소스 라인(SL)과 비트 라인(BL) 사이에서 전기적으로 연결될 수 있다. 비트 라인(BL)과 소스 라인(CSL)은 서로 다른 층에 배치되며, 서로 이격된다. 예를 들어, 소스 라인(SL)은 비트 라인(BL) 하부에 배치될 수 있다. 소스 라인(SL)은 소스측 채널막(S_CH)의 상단에 전기적으로 연결될 수 있다. 소스 라인(SL)은 I 방향을 따라 연장될 수 있다. 소스 라인(SL)과 소스측 채널막(S_CH) 사이에 소스 콘택 플러그가 형성될 수 있다. 비트 라인(BL)은 드레인측 채널막(D_CH)의 상단에 전기적으로 연결될 수 있다. 비트 라인(BL)은 I 방향에 교차하는 Ⅱ 방향을 따라 연장될 수 있다. 비트 라인(BL)과 드레인측 채널막(D_CH) 사이에 드레인 콘택 플러그가 형성될 수 있다.
스트링 도전 패턴들(CP1 내지 CPn)은 비트 라인(BL)과 소스 라인(SL) 하부에 서로 이격된 n개의 층에 배치될 수 있다. 스트링 도전 패턴들(CP1 내지 CPn)은 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)을 포함할 수 있다.
소스측 도전 패턴들(CP_S)은 소스측 채널막(S_CH)을 감싸고, 서로 이격되어 적층될 수 있다. 소스측 도전 패턴들(CP_S)은 소스측 워드 라인들(WL_S) 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 배치될 수 있다. 소스 셀렉트 라인(SSL)은 소스측 워드 라인들(WL_S) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 소스 셀렉트 라인(SSL)이 소스측 도전 패턴들(CP_S)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 이는 도면에 제한되지 않으며 메모리 장치에 따라 조절될 수 있다.
드레인측 도전 패턴들(CP_D)은 드레인측 채널막(D_CH)을 감싸고, 서로 상에 이격되어 적층될 수 있다. 드레인측 도전 패턴들(CP_D)은 드레인측 워드 라인들(WL_D) 및 드레인 셀렉트 라인(DSL)을 포함할 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 배치될 수 있다. 드레인 셀렉트 라인(DSL)은 드레인측 워드 라인들(WL_D) 상에 1층 또는 2층 이상으로 배치될 수 있다. 도면에는 드레인 셀렉트 라인(DSL)이 드레인측 도전 패턴들(CP_D)의 최상층에 배치된 n번째 패턴(CPn) 및 그 하부의 n-1번째 패턴(CPn-1)으로 구성된 경우를 예시하였으나, 이는 도면에 제한되지 않으며 메모리 장치에 따라 조절될 수 있다.
소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)은 슬릿(slit; SI)을 사이에 두고 서로 분리될 수 있다. 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)은 I 방향을 따라 연장될 수 있다.
파이프 게이트(PG)는 소스측 도전 패턴들(CP_S) 및 드레인측 도전 패턴들(CP_D)의 하부에 배치되고, 파이프 채널막(P_CH)을 감싸도록 형성될 수 있다. 파이프 게이트(PG)는 스트링 도전 패턴들(CP1 내지 CPn)의 하부에 배치되고, 스트링(USCT)의 동작에 관여하는 하부 도전 패턴(LCP)으로 정의될 수 있다.
채널막(CH)의 외벽은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 다층막(ML)으로 둘러싸일 수 있다. 터널 절연막은 채널막(CH)의 외벽을 감싸고, 채널막(CH)의 외벽 형상을 따라 형성될 수 있다. 데이터 저장막은 터널 절연막의 외벽을 감싸고, 터널 절연막의 외벽 형상을 따라 형성될 수 있다. 블로킹 절연막은 데이터 저장막의 외벽을 감싸고, 데이터 저장막의 외벽 형상을 따라 형성될 수 있다. 도면에 도시되진 않았으나, 다층막(ML)은 채널막(CH)에 접한 스트링 도전 패턴들(CP1 내지 CPn) 각각의 측벽을 따라 형성되고, 스트링 도전 패턴들(CP1 내지 CPn) 각각의 상부면 및 하부면을 따라 연장될 수 있다. 이 경우, 다층막(ML)은 슬릿(SI)에 의해 분리되어, C자형 단면을 가질 수 있다.
상술한 구조에 따르면, 소스측 메모리 셀들은 소스측 채널막(S_CH)과 소스측 워드 라인들(WL_S)의 교차부들에 형성되고, 드레인측 메모리 셀들은 드레인측 채널막(D_CH)과 드레인측 워드 라인들(WL_D)의 교차부들에 형성된다. 소스 셀렉트 트랜지스터는 소스측 채널막(S_CH)과 소스 셀렉트 라인(SSL)의 교차부에 형성되고, 드레인 셀렉트 트랜지스터는 드레인측 채널막(D_CH)과 드레인 셀렉트 라인(DSL)의 교차부에 형성된다. 파이프 트랜지스터는 파이프 채널막(P_CH)과 파이프 게이트(PG)의 교차부에 형성된다. 하나의 채널막(CH)을 따라 배열된 소스 셀렉트 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)을 통해 직렬로 연결될 수 있다. 직렬 연결된 소스 셀렉트 트랜지스터, 소스측 메모리 셀들, 파이프 트랜지스터, 드레인측 메모리 셀들, 및 드레인 셀렉트 트랜지스터는 채널막(CH)의 U 타입 형태를 따라 U 타입 스트링(UCST)이 정의될 수 있다. 소스측 워드 라인들(WL_S)은 소스측 메모리 셀들의 게이트들에 신호를 전송하고, 드레인측 워드 라인들(WL_D)은 드레인측 메모리 셀들의 게이트들에 신호를 전송하고, 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 신호를 전송하고, 파이프 게이트(PG)는 파이프 트랜지스터의 파이프 게이트(PG)에 신호를 전송할 수 있다. 파이프 트랜지스터는 파이프 게이트(PG)에 인가되는 신호에 응답하여, 소스측 메모리 셀들과 드레인측 메모리 셀들을 연결할 수 있다.
채널막(CH)은 상술한 U 타입 이외에도 W 타입 등 다양한 형태로 형성될 수 있다. 채널막(CH)의 구조에 따라 메모리 셀들의 배열이 다양하게 변경될 수 있으며, 이에 따라 스트링 구조가 다양한 형태로 형성될 수 있다.
도 5를 참조하면, 하부 도전 패턴(LCP)은 채널막(CH)의 바닥면에 접촉된 소스 라인(SL)을 포함할 수 있다. 소스 라인(SL)은 도프트 폴리 실리콘막일 수 있다. 채널막(CH)은 소스 라인(SL)의 상면에 접촉되고, 비트 라인(BL)을 향해 제3 방향(Ⅲ)을 따라 연장될 수 있다.
도 5에 도시된 채널막(CH)의 측벽은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 다층막(ML)으로 둘러싸일 수 있다. 터널 절연막은 채널막(CH)의 측벽을 감싸고, 채널막(CH)의 측벽을 따라 형성될 수 있다. 데이터 저장막은 터널 절연막을 감싸고, 터널 절연막의 측벽을 따라 형성될 수 있다. 블로킹 절연막은 데이터 저장막을 감싸고, 터널 절연막의 측벽을 따라 형성될 수 있다. 도면에 도시되진 않았으나, 다층막(ML)은 채널막(CH)에 접한 메모리 스트링 도전 패턴들(CP) 각각의 측벽을 따라 형성되고, 메모리 스트링 도전 패턴들(CP) 각각의 상부면 및 하부면을 따라 연장될 수 있다. 이 경우, 다층막(ML)은 슬릿들(SI, USI)에 의해 분리되어, C자형 단면을 가질 수 있다.
도 6은 메모리 셀 어레이와 페이지 버퍼들 간의 연결 구성을 설명하기 위한 도면이다.
도 6을 참조하면, 페이지 버퍼 그룹(123)은 다수의 페이지 버퍼들(PB1~PBi: i는 양의 정수)을 포함할 수 있다. 페이지 버퍼들(PB1~PBi) 각각은 비트 라인들(BL1~BLi)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 리드 동작시, 페이지 버퍼들(PB1~PBi)은 비트 라인들(BL1~BLi)을 통해 선택된 페이지의 메모리 셀들에 저장된 데이터를 센싱할 수 있고, 센싱된 데이터를 임시로 저장할 수 있다.
페이지 버퍼들(PB1~PBi)은 서로 유사하게 구성될 수 있으므로, 이 중 어느 하나의 페이지 버퍼(PB1)를 예를 들어 설명하면 다음과 같다.
도 7은 도 6의 페이지 버퍼의 구성을 설명하기 위한 도면이다.
도 7을 참조하면, 페이지 버퍼(PB1)는 비트 라인(BL1)을 통해 데이터를 센싱하고, 센싱된 데이터를 임시로 저장하고, 센싱된 데이터 또는 임시로 저장된 데이터를 출력하기 위하여 다수의 버퍼들을 포함할 수 있다. 예를 들면, 페이지 버퍼(PB1)는 제1 내지 제P 버퍼들(P는 양의 정수)을 포함할 수 있다.
제1 내지 제P 버퍼들은 래치(latch)로 구현될 수 있다. 제1 내지 제P 버퍼들 중 일부는 선택된 페이지로부터 센싱된 데이터를 저장하는 메인 버퍼(main buffer)로 사용될 수 있고, 사용 빈도가 높은 데이터를 임시로 저장하기 위한 임시 버퍼(temporally buffer)로 사용될 수 있고, 메인 버퍼 또는 임시 버퍼로부터 전달된 데이터를 외부 장치로 출력하기 위한 출력 버퍼(output buffer)로 사용될 수 있다. 여기서, 임시 버퍼는 캐쉬 버퍼(cache buffer)로 사용될 수도 있다.
도 8은 본 발명의 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 8을 참조하면, 리드 동작이 시작되면, 메모리 장치(도 3의 MD11)에 리드 커맨드가 수신된다(S81). 메모리 장치(MD11)는 리드 커맨드가 수신되면, 리드 커맨드가 어떤 리드 커맨드인지를 판단하고, 그에 따라 리드 동작을 수행할 수 있다.
구체적으로 설명하면, 메모리 장치(MD11)의 제어 회로(130)는 수신된 리드 커맨드가 노말(normal) 리드 커맨드, 백업(backup) 리드 커맨드 또는 리스토어(restore) 리드 커맨드인지를 판단한다(S82). 제어 회로(130)는 노말 리드 커맨드가 수신되면 노말 리드 동작이 수행되도록 주변 회로(도 3의 120)를 제어할 수 있고, 백업 리드 커맨드가 수신되면 백업 리드 동작이 수행되도록 주변 회로(120)를 제어할 수 있고, 리스토어 리드 커맨드가 수신되면 리스토어 리드 동작이 수행되도록 주변 회로(120)를 제어할 수 있다.
메모리 장치에 노말 리드 커맨드가 수신되면, 선택된 메모리 블록의 선택된 페이지에 저장된 데이터는 페이지 버퍼의 메인 버퍼로 전송된다(S83a). 즉, 메인 버퍼에서 선택된 페이지의 데이터를 센싱한다. 메인 버퍼에서 센싱 동작이 완료되면, 메인 버퍼의 데이터는 출력 버퍼로 전송되고(S83b), 출력 버퍼에 전송된 데이터는 외부 장치로 출력된다(S86). 이처럼, 노말 리드 동작에서는 선택된 페이지의 데이터는 메인 버퍼, 출력 버퍼를 통해 출력될 수 있다. 메인 버퍼와 출력 버퍼는 다음 동작을 위하여 초기화되므로, 센싱 동작을 위해 메인 버퍼에 임시 저장된 데이터와 출력 동작을 위해 출력 버퍼에 임시 저장된 데이터는 소멸된다.
메모리 장치에 백업 리드 커맨드가 수신되면, 선택된 메모리 블록의 선택된 페이지에 저장된 데이터는 페이지 버퍼의 메인 버퍼로 전송된다(S84a). 즉, 메모리 장치에 백업 리드 커맨드가 수신되면, 메인 버퍼에서 선택된 페이지의 데이터를 센싱해야 하므로, 메인 버퍼에 센싱 동작이 수행된다. 백업 리드 커맨드는 사용 빈도가 높은 데이터를 페이지 버퍼 내에 임시로 저장한 후에 외부 장치로 출력하기 위한 커맨드일 수 있다. 사용 빈도가 높은 데이터는 사용자에 의해 지정되거나, 메모리 컨트롤러가 자체적으로 판단하여 지정될 수 있다. 예를 들면, 사용자가 특정 데이터를 자주 리드하는 데이터로 지정하고 호스트를 통해 이에 대한 커맨드를 입력한 경우, 메모리 컨트롤러는 입력된 커맨드에 응답하여 백업 리드 커맨드를 메모리 장치에 전달할 수 있다. 사용 빈도가 높은 데이터를 메모리 컨트롤러가 자체적으로 판단하는 경우에는, 메모리 컨트롤러는 각 페이지들의 리드 동작 횟수를 카운트하고, 기준 횟수가 초과된 페이지의 어드레스를 저장하고, 해당 페이지에 대한 리드 커맨드가 호스트로부터 수신되면 해당 페이지에 대한 리드 동작을 위하여 백업 리드 커맨드를 생성할 수 있다. 백업 리드 커맨드에 의해 리드된 페이지는 이후 리드 동작에서는 리스토어 리드 커맨드에 응답하여 리드될 수 있다.
메인 버퍼에서 센싱 동작이 완료되면, 메인 버퍼의 데이터는 임시 버퍼로 전달된다(S84b). 임시 버퍼는 초기화 커맨드에 의해 초기화되기 이전까지는 저장된 데이터를 임시로 저장할 수 있다. 예를 들면, 임시 버퍼는 임시 버퍼에 저장된 데이터를 출력 버퍼로 전송한 후 바로 초기화되지 않고 저장된 데이터를 계속 유지할 수 있다. 임시 버퍼에 사용 빈도가 높은 데이터가 저장된 후, 메인 버퍼에 저장된 데이터는 출력 버퍼로 전송되고(S84c), 출력 버퍼에 전송된 데이터는 외부 장치로 출력된다(S86).
이처럼, 백업 리드 동작에서는 선택된 페이지의 데이터가 사용 빈도가 높은 데이터이므로, 임시 버퍼에 데이터가 임시로 저장되고, 출력 버퍼를 통해 데이터가 출력될 수 있다. 메인 버퍼와 출력 버퍼는 다음 동작을 위하여 초기화되지만, 임시 버퍼는 초기화 동작이 수행되지 이전까지는 초기화되지 않는다. 따라서, 임시 버퍼에 저장된 데이터는 리드 동작이 종료되더라도 유지될 수 있다.
메모리 장치에 리스토어 리드 커맨드가 수신되면, 임시 버퍼에 저장된 데이터가 출력 버퍼로 전송된다(S85a). 즉, 선택된 페이지의 데이터를 센싱하는 동작을 생략하고, 임시 버퍼에 저장된 데이터가 출력 버퍼로 바로 전송되므로, 생략된 센싱 동작 시간만큼 전체 동작 시간이 단축될 수 있다. 출력 버퍼에 전송된 데이터는 외부 장치로 출력된다(S86). 이처럼, 리스토어 리드 동작에서는 선택된 페이지의 데이터는 센싱 동작 없이 임시 버퍼 및 출력 버퍼를 통해 출력될 수 있으므로, 사용 빈도가 높은 데이터에 대한 리드 동작 시간이 단축될 수 있다. 사용 빈도가 높은 데이터가 저장된 임시 버퍼는 리스토어 리드 동작이 수행된 이후에도 초기화되지 않으므로, 데이터가 유지될 수 있다.
상술한 각 리드 동작들을 구체적으로 설명하면 다음과 같다.
도 9는 노말 리드 동작을 설명하기 위한 타이밍도이고, 도 10은 도 9의 노말 리드 동작시 데이터의 이동을 설명하기 위한 도면이다.
도 9를 참조하면, 칩 인에이블 신호(CE#)에 따라 리드 동작이 수행될 메모리 장치가 선택된다. 예를 들면, 선택된 메모리 장치에 로우(low)의 칩 인에이블 신호(CE#)가 전달되고, 나머지 비선택된 메모리 장치들에는 하이(high)의 칩 인에이블 신호들(CE#)이 전달된다. 채널을 통해 커맨드 래치 인에이블 신호가 하이(high)가 되면, 메모리 장치는 커맨드를 수신할 준비를 할 수 있다. 입출력 라인들(IO)에 노말 리드 커맨드(NC)가 로드(load)되고, 라이트 인에이블 신호(WE#)가 토글(toggle)되면 입출력 라인들(IO)에 로드된 노말 리드 커맨드(NC)는 선택된 메모리 장치에 입력될 수 있다. 메모리 장치는 노말 리드 커맨드(NC)가 수신되었으므로, 노말 리드 동작 모드로 셋업될 수 있다.
커맨드 래치 인에이블 신호(CLE)가 로우(low)로 비활성화된 후, 채널을 통해 어드레스 래치 인에이블 신호(ALE)가 하이(high)로 활성화되면, 메모리 장치는 어드레스를 수신할 준비를 할 수 있다. 입출력 라인들(IO)에 리드 동작이 수행될 어드레스(A0~AI; I는 양의 정수)가 순차적으로 로드(load)되고, 라이트 인에이블 신호(WE#)가 토글될 때마다 어드레스(A0~AI)는 메모리 장치에 순차적으로 입력될 수 있다.
센싱 동작을 위하여, 커맨드 래치 인에이블 신호(CLE)가 하이(high)로 활성화되고 어드레스 래치 인에이블 신호(ALE)는 비활성화된다. 커맨드 래치 인에이블 신호(CLE)가 하이(high)로 활성화된 상태에서 입출력 라인들(IO)에 센싱 커맨드(SC)가 로드(load)되고, 라이트 인에이블 신호(WE#)가 토글(toggle)되면 입출력 라인들(IO)에 로드된 센싱 커맨드(SC)는 메모리 장치에 입력될 수 있다.
메모리 장치는 노말 리드 커맨드(NC), 어드레스(A0~AI) 및 센싱 커맨드(SC)에 응답하여 선택된 페이지의 데이터를 센싱 시간(tR)동안 메인 버퍼를 통해 센싱하고, 전송 시간(tT) 동안 메인 버퍼에서 출력 버퍼로 데이터를 전송할 수 있다. 메모리 장치는 센싱 및 데이터 전송 동작을 수행하는 동안 레디/비지 신호(R/B#)를 로우(low)로 출력하여 메모리 컨트롤러에 메모리 장치가 비지 상태임을 알릴 수 있다. 출력 버퍼에 전송된 데이터(DATA)는 입출력 라인들(IO)을 통해 메모리 컨트롤러로 출력될 수 있다.
상술한 바와 같이, 노말 리드 동작의 비지 구간(R/B#가 로우인 구간)은 센싱 시간(tR)과 전송 시간(tT)동안 수행될 수 있다.
도 10을 참조하면, 센싱 시간(tR)은 메모리 블록의 선택된 페이지로부터 데이터를 센싱하여 메인 버퍼에 데이터를 저장하는(10a) 시간이고, 전송 시간(tT)은 메인 버퍼의 데이터를 출력 버퍼로 전송하는(10b) 시간이다. 출력 버퍼에 전송된 데이터는 외부 장치로 출력될 수 있다(10c).
도 11은 백업 리드 동작을 설명하기 위한 타이밍도이고, 도 12는 도 11의 백업 리드 동작시 데이터의 이동을 설명하기 위한 도면이다.
도 11을 참조하면, 칩 인에이블 신호(CE#)에 따라 리드 동작이 수행될 메모리 장치가 선택된다. 예를 들면, 선택된 메모리 장치에 로우(low)의 칩 인에이블 신호(CE#)가 전달되고, 나머지 비선택된 메모리 장치들에는 하이(high)의 칩 인에이블 신호들(CE#)이 전달된다. 채널을 통해 커맨드 래치 인에이블 신호가 하이(high)가 되면, 메모리 장치는 커맨드를 수신할 준비를 할 수 있다. 입출력 라인들(IO)에 백업 리드 커맨드(BC)가 로드(load)되고, 라이트 인에이블 신호(WE#)가 토글(toggle)되면 입출력 라인들(IO)에 로드된 노말 리드 커맨드(NC)는 선택된 메모리 장치에 입력될 수 있다. 메모리 장치는 백업 리드 커맨드(BC)가 수신되었으므로, 백업 리드 동작 모드로 셋업될 수 있다.
커맨드 래치 인에이블 신호(CLE)가 로우(low)로 비활성화된 후, 채널을 통해 어드레스 래치 인에이블 신호(ALE)가 하이(high)로 활성화되면, 메모리 장치는 어드레스를 수신할 준비를 할 수 있다. 입출력 라인들(IO)에 리드 동작이 수행될 어드레스(A0~AI; I는 양의 정수)가 순차적으로 로드(load)되고, 라이트 인에이블 신호(WE#)가 토글될 때마다 어드레스(A0~AI)는 메모리 장치에 순차적으로 입력될 수 있다.
센싱 동작을 위하여, 커맨드 래치 인에이블 신호(CLE)가 하이(high)로 활성화되고 어드레스 래치 인에이블 신호(ALE)는 비활성화된다. 커맨드 래치 인에이블 신호(CLE)가 하이(high)로 활성화된 상태에서 입출력 라인들(IO)에 센싱 커맨드(SC)가 로드(load)되고, 라이트 인에이블 신호(WE#)가 토글(toggle)되면 입출력 라인들(IO)에 로드된 센싱 커맨드(SC)는 메모리 장치에 입력될 수 있다.
메모리 장치는 노말 리드 커맨드(NC), 어드레스(A0~AI) 및 센싱 커맨드(SC)에 응답하여 선택된 페이지의 데이터를 센싱 시간(tR)동안 메인 버퍼를 통해 센싱g한다. 센싱된 데이터가 메인 버퍼에 저장되면, 백업 시간(tB) 동안 메인 버퍼의 데이터가 임시 버퍼로 백업된다. 이어서, 전송 시간(tT) 동안 메인 버퍼에서 출력 버퍼로 데이터가 전송될 수 있다. 메모리 장치는 센싱, 백업 및 데이터 전송 동작을 수행하는 동안 레디/비지 신호(R/B#)를 로우(low)로 출력하여 메모리 컨트롤러에 메모리 장치가 비지 상태임을 알릴 수 있다. 출력 버퍼에 전송된 데이터(DATA)는 입출력 라인들(IO)을 통해 메모리 컨트롤러로 출력될 수 있다.
상술한 바와 같이, 백업 리드 동작의 비지 구간(R/B#가 로우인 구간)은 센싱 시간(tR), 백업 시간(tB) 및 전송 시간(tT) 동안 수행될 수 있다.
도 11을 참조하면, 센싱 시간(tR)은 메모리 블록의 선택된 페이지로부터 데이터를 센싱하여 메인 버퍼에 데이터를 저장하는(12a) 시간이고, 백업 시간(tB)은 메인 버퍼의 데이터를 임시 버퍼로 백업하는(12b) 시간이고, 전송 시간(tT)은 메인 버퍼의 데이터를 출력 버퍼로 전송하는(12c) 시간이다. 출력 버퍼에 전송된 데이터는 외부 장치로 출력될 수 있다(12d).
도 13은 리스토어 리드 동작을 설명하기 위한 타이밍도이고, 도 14는 도 13의 리스토어 리드 동작시 데이터의 이동을 설명하기 위한 도면이다.
도 13을 참조하면, 칩 인에이블 신호(CE#)에 따라 리드 동작이 수행될 메모리 장치가 선택된다. 예를 들면, 선택된 메모리 장치에 로우(low)의 칩 인에이블 신호(CE#)가 전달되고, 나머지 비선택된 메모리 장치들에는 하이(high)의 칩 인에이블 신호들(CE#)이 전달된다. 채널을 통해 커맨드 래치 인에이블 신호가 하이(high)가 되면, 메모리 장치는 커맨드를 수신할 준비를 할 수 있다. 입출력 라인들(IO)에 리스토어 리드 커맨드(RC)가 로드(load)되고, 라이트 인에이블 신호(WE#)가 토글(toggle)되면 입출력 라인들(IO)에 로드된 리스토어 리드 커맨드(RC)는 선택된 메모리 장치에 입력될 수 있다. 메모리 장치는 리스토어 리드 커맨드(RC)가 수신되었으므로, 리스토어 리드 동작 모드로 셋업될 수 있다.
커맨드 래치 인에이블 신호(CLE)가 로우(low)로 비활성화된 후, 채널을 통해 어드레스 래치 인에이블 신호(ALE)가 하이(high)로 활성화되면, 메모리 장치는 어드레스를 수신할 준비를 할 수 있다. 입출력 라인들(IO)에 리드 동작이 수행될 어드레스(A0~AI; I는 양의 정수)가 순차적으로 로드(load)되고, 라이트 인에이블 신호(WE#)가 토글될 때마다 어드레스(A0~AI)는 메모리 장치에 순차적으로 입력될 수 있다. 여기서, 어드레스(A0~AI)는 페이지 버퍼들의 임시 버퍼들의 어드레스를 포함할 수 있다.
센싱 동작 없이 데이터 전송 동작을 수행하기 위하여, 커맨드 래치 인에이블 신호(CLE)가 하이(high)로 활성화되고 어드레스 래치 인에이블 신호(ALE)는 비활성화된다. 커맨드 래치 인에이블 신호(CLE)가 하이(high)로 활성화된 상태에서 입출력 라인들(IO)에 전송 커맨드(TC)가 로드(load)되고, 라이트 인에이블 신호(WE#)가 토글(toggle)되면 입출력 라인들(IO)에 로드된 전송 커맨드(TC)는 메모리 장치에 입력될 수 있다. 즉, 리스토어 리드 동작에서는 선택된 페이지를 센싱할 필요가 없으므로, 센싱 커맨드(도 9 및 도 11의 SC)가 사용되지 않고 데이터를 전송만 하기 위한 전송 커맨드(TC)가 사용될 수 있다.
메모리 장치는 리스코어 리드 커맨드(RC), 어드레스(A0~AI) 및 전송 커맨드(TC)에 응답하여 임시 버퍼에 저장된 데이터를 전송 시간(tT)동안 출력 버퍼로 전송할 수 있다. 메모리 장치는 데이터 전송 동작을 수행하는 동안 레디/비지 신호(R/B#)를 로우(low)로 출력하여 메모리 컨트롤러에 메모리 장치가 비지 상태임을 알릴 수 있다. 출력 버퍼에 전송된 데이터(DATA)는 입출력 라인들(IO)을 통해 메모리 컨트롤러로 출력될 수 있다.
상술한 바와 같이, 리스토어 리드 동작의 비지 구간(R/B#가 로우인 구간)은 전송 시간(tT)동안 수행될 수 있다.
도 14을 참조하면, 전송 시간(tT)은 메인 버퍼의 데이터를 출력 버퍼로 전송하는(14a) 시간이다. 출력 버퍼에 전송된 데이터는 외부 장치로 출력될 수 있다(14b). 즉, 리스토어 리드 동작은 센싱 시간(tR) 없이 전송 시간(tT) 동안만 수행될 수 있으므로, 리드 동작 시간이 단축될 수 있다.
도 15는 본 발명의 실시예에 따른 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 15를 참조하면, 도 4를 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어하기 위하여 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)의 동작에 필요한 다양한 정보들을 저장할 수 있다. CPU(1220)는 메모리 장치를 제어하기 위한 각종 연산을 수행하거나, 커맨드 및 어드레스를 생성할 수 있다. 예를 들면, CPU(1220)는 노말 리드 커맨드(NC), 백업 리드 커맨드(BC) 및 리스토어 리드 커맨드(RC)를 생성할 수 있다. 또한, CPU(1220)는 입출력 라인들(IO)을 통해 수신된 레디/비지 신호(R/B#)에 따라 메모리 장치들의 상태를 판단할 수 있고, 판단 결과에 따라 선택된 메모리 장치들의 동작 순서를 결정하거나, 선택된 메모리 칩의 동작을 제어하기 위한 커맨드를 생성할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 ㅈ장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 채널(CH)을 통해 메모리 장치(1100)에 연결되고, 메모리 장치와 인터페이싱 할 수 있다.
도 16은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 16을 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1100), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1100)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 그룹
1200: 메모리 컨트롤러 1210: 버퍼 메모리
1220: CPU 1230: SRAM
1240: 호스트 인터페이스 1250: ECC
1260: 메모리 인터페이스 2000: 호스트

Claims (20)

  1. 다수의 페이지들이 포함된 메모리 블록;
    각각 메인 버퍼 및 임시 버퍼를 포함하는 다수의 페이지 버퍼들을 포함하는 주변 회로; 및
    백업 리드 커맨드에 응답하여, 상기 메모리 블록으로부터 사용 빈도가 높은 데이터를 센싱하여 상기 메인 버퍼에 저장하고, 상기 메인 버퍼에서 직접 외부 장치로 상기 사용 빈도가 높은 데이터를 출력하고, 상기 메인 버퍼에서 전송된 상기 사용 빈도가 높은 데이터를 상기 임시 버퍼에 임시적으로 저장하도록 상기 주변 회로를 제어하는 제어 회로를 포함하고,
    상기 메인 버퍼는,
    상기 사용 빈도가 높은 데이터를 상기 외부 장치로 출력한 후 초기화되고,
    상기 임시 버퍼는,
    상기 메인 버퍼가 초기화된 후, 상기 사용 빈도가 높은 데이터를 유지하는 메모리 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 메인 버퍼는,
    비트 라인을 통해 상기 메모리 블록에 연결되고, 상기 비트 라인을 통해 센싱된 상기 사용 빈도가 높은 데이터를 저장하고,
    상기 임시 버퍼는,
    상기 메인 버퍼에 연결되고,
    상기 다수의 페이지 버퍼들 각각은,
    상기 메인 버퍼 및 상기 임시 버퍼에 연결되고, 상기 메인 버퍼에서 전송된 상기 사용 빈도가 높은 데이터를 출력하는 출력 버퍼를 더 포함하는 메모리 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 임시 버퍼는,
    초기화 커맨드에 의해 초기화되기 이전까지는 상기 사용 빈도가 높은 데이터를 유지하는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 출력 버퍼는,
    상기 사용 빈도가 높은 데이터를 상기 외부 장치로 출력한 후 초기화되는 메모리 장치.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 제어 회로는,
    노말 리드 커맨드에 응답하여, 상기 메인 버퍼를 이용하여 상기 메모리 블록으로부터 데이터를 센싱하고, 상기 메인 버퍼로부터 상기 데이터를 출력하도록 상기 주변 회로를 제어하는 메모리 장치.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 제어 회로는,
    리스토어 리드 커맨드에 응답하여, 상기 임시 버퍼에 저장된 상기 사용 빈도가 높은 데이터를 출력하도록 상기 주변 회로를 제어하는 메모리 장치.
  11. 리드 동작 횟수를 기초로 사용 빈도가 높은 데이터를 지정하고, 백업 리드 커맨드를 제공하는 메모리 컨트롤러; 및
    다수의 페이지들이 포함된 메모리 블록, 각각 메인 버퍼 및 임시 버퍼를 포함하는 다수의 페이지 버퍼들을 포함하는 주변 회로, 및 백업 리드 커맨드에 응답하여, 상기 메모리 블록으로부터 사용 빈도가 높은 데이터를 센싱하여 상기 메인 버퍼에 저장하고, 상기 메인 버퍼에서 직접 외부 장치로 상기 사용 빈도가 높은 데이터를 출력하고, 상기 메인 버퍼에서 전송된 상기 사용 빈도가 높은 데이터를 상기 임시 버퍼에 임시적으로 저장하도록 상기 주변 회로를 제어하는 제어 회로를 포함하는 메모리 장치를 포함하고,
    상기 메인 버퍼는,
    상기 사용 빈도가 높은 데이터를 상기 외부 장치로 출력한 후 초기화되고,
    상기 임시 버퍼는,
    상기 메인 버퍼가 초기화된 후, 상기 사용 빈도가 높은 데이터를 유지하는 메모리 시스템.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 사용 빈도가 높은 데이터가 상기 메모리 컨트롤러에 의해 지정되는 경우,
    상기 메모리 컨트롤러는,
    상기 메모리 장치의 상기 메모리 블록에 포함된 각 페이지들의 리드 동작 횟수를 카운트하고,
    상기 리드 동작 횟수가 기준 횟수를 초과한 페이지의 어드레스를 저장하고,
    상기 저장된 어드레스에 대응되는 페이지에 대한 리드 커맨드가 호스트로부터 수신되면 상기 저장된 어드레스에 대응되는 페이지의 리드 동작을 위하여 상기 백업 리드 커맨드를 생성하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 메모리 컨트롤러는 상기 백업 리드 커맨드에 의해 리드 동작이 수행된 페이지의 후속 리드 동작 시, 리스토어 리드 커맨드를 제공하는 메모리 시스템.
  15. 삭제
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서, 상기 메인 버퍼는,
    비트 라인을 통해 상기 메모리 블록에 연결되고, 상기 비트 라인을 통해 센싱된 상기 사용 빈도가 높은 데이터를 저장하고,
    상기 임시 버퍼는,
    상기 메인 버퍼에 연결되고,
    상기 다수의 페이지 버퍼들 각각은,
    상기 메인 버퍼 및 상기 임시 버퍼에 연결되고, 상기 메인 버퍼에서 전송된 상기 사용 빈도가 높은 데이터를 출력하는 출력 버퍼를 더 포함하는 메모리 시스템.
  18. 삭제
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 임시 버퍼는,
    초기화 커맨드에 의해 초기화되기 이전까지는 상기 사용 빈도가 높은 데이터를 유지하는 메모리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 출력 버퍼는,
    상기 사용 빈도가 높은 데이터를 출력한 후 초기화되는 메모리 시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102547658B1 (ko) * 2018-05-29 2023-06-27 에스케이하이닉스 주식회사 데이터 출력 버퍼 및 이를 포함하는 메모리 장치
KR102565904B1 (ko) * 2018-07-17 2023-08-11 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102648790B1 (ko) * 2018-12-19 2024-03-19 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
KR102683296B1 (ko) * 2019-05-17 2024-07-10 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
US20070070694A1 (en) * 1991-11-26 2007-03-29 Hajime Yamagami Storage device employing a flash memory
US20080235442A1 (en) * 2007-03-19 2008-09-25 Samsung Electronics Co., Ltd. Flash memory device capable of improving read performance
CN104699422A (zh) * 2015-03-11 2015-06-10 华为技术有限公司 缓存数据的确定方法及装置

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0916470A (ja) * 1995-07-03 1997-01-17 Mitsubishi Electric Corp 半導体記憶装置
GB9615279D0 (en) * 1996-07-20 1996-09-04 Philips Electronics Nv Method and apparatus for reading data from a disc carrier
JPH10154101A (ja) * 1996-11-26 1998-06-09 Toshiba Corp データ記憶システム及び同システムに適用するキャッシュ制御方法
JP4074029B2 (ja) * 1999-06-28 2008-04-09 株式会社東芝 フラッシュメモリ
US6408345B1 (en) * 1999-07-15 2002-06-18 Texas Instruments Incorporated Superscalar memory transfer controller in multilevel memory organization
JP3520032B2 (ja) * 2000-06-14 2004-04-19 松下電器産業株式会社 データ処理装置
JP4270832B2 (ja) * 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
US7117306B2 (en) * 2002-12-19 2006-10-03 Intel Corporation Mitigating access penalty of a semiconductor nonvolatile memory
CN1332319C (zh) * 2003-12-22 2007-08-15 松下电器产业株式会社 存储系统控制方法
KR100630535B1 (ko) * 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
KR100642892B1 (ko) * 2005-07-19 2006-11-03 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법
US8117396B1 (en) * 2006-10-10 2012-02-14 Network Appliance, Inc. Multi-level buffer cache management through soft-division of a uniform buffer cache
KR100800484B1 (ko) * 2006-11-03 2008-02-04 삼성전자주식회사 불휘발성 메모리를 위한 버퍼와 디스크를 위한 버퍼를구비하는 데이터 저장 시스템 및 상기 데이터 저장시스템의 데이터 억세스 방법
WO2008149453A1 (ja) * 2007-06-08 2008-12-11 Fujitsu Limited 記憶装置、記憶制御装置及び制御方法
CN101325631B (zh) * 2007-06-14 2010-10-20 华为技术有限公司 一种估计基音周期的方法和装置
KR100898653B1 (ko) * 2007-07-25 2009-05-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 프로그램 방법
US8051300B2 (en) * 2007-09-25 2011-11-01 Dell Products L.P. System and method for reducing latency on remotely-booted information handling systems
KR101067457B1 (ko) 2008-03-01 2011-09-27 가부시끼가이샤 도시바 메모리 시스템
JP5489434B2 (ja) * 2008-08-25 2014-05-14 株式会社日立製作所 フラッシュメモリ搭載ストレージ装置
JP4582232B2 (ja) * 2008-09-30 2010-11-17 Ｔｄｋ株式会社 メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法
CN101388110B (zh) * 2008-10-31 2011-08-17 深圳市同洲电子股份有限公司 数据快速读取方法及装置
US8495332B2 (en) * 2009-07-24 2013-07-23 Apple Inc. Controller for optimizing throughput of read operations
TWI435215B (zh) * 2009-08-26 2014-04-21 Phison Electronics Corp 下達讀取指令與資料讀取方法、控制器與儲存系統
JP2011150653A (ja) * 2010-01-25 2011-08-04 Renesas Electronics Corp マルチプロセッサシステム
US8712984B2 (en) * 2010-03-04 2014-04-29 Microsoft Corporation Buffer pool extension for database server
JP5520747B2 (ja) * 2010-08-25 2014-06-11 株式会社日立製作所 キャッシュを搭載した情報装置及びコンピュータ読み取り可能な記憶媒体
US9257181B2 (en) * 2011-03-23 2016-02-09 Samsung Electronics Co., Ltd. Sense amplification circuits, output circuits, nonvolatile memory devices, memory systems, memory cards having the same, and data outputting methods thereof
JP5637312B2 (ja) * 2011-06-29 2014-12-10 富士通株式会社 キャッシュ制御装置及びパイプライン制御方法
US9122631B2 (en) * 2011-11-07 2015-09-01 Peking University Buffer management strategies for flash-based storage systems
KR20130072667A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
US9317375B1 (en) * 2012-03-30 2016-04-19 Lenovoemc Limited Managing cache backup and restore for continuous data replication and protection
EP2915049B1 (en) * 2012-10-30 2020-03-04 Hewlett-Packard Enterprise Development LP Smart memory buffers
KR102067029B1 (ko) * 2012-12-13 2020-01-16 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
KR20140093855A (ko) * 2013-01-18 2014-07-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법
KR20140123135A (ko) * 2013-04-10 2014-10-22 에스케이하이닉스 주식회사 플래그 셀들을 포함하는 반도체 메모리 장치
KR20140134797A (ko) 2013-05-14 2014-11-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9990298B2 (en) * 2014-05-12 2018-06-05 Western Digital Technologies, Inc System and method for caching solid state device read request results
US9442798B2 (en) * 2014-07-31 2016-09-13 Winbond Electronics Corporation NAND flash memory having an enhanced buffer read capability and method of operation thereof
KR20160058458A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102309471B1 (ko) * 2014-12-19 2021-10-07 에스케이하이닉스 주식회사 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
US10514848B2 (en) * 2015-09-28 2019-12-24 Beijing Lenovo Software Ltd. Data storage method for selectively storing data in a buffer preset in a memory of an electronic device or an inherent buffer in an SSD
US9916105B1 (en) * 2015-11-05 2018-03-13 Crossbar, Inc. Page management for data operations utilizing a memory device
US9880744B1 (en) * 2015-12-22 2018-01-30 Veritas Technologies Llc Method for flash-friendly caching for CDM workloads
US9971681B2 (en) * 2016-06-01 2018-05-15 Nanjing University Lazy real time garbage collection method
US10209900B2 (en) * 2016-09-19 2019-02-19 Fungible, Inc. Buffer allocation and memory management using mapping table

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070070694A1 (en) * 1991-11-26 2007-03-29 Hajime Yamagami Storage device employing a flash memory
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
US20080235442A1 (en) * 2007-03-19 2008-09-25 Samsung Electronics Co., Ltd. Flash memory device capable of improving read performance
CN104699422A (zh) * 2015-03-11 2015-06-10 华为技术有限公司 缓存数据的确定方法及装置

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