JP3520032B2 - データ処理装置 - Google Patents

データ処理装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理装置に
関し、特にＣＤフォーマットやＤＶＤフォーマットに準
拠するＣＤ−ＲＯＭ、音楽ＣＤ、ＤＶＤ−ＲＯＭ等から
の読み出しと解読を制御するデータ処理装置に関する。
【０００２】
【従来の技術】従来、ＤＶＤ−ＲＯＭドライブやＣＤ−
ＲＯＭドライブの読み取り倍速が大きく伸びている。そ
の結果、ＤＶＤフォーマットやＣＤフォーマットの解読
と誤り訂正信号処理等に使われるデータ処理装置の性能
の向上が求められている。
【０００３】図１に、このデータ処理装置の一般的な構
成を示す。本図において、１は、光ディスク媒体から読
み出した物理データを復調する復調回路である。２は、
復調回路から送り出された復調データをエラー訂正及び
外部への転送バッファとして一時的に格納するバッファ
メモリである。３は、メモリに格納されたデータを読み
出してエラー検出を行い、更に検出したエラーの訂正を
行った後、再びバッファメモリ２に訂正したデータを書
き戻すエラー訂正回路である。４は、訂正されたデータ
をバッファメモリ２から読み出して外部のホストＰＣや
ＳＣＳＩ（小型コンピュータインターフェイス）、ｉ／
ｆ仕様の一種たる１３９４といった標準外部バスとのイ
ンターフェイスＬＳＩ等に出力する外部インターフェイ
ス回路である。５は、復調回路１、エラー訂正回路３、
外部インターフェイス回路４等の周辺回路とバッファメ
モリ２間のデータの転送を制御するバス制御回路であ
る。６は、外部からのコマンド１０１を受けて以上各部
へコマンド内容を教示するコマンド処理回路である。
（なお、本回路の作用等は、後の発明の実施の形態にて
詳しく説明する。） 以上の他、ウォッブル信号検出回路等他の構成部を有
し、更に例えばエラー訂正回路もシンドローム演算器を
有したりする等実際のデータ処理装置はずっと複雑な構
造であるが、これら他の構成部は本発明の趣旨に直接の
関係がないので、わざわざの図示や説明等は省略する。
【０００４】次に、バッファメモリ２（以下、単にメモ
リとも記す）は上書き可能であり、最初読み出されたデ
ータ１００は、復調回路１にて復調され必要に応じての
エラー訂正回路３による複数回のエラー訂正毎に訂正結
果の正しいデータに書き直されている。なお、図に示す
１００、１０１は、正確にはデータの入力される信号線
であるが、一々正確に記載するとかえって煩雑となるこ
と、またこのように記載しても誤解の恐れがないことの
ため、以下このように記載する。そして、これは後に出
てくる他の信号、情報等（の線等）についても同様であ
る。
【０００５】そして、ＤＶＤ−ＲＯＭドライブやＣＤ−
ＲＯＭドライブの読み取り倍速、言葉を替えて言うなら
ば光ディスクの回転速度は、この（バッファ）メモリの
バスバンド幅により決まる。すなわち、このメモリは一
般的にはＳＲＡＭ（フリップフロップを用いた不挿発性
ＲＡＭ）や図示するＤＲＡＭ（ダイナミック ランダム
アクセス メモリ）によって構成されるが、外部に対
して出力するキャッシュメモリとしても使用されるた
め、外部との転送レートが高くなるに従って大きな容量
が必要になる。このため、ＤＲＡＭ等の記録密度の高い
メモリが使用される場合が多い。
【０００６】しかしこの一方で、ＤＲＡＭはアクセス速
度がＳＲＡＭに比較して遅い。この為、性能で問題が生
じる。特に、復調回路で復調したデータは、通常のユー
ザデータ、エラー訂正用データ、その他の付加情報等に
分けられ、それらはデータ種別毎にメモリ内のあらかじ
め決められたアドレス空間に分けて書き込まれる。とこ
ろが、復調回路からは決まった順番にデータが転送され
てこない、あるいは転送されてくるとは限らないため、
１回データが転送される度にＤＲＡＭへの書き込みを実
行することとなり、このためＤＲＡＭの高速アクセスモ
ード（ページモード）を使用できない。
【０００７】
【発明が解決しようとする課題】従って、上述のような
データ処理装置においては、復調データをエラー訂正及
び外部へ転送するため一時的に格納するメモリのバスバ
ンド幅がシステム処理性能のボトルネックとなる。
【０００８】そこで、復調データをできるだけ効率的に
メモリに書き込むため、例えば復調データをその種別毎
に分けて一旦格納（一時記憶）する回路やメモリをバス
制御回路内に設け、データ種別毎にまとめて高速アクセ
スモードを使用してメモリに書き込む方法等が提案され
ている。しかし、この場合には、確かに書き込み効率は
上がるが、ハードウエアの増大を招く。
【０００９】このため、少ないハードウエアの追加で復
調データを効率的にメモリに書き込むデータ処理装置の
実現が望まれていた。
【００１０】
【課題を解決するための手段】本発明は上記課題に鑑み
なされたものであり、同じ種別のデータは、記憶手段内
の同一や連続したアドレスへ一時記憶させるため、同一
種別の復調データの一時記憶を同時あるいは連続して行
うようにしたものである。またこのため、第１に、復調
データに併せてその次に復調され送られてくるデータの
種別をバス制御装置が知得しうるようにしたものであ
る。第２に、一時記憶装置への各部のアクセス要求の調
整をも行うようにしたものである。具体的には、以下の
ようにしている。
【００１１】請求項１記載の発明においては、復調手段
は、光ディスクから読み取り復調したデータをエラー訂
正を行う等のため記憶手段へ記憶させるべく、とりあえ
ずバス制御手段へ送ってくるが、この際次に復調して送
ってくる予定のデータの種別をも併せて送ってくる。な
おこのデータの種別は、データ数、信号線、セクタの先
頭の符号やデータ格納の規則等により認識がなされる。
【００１２】バス制御手段は、送られてきた復調データ
と次に送られてくる予定の復調データの種別とを一時記
憶手段に一時記憶する。そして、同一種別データ連続書
き込み制御手段は、若し次に送られて来るデータの種別
が一時記憶手段に記憶しているデータの種別と相違する
ならば、送られて来た復調データのみを直ちに該データ
のそのデータ種別から定まる記憶手段内のアドレスへの
書き込み要求を出し、受け入れられたならばすぐ書き込
みを行う。一方、同じであるならば、次の復調データの
（少くも先頭部の）到着後所定の時期に一時記憶手段に
既に記憶している復調データとその直後に送られてきた
復調データとを記憶手段のデータ種別により定まるアド
レスに連続的に書き込み要求を出し、受け入れられたな
らば即書き込む。従って、原則として先ず一時記憶手段
内のデータの所定のアドレスへの書き込み、次いで次の
アドレスへの続行する復調データの一時記憶手段を経由
したり、経由せず直接的での書き込みがなされる。
【００１３】なお、以上の他復調データの書き込み要求
発生時に他のデータの書き込みや読み出しがなされてお
れば、それらの処理が済むまで復調データの書き込みを
待たせられたり、他のアクセス要求があれば優先順位に
従ってのその要求との調整もなされるのは勿論である。
【００１４】更に、書き込まれた復調データとこれに併
せて記憶されていた次の復調データのデータ種別につい
ての情報等は消去されたり、後続する復調データの上書
きにより消滅させたりもするのも勿論である。
【００１５】更にまた、外部へ出力するデータは、ＣＰ
Ｕのプログラムやデータ等でなければ、完全に訂正の終
了したデータでなく、訂正不能のため後段で処理するデ
ータや一応の訂正が済んだデータでも良い（含まれる）
のは勿論である。
【００１６】請求項２記載の発明においては、一時記憶
小手段はＦＩＦＯである。このため、同一種別の復調デ
ータを記憶手段へ連続して転送する際に便利である。
【００１７】請求項３記載の発明においては、一時記憶
手段として２つの連続したそして同一のデータ種別の復
調データ用の２つのＦＩＦＯを有し、同一データ種別の
復調データの記憶手段への書き込みはこの２つのＦＩＦ
Ｏを使用して高速でなされる。
【００１８】勿論、第１のＦＩＦＯ内の復調データとそ
の次に転送されてくる予定の復調データとの種別が相違
するときには、第１のＦＩＦＯ内の復調データの書き込
み要求がなされ、その書き込み中や後期に次の復調デー
タが転送されてくれば、これは第２のＦＩＦＯに格納さ
れる等の処理もなされる。
【００１９】請求項４記載の発明においては、復調デー
タを記憶手段へ一時記憶させる際のバス制御手段内のバ
ッファとして、送られてきた１まとまりの復調データに
併せてその次に送られてくる復調データの種別を記憶す
るＦＩＦＯを多数装備されている。そして、これらのＦ
ＩＦＯは、他のＦＩＦＯとは独立してデータの書き込
み、読み出しが可能である。この基で、これらＦＩＦＯ
内に同一データ種別の復調データが所定数、例えば２
つ、格納されておれば、当該同一の種別の復調データの
記憶手段内の所定のアドレスへの（原則として到着順
に）連続しての書き込みがなされる。
【００２０】また、空きＦＩＦＯが所定数以下となれ
ば、原則として先に到着した復調データからの記憶手段
への書き込み要求が発行され、バスが空き次第、書き込
みがなされることとなる。
【００２１】以上の他、同一の種別のデータは到着順に
連続ＦＩＦＯに格納がなされ、少しでも速く記憶手段へ
の書き込みが終了する等の機能が付加されていても良い
のは勿論である。
【００２２】請求項５記載の発明においては、請求項４
記載の発明における所定数は２である。このため、同一
種別のデータは、２を単位として連続書き込みがなされ
る。なお、同一種別のデータが存在しないとき書き込み
要求が発行される空きＦＩＦＯの一定数は、エラー訂正
や外部への転送の頻度や必要なマシンサイクルと復調デ
ータの転送されてくる頻度等により定まるが、通常２で
あれば良い。
【００２３】請求項６記載の発明においては、復調され
るデータの種別＋１のＦＩＦＯを有するため、復調デー
タの連続しての書き込みのなされる確率が増加する。
【００２４】請求項７記載の発明においては、復調され
るデータの種別は３、ＦＩＦＯ数は４である。
【００２５】請求項８記載の発明においては、記憶手段
へ目下書き込み中の復調データと同一種別の復調データ
が送られてきたならば、それも連続しての書き込みがな
される。
【００２６】請求項９記載の発明においては、記憶手段
は連続したアドレスの復調データの書き込みは、（概念
的には）既に書き込み手段（腕、アーム）が（上下ある
いは左右に存在する）次のアドレスへ動くだけなので、
書き込みアドレスへのわざわざの移動が不必要となる。
このためデータの書き込みを高速モードでなすことが可
能である。
【００２７】
【発明の実施の形態】以下、本発明をその実施の形態に
基づいて説明する。
【００２８】図２に、本発明に係るデータ処理装置の基
本的な構成を模式的に示す。なお本図において、図１に
示す従来技術のものと同一の物（部分、構成部）若しく
は本発明に係る部分を除き同一の作用等をなす物につい
ては同一の符号を付してある。
【００２９】以下、従来のものと重なる面も多分にある
が、このデータ処理装置のコマンド処理回路の作用を説
明する。なお、本実施の形態では、バッファメモリ２と
してはクロック同期型のＤＲＡＭを使用している。
【００３０】このコマンド処理回路６は、コマンド１０
１を解釈してデータ処理装置の各内部回路に以下の動作
を指示する。
【００３１】（１）復調 （２）エラー訂正 （３）ホストＰＣへのデータ転送 ここに復調は、入力されてきたデータを復調してバッフ
ァメモリ２に書き込む処理である。その際、後々のエラ
ー訂正やホストＰＣへの転送を効率的に行うため、デー
タの種別毎にあらかじめ決められたアドレスに格納（一
時記憶）される。ここにデータの種別としては、ＣＤ−
ＲＯＭあるいは音楽ＣＤの場合を例にとると、実際のデ
ータであるデータ部、エラー訂正用フラグであるイレジ
ャフラグ、音楽用の付加情報であるサブコードに分けら
れる。
【００３２】また、エラー訂正は、バッファメモリ２内
の（ディジタル）データを読み込んでエラー位置の検出
を行った後、エラー訂正し、訂正後のデータをバッファ
メモリに上書きする処理である。また、ホストへのデー
タ転送は、完全にあるいは映像データ等ケースにより一
応のエラー訂正がなされたバッファメモリ内のデータを
ホスト側に出力する処理である。なお、エラー訂正その
ものはいわゆる周知技術であるため、その説明は省略す
る。
【００３３】以下、その動作の説明を行う。
【００３４】コマンド１０１によって復調が指示される
と、コマンド処理回路６は、コマンド指示信号１１１に
よって復調回路１とバス制御回路５に復調の指示を行
う。復調回路１では、入力データ１００を復調しデータ
の種別毎にまとめて、復調データ１０２と、復調データ
ストローブ１０３と、次に転送するデータの種別を示す
ＮＩＤ（ＮＥＸＴ ＩＤ、次の識別符号）１０４と、意
味のあるＮＩＤであることを示す信号たるＮＩＤストロ
ーブ１０５とをバス制御回路５に送る。バス制御回路５
では、バッファメモリ２内のデータ種別から定まる位置
に順に復調データの書き込みを行う。
【００３５】また、コマンド１０１によってエラー訂正
が指示されると、コマンド処理回路６は、コマンド指示
信号１１１によってエラー訂正回路３とバス制御回路５
にエラー訂正の指示を行う。エラー訂正回路３からバス
制御回路５にエラー訂正データ要求１０６が送られ、バ
ス制御回路５では、バッファメモリ２からデータを読み
出し、この読み出されたエラー訂正のためのデータ１０
８がエラー訂正回路３に送られる。エラー訂正回路３で
は、エラーの検出を行い、エラーが検出されればその位
置を見出してエラーの訂正を行なう。そして、バス制御
回路５に訂正書き戻し要求１０７とエラーを処理して訂
正の済んだデータ（これも同一の信号線を使用するため
１０８で示す）を送る。バス制御回路５では、原則とし
てバッファメモリ２の元のアドレスに訂正のなされたデ
ータを上書きする。
【００３６】更に、コマンド１０１によってホストＰＣ
へのデータ転送が指示されると、コマンド処理回路６
は、コマンド指示信号１１１によってホストＩ／Ｆ４と
バス制御回路５にホストへのデータ転送の指示を行う。
ホストＩ／Ｆ４ではデータが転送できる状態になれば、
バス制御回路５に対してホストデータ要求（信号）１０
９を送る。バス制御回路５では、バッファメモリ２から
訂正のなされたデータをホストデータ１１０としてホス
トＩ／Ｆ４に転送する。そして、ホストＩ／Ｆ４は、外
部にこのホスト出力データ１１７を出力する。
【００３７】バス制御回路５では、各々のバッファメモ
リ２へのアクセス要求を調停した後、バッファメモリ２
に対してＤＲＡＭに対するローアドレスストローブ信号
たるＲＡＳ１１２、同じくコラムアドレスストローブ信
号たるＣＡＳ１１３、ＷＥ（ライトイネーブル）１１
４、ＤＲＡＭアドレス１１５を出力し、ＤＲＡＭデータ
１１６を介してバッファメモリ２へのアクセスを行う。
【００３８】以下、以上の基でこのデータ処理装置の本
発明に係る処理、動作を説明する。
【００３９】（第１の実施の形態）本実施の形態は２つ
のデータを同時にバッファメモリへ転送するため、ＦＩ
ＦＯが２段の場合である。
【００４０】図３に、本実施の形態のデータ処理装置の
バス制御回路の構成を模式的に示す。このバス制御回路
５は、ＦＩＦＯ制御回路２０、復調データを格納するＦ
ＩＦＯ２１、バッファメモリ（本図では図示せず）への
アクセスを調停する調停回路２２、バッファメモリ２へ
のアクセス信号を生成するアクセス信号生成回路２３、
アドレス生成回路２４、データインターフェイス２５を
備える。
【００４１】更に、ＦＩＦＯ２１は２段であり、１段目
ＦＩＦＯ２１１及び２段目ＦＩＦＯ２１２並びにセレク
タ２１３を備える。
【００４２】１段目ＦＩＦＯ２１１は、復調データを格
納するデータ部２１１０、データ部２１１０に格納され
ているデータが有効であることを示す（その旨の信号や
情報を格納する）バリッド（正しい、あるいは有効）部
（Ｖ）２１１１、復調回路１１から転送される次のデー
タの種別を示す（その旨の信号や情報を格納する）ネク
ストＩＤ部（ＮＩＤ）２１１２からなる。
【００４３】２段目ＦＩＦＯ２１２は、復調データを格
納するデータ部２１２０、データ部２１２０に格納され
ているデータが有効であることを示すバリッド部２１２
１、復調回路１１から転送される次のデータの種別を示
すネクストＩＤ部２１２２、データ部２１２０に格納さ
れているデータの種別を示すＩＤ（識別符号）部（Ｉ
Ｄ）２１２３からなる。
【００４４】また、ＦＩＦＯ制御回路２０は、１段目Ｆ
ＩＦＯ２１１の状態を示す１段目ＦＩＦＯ情報２０１と
２段目ＦＩＦＯ２１２の状態を示す２段目ＦＩＦＯ情報
２０３を基にして、１段目ＦＩＦＯ書き込み制御信号２
００及び２段目ＦＩＦＯ書き込み制御信号２０２を生成
し、これによりＦＩＦＯ２１への書き込み制御を行う。
【００４５】更に、ＦＩＦＯ制御回路２０は、ＦＩＦＯ
２１に格納されている復調データのバッファメモリ２へ
の書き込みを要求する復調データ書き込み要求信号２０
８及びどの種別の復調データの書き込み要求信号かを示
す書き込みＩＤ信号２０９を調停回路２２に出力する。
【００４６】調停回路２２では、復調データ書き込み要
求信号２０８、書き込みＩＤ信号２０９、エラー訂正デ
ータ要求１０６、訂正書き戻し要求１０７及びホストデ
ータ要求１０９を受けて、あらかじめ決められた調停順
位に従ってバッファメモリ２に対するアクセスの調停を
行い、調停結果２０１０をＦＩＦＯ制御回路２０、アク
セス信号生成回路２３、アドレス生成回路２４、データ
インターフェイス２５に対して出力する。
【００４７】次に、以上の基で図２及び図３に示すデー
タ処理装置の動作を、図４、図５をも参照しつつより詳
細かつ具体的に説明する。
【００４８】図４及び図５は、このデータ処理装置の動
作タイミング図である。これら両図は、図２及び図３に
示す復調回路１からバス制御回路５に対して出力される
復調データ１０２、復調データストローブ１０３、ＮＩ
Ｄ１０４、ＮＩＤストローブ１０５、エラー訂正データ
要求１０６、訂正書き戻し要求１０７、ホストデータ要
求１０９、バッファメモリ２に対するアクセスの状態
を、マシンサイクルを単位として示したものである。な
お、全ての信号は、信号レベルがローの時にアサートさ
れたことを示すアクティブロー信号である。
【００４９】また、バッファメモリ２に対するアクセス
は、調停回路２２で調停された後、通常のアクセスの場
合には３マシンサイクル、連続したアドレスでバッファ
メモリ１６の高速アクセスモード（ＤＲＡＭページモー
ド）を使用する場合には１マシンサイクルとする。
【００５０】更に、復調データ１０２は、Ａ，Ｂの２種
類のデータ種別の場合を示し、それぞれバッファメモリ
の異なる領域へ書き込まれ、同じ種別のデータの書き込
みはバッファメモリ上の連続したアドレスへ高速アクセ
スモードで書き込みが行われるものとする。
【００５１】また、調停回路２２での調停の優先順位
は、（１）復調されたデータの書き込み（２）エラー訂
正データの読み出し（３）訂正されたデータの書き戻し
（４）ホストデータの読み出しの番とする。更に、調停
は次アクセスの開始時に行うものとする。更にまた、ハ
ードの効率化の面から復調データ１０２、エラー訂正デ
ータ１０８、ホストデータ１１０、ＤＲＡＭデータ１１
６のバス幅は同じとし、バッファメモリに対するアクセ
スは各々１回で完了するものとする。なおここで、復調
されたデータを最優先するのは、光ディスクから読み出
したデータなので内部データと異なり待たせる事ができ
ないことによる。その他のデータの優先順位は、エラー
訂正は全データに対して行うので頻度が高いこと等の実
状や経験による。
【００５２】図４に、連続する復調データ１０２のデー
タ種別が異なる場合の２回のバッファメモリへの書き込
み、エラー訂正データ要求１０６及びホストデータ要求
１０９が各々１回アサートされて、バッファメモリから
データを読み出す場合の計４回のバッファメモリ２への
アクセスを示す。
【００５３】以下、図４と図５における横方向への時間
の経過に従って、各マシンサイクル（ｔ１）〜（ｔ１
３）毎にデータ処理装置の動作を説明する。なお、各サ
イクル毎に、その時点での復調データＦＩＦＯ２１の内
容を見易さの都合もあり、表でなく表形式記載として最
後に示すが、前サイクルと状態が変化していないサイク
ルは記載していない。
【００５４】（第１実施例） 本実施例は、図４に示す
ように、復調された２つのデータの種類が相違する場合
である。
【００５５】（ｔ１） 復調回路１からバス制御回路５
に対して、次に出力される復調データの種別がＡである
ことを示すＮＩＤ１０４＝Ａと、ＮＩＤストローブ１０
５がアサートされる。また、エラー訂正回路からはエラ
ー訂正データ要求１０６が、ホストＩ／Ｆからもホスト
データ要求１０９がアサートされる。
【００５６】バス制御回路５においては、ＦＩＦＯ制御
回路２０から２段目ＦＩＦＯ書き込み制御信号２０２が
出力され、セレクタ２１３でＮＩＤ１０４が選択されて
２段目ＦＩＦＯ２１２のＩＤ部２１２３にＡが、そして
１段目ＦＩＦＯ２１１のＮＩＤ部２１１２にもＡが書か
れる。なお、セレクタ２１３でＮＩＤ１０４が選択され
るのは最初の１回のみであり、以降２段目ＦＩＦＯ２１
２のＮＩＤ部２１２２に格納されている値が選択され
る。なおまた、ＦＩＦＯ２１には未だ復調データが送ら
れていないため、有効なデータがないこととなり、その
結果２つのバリッド部（Ｖ）２１１１、２１２１は初期
状態である０となっている。
【００５７】調停回路２２では、エラー訂正データ要求
１０６とホストデータ要求１０９との間で調停処理を行
う。エラー訂正データ要求の優先順位が高いため、エラ
ー訂正データ要求が受け付けられ、ホストデータ要求は
待ち状態になる。そして、調停回路２２から調停結果２
０１０がアクセス信号生成回路２３、アドレス生成回路
２４、データインターフェイス２５に出力され、図４の
２０５に示すごとく、３マシンサイクルまでのエラー訂
正データのバッファメモリ２からの読み出し動作が開始
される。以下、上述のごとくこの状態での１段目と２段
目のＦＩＦＯの内容を、表形式記載に示す。 （ｔ１の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ Ａ − ２段目ＦＩＦＯ２１２ − ０ − Ａ （ｔ２） エラー訂正データ要求１０６に対するバッフ
ァメモリ２へのアクセス信号がアクセス信号生成回路２
３で生成され、ＲＡＳ１１２がアサートされる。また、
アドレス生成回路２４でエラー訂正データの読み出しア
ドレスが選択されてＤＲＡＭアドレス１１５が出力され
る。
【００５８】（ｔ３） 復調回路１からバス制御回路５
に対して、復調データストローブ１０３がアサートさ
れ、復調データ１０２（このデータは、種別Ａで最初の
ものであるためＡ１とする）が出力される。同時に、次
の復調データ１０２の種別がＢであることを示すＮＩＤ
１０４＝Ｂと、ＮＩＤストローブ１０５がアサートされ
る。バス制御回路５においては、ＦＩＦＯ制御回路２０
から１段目ＦＩＦＯ書き込み制御信号２００が出力さ
れ、１段目ＦＩＦＯ２１１のデータ部２１１０にＡ１
が、バリッド部（Ｖ）２１１１に１が、ＮＩＤ部２１１
２にＢがそれぞれ１マシンサイクルで（本ｔ３内で）書
きこまれる。
【００５９】また、アクセス信号生成回路２３からＣＡ
Ｓ１１３がアサートされ、バッファメモリ２からＤＲＡ
Ｍデータ１１６が出力され、またエラー訂正データの読
み出し動作が完了する。 （ｔ３の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ Ａ１ １ Ｂ − ２段目ＦＩＦＯ２１２ − ０ − Ａ （ｔ４） バス制御回路５において、図示しない内蔵の
ラッチに保持されていたエラー訂正データ１０８がデー
タインターフェイス２５を介してエラー訂正回路３に転
送される。また、ＦＩＦＯ制御回路２０から２段目ＦＩ
ＦＯ書き込み制御信号２０２が出力され、２段目ＦＩＦ
Ｏ２１２のデータ部２１２０に１段目ＦＩＦＯ２１１の
データ部の内容Ａ１が、バリッド部（Ｖ）２１２１に１
が、ＮＩＤ部２１２２に１段目ＦＩＦＯ２１１のＮＩＤ
部の内容Ｂがそれぞれ書きこまれる。
【００６０】同時に、１段目ＦＩＦＯ２１１のバリッド
部（Ｖ）２１１１は０にクリアされ有効なデータがない
状態となる。ここで、ＦＩＦＯ制御回路２０は、２段目
ＦＩＦＯ情報信号２０３から、２段目ＦＩＦＯに有効な
データがあり、格納されているデータの種別（ＩＤ＝
Ａ）と次に転送されてくるデータ種別（ＮＩＤ＝Ｂ）が
異なる為、次データが転送されてくるのを待たずに復調
データ書き込み要求２０８及び書き込みＩＤ信号２０９
を調停回路２２にアサートする。
【００６１】調停回路２２では、待ち状態にあるホスト
データ要求１０９と復調データ書き込み要求２０８との
間で調停を行う。復調データ書き込み要求の方が優先順
位が高いため、復調データ書き込み要求が受け付けられ
ホストデータ要求は待ち状態になる。そして、調停回路
２２から調停結果２０１０がアクセス信号生成回路２
３、アドレス生成回路２４、データインターフェイス２
５に出力され、ｔ６サイクルまでのこの復調データＡ１
のバッファメモリ２への書き込みが開始される。これを
１１５に示す。 （ｔ４の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ − ＼ ２段目ＦＩＦＯ２１２ Ａ１ １ Ｂ Ａ （ｔ５） 復調データ書き込み要求２０８に対するバッ
ファメモリ２へのアクセス信号がアクセス信号生成回路
２３で生成され、ＲＡＳ１１２がアサートされる。ま
た、アドレス生成回路２４でＡ種別の復調データの書き
込みアドレスが選択されＤＲＡＭアドレス１１５が出力
される。
【００６２】（ｔ６） 復調回路１からバス制御回路５
に対して、復調データストローブ１０３がアサートさ
れ、復調データ１０２（データをＢ１とする）が出力さ
れる。同時に、次の復調データ１０２の種別がＡである
ことを示すＮＩＤ１０４＝Ａと、ＮＩＤストローブ１０
５がアサートされる。
【００６３】バス制御回路５では、ＦＩＦＯ制御回路２
０から１段目ＦＩＦＯ書き込み制御信号２００が出力さ
れ、１段目ＦＩＦＯ２１１のデータ部２１１０にＢ１
が、バリッド部（Ｖ）２１１１に１が、ＮＩＤ部２１１
２にＡがそれぞれ書きこまれる。 また、アクセス信号
生成回路２３からＣＡＳ１１３及びＷＥ１１４がアサー
トされ、データインターフェイス２５からバッファメモ
リ２への書き込みデータＡ１がＤＲＡＭデータ１１６に
出力され、復調データの書き込み動作が完了する。 （ｔ６の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ Ｂ１ １ Ａ ＼ ２段目ＦＩＦＯ２１２ Ａ１ １ Ｂ Ａ （ｔ７） 前のサイクルで２段目ＦＩＦＯのデータの書
き込みが完了した為、ＦＩＦＯ制御回路２０から２段目
ＦＩＦＯ書き込み制御信号２０２が出力され、２段目Ｆ
ＩＦＯ２１２のデータ部２１２０に１段目ＦＩＦＯ２１
１のデータ部の内容Ｂ１が、バリッド部（Ｖ）２１２１
に１が、ＮＩＤ部２１２２に１段目ＦＩＦＯ２１１のＮ
ＩＤ部の内容Ａが、セレクタ２１３で前サイクルのＮＩ
Ｄ部２１２２の値が選択されＩＤ部２１２３にＢがそれ
ぞれ書きこまれる。
【００６４】同時に、１段目ＦＩＦＯ２１１のバリッド
部（Ｖ）２１１１は０にクリアされ有効なデータがない
状態となる。ここで、ＦＩＦＯ制御回路２０は、２段目
ＦＩＦＯ情報信号２０３から、２段目ＦＩＦＯに有効な
データがあり、格納されているデータの種別（ＩＤ＝
Ｂ）と次に転送されてくるデータ種別（ＮＩＤ＝Ａ）が
異なる為、次データが転送されてくるのを待たずに復調
データ書き込み要求２０８及び書き込みＩＤ信号２０９
を調停回路２２にアサートする。
【００６５】調停回路２２では、待ち状態にあるホスト
データ要求１０９と復調データ書き込み要求２０８との
調停を行う。復調データ書き込み要求の方が優先順位が
高いため、復調データ書き込み要求が受け付けられ、一
方ホストデータ要求は待ち状態になる。そして、調停回
路２２から調停結果２０１０がアクセス信号生成回路２
３、アドレス生成回路２４、データインターフェイス２
５に出力され、ｔ９サイクルまでの復調データＢ１のバ
ッファメモリ２への書き込み動作が開始される。 （ｔ７の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ − ＼ ２段目ＦＩＦＯ２１２ Ｂ１ １ Ａ Ｂ （ｔ８） 復調データ書き込み要求２０８に対するバッ
ファメモリ２へのアクセス信号がアクセス信号生成回路
２３で生成され、ＲＡＳ１１２がアサートされる。ま
た、アドレス生成回路２４で復調データのＢ種別の書き
込みアドレスが選択されＤＲＡＭアドレス１１５が出力
される。
【００６６】（ｔ９） アクセス信号生成回路２３から
ＣＡＳ１１３及びＷＥ１１４がアサートされ、データイ
ンターフェイス２５からバッファメモリ２への書き込み
データＢ１がＤＲＡＭデータ１１６に出力され、復調デ
ータＢ１の書き込みが完了する。
【００６７】（ｔ１０） 前サイクルで復調データの書
き込みが完了したので、２段目ＦＩＦＯのバリッド部２
１２１は０にセットされ、ＩＤ部２１２３にはＮＩＤ部
２１２２の値が書き込まれる。また、調停回路２２では
待ち状態にあるホストデータ要求１０９を受け付け、３
サイクルかけてのホストデータのバッファメモリ２から
の読み出し動作が開始される。 （ｔ１０の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ − ＼ ２段目ＦＩＦＯ２１２ − ０ − Ａ （ｔ１１） エラー訂正データ要求１０６に対するバッ
ファメモリへのアクセス信号がアクセス信号生成回路２
３で生成され、ＲＡＳ１１２がアサートされる。また、
アドレス生成回路２４でエラー訂正データの読み出しア
ドレスが選択されＤＲＡＭアドレス１１５が出力され
る。
【００６８】（ｔ１２） アクセス信号生成回路２３か
らＣＡＳ１１３がアサートされ、バッファメモリ２から
ＤＲＡＭデータ１１６が出力され、ホストデータの読み
出し動作が完了する。
【００６９】（ｔ１３） バス制御回路において、デー
タインターフェイス２５を介してホストデータ１１０が
ホストＩ／Ｆ１３に転送される。
【００７０】（第２実施例） 本実施例は、図５に示す
ように、復調された２つのデータの種類が同じ場合であ
る。
【００７１】図５に、連続する復調データ１０２のデー
タ種別が同じ場合の２回のバッファメモリへの書き込み
要求、エラー訂正データ要求１０６及びホストデータ要
求１０９が各々１回アサートされてバッファメモリ２か
らデータを読み出すため合計４回のバッファメモリへの
アクセスの際の動作を示す。以下、図４の場合と同じ
く、時間の経過に従って、各マシンサイクル毎のデータ
処理装置の各部の動作等を説明する。
【００７２】（ｔ１） 復調回路１からバス制御回路５
に対して、次に出力される復調データの種別がＡである
ことを示すＮＩＤ１０４＝Ａと、ＮＩＤストローブ１０
５がアサートされる。また、エラー訂正回路３からエラ
ー訂正データ要求１０６が、ホストＩ／Ｆ１３からホス
トデータ要求１０９もアサートされる。
【００７３】バス制御回路５においては、ＦＩＦＯ制御
回路２０から２段目ＦＩＦＯ書き込み制御信号２０２が
出力され、セレクタ２１３でＮＩＤ１０４が選択されて
２段目ＦＩＦＯ２１２のＩＤ部２１２３にＡが、１段目
ＦＩＦＯ２１１のＮＩＤ部２１１２にＡが書かれる。な
お、本実施例でも、セレクタ２１３でＮＩＤ１０４が選
択されるのは最初の１回のみであり、以降２段目ＦＩＦ
Ｏ２１２のＮＩＤ部２１２２に格納されている値が選択
される。
【００７４】なおまた、ＦＩＦＯ２１には未だ復調デー
タが送られてきていないため有効なデータがなく、その
結果２つのバリッド部（Ｖ）２１１１及び２１２１はい
ずれも初期状態である０となっている。調停回路２２で
はエラー訂正データ要求１０６とホストデータ要求１０
９との間で調停を行う。エラー訂正データ要求の方が優
先順位が高いため、エラー訂正データ要求が受け付けら
れ、ホストデータ要求は待ち状態になる。そして、調停
回路２２から調停結果２０１０がアクセス信号生成回路
２３、アドレス生成回路２４、データインターフェイス
２５に出力され、ｔ３サイクルまでのエラー訂正データ
のバッファメモリ２からの読み出しが開始される。 （ｔ１の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ Ａ ＼ ２段目ＦＩＦＯ２１２ − ０ − Ａ （ｔ２） エラー訂正データ要求１０６に対するバッフ
ァメモリ２へのアクセス信号がアクセス信号生成回路２
３で生成され、ＲＡＳ１１２がアサートされる。また、
アドレス生成回路２４でエラー訂正データの読み出しア
ドレスが選択されＤＲＡＭアドレス１１５が出力され
る。
【００７５】（ｔ３） 復調回路１からバス制御回路５
に対して復調データストローブ１０３がアサートされ、
復調データ１０２（このデータをＡ１とする）が出力さ
れる。同時に、次の復調データ１０２の種別がＡである
ことを示すＮＩＤ１０４＝Ａと、ＮＩＤストローブ１０
５がアサートされる。
【００７６】バス制御回路５においては、ＦＩＦＯ制御
回路２０から１段目ＦＩＦＯ書き込み制御信号２００が
出力され、１段目ＦＩＦＯ２１１のデータ部２１１０に
Ａ１が、バリッド部（Ｖ）２１１１に１が、ＮＩＤ部２
１１２にＡがそれぞれ書きこまれる。また、アクセス信
号生成回路２３からＣＡＳ１１３がアサートされ、バッ
ファメモリ２からＤＲＡＭデータ１１６が出力され、エ
ラー訂正データの読み出しが完了する。 （ｔ３の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ Ａ１ １ Ａ ＼ ２段目ＦＩＦＯ２１２ − ０ − Ａ （ｔ４） バス制御回路５において、データインターフ
ェイス２５を介してエラー訂正データ１０８がエラー訂
正回路３に転送される。また、ＦＩＦＯ制御回路２０か
ら２段目ＦＩＦＯ書き込み制御信号２０２が出力され、
２段目ＦＩＦＯ２１２のデータ部２１２０に１段目ＦＩ
ＦＯ２１１のデータ部の内容Ａ１が、バリッド部（Ｖ）
２１２１に１が、ＮＩＤ部２１２２に１段目ＦＩＦＯ２
１１のＮＩＤ部の内容Ｂがそれぞれ書きこまれる。
【００７７】同時に、１段目ＦＩＦＯ２１１のバリッド
部（Ｖ）２１１１は０にクリアされ有効なデータがない
状態となる。ここで、ＦＩＦＯ制御回路２０は、２段目
ＦＩＦＯ情報信号２０３から、２段目ＦＩＦＯ２１２に
有効なデータがあり、格納されているデータの種別（Ｉ
Ｄ＝Ａ）と次に転送されてくるデータ種別（ＮＩＤ＝
Ａ）が同じ為、復調データ書き込み要求２０８はアサー
トせず次データが転送されてくるのを待つ。
【００７８】調停回路２２では待ち状態にあるホストデ
ータ要求１０９を受け付け、ｔ６サイクルまでの３サイ
クルかけてのホストデータのバッファメモリ２からの読
み出し動作が開始される。 （ｔ４の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ − ＼ ２段目ＦＩＦＯ２１２ Ａ１ １ Ａ Ａ （ｔ５） ホストデータ要求に対するバッファメモリ２
へのアクセス信号がアクセス信号生成回路２３で生成さ
れ、ＲＡＳ１１２がアサートされる。また、アドレス生
成回路２４でホストデータの読み出しアドレスが選択さ
れＤＲＡＭアドレス１１５が出力される。
【００７９】（ｔ６） アクセス信号生成回路２３から
ＣＡＳ１１３がアサートされ、バッファメモリ２からＤ
ＲＡＭデータ１１６が出力され、ホストデータの読み出
し動作が完了する。
【００８０】復調回路１からバス制御回路５に対して、
復調データストローブ１０３がアサートされ復調データ
１０２（データをＡ２とする）が出力される。同時に、
次の復調データ１０２の種別がＡであることを示すＮＩ
Ｄ１０４＝Ｂと、ＮＩＤストローブ１０５がアサートさ
れる。バス制御回路５においては、ＦＩＦＯ制御回路２
０から１段目ＦＩＦＯ書き込み制御信号２００が出力さ
れ、１段目ＦＩＦＯ２１１のデータ部２１１０にＡ２
が、バリッド部（Ｖ）２１１１に１が、ＮＩＤ部２１１
２にＢがそれぞれ書きこまれる。 （ｔ６の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ Ａ２ １ Ｂ ＼ ２段目ＦＩＦＯ２１２ Ａ１ １ Ａ Ａ （ｔ７） バス制御回路５において、データインターフ
ェイス２５を介してホストデータ１１０がホストＩ／Ｆ
に転送される。ＦＩＦＯ制御回路２０は、１段目ＦＩＦ
Ｏ情報信号２０１と２段目ＦＩＦＯ情報信号２０３か
ら、２段目ＦＩＦＯ２１２に有効なデータが格納された
ことを受けて、復調データ書き込み要求２０８及び書き
込みＩＤ信号２０９を調停回路２２にアサートする。
【００８１】調停回路２２では復調データの書き込み要
求を受け付け、調停結果２０１０がアクセス信号生成回
路２３、アドレス生成回路２４、データインターフェイ
ス２５に出力され、先ず復調データＡ１の３マシンサイ
クルかけてのバッファメモリ２への書き込み動作が開始
される。
【００８２】（ｔ８） 復調データ書き込み要求２０８
に対するバッファメモリ２へのアクセス信号がアクセス
信号生成回路２３で生成され、ＲＡＳ１１２がアサート
される。また、アドレス生成回路２４で復調データのＡ
種別の書き込みアドレスが選択されＤＲＡＭアドレス１
１５が出力される。一方、ＦＩＦＯ制御回路２０は、前
サイクルで２段目ＦＩＦＯ２１２のデータの書き込み要
求が受け付けられたことを受けて、引き続き１段目ＦＩ
ＦＯ２１１の復調データＡ２の書き込み要求２０８及び
書き込みＩＤ信号２０９を調停回路２２にアサートす
る。しかし、前の復調データＡ１の書き込み中であるた
め、１段目ＦＩＦＯ２１１データの書き込み要求は待た
される。
【００８３】（ｔ９） アクセス信号生成回路２３から
ＣＡＳ１１３及びＷＥ１１４がアサートされ、データイ
ンターフェイス２５からバッファメモリ２への書き込み
データＡ１がＤＲＡＭデータ１１６に出力され、復調デ
ータＡ１の書き込み動作が完了する。
【００８４】（ｔ１０） 前サイクルで復調データの書
き込みが完了したので、１段目ＦＩＦＯ２１１の内容が
２段目ＦＩＦＯ２１２に書き込まれる。調停回路２２で
は、待ち状態にあった復調データの書き込み要求を受け
付け、復調データのバッファメモリ２への書き込み動作
が開始される。ここで、復調データの種別が前の書き込
みと同じ為、書き込みアドレスは連続したアドレスとな
る。
【００８５】アクセス信号生成回路２３では、ＤＲＡＭ
アドレス１１５からバッファメモリ２への高速アクセス
モード（ＤＲＡＭページモード）でアクセスが可能であ
ることを検知して、ＲＡＳ１１２、ＣＡＳ１１３、ＷＥ
１１４をアサートする。そして、アクセスは１サイクル
で実行され復調データの書き込み動作が完了する。 （ｔ１０の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ − ＼ ２段目ＦＩＦＯ２１２ Ａ２ １ Ｂ Ａ 以上のように、本実施の形態によれば、後続の復調デー
タの種別が同じ場合には、バッファメモリへのアクセス
を後続のデータが到着してから実行するため、バッファ
メモリの高速アクセスモードが使用可能となりアクセス
時間が削減できる。
【００８６】（第２の実施の形態）本実施の形態は、デ
ータ種別が多く、ＦＩＦＯも多くの個々に入出力の可能
ないわば小ＦＩＦＯが幾つも束になった、あるいは多段
の場合である。
【００８７】図６に、本実施の形態のバス制御回路の構
成を模式的に示す。本実施の形態でも、バス制御回路５
は、ＦＩＦＯ制御回路２０、復調データを格納するＦＩ
ＦＯ５１、バッファメモリへのアクセスを調停する調停
回路２２、バッファメモリへのアクセス信号を生成する
アクセス信号生成回路２３、アドレス生成回路２４、デ
ータインターフェイス２５とを備える。ただし、ＦＩＦ
Ｏ２１は、１段目ＦＩＦＯ２１１、２段目ＦＩＦＯ２１
２、３段目ＦＩＦＯ２１３及び４段目ＦＩＦＯ２１４と
４段、あるいは４束で、各段のＦＩＦＯ毎に前後のＦＩ
ＦＯと無関係に内部のデータを外部へ出力することが可
能である。
【００８８】そしてこれら各段のＦＩＦＯは、各々復調
データを格納するデータ部２１Ｍ０（ここにＭ＝１〜
４。すなわち２１１０、２１２０、２１３０、２１４
０。なお、以下の記載も同様）、データ部２１１０に格
納されているデータが有効であることを示すバリッド部
（Ｖ）２１Ｍ１（Ｍ＝１〜４）、復調回路から転送され
る次のデータの種別を示すネクストＩＤ部（ＮＩＤ）２
１Ｍ２（Ｍ＝１〜４）から構成され、データ部に格納さ
れているデータの種別を示すＩＤ部（ＩＤ）２１Ｍ３
（Ｍ＝１〜４）からなる。
【００８９】また、ＦＩＦＯ制御回路２０は、各段のＦ
ＩＦＯの状態を示すＦＩＦＯ情報２０１，２０３，２０
５，２０７と調停信号２０１０とから、各段のＦＩＦＯ
書き込み制御信号２００、２０２、２０４、２０６を生
成して各段のＦＩＦＯへの書き込みの制御を行う。更に
また、ＦＩＦＯ制御回路２０は、これらＦＩＦＯに格納
されている復調データのバッファメモリ２への書き込み
を要求する復調データ書き込み要求信号２０８及びどの
種別の復調データの書き込み要求信号かを示す書き込み
ＩＤ信号２０９を調停回路２２に出力する。
【００９０】調停回路２２では、復調データ書き込み要
求信号２０８、書き込みＩＤ信号２０９、エラー訂正デ
ータ要求１０６、訂正書き戻し要求１０７及びホストデ
ータ要求１０９を受けて、あらかじめ決められた調停順
位に従ってバッファメモリ２に対するアクセス調停を行
い、調停結果２０１０をＦＩＦＯ制御回路２０とアクセ
ス信号生成回路２３とアドレス生成回路２４とデータイ
ンターフェイス２５とに対して出力する。
【００９１】次に、図２及び図６に示すデータ処理装置
の動作を、図７を参照しつつより詳細に説明する。な
お、図７は、このデータ処理装置へ、復調データがＡ，
Ｂ，Ａ，Ｃ，Ｂという種別の順番で入力された場合の各
２回のＡ及びＢの合計４回のバッファメモリへの書き込
み、エラー訂正データ要求１０６及びホストデータ要求
１０９が各々１回アサートされて、バッファメモリから
データを読み出す場合の合計６回のバッファメモリ２へ
のアクセスの際の動作タイミングを示す図である。
【００９２】すなわち、図２に示す復調回路１からバス
制御回路５に対して出力される復調データ１０２、復調
データストローブ１０３、ＮＩＤ１０４、ＮＩＤストロ
ーブ１０５、エラー訂正データ要求１０６、訂正書き戻
し要求１０７、ホストデータ要求１０９、バッファメモ
リに対するアクセスの状態を、マシンサイクルを単位と
して具体的に示している。なおまた、本実施の形態にお
いては、全ての信号はそのレベルがローの時にアサート
されたことを示すアクティブロー信号である。
【００９３】更にまた、バッファメモリ２に対するアク
セスは、調停回路５２で調停された後、通常アクセス時
には３マシンサイクル、連続したアドレスでバッファメ
モリ２の高速アクセスモード（ＤＲＡＭページモード）
を使用する場合には１マシンサイクルとする。
【００９４】次に、復調データ１０２は、Ａ，Ｂ、Ｃの
３種類であり、これらはそれぞれバッファメモリ２の異
なる領域へ書き込まれ、同じ種別のデータの書き込みは
バッファメモリ上の連続したアドレスへの書き込みとな
り高速アクセスモードで行われるものとする。
【００９５】次にまた、先の実施の形態と同じく調停回
路５２での調停の優先順位は、（１）復調されたデータ
の書き込み（２）エラー訂正データの読み出し（３）訂
正されたデータの書き戻し（４）ホストデータの読み出
しとし、調停は次アクセスの開始時に行う方式とする。
復調データ１０２、エラー訂正データ１０８、ホストデ
ータ１１０、ＤＲＡＭデータ１１６のバス幅は同じと
し、バッファメモリ１６に対するアクセスは各々１回で
完了するものとする。
【００９６】次に、ＦＩＦＯ制御回路５０の制御である
が、ＦＩＦＯの空きが２段以上あれば、後続のデータが
同じ種別でない場合にも、更に後続のデータを待ってか
ら復調データの書き込み要求を行う。また、復調データ
の書き込み要求は、実行中の要求も含めて３要求までし
かアサートしないものとする。
【００９７】以下、各マシンサイクル（ｔ１〜ｔ１４）
毎にその経過に従って、データ処理装置の動作を説明す
る。なお、先の実施の形態と同じく、前サイクルと状態
が変化していないサイクルを除き、各サイクルの復調デ
ータＦＩＦＯ２１の内容を表形式の記載に示す。
【００９８】（ｔ１） 復調回路１からバス制御回路５
に対して、次に出力される復調データの種別がＡである
ことを示すＮＩＤ１０４＝Ａと、ＮＩＤストローブ１０
５がアサートされる。また、エラー訂正回路３からエラ
ー訂正データ要求１０６が、ホストＩ／Ｆ１からホスト
データ要求１０９がアサートされる。
【００９９】バス制御回路５においては、ＦＩＦＯ制御
回路２０から１段目ＦＩＦＯ書き込み制御信号２００が
出力され、１段目ＦＩＦＯ２１１のＮＩＤ部２１１２に
Ａが書かれる。なお、ＦＩＦＯには有効なデータがない
ため、各バリッド部（Ｖ）２１１１〜２１４１は初期状
態である０となっている。
【０１００】調停回路２２ではエラー訂正データ要求１
０６とホストデータ要求１０９との間で調停処理を行
う。エラー訂正データ要求の方が優先順位が高いため、
エラー訂正データ要求が受け付けられ、ホストデータ要
求は待ち状態になる。そして、調停回路２２から調停結
果２０１０がアクセス信号生成回路５３、アドレス生成
回路２４、データインターフェイス２５に出力され、エ
ラー訂正データのバッファメモリ２からの読み出し動作
が開始される。 （ｔ１の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ Ａ − ２段目ＦＩＦＯ２１２ − ０ − − ３段目ＦＩＦＯ２１３ − ０ − − ４段目ＦＩＦＯ２１４ − ０ − − （ｔ２） エラー訂正データ要求１０６に対するバッフ
ァメモリ２へのアクセス信号がアクセス信号生成回路２
３で生成され、ＲＡＳ１１２がアサートされる。また、
アドレス生成回路２４でエラー訂正データの読み出しア
ドレスが選択されＤＲＡＭアドレス１１５が出力され
る。
【０１０１】（ｔ３） 復調回路１からバス制御回路５
に対して、復調データストローブ１０３がアサートされ
復調データ１０２（データをＡ１とする）が出力され
る。同時に、次の復調データ１０２の種別がＢであるこ
とを示すＮＩＤ１０４＝Ｂと、ＮＩＤストローブ１０５
がアサートされる。バス制御回路５においては、ＦＩＦ
Ｏ制御回路２０から１段目ＦＩＦＯ書き込み制御信号２
００が出力され、１段目ＦＩＦＯ２１１のデータ部２１
１０にＡ１が、バリッド部（Ｖ）２１１１に１が、ＮＩ
Ｄ部２１１２にＢが、ＩＤ部２１１３には直前のＮＩＤ
部の値Ａがそれぞれ書きこまれる。
【０１０２】ここで、ＦＩＦＯ制御回路２０は、１段目
ＦＩＦＯ情報信号２０１から、１段目ＦＩＦＯに有効な
データがあり、格納されているデータの種別（ＩＤ＝
Ａ）と次に転送されてくるデータ種別（ＮＩＤ＝Ｂ）が
異なるが、ＦＩＦＯに２段以上の空きがある場合には、
更に次のデータが送られてくるまで、復調データ書き込
み要求２０８はアサートせずに次データが転送されてく
るのを待つ。また、アクセス信号生成回路２３からＣＡ
Ｓ１１３がアサートされ、バッファメモリ２からＤＲＡ
Ｍデータ１１６が出力され、エラー訂正のためのデータ
の読み出し動作が完了する。 （ｔ３の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ Ａ１ １ Ｂ Ａ ２段目ＦＩＦＯ２１２ − ０ − − ３段目ＦＩＦＯ２１３ − ０ − − ４段目ＦＩＦＯ２１４ − ０ − − （ｔ４） バス制御回路５において、データインターフ
ェイスを介してエラー訂正データ１０８がエラー訂正回
路３に転送される。また、ＦＩＦＯ制御回路２０から２
段目ＦＩＦＯ書き込み制御信号２０２が出力され、１段
目ＦＩＦＯ２１１の内容が書きこまれる。同時に、１段
目ＦＩＦＯ２１１のバリッド部（Ｖ）２１１１は０にク
リアされて有効なデータがない状態となり、ＩＤ部２１
１３には直前のＮＩＤ部の値Ｂが書き込まれる。
【０１０３】ここで、ＦＩＦＯ制御回路２０は、２段目
ＦＩＦＯ情報信号２０３から、２段目ＦＩＦＯに有効な
データがあり、格納されているデータの種別（ＩＤ＝
Ａ）と次に転送されてくるデータ種別（ＮＩＤ＝Ｂ）が
異なるが、ＦＩＦＯが３段空いている為、復調データ書
き込み要求２０４はアサートしないで、後続のデータが
到着するのを待つ。
【０１０４】調停回路２２では待ち状態にあるホストデ
ータ要求１０９を受け付け、調停回路２２から調停結果
２０６がアクセス信号生成回路２３、アドレス生成回路
２４、データインターフェイス２５に出力され、３サイ
クルかけてのホストデータのバッファメモリ２からの読
み出し動作が開始される。 （ｔ４の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ − Ｂ ２段目ＦＩＦＯ２１２ Ａ１ １ Ｂ Ａ ３段目ＦＩＦＯ２１３ − ０ − − ４段目ＦＩＦＯ２１４ − ０ − − （ｔ５） ホストデータ要求に対するバッファメモリ２
へのアクセス信号がアクセス信号生成回路２３で生成さ
れ、ＲＡＳ１１２がアサートされる。また、アドレス生
成回路２４でホストデータの読み出しアドレスが選択さ
れＤＲＡＭアドレス１１５が出力される。
【０１０５】復調回路１からバス制御回路５に対して、
復調データストローブ１０３がアサートされ復調データ
１０２（このデータをＢ１とする）が出力される。同時
に、次の復調データ１０２の種別がＡであることを示す
ＮＩＤ１０４＝Ａと、ＮＩＤストローブ１０５がアサー
トされる。バス制御回路においては、ＦＩＦＯ制御回路
２０から１段目ＦＩＦＯ書き込み制御信号２００が出力
され、１段目ＦＩＦＯ２１１のデータ部２１１０にＢ１
が、バリッド部（Ｖ）２１１１に１が、ＮＩＤ部２１１
２にＡが、ＩＤ部２１１３にＢがそれぞれ書きこまれ
る。
【０１０６】また、ＦＩＦＯ制御回路２０から３段目Ｆ
ＩＦＯ書き込み制御信号２０４が出力され、２段目ＦＩ
ＦＯ２１２の内容が書きこまれる。同時に、２段目ＦＩ
ＦＯ２１２のバリッド部（Ｖ）２１２１は０にクリアさ
れ有効なデータがない状態となる。ここで、ＦＩＦＯ制
御回路２０は、１段目ＦＩＦＯ情報信号２０１から次に
転送されてくるデータ種別がＡであることを検知し、次
のデータが送られてきてから３段目ＦＩＦＯのデータＡ
１の書き込みを実行する判断を行う。（もし、次に転送
されてくるデータ種別がＡでない場合には、３段目ＦＩ
ＦＯのデータＡ１の書き込みを調停回路２２に対して要
求する。） （ｔ５の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ Ｂ１ １ Ａ Ｂ ２段目ＦＩＦＯ２１２ − ０ − − ３段目ＦＩＦＯ２１３ Ａ１ １ Ｂ Ａ ４段目ＦＩＦＯ２１４ − ０ − − （ｔ６） アクセス信号生成回路２３からＣＡＳ１１３
がアサートされ、バッファメモリ２からＤＲＡＭデータ
１１６が出力され、ホストデータの読み出し動作が完了
する。
【０１０７】復調回路１からバス制御回路５に対して、
復調データストローブ１０３がアサートされ、復調デー
タ１０２（このデータをＡ２とする）が出力される。同
時に、次の復調データ１０２の種別がＣであることを示
すＮＩＤ１０４＝Ｃと、ＮＩＤストローブ１０５がアサ
ートされる。バス制御回路５においては、ＦＩＦＯ制御
回路２０から１段目ＦＩＦＯ書き込み制御信号２００が
出力され、１段目ＦＩＦＯ２１１のデータ部２１１０に
Ａ２が、バリッド部（Ｖ）２１１１に１が、ＮＩＤ部２
１１２にＣが、ＩＤ部２１１３にＡがそれぞれ書きこま
れる。
【０１０８】また、ＦＩＦＯ制御回路２０から４段目Ｆ
ＩＦＯ書き込み制御信号２０６が出力され、３段目ＦＩ
ＦＯ２１３の内容が書きこまれる。そして、ＦＩＦＯ制
御回路２０は、Ａ種別の後続のデータが転送されてきた
為、復調データ書き込み要求信号２０８及び書き込みＩ
Ｄ２０９を調停回路２２にアサートする。調停回路２２
では、ホストデータ読み出し動作を実行中であるため、
復調データ書き込み要求は待たされる。 （ｔ６の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ Ａ２ １ Ｃ Ａ ２段目ＦＩＦＯ２１２ Ｂ１ １ Ａ Ｂ ３段目ＦＩＦＯ２１３ − ０ − − ４段目ＦＩＦＯ２１４ Ａ１ １ Ｂ Ａ （ｔ７） バス制御回路５において、データインターフ
ェイス２５を介してホストデータ１１０がホストＩ／Ｆ
４に転送される。調停回路２２では、復調データ転送要
求を受け付け、調停結果２０１０がアクセス信号生成回
路２３、アドレス生成回路２４、データインターフェイ
ス２５に出力され、３サイクルかけての復調データＡ１
のバッファメモリ２への書き込み動作が開始される。Ｆ
ＩＦＯ制御回路２０は、２段目ＦＩＦＯ２１２の内容を
３段目ＦＩＦＯ２１３に、１段目ＦＩＦＯ２１１の内容
を２段目ＦＩＦＯに各々書き込む。更に、データ種別が
Ａの４段目ＦＩＦＯの書き込み動作が実行中である為、
３段目ＦＩＦＯを飛ばしてデータ種別がＡの２段目ＦＩ
ＦＯ２１２のデータの書き込み要求２０８及び書き込み
ＩＤ２０９をアサートする。 （ｔ７の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ − Ｃ ２段目ＦＩＦＯ２１２ Ａ２ １ Ｃ Ａ ３段目ＦＩＦＯ２１３ Ｂ１ １ Ａ Ｂ ４段目ＦＩＦＯ２１４ Ａ１ １ Ｂ Ａ （ｔ８） 復調データＡ１の書き込み要求に対するバッ
ファメモリ２へのアクセス信号がアクセス信号生成回路
２３で生成され、ＲＡＳ１１２がアサートされる。ま
た、アドレス生成回路２４で復調データのＡ種別の書き
込みアドレスが選択されＤＲＡＭアドレス１１５が出力
される。復調回路１からバス制御回路５に対して、復調
データストローブ１０３がアサートされ、復調データ１
０２（データをＣ１とする）が出力される。同時に、次
の復調データ１０２の種別がＢであることを示すＮＩＤ
１０４＝Ｂと、ＮＩＤストローブ１０５がアサートされ
る。
【０１０９】バス制御回路５においては、ＦＩＦＯ制御
回路２０から１段目ＦＩＦＯ書き込み制御信号２００が
出力され、１段目ＦＩＦＯ２１１のデータ部２１１０に
Ｃ１が、バリッド部（Ｖ）２１１１に１が、ＮＩＤ部２
１１２にＢが、ＩＤ部２１１３にＣがそれぞれ書きこま
れる。ＦＩＦＯ制御回路２０は、ＦＩＦＯに２段以上空
きがなく、かつ後続のデータがＣ種別である為、３段目
ＦＩＦＯ２１３に格納されているＢ１データの復調デー
タ書き込み要求信号２０８及び書き込みＩＤ２０９を調
停回路２２にアサートする。 （ｔ８の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ Ｃ１ １ Ｂ Ｃ ２段目ＦＩＦＯ２１２ Ａ２ １ Ｃ Ａ ３段目ＦＩＦＯ２１３ Ｂ１ １ Ａ Ｂ ４段目ＦＩＦＯ２１４ Ａ１ １ Ｂ Ａ （ｔ９） アクセス信号生成回路２３からＣＡＳ１１３
及びＷＥ１１４がアサートされ、データインターフェイ
ス２５から４段目ＦＩＦＯ２１４のデータ部に格納され
ているデータＡ１が選択されてＤＲＡＭデータ１１６と
して出力される。そして、この復調データＡ１の書き込
み動作が完了する。
【０１１０】（ｔ１０） 前サイクルでＡ１データの書
き込みが完了したので、１段目から３段目のＦＩＦＯの
内容が各々次段のＦＩＦＯに書き込まれる。復調回路１
１からバス制御回路５に対して、復調データストローブ
１０３がアサートされ復調データ１０２（データをＢ２
とする）が出力される。同時に、次の復調データ１０２
の種別がＡであることを示すＮＩＤ１０４＝Ａと、ＮＩ
Ｄストローブ１０５がアサートされる。バス制御回路５
においては、ＦＩＦＯ制御回路２０から１段目ＦＩＦＯ
書き込み制御信号２００が出力され、１段目ＦＩＦＯ２
１１のデータ部２１１０にＢ２が、バリッド部（Ｖ）２
１１１に１が、ＮＩＤ部２１１２にＡが、ＩＤ部２１１
３にＢがそれぞれ書きこまれる。
【０１１１】調停回路２２では、待ち状態にあったＡ２
データの書き込み要求を受け付け、復調データのバッフ
ァメモリ２への書き込み動作が開始される。ここで、復
調データの種別が前の書き込みと同じ為、書き込みアド
レスは連続したアドレスとなる。アクセス信号生成回路
２３では、ＤＲＡＭアドレス１１５からバッファメモリ
２の高速アクセスモード（ＤＲＡＭページモード）でア
クセスが可能であることを検知して、ＲＡＳ１１２、Ｃ
ＡＳ１１３、ＷＥ１１４をアサートする。そして、デー
タインターフェイス２５では３段目ＦＩＦＯ２１３のデ
ータ部２１３０のＡ２データが選択されてＤＲＡＭデー
タ１１６に出力される。アクセスは１サイクルで実行さ
れ復調データの書き込み動作が完了する。 （ｔ１０の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ Ｂ２ １ Ａ Ｂ ２段目ＦＩＦＯ２１２ Ｃ１ １ Ｂ Ｃ ３段目ＦＩＦＯ２１３ Ａ２ １ Ｃ Ａ ４段目ＦＩＦＯ２１４ Ｂ１ １ Ａ Ｂ （ｔ１１） 前サイクルでＡ２データの書き込みが完了
したので、１段目から２段目ＦＩＦＯの内容が各々次段
のＦＩＦＯに書き込まれる。ＦＩＦＯ制御回路２０は、
次にバッファメモリ２への書き込みが実行される復調デ
ータのデータ種別がＢである為、３段目ＦＩＦＯを飛ば
して２段目ＦＩＦＯに格納されているＢ２データの書き
込み要求を調停回路２２に対して行う。調停回路２２で
は、Ｂ１データ復調データ転送要求を受け付け、調停結
果２０６がアクセス信号生成回路２３、アドレス生成回
路２４、データインターフェイス２５に出力され、３サ
イクルかけての復調データＢ１のバッファメモリへの書
き込み動作が開始される。
【０１１２】 （ｔ１１の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ − Ａ ２段目ＦＩＦＯ２１２ Ｂ２ １ Ａ Ｂ ３段目ＦＩＦＯ２１３ Ｃ１ １ Ｂ Ｃ ４段目ＦＩＦＯ２１４ Ｂ１ １ Ａ Ｂ （ｔ１２） 復調データＢ１の書き込み要求に対するバ
ッファメモリ２へのアクセス信号がアクセス信号生成回
路２３で生成され、ＲＡＳ１１２がアサートされる。ま
た、アドレス生成回路２４で復調データのＢ種別の書き
込みアドレスが選択されＤＲＡＭアドレス１１５が出力
される。更に、ＦＩＦＯ制御回路２０では、ＦＩＦＯが
２段以上空いていない為、後続のデータを待たずに３段
目ＦＩＦＯのＣ１データのバッファメモリ２への書き込
みを調停回路２２に要求する。
【０１１３】（ｔ１３） アクセス信号生成回路２３か
らＣＡＳ１１３及びＷＥ１１４がアサートされ、データ
インターフェイス２５から４段目ＦＩＦＯ２１４のデー
タ部に格納されているデータ（Ｂ１）が選択されてＤＲ
ＡＭデータ１１６として出力される。そして、復調デー
タの書き込み動作が完了する。
【０１１４】（ｔ１４） 前サイクルでＢ１データの書
き込みが完了したので、２段目から３段目ＦＩＦＯの内
容が各々次段のＦＩＦＯに書き込まれる。調停回路２２
では、待ち状態にあったＢ２データの書き込み要求を受
け付け、この復調データＢ２のバッファメモリ２への書
き込み動作が開始される。ここで、復調データの種別が
前の書き込みと同じ為、書き込みアドレスは連続したア
ドレスとなる。アクセス信号生成回路２３では、ＤＲＡ
Ｍアドレス１１５からバッファメモリ２への高速アクセ
スモード（ＤＲＡＭページモード）でアクセスが可能で
あることを検知して、ＲＡＳ１１２、ＣＡＳ１１３、Ｗ
Ｅ１１４をアサートする。そして、データインターフェ
イス２５では３段目ＦＩＦＯ２１３のデータ部２１３０
のＢ２データが選択されてＤＲＡＭデータ１１６に出力
される。アクセスは１サイクルで実行され復調データの
書き込み動作が完了する。 （ｔ１４の状態の表形式記載） データ部 Ｖ ＮＩＤ ＩＤ １段目ＦＩＦＯ２１１ − ０ − Ａ ２段目ＦＩＦＯ２１２ − ０ − − ３段目ＦＩＦＯ２１３ Ｂ２ １ Ａ Ｂ ４段目ＦＩＦＯ２１４ Ｃ１ １ Ｂ Ｃ 以上のように、本実施の形態によれば、ＦＩＦＯの空き
が２段以下になるまでは後続の復調データが到着するの
を待って、同じ種別のデータが到着した場合には、順番
を入れ替えて同じ種別のデータを連続してバッファメモ
リへの書き込みを実行する。これにより、バッファメモ
リへの高速アクセスモードが使用可能となるため、アク
セス時間が削減される。
【０１１５】（第３の実施の形態）本実施の形態は、１
時記憶手段としてのＦＩＦＯに関する。
【０１１６】本実施の形態のＦＩＦＯは、図３と図６に
概念的に示すのが短形であるのに対して、図８に示すよ
うに概念的にはいわばドーナツ型である。本図８におい
て、２１０は復調データを格納するＦＩＦＯの本体部と
しての記憶部であり、図に示すごとくデータの書き込
み、読み出しに際して概念的には反時計方向に回転す
る。２１５はデータ書き込み用のアームであり、２１６
はデータ読み出し用のアームである。このため、反時計
方向に回転しつつ既に格納しているデータをバッファメ
モリ２へ転送しつつ次に転送されてきた復調データをそ
の種別に無関係に上書きにて格納することが可能とな
る。
【０１１７】従って、格納しているデータをバッファメ
モリ２へ転送している最中に同一種別のデータが転送さ
れてくれば、反時計方向への回転をそのまま続行するこ
とにより該復調データの自身への格納、そして目下バッ
ファメモリへ転送中のデータに連続しての転送されてき
た復調データのバッファメモリへの高速転送が可能とな
る。
【０１１８】なお、次の復調データが別の種別であるな
らば、反時計方向への回転はなされるが、連続しての復
調データの転送はなされず、該データ（ケースによりこ
れと次の復調データの種別、その他、有効を示す情報
等）の格納のみなされることとなる。
【０１１９】次に、本実施の形態のＦＩＦＯの本体部の
容量は、各種の復調データの容量、転送されてくる頻度
とバッファメモリへ転送する頻度とを考慮して決定され
ているのは勿論である。
【０１２０】また、光ディスクの回転速度、データ記録
密度や映像や音楽等の格納データの種類等より該データ
種別毎に復調手段からバス制御手段へ転送されてくる復
調データの間隔が大凡判明している場合には、目下バッ
ファメモリへの転送中の復調データの転送終了直後に次
の同一種別のデータの復調回路からの転送が開始される
ことがバス制御手段に判明していることもある。このと
きには実質的に連続してのバッファメモリへの転送がな
されるようにしていても良い。更にこのときには、ＦＩ
ＦＯを介さず直接バッファメモリの次のアドレスへの書
き込みがなされるようにしても良い。
【０１２１】以上、本発明をその幾つかの実施の形態に
基づいて説明してきたが、本発明は何もこれらに限定さ
れるものでないのは勿論である。すなわち、例えば以下
の様にしても良い。
【０１２２】１）バッファから転送等のため読み出した
エラー訂正用のデータやホストデータは、一旦内蔵のラ
ッチに保持しておき次のサイクルで転送するのでなく、
読み出したサイクル内でそのまま転送するようにしてい
る。
【０１２３】２）ＦＩＦＯは後続のデータが転送されて
くるごとに次段に進むものでなく、書き込みポインタを
変更するためデータは実際には次段に進まないものとし
ている。
【０１２４】３）復調データと次に転送するデータの種
別を示すＮＩＤとは常に同じタイミングでバス制御回路
に復調回路から出力されるものでなく、これもＮＩＤが
復調データよりも前に出力されるようにしている。
【０１２５】４）他の構成部を有し、このためバス制御
回路の調整対象たる記憶手段へのアクセス要求は４以上
である。
【０１２６】５）エラー訂正手段は、誤りを検出しなけ
ればその旨を外部インターフェイス手段等へ通知し、目
下自分が保持しているデータの記憶手段への再度の上書
きはしないようにしている。従って、このデータは次の
エラー訂正用データが読み込まれる際に該データの上書
きで消滅等することとなる。
【０１２７】
【発明の効果】以上の説明で判るように、本発明では、
復調回路で復調されたデータのバッファメモリへの書き
込みを後続の同じ種別のデータの到着を待ってから連続
して行うため、高速アクセスモードを使用することが可
能となる。
【図面の簡単な説明】
【図１】 従来のデータ処理装置の構成図である。
【図２】 本発明の第１の実施の形態のデータ処理装置
の構成図である。
【図３】 上記データ処理装置のバス制御回路の構成図
である。
【図４】 上記バス制御回路を含むデータ処理装置の動
作タイミング図である。
【図５】 上記バス制御回路を含むデータ処理装置の他
の動作タイミング図である。
【図６】 本発明の第２の実施の形態のバス制御回路の
構成図である。
【図７】 上記バス制御回路を含むデータ処理装置の動
作タイミング図である。
【図８】 本発明の第３の実施の形態のＦＩＦＯの構成
を概念的に示した図である。
【符号の説明】
１ 復調回路 ２ バッファメモリ ３ エラー訂正回路 ４ ホストＩ／Ｆ ５ バス制御回路 ６ コマンド処理回路 ２０ ＦＩＦＯ制御回路 ２１ （多段の）ＦＩＦＯ ２２ 調停回路 ２３ アクセス信号生成回路 ２４ アドレス信号生成回路 ２５ データインタフェイス ２００ １段目ＦＩＦＯ書き込み制御信号 ２０１ １段目ＦＩＦＯ情報 ２０２ ２段目ＦＩＦＯ書き込み制御信号 ２０３ ２段目ＦＩＦＯ情報 ２０４ ３段目ＦＩＦＯ書き込み制御信号 ２０５ ３段目ＦＩＦＯ情報 ２０６ ４段目ＦＩＦＯ書き込み制御信号 ２０７ ４段目ＦＩＦＯ情報 ２０８ 復調データ書き込み要求信号 ２０９ 書き込みＩＤ信号 ２０１０ 調停結果 ２１０ ＦＩＦＯ本体部 ２１１ １段目ＦＩＦＯ ２１２ ２段目ＦＩＦＯ ２１３ ３段目ＦＩＦＯ ２１４ ４段目ＦＩＦＯ ２１５ データ書き込み用アーム ２１６ データ読み出し用アーム １００ 入力データ １０１ コマンド １０２ 復調データ １０３ 復調データストローブ １０４ ＮＩＤ １０５ ＮＩＤストローブ １０６ エラー訂正データ要求 １０７ 訂正書き戻し要求 １０８ エラー訂正データ １０９ ホストデータ要求 １１０ ホストデータ １１１ コマンド指示信号 １１２ ＲＡＳ １１３ ＣＡＳ １１４ ＷＥ １１５ ＤＲＡＭアドレス １１６ ＤＲＡＭデータ １１７ ホスト出力データ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 20/10 G06F 3/06 G06F 12/00 G06F 13/16 G06F 13/38

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 光ディスク媒体から読み出した物理デー
    タを復調する復調手段と、復調されたデータをその種別
    に応じてのアドレスに一時記憶し、併せてエラー訂正及
    び外部へ転送する際のバッファとして一時的に記憶もす
    る記憶手段と、記憶手段に記憶されているデータを読み
    出してエラー検出とエラー訂正を行った後再度記憶手段
    に訂正したデータを上書きして戻すエラー訂正手段と、
    エラー訂正のなされたデータを記憶手段から読み出して
    外部に出力する外部インターフェイス手段と、復調手段
    とエラー訂正手段による記憶手段に対する復調されたデ
    ータや訂正したデータの書き込み及びエラー訂正手段に
    よるエラー訂正と外部インターフェイス手段によるデー
    タ転送のためのデータの読み出しのための記憶手段への
    アクセス要求を所定の優先順位で調整するアクセス要求
    調整小手段を有するバス制御手段とを備えたデータ処理
    装置において、 上記復調手段は、 復調データと併せて次に転送する復調データが上記記憶
    手段のどの種別用のアドレスに書き込むかを特定できる
    次データ種別情報とを上記バス制御手段に出力する次サ
    イクル復調データ種別情報通知小手段を備え、 上記バス制御手段は、 上記復調手段から転送されてきた復調データを一時記憶
    する一時記憶小手段と、 上記記憶手段への復調データの書き込みに際して、上記
    復調データに併せて送られてきた次データ種別情報が目
    下送られてきた復調データのデータ種別と相違する場合
    には直ちに該データの上記記憶手段への書き込み要求を
    発行し、同じ場合には上記第１の送られてきた復調デー
    タを前記一時記憶小手段に記憶させ、更に次の復調デー
    タの到着後、前記一時記憶小手段に記憶している復調デ
    ータと上記到着直後の次の復調データを連続して上記記
    憶手段へ書き込む要求を発行する同一種別データ連続書
    き込み制御小手段とを有していることを特徴とするデー
    タ処理装置。
  2. 【請求項２】 前記一時記憶小手段は、 上記復調手段から転送されてきた第１の復調データ及び
    該データのデータ種別情報と次に復調され、送られてく
    るデータの種別情報とを記憶するＦＩＦＯであり、 また上記同一種別データ連続書き込み制御小手段は、 前記ＦＩＦＯに記憶している復調データを上記記憶手段
    に転送し、該データ転送後次の同じ種別の復調データを
    直接若しくは前記ＦＩＦＯを経由して上記記憶手段に転
    送するよう制御する直接若しくは一段ＦＩＦＯ使用同一
    種別データ連続書き込み制御小手段であることを特徴と
    する請求項１に記載のデータ処理装置。
  3. 【請求項３】 上記バス制御手段は、 上記復調回路から転送された第１の復調データ及び該デ
    ータのデータ種別情報と、次に復調されて送られてくる
    予定のデータの種別情報とを記憶する第１のＦＩＦＯ
    と、 次の復調データのデータ種別が前記第１のＦＩＦＯに記
    憶された復調データと同一ならば、次の復調データを記
    憶する第２のＦＩＦＯとを有し、 前記同一種別データ連続書き込み制御小手段は、 前記第１のＦＩＦＯの復調データを書き込んだ後前記第
    ２のＦＩＦＯ復調データを書き込む要求を発行する２Ｆ
    ＩＦＯ使用同一種別データ連続書き込み制御小手段であ
    ることを特徴とする請求項１記載のデータ処理装置。
  4. 【請求項４】 光ディスク媒体から読み出した物理デー
    タを復調する復調手段と、復調されたデータをその種別
    に応じてのアドレスに一時記憶し、併せてエラー訂正及
    び外部へ転送する際のバッファとして一時的に記憶もす
    る記憶手段と、記憶手段に記憶されているデータを読み
    出してエラー検出とエラー訂正を行った後再度記憶手段
    に訂正したデータを上書きして戻すエラー訂正手段と、
    エラー訂正のなされたデータを記憶手段から読み出して
    外部に出力する外部インターフェイス手段と、復調手段
    とエラー訂正手段による記憶手段に対する復調されたデ
    ータや訂正したデータの書き込み及びエラー訂正手段に
    よるエラー訂正と外部インターフェイス手段によるデー
    タ転送のためのデータの読み出しのための記憶手段への
    アクセス要求を所定の優先順位で調整するアクセス要求
    調整小手段を有するバス制御手段とを備えたデータ処理
    装置において、 上記復調手段は、 復調データと併せて次に転送する復調データが上記記憶
    手段のどの種別用のアドレスに書き込むかを特定できる
    次データ種別情報とを上記バス制御手段に出力する次サ
    イクル復調データ種別情報通知小手段を備え、 前記バス制御手段は、 上記復調手段から転送されてきた復調データ及び該復調
    データのデータ種別情報と上記次データ種別情報とを一
    束分の内容として格納する多束ＦＩＦＯ小手段と、 前記復調手段から送られてくる復調データと次データ種
    別情報の前記多束ＦＩＦＯ小手段のＦＩＦＯへの書き込
    みを制御するＦＩＦＯ書き込み制御小手段と、 前記多束ＦＩＦＯ小手段の空きのＦＩＦＯが一定数存在
    しないならば、前記多束ＦＩＦＯ小手段の各ＦＩＦＯに
    格納されている復調データの所定の順序での上記記憶手
    段への書き込み要求を発行する所定順序書き込み制御小
    手段と、 前記多束ＦＩＦＯ小手段の各ＦＩＦＯに同一データ種別
    の復調データが所定数格納されているならば、空きのＦ
    ＩＦＯの個数にかかわらずこれらの同一種別のデータを
    到着順に上記記憶手段へ書き込む要求を発行する同一種
    別データ連続書き込み制御小手段とを有していることを
    特徴とするデータ処理装置。
  5. 【請求項５】 前記所定順序書き込み制御小手段は、 前記多束ＦＩＦＯ小手段の空きのＦＩＦＯが２個有り、
    次に送られてくる復調データのデータ種別が既にＦＩＦ
    Ｏに格納されているいずれかの復調データのデータ種別
    と同じであるならば、次の復調データの到着まで当該種
    別の復調データの書き込み要求を発行しない連続書き込
    み配慮型所定順序書き込み制御小手段であることを特徴
    とする請求項４記載のデータ処理装置。
  6. 【請求項６】 前記多束ＦＩＦＯ小手段は、 復調されるデータの種別＋１の個数のＦＩＦＯを有する
    データ種別対応多束ＦＩＦＯ手段であることを特徴とす
    る請求項４若しくは請求項５記載のデータ処理装置。
  7. 【請求項７】 上記復調手段は、 復調するデータの種別が３である３データ種別復調手段
    であることを特徴とする請求項４、請求項５若しくは請
    求項６記載のデータ処理装置。
  8. 【請求項８】 前記同一種別データ連続書き込み制御小
    手段は、 目下前記記憶手段へ書き込み中の復調データと同一のデ
    ータ種別の復調データが復調手段より送られてきたなら
    ば、当該送られてきた復調データをも目下書き込み中の
    復調データ若しくはそれに続行する同一のデータ種別の
    復調データに連続して前記記憶手段へ書き込むこととな
    るよう書き込み要求を発行する到着同一種別データ連続
    書き込み制御小手段であることを特徴とする請求項４か
    ら請求項７のいずれかに記載のデータ処理装置。
  9. 【請求項９】 上記記憶手段は、 ダイナミックＲＡＭ等の連続したアドレスへの高速アク
    セスモードを備える高速アクセスモード可能型記憶手段
    であることを特徴とする、請求項１から請求項８のいず
    れかに記載のデータ処理装置。
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