JP3315308B2 - クロック同期型半導体記憶装置およびそのアクセス方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
るもので、特に詳細にはデータを高速に入出力すること
のできるクロック同期型半導体装置およびそのアクセス
方法に関する。

【０００２】

【従来の技術】以前に筆者はシステムに供給される基本
クロックに同期して、その基本クロックの特定番目のサ
イクルでアドレスを取り込み、さらにそのサイクルから
数えて一定数のサイクル後にデータの入出力を開始する
半導体記憶装置を提案した（特願平３−２５５３５
４）。その半導体記憶装置の動作では行のアドレスを与
えてからデータが出力されるまでのデータの出力を行わ
ないサイクルが存在していた。したがってクロックに同
期してデータ出力を行っている途中で、例えば行アドレ
スを変えるとデータの出力されないサイクルが生じてし
まうことになる。また、列アドレスの場合でも、頻繁に
列アドレスを変化させてランダムアクセス性を持たせる
ことには適していない。この点について、以下に詳細に
説明する。

【０００３】半導体メモリのメモリセルアレイの構成
は、複数のメモリセルが規則正しく配列された行と列と
からなるマトリクス構造をしている。一般には行のアド
レスによりワード線に属する一連のセルが選択されて、
列アドレスにより選択されたワード線内のひとつのセル
のデータが選択される。この為、行アドレスの確定から
データの出力までにかかる時間は、列アドレスの確定か
らのデータ出力までにかかる時間より長い時間を必要と
する。このため、一連のクロック同期のデータ出力中に
新たな行アドレスが設定されると、新たな行アドレスの
行をアクセスするための時間が必要とされるために、ク
ロック同期のデータ出力が途切れることになる。これが
データの出力されないサイクルと呼ばれる。特にＤＲＡ
Ｍでは新たな行アドレスのアクセスの前には必ずプリチ
ャージ時間が必要であるため、個々のデータの出力の途
切れの時間は長くなる。図２は、上記したデータの出力
されないサイクルを具体的に示した図である。同図にお
いてまずメモリのアクセスは制御信号ロウイネーブル／
ＲＥが“Ｌ”のサイクルのときに行アドレスを与え（Ｃ
ＬＫ１）、例えばそのサイクルから２サイクル後に制御
信号カラムイネーブル／ＣＥが“Ｌ”のサイクルのとき
（ＣＬＫ３）行アドレスを与えることによりメモリセル
群の所定列のアクセスが開始される。このデータは出力
されるまで何サイクルかを経た後に、例えば列アドレス
を与えた後４サイクル目（ＣＬＫ７）で外部回路とのデ
ータ受け渡しが可能となる。次に、決められた順序に従
ってサイクル毎にデータが出力される。行アドレスが与
えられた後の一連の指定されるセルデータは全て最初に
与えられた行アドレスに属している。これはＤＲＡＭに
おいては、行アドレスからのアクセスはセルデータをセ
ンスしセンスアンプに保持するのに時間がかかるが、列
アドレスに対するアクセスはこのセンスアンプに保持さ
れたデータを読み出してくるだけなので比較的少ない時
間で読み出すことができるからである。さて、制御信号
／ＲＥを“Ｌ”にして新たな行アドレスを設定した場
合、今までセンスアンプに保持していたデータをリセッ
トし、新たな行のデータのセンスを行うためにセンス系
のプリチャージが必要である。このプリチャージを行っ
た後にセンス動作を行い、新たな列データをセンスアン
プに保持する。この新たに指定される行のためのプリチ
ャージの期間中、以前の行アドレスに属するデータは、
出力レジスタにまとめて読み出された分については出力
し続けることが出来るが、その分の出力の完了後は、出
力すべきデータがまだ準備されていないため出力動作は
停止する。同図では新たな行アドレスが設定されたサイ
クル（ＣＬＫ１２）から３サイクル（ＣＬＫ１５）後ま
でデータ出力が持続できる。この例では、新たな行アド
レスのデータ出力には最低でも６サイクル掛かるため、
２サイクルのデータ出力の隙間が生じる。

【０００４】

【発明が解決しようとする課題】以上説明してきたよう
に、従来のクロック同期型半導体装置では行アドレスの
指定を変化させるとクロックに同期したデータ出力が途
切れて、クロック同期型メモリとしての機能を完全に発
揮できないという問題があった。

【０００５】また、列アドレスの変化に対してのデータ
出力であるが図４に示すように、筆者が提案した半導体
記憶装置においては（図３参照）、記憶セル群３２から
シリアルレジスタ３７に一括して一列分のデータが転送
されるので、シリアルレジスタ３７の長さ分のデータを
出力するのに必要なサイクル内では列アドレスを任意に
変更出来ない。つまりこの場合、メモリセルの高速アク
セスのためにシリアルレジスタ３７のアクセスは常に一
定の順序で行われ、このレジスタ３７へのデータ一括転
送の際にのみ、そのレジスタ３７のアクセスの先頭を決
めることが出来るからである。従って、この例ではシリ
アルレジスタ３７のビットが多ければ多いほどそのラン
ダムアクセス性の特徴がなくなってしまうことになる。

【０００６】そこで本発明は、上記した従来の課題を解
決するためになされたものであり、その目的とするとこ
ろは、従来のクロック同期型アクセス方式において、行
アドレスを変更することによりクロックサイクルに同期
したデータ出力が行われないサイクルの発生をなくし、
列アドレスに関しても、出力用のシリアルレジスタの長
さに依らずにメモリセル内部でのデータ転送に要する時
間のみで決まるサイクルで、新列アドレスに変更しての
クロック同期型のアクセスが可能なシステムを提供する
ことにある。

【０００７】

【課題を解決するための手段】上記した従来の課題を解
決するため、本発明の請求項１に記載のクロック同期型
半導体記憶装置では、行列状に配置された複数のメモリ
セルから構成され、該メモリセルは複数のブロックに分
割された構成を有するメモリと、前記メモリと外部との
データアクセスを行うため、一まとまりのアクセスデー
タを一時的に蓄積する複数のレジスタと、前記レジスタ
のどれに前記アクセスデータを格納するかの選択を行う
スクランブル手段と、クロック信号のサイクル毎に、前
記スクランブル手段に前記レジスタのそれぞれに所定の
順序で巡回的に前記アクセスデータを格納させる制御を
行うスクランブラー制御回路と、前記レジスタおよび外
部とのデータのやり取りを行う出力手段とから構成さ
れ、前記スクランブル制御手段は、データアクセス開始
のための先頭アドレスが与えられると前記スクランブル
手段の選択順位を所定の順序で設定する機能を有するこ
とを特徴としている。

【０００８】さらに、請求項４に記載のクロック同期型
半導体記憶装置のアクセス方法においては、行列状に配
置された複数のメモリセルから構成され、該メモリセル
は複数のブロックに分割された構成を有するメモリと外
部とのデータアクセスをクロック信号に同期して実行
し、複数のレジスタ内に前記メモリと外部とのデータア
クセスを行うため、一まとまりのアクセスデータを一時
的に蓄積し、スクランブル手段により、前記レジスタの
いずれかに前記アクセスデータを格納するかの選択を行
い、スクランブラー制御回路により、クロック信号のサ
イクル毎に、前記スクランブル手段に前記レジスタのそ
れぞれに所定の順序で巡回的に前記アクセスデータを格
納させる制御を行い、出力手段により、前記レジスタお
よび外部とのデータのやり取りを行い、前記スクランブ
ル制御手段により、データアクセス開始のための先頭ア
ドレスが与えられる毎に前記スクランブル手段の選択順
位を所定の順序で設定することを特徴とする。

【０００９】上記したクロック同期型半導体記憶装置お
よびアクセス方法においては、ブロックを指定するアド
レスデータとしての行アドレスの一部のビットが変化す
る毎に、アクティブとなるメモリセルブロックを変え
て、前アクティブなメモリセルブロックからのデータが
シリアルレジスタから出力されている間に、新しくアク
ティブとなるメモリセルブロックをアクセスして行アド
レスからデータ出力までの新しいデータが出力されない
サイクルを無くすようにしている。また、メモリセルブ
ロックから出力用のシリアルレジスタにデータを格納す
る際にレジスタの構成要素の一部毎にデータを格納し、
その際、与えられた列アドレスに従って決まったデータ
順に従って該レジスタへ格納していくことにより、シリ
アルレジスタのアクセス順は常に一定としたまま高速動
作を行ない、かつ頻繁な列アドレスの変更にも十分対処
できるようにしている。

【００１０】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。

【００１１】図１は、本発明によるクロック同期型半導
体記憶装置のブロック図である。同図においてメモリセ
ル部は２つのブロック部分ＡおよびＢに分かれ、このブ
ロックの部分の選択は、例えばブロックを指定するアド
レスデータとして行アドレスの最下位ビットの値を変化
させて行う。このブロックセル群Ａ，Ｂは行アドレスを
与えられると、そのアドレスの最下位ビットの値に対応
したブロックセル群がアクセス動作を開始し、かつもう
一方のブロックセル群がアクセス動作待機状態になけれ
ばそのブロックセル群をアクセス動作待機状態にさせて
動作する。例えばＤＲＡＭのセルを用いた場合には、ア
クセス動作の前には必ずセルアレイのプリチャージが必
要であるが、いままでプリチャージ状態にあったセル群
のアクセスが開始されると、他方のセル群ではプリチャ
ージを開始して次のアクセスに備える。また、アクセス
に対して待機状態にないセル群が選択されると、そのセ
ル群のアクセス動作はまずプリチャージを開始してアク
セス動作待機状態を経てアクセス動作を開始する。

【００１２】このセル群の動作状況を示しているのが図
５である。同図ではチェッカ模様のサイクルがアクセス
動作の準備待機期間を表している。図５では制御信号／
ＲＥが“Ｌ”のサイクル毎（ＣＬＫ１，７，１３，２
３）にセル群がＡ，Ｂ，Ｂ，Ａの順にアクセスされると
している。Ａがアクセス状態になるサイクル（ＣＬＫ
１）から２サイクル後（ＣＬＫ３）に、Ｂは次のアクセ
ス動作の待機状態（チェッカ模様５１）にはいる。次に
Ｂがアクセス状態に入る（ＣＬＫ７）と２サイクル後
（ＣＬＫ９）にＡはアクセス動作待機状態（チェッカ模
様５２）になる。次に再びＢがアクセス（ＣＬＫ１３）
されると、Ｂはすぐアクセス待機状態（チェッカ模様５
３）に入り、アクセス動作の準備を行った後にアクセス
動作状態になる。以下同様な動作が行アドレスとセル群
のアクセス状態によって繰り返される。

【００１３】ブロック毎のアクセス方法は上記に示した
実施例の他に次に示すアクセス方法も考えられる。例え
ば、ブロックセル群Ａ，Ｂに行アドレスが与えられた場
合、その行アドレス内のブロック選択用のビット値に対
応したブロックセル群がアクセス動作待機状態にあれば
アクセス動作を開始し、既にアクセス動作状態にあれ
ば、アクセス待機状態を経なければならないようにアク
セスは無視される動作を行なう様にする。即ち、アクセ
ス待機状態にするためにはブロック選択用のアドレスビ
ットでブロックセル群を指定して、待機状態に設定する
ための命令信号を与える。例えばＤＲＡＭのセルを用い
た場合には、今までプリチャージ状態にあったブロック
セル群が選択されるとすぐアクセス動作を開始し、一方
既にあるワード線が選択されてセルデータのセンスが完
了確定した状態（読み出し開始完了状態）のブロックセ
ル群が選択され、かつ、その選択命令が別のワード線を
選択するものであればそのアクセス動作は無視され、既
に選択されたワード線に属するセルの選択であればその
セルから（後に述べるような方法に従って）データの読
み出しが開始される。

【００１４】この場合のセル群の動作状況を示している
のが図１０に示されるタイミング図である。プリチャー
ジにはいる命令信号は制御信号／ＲＥとライトイネーブ
ル信号／ＷＥが同時に“Ｌ”となることとしている。同
図ではチェッカ模様のサイクルがアクセス動作の準備待
機期間を表しているのは図１に示した実施例の場合と同
じである。図１０の実施例では図１の実施例と同様に制
御信号／ＲＥが“Ｌ”のサイクル毎（ＣＬＫ１，７，１
７，２３）にセル群がＡ，Ｂ，Ｂ，Ａの順にアクセスさ
れるとしている。図１０の実施例は、図６の実施例と同
様にアクセス動作の準備待機期間を持たせるための入力
信号のタイミングを示している。Ａがアクセス状態に入
るサイクル（ＣＬＫ１）から２サイクル後（ＣＬＫ３）
に、制御信号／ＲＥと／ＷＥを“Ｌ”にしてＢのセル群
を選びアクセス動作の待機状態（チェッカ模様の１０
１）にはいる。次にＢがアクセス状態に入った（ＣＬＫ
７）後ブロックセル群Ａをアクセス待機状態（チェッカ
模様１０２）にするため、制御信号／ＲＥと／ＷＥを
“Ｌ”とする（ＣＬＫ９）。次に再びブロックセル群Ｂ
をアクセスするために、ブロックセル群Ｂをアクセス待
機状態（チェッカ模様１０３）に制御信号／ＲＥと／Ｗ
Ｅを“Ｌ”にする（ＣＬＫ１３）ことによって設定す
る。ブロックセル群Ｂのアクセス準備が終了したサイク
ル（ＣＬＫ１７）で制御信号／ＲＥを“Ｌ”にしてブロ
ックセル群Ｂのアクセス動作を開始する。以下同様の動
作を繰返してアクセス動作を行なう。

【００１５】図１に戻って、アクセス状態に入ったセル
群から与えられた列アドレスを含む、例えば４ビットの
データが読み出され、４本のＲＷＤ線に、データ転送線
ＤＬＮａ，ＤＬＮｂを介して読み出される。これらのデ
ータは２ビットづつ読みだされレジスタに転送されて行
く。しかし、どの２ビットを転送するかは２サイクル毎
に更新可能な列アドレスの下位２ビットの状態と読出し
レジスタＲ０〜Ｒ３のデータ出力状態により、スクラン
ブラー制御回路１から出力された制御信号に基づいてス
クランブラー２ａ〜２ｄが行う。レジスタＲ０〜Ｒ３か
らのデータ出力はレジスタＲ０〜Ｒ３を常に一定の順序
でスキャンすることによって高速なデータ出力を実現す
る。このレジスタＲ０〜Ｒ３のアクセス順は常に一定
で、新列アドレスへの対応したアクセスは、レジスタＲ
０〜Ｒ３へのデータ転送でデータをスクランブルして任
意のアドレスからデータアクセスを開始できるようにし
ている。このために高速化と、セル群Ａ，Ｂからのデー
タ転送時間のみで決まるサイクル（この場合は２サイク
ル）で先頭アドレスを変更できるランダム性を実現でき
るようになった。なお、この例ではセル群Ａ，Ｂから出
力されたデータは４ビット単位で転送されるため、シリ
アルアクセスのアドレス変化は、列アドレスの下位２ビ
ットがその先頭アドレスから４つの全ての状態を一巡す
る変化をする。例えば０，１，２，３；１，２，３，
０；２，３，０，１；３，０，１，２など。

【００１６】書き込み動作に関しては、データ出力のほ
ぼ逆の手順で考えれば良く、書き込みレジスタに常に一
定の順でデータを書き込み２ビットづつスクランブラー
を通してセル群へデータを転送していくものである。こ
の時セル群Ａ，Ｂへのアクセス可能セルは４ビットづつ
の塊のなっていることは読み出し動作の場合と同様であ
る。

【００１７】次に図６を用いて、読み出し動作の場合の
データ転送方式をさらに詳しく説明する。最下位の２ビ
ットを除いた列アドレスによって同時に指定される４カ
ラム（例えばＡ１）から読み出されるデータは、並列に
転送されて４本のＲＷＤ線８に、次のデータが転送され
てくるまで保持される。このデータ保持期間に、現在ア
クセスされているレジスタＲ０〜Ｒ３や先頭アドレスの
情報などによって決まるスクランブルに従ってスクラン
ブラー制御回路１から発生された信号によって制御され
たスクランブラー回路を通して、２ビットづつのデータ
がレジスタ（ＲＧ１，ＲＧ２）へと転送される。レジス
タＲ０〜Ｒ３からのデータ出力は一定の順序でレジスタ
Ｒ０〜Ｒ３をアクセスすることによって間断なく行われ
る。図で言えば常にＲ０→Ｒ１→Ｒ２→Ｒ３→Ｒ０→…
の順序で巡回的にレジスタからデータが外部に出力され
る。この巡回的にアクセスされているレジスタＲ０〜Ｒ
３にスクランブラー２ａ，２ｂを通してデータが格納さ
れるわけであるが、二つのレジスタ毎にデータが格納さ
れるのでこの格納の度毎に巡回アクセスの先頭アドレス
変更ができる。なお、レジスタの長さや何ビットづつま
とめてデータを格納するかなどの設定はＲＷＤ線８に新
しいデータが転送されるまでに幾つのレジスタがアクセ
スされるかで決めることができる。本実施例ではレジス
タＲ０〜Ｒ３のアクセスの２サイクルで任意の４カラム
のデータがセルブロックからＲＷＤ線８に転送されると
している。ところで、図６では４カラムのまとまりＡ１
〜Ａ５を５つしか描いていないがこれはメモリの大きさ
によって幾つであっても良いのはもちろんである。スク
ランブラー２ａ〜２ｄの具体的な構成とＲＷＤ線８とレ
ジスタＲ０〜Ｒ３との接続関係などは後述するが、まず
データの流れをタイミング図を用いて説明する。

【００１８】図７は基本クロックＣＬＫのサイクル毎に
図６に示したレジスタＲ０〜Ｒ３の各部分にデータが転
送されていく流れを示したものである。基本クロックの
立ち上がりの度にレジスタＲ０〜Ｒ３は常に一定の順序
でアクセスされていく。レジスタＲ１とＲ３のアクセス
開始サイクル（例えばＣＬＫ１，ＤＬＫ３）においてア
クセスの先頭アドレスの変更が可能となる。図７に示す
様にこのサイクルにおいて制御信号／ＣＥを“Ｌ”とし
て列アドレスを取り込み、新たな先頭アドレスとしてい
る。ＲＷＤ状態として示してあるのは０から３のＲＷＤ
線にデータがラッチされている期間を示している。新し
いアドレスが設定されたサイクル（ＣＬＫ１）からほぼ
２サイクル（ＣＬＫ３）かかって新しいデータはＲＷＤ
線に転送されてＲＷＤ線の状態を変化させる。新しいア
ドレスの設定がない場合（例えば、ＣＬＫ７）はＲＷＤ
線はそのままデータ保持状態を維持しても良い。また、
最後のアドレス設定から４サイクル毎にチップ内部のカ
ウンターが自動的にアドレスを発生させて自動的にアド
レスのインクリメントを行うようにしても良い。

【００１９】レジスタ転送期間と示してあるのは、それ
ぞれ２個のレジスタから構成されるレジスタ群ＲＧ１と
ＲＧ２へのデータ転送期間を示していて、“Ｈ”の時Ｒ
Ｇ１へ、“Ｌ”の時ＲＧ２へのデータロード期間であ
る。レジスタ転送期間の下にはスクランブラー状態を示
してある。新アドレスの設定がない限りスクランブラー
の設定は維持される。また、内部カウンターでのアドレ
スインクリメントを行う場合には、スクランブラーの状
態変化を生じない。すなわちＲＷＤ線に転送されるデー
タが次の４カラム、次の４カラムという様に変化しレジ
スタからのデータ出力の４ビット内の順序変更はないか
らである。レジスタＲＧ１／ＲＧ２の状態として示した
のは、太線がＲＧ１、細線がＲＧ２の状態を示してい
て、“Ｈ”の時にレジスタにデータが取り込まれ、
“Ｌ”の時にデータが保持されている。この保持された
データが各サイクルで巡回的にレジスタをアクセスする
ことによって出力データとして外部に出力される。

【００２０】図８は、スクランブラー２ａ〜２ｄの具体
的な構成図である。これを用いてスクランブラーの具体
的な動作について以下に示す。図８は４本のＲＷＤ線８
とひとつのレジスタへのデータの転送経路を示してい
る。実際には同様の回路がレジスタの数だけあることに
なる（図１，図６では省略している）。各回路では、ク
ロックドインバータへ入力する信号が異なる。

【００２１】以下に示す表１は、クロックドインバータ
ーに入力する制御信号の表である。この信号が“Ｈ”の
時にクロックドインバーターがインバーターとして機能
する。

【００２２】

【表１】

【００２３】上の表で、例えばＲ２のレジスタの場合
は、α＝ｃ，β＝ｄ，γ＝ａ，δ＝ｂとして信号入力と
なる。このクロックドインバーターを選択する信号ａ，
ｂ，ｃ，ｄは先頭アドレスが新しく設定されたサイクル
でＲＧ１とＲＧ２の何れのレジスタ群がアクセスを受け
ているか、列アドレスの最下位の２ビットがなんである
かによって決定される。これがスクランブラー制御回路
の出力である。スクランブラー制御回路の出力の論理の
表を次の表２に示す。

【００２４】

【表２】

【００２５】上の表で、例えば制御信号／ＣＥを“Ｌ”
にして列アドレスを取り込むときにレジスタ群ＲＧ２が
アクセスされているサイクルであれば、その列アドレス
の最下位２ビット（Ａ１，Ａ０）が（０，１）であれ
ば、ｂのみが“Ｈ”となり、このスクランブル信号は、
このスクランブルを決めたアドレスのデータがレジスタ
に取り込まれるときにスクランブラーに設定される。今
の例ではＲ０はＲＷＤ１に、Ｒ１はＲＷＤ２に、Ｒ２は
ＲＷＤ３に、Ｒ３はＲＷＤ０に接続されることになる。

【００２６】本実施例のシステム構成を有するクロック
同期型記憶装置における効果として、全体の構成図であ
る図１およびその動作のタイミング図である図９を用い
て、以下に説明する。すなわち、行と列のアドレスの変
化に対して全くデータ出力の隙間がなくサイクル毎のデ
ータ出力ができる様子を説明する。図９に示すタイミン
グ図では便宜上セル群Ａとセル群Ｂとのデータ出力（Ａ
ｏｕｔ，Ｂｏｕｔ）を分けて示したが、実際には同一の
出力バッファからデータが出力されるのでデータ出力は
各サイクルで連続して出力している。さて、制御信号／
ＲＥが“Ｌ”であるサイクル（ＣＬＫ１，９，１５，２
１）で、Ａ，Ｂ，Ａ，Ｂの順に行アドレスが設定される
とする。そして、先頭の列アドレスも２サイクル毎に更
新されるとする。すなわち列アドレスのランダム性をで
きる限り取り入れた場合を想定する。まず、Ａの行アド
レスが設定されるサイクル（ＣＬＫ１）から２サイクル
目（ＣＬＫ３）で、今までアクセス状態にあったセル群
Ｂはプリチャージ動作を開始する。このためセル群Ｂか
らのデータ転送線ＤＬＮｂのデータ状態は不確定とな
る。この様子を図ではハッチング９１で示した。さて、
ＲＷＤ線８にはＤＬＮａまたはＤＬＮｂの確定している
データが保持されることになる。このＲＷＤ線８に保持
されているデータがレジスタに転送されるが、この転送
されるデータは図９で示されるようにＤＬＮａまたはＤ
ＬＮｂで確定したデータと同じである。図９中のレジス
タＲＧ１／２の状態のところで太線を用いて示したのは
レジスタ群ＲＧ１状態で、細線で示したのはレジスタ群
ＲＧ２の状態である。何れも“Ｈ”の状態がレジスタへ
のデータ転送期間である。従ってセル群Ｂがプリチャー
ジにはいるまでにＣＬＮｂのデータはレジスタ群ＲＧ１
とＲＧ２へと転送される。これらのデータが出力されて
いる間にセル群ＡからのデータがＤＬＮａに読み出され
確定する。このデータは出力の終わったレジスタＲＧ１
に転送される。２サイクル経過すると次の列アドレスに
よって決まるカラムからのデータがＤＬＮａに確定し、
このデータはデータ出力の終わったレジスタ群ＲＧ２に
転送される。以下同様にレジスタへの転送が続き間断な
くデータが出力される。なおレジスタへのデータ転送の
際には、以前に説明したように、列アドレスに従ってス
クランブラー制御回路１が働き、所定の順序でデータが
レジスタ群へ出力されるようにしてレジスタへデータを
格納される。上記したように本発明のシステムによれ
ば、間断ないデータの転送と、出来る限り頻繁なランダ
ムアクセス性を高速サイクル動作のメモリに実現するこ
とが出来る。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
行アドレスの一部のビットが異なる毎に、アクティブと
なるメモリセルブロックを変えて、前アクティブなメモ
リセルブロックからのデータがシリアルレジスタから出
力されている間に、新しいメモリセルブロックをアクセ
スすることにより行アドレスからデータ出力までの新し
いデータが出力されないサイクルを無くすることができ
る。さらに、メモリセルブロックから出力用のシリアル
レジスタにデータを格納する際にレジスタの一部毎にデ
ータを格納し、その際、与えられた列アドレスに従って
決まったデータ順に格納していくことにより、シリアル
レジスタのアクセス順は常に一定としたまま高速かつ頻
繁な列アドレスの変更にも対処可能なクロック同期型ア
クセス方式の半導体記憶装置およびそのアクセス方法を
提供することができる。

【図面の簡単な説明】

【図１】本発明のクロック同期型半導体記憶装置のブロ
ック図。

【図２】従来のクロック同期型半導体記憶装置の行アド
レス設定と出力データとの関係を示したタイミング図。

【図３】従来のクロック同期型半導体記憶装置のブロッ
ク図。

【図４】従来のクロック同期型半導体記憶装置の行アド
レス設定と出力データとの関係を示したタイミング図。

【図５】図１に示したクロック同期型半導体記憶装置に
おいて行アドレスに対する動作を説明するタイミング
図。

【図６】本発明のクロック同期型半導体記憶装置のデー
タ出力の方式を詳細に説明するブロック図。

【図７】図６に示した列アドレスに対する動作を説明す
るタイミング図。

【図８】図６に示したスクランブラー回路の具体的な回
路構成図。

【図９】本発明のクロック同期型半導体記憶装置のデー
タ出力の動作および特徴を示すタイミング図。

【図１０】図１に示すクロック同期型半導体記憶装置の
他の動作を説明するタイミング図。

【符号の説明】

１…スクランブラー制御回路、２ａ〜２ｄ…スクランブ
ル回路、３…読み出しレジスタ、４…書き込みレジス
タ、５…出力バッファ、５…入力バッファ、８…ＲＷＤ
線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久山 均 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 斉藤 昇三 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平５−12883（ＪＰ，Ａ) 特開 昭63−239675（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4063 G11C 11/413

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 行列状に配置された複数のメモリセルか
   ら構成され、該メモリセルは複数のブロックに分割され
   た構成を有するメモリと、 前記メモリと外部とのデータアクセスを行うため、一ま
   とまりのアクセスデータを一時的に蓄積する複数のレジ
   スタと、前記一まとまりのアクセスデータを複数のレジスタの内
   のどのレジスタから格納していくかの切り替えを行う ス
   クランブル手段と、 クロック信号のサイクル毎に、前記スクランブル手段に
   前記レジスタのそれぞれに所定の順序で巡回的に前記ア
   クセスデータを格納させる制御を行うスクランブラー制
   御手段と、 前記レジスタおよび外部とのデータのやり取りを行う出
   力手段とから構成され、 前記スクランブラー制御手段は、データアクセス開始の
   ための先頭アドレスが与えられる毎に前記スクランブル
   手段の切り替え状態を設定する機能を有すること を特徴とするクロック同期型半導体記憶装置。
2. 【請求項２】 請求項１に記載のクロック同期型半導体
   記憶装置において、 前記レジスタは、入力用の複数のレジスタと出力用の複
   数のレジスタとから構成され、 前記出力用のレジスタは、各々がａ個毎のレジスタから
   なるｍグループのレジスタブロックに分割されており、
   ｎ＝ａ×ｍ（ｍ，ｎは正の整数）は前記ブロックからデ
   ータアクセスのために同時に転送されてくる一まとまり
   のアクセスデータのデータ数に等しく設定されており、
   前記クロック信号のａサイクル毎に該データのａ個がａ
   個の該レジスタ内に格納され、 該データ格納毎に前記スクランブラー制御手段は前記ス
   クランブル手段の切り替え状態を変更することができる
   こと を特徴とするクロック同期型半導体記憶装置。
3. 【請求項３】 請求項２に記載のクロック同期型半導体
   記憶装置において、 前記クロック信号の最小単位のサイクルに要する時間Ｔ
   ×ａは、前記アクセスデータを前記ブロックから前記レ
   ジスタへ格納するために必要な時間に等しい値に設定す
   ること を特徴とするクロック同期型半導体記憶装置。
4. 【請求項４】 行列状に配置された複数のメモリセルか
   ら構成され、該メモリセルは複数のブロックに分割され
   た構成を有するメモリと外部のデータアクセスをクロッ
   ク信号に同期して実行し、複数のレジスタ内に前記メモ
   リセルと外部とのデータアクセスを行うため、一まとま
   りのアクセスデータを一時的に蓄積し、 スクランブル手段により、前記一まとまりのアクセスデ
   ータを複数のレジスタの内のどのレジスタから格納して
   いくかの切り替えを行い、 スクランブラー制御手段により、クロック信号のサイク
   ル毎に、前記スクランブル手段に前記レジスタのそれぞ
   れに所定の順序で巡回的に前記アクセスデータを格納さ
   せる制御を行い、 出力手段により、前記レジスタおよび外部とのデータの
   やり取りを行い、 前記スクランブラー制御手段により、データアクセス開
   始のための先頭アドレスが与えられる毎に前記スクラン
   ブル手段の切り替え状態を設定すること、 を特徴とするクロック同期型半導体記憶装置のアクセス
   方法。
5. 【請求項５】 請求項４に記載のクロック同期型半導体
   記憶装置のアクセス方法において、 前記レジスタを、入力用の複数のレジスタと出力用の複
   数のレジスタとから構成し、 前記出力用のレジスタを、各々がａ個毎のレジスタから
   なるｍグループのレジスタブロックに分割し、ｎ＝ａ×
   ｍ（ｍ，ｎは正の整数）を前記ブロックからデータアク
   セスのために同時に転送されてくる一まとまりのアクセ
   スデータのデータ数に等しく設定し、前記クロック信号
   のａサイクル毎に該データのａ個をａ個の該レジスタ内
   に格納し、 該データ格納毎に前記スクランブラー制御手段により前
   記スクランブル手段の切り替え状態を変更すること を特徴とするクロック同期型半導体記憶装置のアクセス
   方法。
6. 【請求項６】 請求項５に記載のクロック同期型半導体
   記憶装置のアクセス方法において、 前記クロック信号の最小単位のサイクルに要する時間Ｔ
   ×ａを、前記アクセスデータを前記ブロックから前記レ
   ジスタへ格納するために必要な時間に等しい値に設定さ
   れていること を特徴とするクロック同期型半導体記憶装置のアクセス
   方法。