JP3237886B2 - マルチシリアルアクセスメモリ - Google Patents
マルチシリアルアクセスメモリInfo
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- JP3237886B2 JP3237886B2 JP01567892A JP1567892A JP3237886B2 JP 3237886 B2 JP3237886 B2 JP 3237886B2 JP 01567892 A JP01567892 A JP 01567892A JP 1567892 A JP1567892 A JP 1567892A JP 3237886 B2 JP3237886 B2 JP 3237886B2
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Description
【０００１】
【産業上の利用分野】本発明は、シリアルにデータの入
出力を行うシリアルアクセスメモリを複数個備えたマル
チシリアルアクセスメモリに関するものである。この種
のシリアルアクセスメモリは、汎用メモリに対して高速
性を有すると共に、回路操作の簡単さ等の利点を有する
ため、様々な目的で用いられ、種々の種類がある。例え
ば、ワークステーションやパーソナルコンピュータのグ
ラフィック用途に用いられているＶＲＡＭ（ビデオ・ラ
ンダム・アクセス・メモリ）あるいはマルチポートＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）に
代表されるＤＲＡＭの機能を持ちつつ、シリアルアクセ
スの先頭ビットをランダムに指定できる複雑なものか
ら、ディジタルＴＶ（テレビジョン）、ＦＡＸ（ファク
シミリ）、コピーマシンあるいはビデオ機器等に用いら
れ、単純に０番地からシリアル入力し、遅延時間を持っ
て同じくシリアルに０番地からデータを出力するフィー
ルドメモリやラインメモリ等のＦＩＦＯ（First-in Fir
st-out）メモリと呼ばれる単純なものまで、種々の種類
がある。
出力を行うシリアルアクセスメモリを複数個備えたマル
チシリアルアクセスメモリに関するものである。この種
のシリアルアクセスメモリは、汎用メモリに対して高速
性を有すると共に、回路操作の簡単さ等の利点を有する
ため、様々な目的で用いられ、種々の種類がある。例え
ば、ワークステーションやパーソナルコンピュータのグ
ラフィック用途に用いられているＶＲＡＭ（ビデオ・ラ
ンダム・アクセス・メモリ）あるいはマルチポートＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）に
代表されるＤＲＡＭの機能を持ちつつ、シリアルアクセ
スの先頭ビットをランダムに指定できる複雑なものか
ら、ディジタルＴＶ（テレビジョン）、ＦＡＸ（ファク
シミリ）、コピーマシンあるいはビデオ機器等に用いら
れ、単純に０番地からシリアル入力し、遅延時間を持っ
て同じくシリアルに０番地からデータを出力するフィー
ルドメモリやラインメモリ等のＦＩＦＯ（First-in Fir
st-out）メモリと呼ばれる単純なものまで、種々の種類
がある。
【０００２】今後のワークステーションやパーソナルコ
ンピュータ等の高性能化、さらにＨＤＴＶ（ハイビジョ
ン テレビジョン）等に代表される高品位テレビ技術の
発達に伴ない、シリアルアクセスメモリの応用分野がさ
らに広がると考えられ、より使いやすく、より高性能な
シリアルアクセスメモリの開発が望まれている。本発明
は、このような用途に用いられるマルチシリアルアクセ
スメモリに関するものである。
ンピュータ等の高性能化、さらにＨＤＴＶ（ハイビジョ
ン テレビジョン）等に代表される高品位テレビ技術の
発達に伴ない、シリアルアクセスメモリの応用分野がさ
らに広がると考えられ、より使いやすく、より高性能な
シリアルアクセスメモリの開発が望まれている。本発明
は、このような用途に用いられるマルチシリアルアクセ
スメモリに関するものである。
【０００３】
【従来の技術】図２は、従来の代表的なシリアルアクセ
スメモリの構成ブロック図である。このシリアルアクセ
スメモリは、メモリ全体を制御するメモリコントロール
手段１を有している。メモリコントロール手段１は、外
部から入力されるＸアドレスＸＡＤＤを取込むためのス
トローブ信号ＲＡＳ／、ライトイネーブル信号ＷＥ／、
リードイネーブル信号ＲＥ／、及びデータ転送コントロ
ール信号ＲＴ等の外部コントロール信号を入力し、転送
コントロール信号ＰＡ，ＰＢ等の種々のメモリコントロ
ール信号を発生する機能を有している。また、ライトコ
ントロールクロックＣＬＫＷに同期してシリアルライト
用のＹアドレスＹＡＤＤ１をデコードするＹアドレス手
段１１が設けられ、その出力側にライト転送手段３１が
接続されている。シリアルな書込みデータが入力端子Ｉ
Ｎから入力手段６１に入力され、該入力手段６１の出力
がライトデータバス２１を介してライト転送手段３１へ
転送されるようになっている。ライト転送手段３１は、
Ｙアドレス手段１１の出力に基づき、ライトデータバス
２１から転送されたシリアルな書込みデータを一時記憶
し、転送コントロール信号ＰＡによってメモリセルアレ
イ４１へ転送するようになっている。
スメモリの構成ブロック図である。このシリアルアクセ
スメモリは、メモリ全体を制御するメモリコントロール
手段１を有している。メモリコントロール手段１は、外
部から入力されるＸアドレスＸＡＤＤを取込むためのス
トローブ信号ＲＡＳ／、ライトイネーブル信号ＷＥ／、
リードイネーブル信号ＲＥ／、及びデータ転送コントロ
ール信号ＲＴ等の外部コントロール信号を入力し、転送
コントロール信号ＰＡ，ＰＢ等の種々のメモリコントロ
ール信号を発生する機能を有している。また、ライトコ
ントロールクロックＣＬＫＷに同期してシリアルライト
用のＹアドレスＹＡＤＤ１をデコードするＹアドレス手
段１１が設けられ、その出力側にライト転送手段３１が
接続されている。シリアルな書込みデータが入力端子Ｉ
Ｎから入力手段６１に入力され、該入力手段６１の出力
がライトデータバス２１を介してライト転送手段３１へ
転送されるようになっている。ライト転送手段３１は、
Ｙアドレス手段１１の出力に基づき、ライトデータバス
２１から転送されたシリアルな書込みデータを一時記憶
し、転送コントロール信号ＰＡによってメモリセルアレ
イ４１へ転送するようになっている。
【０００４】メモリセルアレイ４１は、ライト転送手段
３１の出力側に接続された複数本のビットラインと、そ
れと交差する複数本ワードラインと、それらのビットラ
インとワードラインの交差箇所に接続された複数個のメ
モリセルと、該ビットライン上の電位差を検知・増幅す
る複数個のセンスアンプとで、構成されている。複数本
のワードラインは、Ｘアドレス手段５１に接続されてい
る。Ｘアドレス手段５１は、ストローブ信号ＲＡＳ／に
より活性化され、ＸアドレスＸＡＤＤをデコードして複
数本のワードラインの中から特定のワードラインＷＬａ
を選択する機能を有している。
３１の出力側に接続された複数本のビットラインと、そ
れと交差する複数本ワードラインと、それらのビットラ
インとワードラインの交差箇所に接続された複数個のメ
モリセルと、該ビットライン上の電位差を検知・増幅す
る複数個のセンスアンプとで、構成されている。複数本
のワードラインは、Ｘアドレス手段５１に接続されてい
る。Ｘアドレス手段５１は、ストローブ信号ＲＡＳ／に
より活性化され、ＸアドレスＸＡＤＤをデコードして複
数本のワードラインの中から特定のワードラインＷＬａ
を選択する機能を有している。
【０００５】メモリセルアレイ４１における複数本のビ
ットラインには、Ｙアドレス手段１２によって出力が選
択されるリード転送手段３２が接続されている。Ｙアド
レス手段１２は、リードコントロールクロックＣＬＫＲ
に同期してシリアルリード用ＹアドレスＹＡＤＤ２をデ
コードし、そのデコード出力によってリード転送手段３
２の出力を選択する機能を有している。リード転送手段
３２は、ビットラインからの読み出しデータを、転送コ
ントロール信号ＰＡによって一時記憶し、その記憶した
データを、Ｙアドレス手段１２の出力によって選択的に
リードデータバス２２を介して、出力手段６２へ転送す
る機能を有している。出力手段６２は、リードデータバ
ス２２から転送されるシリアルな読み出しデータを、出
力端子ＯＵＴから出力する機能を有している。
ットラインには、Ｙアドレス手段１２によって出力が選
択されるリード転送手段３２が接続されている。Ｙアド
レス手段１２は、リードコントロールクロックＣＬＫＲ
に同期してシリアルリード用ＹアドレスＹＡＤＤ２をデ
コードし、そのデコード出力によってリード転送手段３
２の出力を選択する機能を有している。リード転送手段
３２は、ビットラインからの読み出しデータを、転送コ
ントロール信号ＰＡによって一時記憶し、その記憶した
データを、Ｙアドレス手段１２の出力によって選択的に
リードデータバス２２を介して、出力手段６２へ転送す
る機能を有している。出力手段６２は、リードデータバ
ス２２から転送されるシリアルな読み出しデータを、出
力端子ＯＵＴから出力する機能を有している。
【０００６】図３は、図２のシリアルアクセスメモリの
主要部分の構成例を示す回路図である。このシリアルア
クセスメモリでは、メモリセルアレイ４１がＤＲＡＭで
構成されている。Ｙアドレス手段１１は、シリアルライ
ト用ＹアドレスＹＡＤＤ１により選択される複数個の単
位ＹアドレスデコーダＹＡi （但し、ｉ＝１，２，…，
ｎ）で構成されている。このＹアドレス手段１１は、ラ
イトコントロールクロックＣＬＫＷにより同期動作し、
シリアルライト用ＹアドレスＹＡＤＤ１を取込み、単位
ＹアドレスデコードＹＡi を選択する。選択された単位
ＹアドレスデコーダＹＡiは、デコーダ出力ｙａi （但
し、ｉ＝１，２，…，ｎ）を“Ｈ”レベルとする機能を
有している。ライト転送手段３１は、ライトデータバス
２１に接続されデコーダ出力ｙａiによりオン，オフ動
作するトランジスタ対ｔｒａi ，ｔｒａi ／（但し、ｉ
＝１，２，…，ｎ）と、逆並列のインバータからなる一
時記憶用のデータレジスタＦＦａi と、メモリセルアレ
イ４１の相補ビットラインＢＬａi ，ＢＬａi ／に接続
され転送コントロール信号ＰＡによってオン，オフ動作
するトランジスタ対ｔｒｂi ，ｔｒｂi ／とで、構成さ
れている。
主要部分の構成例を示す回路図である。このシリアルア
クセスメモリでは、メモリセルアレイ４１がＤＲＡＭで
構成されている。Ｙアドレス手段１１は、シリアルライ
ト用ＹアドレスＹＡＤＤ１により選択される複数個の単
位ＹアドレスデコーダＹＡi （但し、ｉ＝１，２，…，
ｎ）で構成されている。このＹアドレス手段１１は、ラ
イトコントロールクロックＣＬＫＷにより同期動作し、
シリアルライト用ＹアドレスＹＡＤＤ１を取込み、単位
ＹアドレスデコードＹＡi を選択する。選択された単位
ＹアドレスデコーダＹＡiは、デコーダ出力ｙａi （但
し、ｉ＝１，２，…，ｎ）を“Ｈ”レベルとする機能を
有している。ライト転送手段３１は、ライトデータバス
２１に接続されデコーダ出力ｙａiによりオン，オフ動
作するトランジスタ対ｔｒａi ，ｔｒａi ／（但し、ｉ
＝１，２，…，ｎ）と、逆並列のインバータからなる一
時記憶用のデータレジスタＦＦａi と、メモリセルアレ
イ４１の相補ビットラインＢＬａi ，ＢＬａi ／に接続
され転送コントロール信号ＰＡによってオン，オフ動作
するトランジスタ対ｔｒｂi ，ｔｒｂi ／とで、構成さ
れている。
【０００７】メモリセルアレイ４１は、ライト転送手段
３１の出力側に接続された相補ビットラインＢＬａi ，
ＢＬａi ／（但し、ｉ＝１，２，…，ｎ）と、Ｙアドレ
ス手段５１の出力によって選択されるワードラインＷＬ
ａi と、それらの相補ビットラインＢＬａi ，ＢＬａi
／とワードラインＷＬａi の各交差箇所に接続されたト
ランジスタ及び容量からなるメモリセルＱＫi ，ＱＫi
／と、各相補ビットラインＢＬａi ，ＢＬａi ／間に接
続されたセンスアンプＳＡi とで、構成されている。こ
こで、Ｋは１本のビットラインに接続されたメモリセル
のいずれかを示す。つまり、単位ＹアドレスデコーダＹ
Ａi に対応するビットラインＢＬａi に接続されたメモ
リセルは、Ｑ１i ，Ｑ２i ，…，ＱＫi ，…，Ｑｍａｘ
i である。同じく、単位ＹアドレスデコーダＹＡi に対
応するビットラインＢＬａi ／に接続されたメモリセル
は、Ｑ１i ／，Ｑ２i ／，…，ＱＫi ／，…，Ｑｍａｘ
i／である。
３１の出力側に接続された相補ビットラインＢＬａi ，
ＢＬａi ／（但し、ｉ＝１，２，…，ｎ）と、Ｙアドレ
ス手段５１の出力によって選択されるワードラインＷＬ
ａi と、それらの相補ビットラインＢＬａi ，ＢＬａi
／とワードラインＷＬａi の各交差箇所に接続されたト
ランジスタ及び容量からなるメモリセルＱＫi ，ＱＫi
／と、各相補ビットラインＢＬａi ，ＢＬａi ／間に接
続されたセンスアンプＳＡi とで、構成されている。こ
こで、Ｋは１本のビットラインに接続されたメモリセル
のいずれかを示す。つまり、単位ＹアドレスデコーダＹ
Ａi に対応するビットラインＢＬａi に接続されたメモ
リセルは、Ｑ１i ，Ｑ２i ，…，ＱＫi ，…，Ｑｍａｘ
i である。同じく、単位ＹアドレスデコーダＹＡi に対
応するビットラインＢＬａi ／に接続されたメモリセル
は、Ｑ１i ／，Ｑ２i ／，…，ＱＫi ／，…，Ｑｍａｘ
i／である。
【０００８】Ｙアドレス手段１２は、シリアルリード用
ＹアドレスＹＡＤＤ２により選択される複数個の単位Ｙ
アドレスデコーダＹＢi （但し、ｉ＝１，２，…，ｎ）
で構成されている。このＹアドレス手段１２は、リード
コントロールクロックＣＬＫＲにより同期動作し、Ｙア
ドレスＹＡＤＤ２を取込み、単位ＹアドレスデコーダＹ
Ｂi を選択する。選択された単位ＹアドレスデコーダＹ
Ｂi は、デコーダ出力ｙｂi を“Ｈ”レベルとする機能
を有している。リード転送手段３２は、リードデータバ
ス２２に接続されデコーダ出力ｙｂiによりオン，オフ
動作するトランジスタ対ｔｒｂi ，ｔｒｂi ／（但し、
ｉ＝１，２，…，ｎ）と、逆並列のインバータからなる
一時記憶用のデータレジスタＦＦｂi と、相補ビットラ
インＢＬａi ，ＢＬａi ／に接続され転送コントロール
信号ＰＢによりオン，オフ動作するトランジスタ対ｔｒ
ｃi ，ｔｒｃi ／とで、構成されている。
ＹアドレスＹＡＤＤ２により選択される複数個の単位Ｙ
アドレスデコーダＹＢi （但し、ｉ＝１，２，…，ｎ）
で構成されている。このＹアドレス手段１２は、リード
コントロールクロックＣＬＫＲにより同期動作し、Ｙア
ドレスＹＡＤＤ２を取込み、単位ＹアドレスデコーダＹ
Ｂi を選択する。選択された単位ＹアドレスデコーダＹ
Ｂi は、デコーダ出力ｙｂi を“Ｈ”レベルとする機能
を有している。リード転送手段３２は、リードデータバ
ス２２に接続されデコーダ出力ｙｂiによりオン，オフ
動作するトランジスタ対ｔｒｂi ，ｔｒｂi ／（但し、
ｉ＝１，２，…，ｎ）と、逆並列のインバータからなる
一時記憶用のデータレジスタＦＦｂi と、相補ビットラ
インＢＬａi ，ＢＬａi ／に接続され転送コントロール
信号ＰＢによりオン，オフ動作するトランジスタ対ｔｒ
ｃi ，ｔｒｃi ／とで、構成されている。
【０００９】図４は、図２及び図３における主要信号の
タイミング図であり、この図を参照しつつ、時刻ｔ１〜
ｔ２３におけるシリアルアクセスメモリの動作を説明す
る。時刻ｔ１：ライトイネーブル信号ＷＥ／が“Ｌ”レ
ベルとなり、ライトコントロールクロックＣＬＫＷの立
上がりに同期して、シリアルライト用ＹアドレスＹＡＤ
Ｄ１のＳ１で示されるアドレスで指定されるＹアドレス
手段１１内の単位ＹアドレスデコーダＹＡj （但し、
ｊ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＡj が選択されると、そのデコーダ出力ｙａj が
“Ｈ”レベルとなり、ライト転送手段３１内のトランジ
スタ対ｔｒａj ，ｔｒａj ／がオンし、入力端子ＩＮよ
り入力手段６１に入力された書込みデータＤ１が、デー
タレジスタＦＦａj に取込まれる。
タイミング図であり、この図を参照しつつ、時刻ｔ１〜
ｔ２３におけるシリアルアクセスメモリの動作を説明す
る。時刻ｔ１：ライトイネーブル信号ＷＥ／が“Ｌ”レ
ベルとなり、ライトコントロールクロックＣＬＫＷの立
上がりに同期して、シリアルライト用ＹアドレスＹＡＤ
Ｄ１のＳ１で示されるアドレスで指定されるＹアドレス
手段１１内の単位ＹアドレスデコーダＹＡj （但し、
ｊ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＡj が選択されると、そのデコーダ出力ｙａj が
“Ｈ”レベルとなり、ライト転送手段３１内のトランジ
スタ対ｔｒａj ，ｔｒａj ／がオンし、入力端子ＩＮよ
り入力手段６１に入力された書込みデータＤ１が、デー
タレジスタＦＦａj に取込まれる。
【００１０】時刻ｔ２：ライトイネーブル信号ＷＥ／は
“Ｌ”レベルのままである。ライトイコントロールクロ
ックＣＬＫＷの立上がりに同期して、シリアルライト用
ＹアドレスＹＡＤＤ１のＳ２で示されるアドレスで指定
されるＹアドレス手段１１内の単位Ｙアドレスデコーダ
ＹＡk （但し、ｋ；任意の数）が選択される。単位Ｙア
ドレスデコーダＹＡk が選択されると、そのデコーダ出
力ｙａk が“Ｈ”レベルとなり、トランジスタ対ｔｒａ
k ，ｔｒａk ／がオンする。すると、入力端子ＩＮより
入力された書込みデータＤ２が、データレジスタＦＦａ
k に取込まれる。
“Ｌ”レベルのままである。ライトイコントロールクロ
ックＣＬＫＷの立上がりに同期して、シリアルライト用
ＹアドレスＹＡＤＤ１のＳ２で示されるアドレスで指定
されるＹアドレス手段１１内の単位Ｙアドレスデコーダ
ＹＡk （但し、ｋ；任意の数）が選択される。単位Ｙア
ドレスデコーダＹＡk が選択されると、そのデコーダ出
力ｙａk が“Ｈ”レベルとなり、トランジスタ対ｔｒａ
k ，ｔｒａk ／がオンする。すると、入力端子ＩＮより
入力された書込みデータＤ２が、データレジスタＦＦａ
k に取込まれる。
【００１１】時刻ｔ３〜ｔ７：時刻ｔ２と同様な動作に
より、ライトコントロールクロックＣＬＫＷの立上がり
に同期して、シリアルライト用ＹアドレスＹＡＤＤ１の
Ｓ３〜Ｓｎで示されるアドレスで指定されるＹアドレス
手段１１内の単位ＹアドレスデコーダＹＡi （但し、
ｉ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＡi が選択されると、入力端子ＩＮより入力する書込
みデータＤ３〜Ｄｎが、対応するデータレジスタＦＦａ
i に書込まれる。実際、ＴＶやビデオカメラ、あるいは
ＯＡ（オフィスオートメーション）機器では、Ｓ１，Ｓ
２，Ｓ３，…と連続するアドレスは、シリアルにインク
リメント（増分）するアドレスである場合が多い。ワー
クステーションやパーソナルコンピュータ等では、ラン
ダムなアドレスである場合と、インクリメントするアド
レスである場合がある。
より、ライトコントロールクロックＣＬＫＷの立上がり
に同期して、シリアルライト用ＹアドレスＹＡＤＤ１の
Ｓ３〜Ｓｎで示されるアドレスで指定されるＹアドレス
手段１１内の単位ＹアドレスデコーダＹＡi （但し、
ｉ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＡi が選択されると、入力端子ＩＮより入力する書込
みデータＤ３〜Ｄｎが、対応するデータレジスタＦＦａ
i に書込まれる。実際、ＴＶやビデオカメラ、あるいは
ＯＡ（オフィスオートメーション）機器では、Ｓ１，Ｓ
２，Ｓ３，…と連続するアドレスは、シリアルにインク
リメント（増分）するアドレスである場合が多い。ワー
クステーションやパーソナルコンピュータ等では、ラン
ダムなアドレスである場合と、インクリメントするアド
レスである場合がある。
【００１２】時刻ｔ８：ライトイネーブル信号ＷＥ／が
“Ｈ”レベルとなり、入力手段６１からの書込みが禁止
される。
“Ｈ”レベルとなり、入力手段６１からの書込みが禁止
される。
【００１３】時刻ｔ９：データ転送コントロール信号Ｒ
Ｔが“Ｌ”レベルとなる。ストローブ信号ＲＡＳ／が
“Ｌ”レベルとなるタイミングに同期して、図４のＸア
ドレスＸＡＤＤのタイミングに示すように、Ｘアドレス
Ｘａi をＸアドレス手段５１に取込む。Ｘアドレス手段
５１では、メモリセルアレイ４１のワードラインＷＬａ
i を選択して“Ｈ”レベルとする。このとき、転送コン
トロール信号ＰＡも“Ｈ”レベルとなる。転送コントロ
ール信号ＰＡが“Ｈ”レベルとなると、トランジスタ対
ｔｒｂi ，ｔｒｂi ／がオンし、時刻ｔ１〜ｔ７におい
てデータレジスタＦＦａi に書込まれていたデータが、
相補ビットラインＢＬａi ，ＢＬａi ／へ転送される。
Ｔが“Ｌ”レベルとなる。ストローブ信号ＲＡＳ／が
“Ｌ”レベルとなるタイミングに同期して、図４のＸア
ドレスＸＡＤＤのタイミングに示すように、Ｘアドレス
Ｘａi をＸアドレス手段５１に取込む。Ｘアドレス手段
５１では、メモリセルアレイ４１のワードラインＷＬａ
i を選択して“Ｈ”レベルとする。このとき、転送コン
トロール信号ＰＡも“Ｈ”レベルとなる。転送コントロ
ール信号ＰＡが“Ｈ”レベルとなると、トランジスタ対
ｔｒｂi ，ｔｒｂi ／がオンし、時刻ｔ１〜ｔ７におい
てデータレジスタＦＦａi に書込まれていたデータが、
相補ビットラインＢＬａi ，ＢＬａi ／へ転送される。
【００１４】Ｘアドレス手段５１によりワードラインＷ
Ｌａi が“Ｈ”レベルとなることにより、それに接続さ
れたメモリセルＱｋ1 〜Ｑｋn 内のトランジスタがオン
し、該メモリ容量に相補ビットラインＢＬａi ，ＢＬａ
i ／上のデータが転送される。その後、この相補ビット
ラインＢＬａi ，ＢＬａi ／上のデータが、センスアン
プＳＡi により増幅される。
Ｌａi が“Ｈ”レベルとなることにより、それに接続さ
れたメモリセルＱｋ1 〜Ｑｋn 内のトランジスタがオン
し、該メモリ容量に相補ビットラインＢＬａi ，ＢＬａ
i ／上のデータが転送される。その後、この相補ビット
ラインＢＬａi ，ＢＬａi ／上のデータが、センスアン
プＳＡi により増幅される。
【００１５】このような時刻ｔ９の一連の転送動作をラ
イト転送という。即ち、ストローブ信号ＲＡＳ／が
“Ｌ”レベルとなり、データ転送コントロール信号ＲＴ
が“Ｌ”レベルのときにライトイ転送モードとなる。こ
の時刻ｔ９でのライト転送動作は、次の時刻ｔ１０まで
には全て完了する。
イト転送という。即ち、ストローブ信号ＲＡＳ／が
“Ｌ”レベルとなり、データ転送コントロール信号ＲＴ
が“Ｌ”レベルのときにライトイ転送モードとなる。こ
の時刻ｔ９でのライト転送動作は、次の時刻ｔ１０まで
には全て完了する。
【００１６】時刻ｔ１０：データ転送コントロール信号
ＲＴは“Ｈ”レベルとなる。ストローブ信号ＲＡＳ／が
“Ｌ”レベルとなるタイミングに同期して、図４のＸア
ドレスＸＡＤＤのタイミングに示すように、Ｘアドレス
手段５１がＸアドレスＸａj （但し、ｊ；任意の数）を
取込む。すると、Ｘアドレス手段５１により、ワードラ
インＷＬａj が選択されて“Ｈ”レベルとなる。このと
き、転送コントロール信号ＰＢが“Ｈ”レベルとなる。
ワードラインＷＬａj が“Ｈ”レベルとなると、それに
接続されたメモリセルＱｋ1 〜Ｑｋn 内のトランジスタ
がオンし、そのメモリセル容量に蓄積されていたデータ
が、相補ビットラインＢＬａi ，ＢＬａi ／へ転送され
る。すると、センスアンプＳＡi が活性化して転送され
たデータが増幅される。
ＲＴは“Ｈ”レベルとなる。ストローブ信号ＲＡＳ／が
“Ｌ”レベルとなるタイミングに同期して、図４のＸア
ドレスＸＡＤＤのタイミングに示すように、Ｘアドレス
手段５１がＸアドレスＸａj （但し、ｊ；任意の数）を
取込む。すると、Ｘアドレス手段５１により、ワードラ
インＷＬａj が選択されて“Ｈ”レベルとなる。このと
き、転送コントロール信号ＰＢが“Ｈ”レベルとなる。
ワードラインＷＬａj が“Ｈ”レベルとなると、それに
接続されたメモリセルＱｋ1 〜Ｑｋn 内のトランジスタ
がオンし、そのメモリセル容量に蓄積されていたデータ
が、相補ビットラインＢＬａi ，ＢＬａi ／へ転送され
る。すると、センスアンプＳＡi が活性化して転送され
たデータが増幅される。
【００１７】時刻ｔ１１：時刻ｔ１０においてセンスア
ンプＳＡi が活性化し、相補ビットラインＢＬａi ，Ｂ
Ｌａi ／上の増幅されたデータが、転送コントロール信
号ＰＢによりオン状態となったトランジスタ対ｔｒ
ｃi ，ｔｒｃi ／を介して、データレジスタＦＦｂi へ
転送される。このような時刻ｔ１０〜ｔ１１の一連の転
送動作をリード転送という。即ち、ストローブ信号ＲＡ
Ｓ／が“Ｌ”レベルとなり、データ転送コントロール信
号ＲＴが“Ｈ”レベルのとき、リード転送モードとな
る。この時刻ｔ１０〜ｔ１１でのリード転送動作は、次
の時刻ｔ１４までには全て完了する。
ンプＳＡi が活性化し、相補ビットラインＢＬａi ，Ｂ
Ｌａi ／上の増幅されたデータが、転送コントロール信
号ＰＢによりオン状態となったトランジスタ対ｔｒ
ｃi ，ｔｒｃi ／を介して、データレジスタＦＦｂi へ
転送される。このような時刻ｔ１０〜ｔ１１の一連の転
送動作をリード転送という。即ち、ストローブ信号ＲＡ
Ｓ／が“Ｌ”レベルとなり、データ転送コントロール信
号ＲＴが“Ｈ”レベルのとき、リード転送モードとな
る。この時刻ｔ１０〜ｔ１１でのリード転送動作は、次
の時刻ｔ１４までには全て完了する。
【００１８】時刻ｔ１４：リードイネーブル信号ＲＥ／
が“Ｌ”レベルになり、シリアルリードが開始する。リ
ードコントロールクロックＣＬＫＲの立上がりに同期し
てシリアルリード用ＹアドレスＹＡＤＤ２に示すアドレ
スＡ１がＹアドレス手段１２に取込まれる。リードイネ
ーブル信号ＲＥ／が“Ｌ”レベルとなり、リードコント
ロールクロックＣＬＫＲの立上がりに同期して、アドレ
スＡ１で指定されるＹアドレス手段１２内の単位Ｙアド
レスデコーダＹＢj （但し、ｊ；任意の数）が選択され
る。単位ＹアドレスデコーダＹＢj が選択されると、そ
のデコーダ出力ｙｂj が“Ｈ”レベルとなってトランジ
スタ対ｔｒｄj ，ｔｒｄj ／がオンし、データレジスタ
ＦＦｂj から、読み出しデータがリードデータバス２２
へ転送され、出力手段６２の出力端子ＯＵＴより、読み
出しデータＤａ１として出力される。
が“Ｌ”レベルになり、シリアルリードが開始する。リ
ードコントロールクロックＣＬＫＲの立上がりに同期し
てシリアルリード用ＹアドレスＹＡＤＤ２に示すアドレ
スＡ１がＹアドレス手段１２に取込まれる。リードイネ
ーブル信号ＲＥ／が“Ｌ”レベルとなり、リードコント
ロールクロックＣＬＫＲの立上がりに同期して、アドレ
スＡ１で指定されるＹアドレス手段１２内の単位Ｙアド
レスデコーダＹＢj （但し、ｊ；任意の数）が選択され
る。単位ＹアドレスデコーダＹＢj が選択されると、そ
のデコーダ出力ｙｂj が“Ｈ”レベルとなってトランジ
スタ対ｔｒｄj ，ｔｒｄj ／がオンし、データレジスタ
ＦＦｂj から、読み出しデータがリードデータバス２２
へ転送され、出力手段６２の出力端子ＯＵＴより、読み
出しデータＤａ１として出力される。
【００１９】時刻ｔ１５：時刻ｔ１５以降では、シリア
ルリードサイクルとシリアルライトサイクルが、非同期
に独立して行われる例が示されている。ここでは、ライ
トイネーブル信号ＷＥ／が“Ｌ”レベルとなり、前述し
た時刻ｔ１と同一動作によるシリアルライトが、次の時
刻ｔ１６以降のライトコントロールクロックＣＬＫＷの
立上がりに同期して行われる。なお、シリアルライト用
ＹアドレスＹＡＤＤ１のＳ１，Ｓ２，…は、時刻ｔ１〜
ｔ７までのアドレスと同一である必要はない。
ルリードサイクルとシリアルライトサイクルが、非同期
に独立して行われる例が示されている。ここでは、ライ
トイネーブル信号ＷＥ／が“Ｌ”レベルとなり、前述し
た時刻ｔ１と同一動作によるシリアルライトが、次の時
刻ｔ１６以降のライトコントロールクロックＣＬＫＷの
立上がりに同期して行われる。なお、シリアルライト用
ＹアドレスＹＡＤＤ１のＳ１，Ｓ２，…は、時刻ｔ１〜
ｔ７までのアドレスと同一である必要はない。
【００２０】時刻ｔ１６：リードイネーブル信号ＲＥ／
は“Ｌ”レベルのままである。リードコントロールクロ
ックＣＬＫＲの立上がりに同期して、ＹアドレスＹＡＤ
Ｄ２のＡ２で示されるアドレスで指定されるＹアドレス
手段１２内の単位ＹアドレスデコーダＹＢl （但し、
ｌ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＢl が選択されると、そのデコーダ出力ｙｂl が
“Ｈ”レベルとなり、トランジスタ対ｔｒｄl ，ｔｒｄ
l ／がオンし、リード転送手段３２内のデータレジスタ
ＦＦｂl から、読み出しデータがリードデータバス２２
へ転送され、出力手段６２の出力端子ＯＵＴより、読み
出しデータＤａ２として出力される。
は“Ｌ”レベルのままである。リードコントロールクロ
ックＣＬＫＲの立上がりに同期して、ＹアドレスＹＡＤ
Ｄ２のＡ２で示されるアドレスで指定されるＹアドレス
手段１２内の単位ＹアドレスデコーダＹＢl （但し、
ｌ；任意の数）が選択される。単位Ｙアドレスデコーダ
ＹＢl が選択されると、そのデコーダ出力ｙｂl が
“Ｈ”レベルとなり、トランジスタ対ｔｒｄl ，ｔｒｄ
l ／がオンし、リード転送手段３２内のデータレジスタ
ＦＦｂl から、読み出しデータがリードデータバス２２
へ転送され、出力手段６２の出力端子ＯＵＴより、読み
出しデータＤａ２として出力される。
【００２１】時刻ｔ１７〜ｔ２２：時刻ｔ１６と同様な
動作により、リードコントロールクロックＣＬＫＲの立
上がりに同期して、ＹアドレスＹＡＤＤ２のＡ３〜Ａｎ
で示されるアドレスで指定されるＹアドレス手段１２内
の単位ＹアドレスデコーダＹＢi が選択される。単位Ｙ
アドレスデコーダＹＢi が選択されると、リード転送手
段３２内のデータレジスタＦＦｂi から、読み出しデー
タがリードデータバス２２へ転送され、出力手段６２の
出力端子ＯＵＴより、読み出しデータＤａ３，Ｄａ４，
…がシリアルに出力される。実際、ＴＶやビデオカメ
ラ、あるいはＯＡ機器では、Ａ１，Ａ２，Ａ３，…と連
続するアドレスは、シリアルにインクリメントするアド
レスである場合が多い。ワークステーションやパーソナ
ルコンピュータ等では、ランダムなアドレスである場合
と、インクリメントするアドレスである場合がある。
動作により、リードコントロールクロックＣＬＫＲの立
上がりに同期して、ＹアドレスＹＡＤＤ２のＡ３〜Ａｎ
で示されるアドレスで指定されるＹアドレス手段１２内
の単位ＹアドレスデコーダＹＢi が選択される。単位Ｙ
アドレスデコーダＹＢi が選択されると、リード転送手
段３２内のデータレジスタＦＦｂi から、読み出しデー
タがリードデータバス２２へ転送され、出力手段６２の
出力端子ＯＵＴより、読み出しデータＤａ３，Ｄａ４，
…がシリアルに出力される。実際、ＴＶやビデオカメ
ラ、あるいはＯＡ機器では、Ａ１，Ａ２，Ａ３，…と連
続するアドレスは、シリアルにインクリメントするアド
レスである場合が多い。ワークステーションやパーソナ
ルコンピュータ等では、ランダムなアドレスである場合
と、インクリメントするアドレスである場合がある。
【００２２】時刻ｔ２３：リードイネーブル信号ＲＥ
／、及びライトイネーブル信号ＷＥ／が“Ｈ”レベルと
なり、ライト動作及びリード動作が禁止される。なお、
図３において、Ｙアドレス手段１１は、シリアルにアク
セスする場合、必ずしも従来のデコーダ形式のＹアドレ
ス手段でなくても良い。例えば、広くマルチポートＤＲ
ＡＭで用いられているような、シフトレジスタをシリア
ルポインタとしたようなアドレス手段であっても良い。
メモリセルアレイ４１は、ＤＲＡＭの例が示されている
が、必ずしもＤＲＡＭメモリセルアレイでなくても良
い。また、図４において、ライトコントロールクロック
ＣＬＫＷ及びリードコントロールクロックＣＬＫＲの立
上がりに同期して動作する場合について説明したが、そ
れらの立下りに同期して動作するような構成にしても良
い。
／、及びライトイネーブル信号ＷＥ／が“Ｈ”レベルと
なり、ライト動作及びリード動作が禁止される。なお、
図３において、Ｙアドレス手段１１は、シリアルにアク
セスする場合、必ずしも従来のデコーダ形式のＹアドレ
ス手段でなくても良い。例えば、広くマルチポートＤＲ
ＡＭで用いられているような、シフトレジスタをシリア
ルポインタとしたようなアドレス手段であっても良い。
メモリセルアレイ４１は、ＤＲＡＭの例が示されている
が、必ずしもＤＲＡＭメモリセルアレイでなくても良
い。また、図４において、ライトコントロールクロック
ＣＬＫＷ及びリードコントロールクロックＣＬＫＲの立
上がりに同期して動作する場合について説明したが、そ
れらの立下りに同期して動作するような構成にしても良
い。
【００２３】
【発明が解決しようとする課題】しかしながら、上記構
成のシリアルアクセスメモリでは、複雑なシリアルアク
セスコントロール動作を実現するには、図２のシリアル
アクセスメモリを複数個用い、それらをシリアル接続、
あるいはパラレル接続して構成している。このような場
合、複雑な機能の実現のため、数多くのコントロールや
一時記憶のためのバッファ等の周辺素子を付加しなけれ
ばならず、それらのコントロールもさらに複雑となって
いる。しかも、ＣＰＵ（中央処理装置）用途、ＯＡ機器
の高度化、高品位ＴＶの発達等、シリアルアクセスメモ
リコントロールを高速化しなければならない用途が広が
っており、前記のように複数のシリアルアクセスメモリ
を接続して使うと、各信号の設計が難しいものとなり、
システム設計がより複雑なものとなってきている。
成のシリアルアクセスメモリでは、複雑なシリアルアク
セスコントロール動作を実現するには、図２のシリアル
アクセスメモリを複数個用い、それらをシリアル接続、
あるいはパラレル接続して構成している。このような場
合、複雑な機能の実現のため、数多くのコントロールや
一時記憶のためのバッファ等の周辺素子を付加しなけれ
ばならず、それらのコントロールもさらに複雑となって
いる。しかも、ＣＰＵ（中央処理装置）用途、ＯＡ機器
の高度化、高品位ＴＶの発達等、シリアルアクセスメモ
リコントロールを高速化しなければならない用途が広が
っており、前記のように複数のシリアルアクセスメモリ
を接続して使うと、各信号の設計が難しいものとなり、
システム設計がより複雑なものとなってきている。
【００２４】本発明は、前記従来技術が持っていた課題
として、複雑なシリアルアクセスコントロール動作を実
現するために複数のシリアルアクセスメモリを用いた場
合、複雑な機能の実現のために多くの周辺素子を付加し
なければならず、それによって回路構成やコントロール
が複雑化すると共に、簡単で高速なシステム設計を行う
ことが困難な点について解決したマルチシリアルアクセ
スメモリを提供するものである。
として、複雑なシリアルアクセスコントロール動作を実
現するために複数のシリアルアクセスメモリを用いた場
合、複雑な機能の実現のために多くの周辺素子を付加し
なければならず、それによって回路構成やコントロール
が複雑化すると共に、簡単で高速なシステム設計を行う
ことが困難な点について解決したマルチシリアルアクセ
スメモリを提供するものである。
【００２５】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、マルチシリアルアク
セスメモリにおいて、同一チップ上に並列に形成され、
シリアルにデータの入出力を行う複数（Ｎ）個のシリア
ルアクセスメモリと、第ｋ番目（但し、ｋ＝１〜Ｎ−
１）の前記シリアルアクセスメモリのシリアルリードの
ためのデータ転送時に、その転送データを第ｋ＋１番目
の前記シリアルアクセスメモリへライト転送する転送手
段と、それぞれの前記シリアルアクセスメモリを相互の
転送コントロール以外に、独立にコントロールする分割
メモリコントロール手段と、第１番目の前記シリアルア
クセスメモリのライト転送用Ｘアドレス発生手段を第１
のアドレスカウンタとし、この第１のアドレスカウンタ
のカウント制御信号を前記第１番目のシリアルアクセス
メモリのＹアドレス発生手段である第２のアドレスカウ
ンタのリセット信号としたシリアルライトアドレスカウ
ンタ手段と、シリアルリード・ライトアドレスカウンタ
手段と、シリアルリードアドレスカウンタ手段とを備え
ている。
に、本発明のうちの第１の発明は、マルチシリアルアク
セスメモリにおいて、同一チップ上に並列に形成され、
シリアルにデータの入出力を行う複数（Ｎ）個のシリア
ルアクセスメモリと、第ｋ番目（但し、ｋ＝１〜Ｎ−
１）の前記シリアルアクセスメモリのシリアルリードの
ためのデータ転送時に、その転送データを第ｋ＋１番目
の前記シリアルアクセスメモリへライト転送する転送手
段と、それぞれの前記シリアルアクセスメモリを相互の
転送コントロール以外に、独立にコントロールする分割
メモリコントロール手段と、第１番目の前記シリアルア
クセスメモリのライト転送用Ｘアドレス発生手段を第１
のアドレスカウンタとし、この第１のアドレスカウンタ
のカウント制御信号を前記第１番目のシリアルアクセス
メモリのＹアドレス発生手段である第２のアドレスカウ
ンタのリセット信号としたシリアルライトアドレスカウ
ンタ手段と、シリアルリード・ライトアドレスカウンタ
手段と、シリアルリードアドレスカウンタ手段とを備え
ている。
【００２６】ここで、前記シリアルリード・ライトアド
レスカウンタ手段は、前記第ｋ番目のシリアルアクセス
メモリのリード転送用Ｘアドレス発生手段を第３ｋのア
ドレスカウンタとすると共に、前記第ｋ＋１番目のシリ
アルアクセスメモリのライト転送用Ｘアドレス発生手段
を第３ｋ＋１のアドレスカウンタとし、前記第３ｋのア
ドレスカウンタと前記第３ｋ＋１のアドレスカウンタの
カウント制御信号を共通化して、かつ、前記第ｋ番目の
シリアルアクセスメモリのＹアドレス発生手段である第
３ｋ＋２のアドレスカウンタのリセット信号としてい
る。前記シリアルリードアドレスカウンタ手段は、第Ｎ
番目の前記シリアルアクセスメモリのリード転送用Ｘア
ドレス発生手段を第３Ｎのアドレスカウンタとし、この
第３Ｎのアドレスカウンタのカウント制御信号を前記第
Ｎ番目のシリアルアクセスメモリのＹアドレス発生手段
である第３Ｎ＋２のアドレスカウンタのリセット信号と
している。
レスカウンタ手段は、前記第ｋ番目のシリアルアクセス
メモリのリード転送用Ｘアドレス発生手段を第３ｋのア
ドレスカウンタとすると共に、前記第ｋ＋１番目のシリ
アルアクセスメモリのライト転送用Ｘアドレス発生手段
を第３ｋ＋１のアドレスカウンタとし、前記第３ｋのア
ドレスカウンタと前記第３ｋ＋１のアドレスカウンタの
カウント制御信号を共通化して、かつ、前記第ｋ番目の
シリアルアクセスメモリのＹアドレス発生手段である第
３ｋ＋２のアドレスカウンタのリセット信号としてい
る。前記シリアルリードアドレスカウンタ手段は、第Ｎ
番目の前記シリアルアクセスメモリのリード転送用Ｘア
ドレス発生手段を第３Ｎのアドレスカウンタとし、この
第３Ｎのアドレスカウンタのカウント制御信号を前記第
Ｎ番目のシリアルアクセスメモリのＹアドレス発生手段
である第３Ｎ＋２のアドレスカウンタのリセット信号と
している。
【００２７】第２の発明は、第１の発明において、前記
第１、第３ｋ＋２及び第３Ｎ＋２のアドレスカウンタは
リセット付きアドレスカウンタであり、前記第２、第３
ｋ、第３Ｋ＋１及び第３Ｎのアドレスカウンタはイニシ
ャルセット付きアドレスカウンタ（以下、イニシャルセ
ットアドレスカウンタという）である。
第１、第３ｋ＋２及び第３Ｎ＋２のアドレスカウンタは
リセット付きアドレスカウンタであり、前記第２、第３
ｋ、第３Ｋ＋１及び第３Ｎのアドレスカウンタはイニシ
ャルセット付きアドレスカウンタ（以下、イニシャルセ
ットアドレスカウンタという）である。
【００２８】第３の発明は、第１の発明において、前記
第１、第３Ｋ＋１、第３ｋ＋２及び第３Ｎ＋２のアドレ
スカウンタはリセット付きアドレスカウンタであり、前
記第２、第３ｋ及び第３Ｎのアドレスカウンタはイニシ
ャルセットアドレスカウンタである。
第１、第３Ｋ＋１、第３ｋ＋２及び第３Ｎ＋２のアドレ
スカウンタはリセット付きアドレスカウンタであり、前
記第２、第３ｋ及び第３Ｎのアドレスカウンタはイニシ
ャルセットアドレスカウンタである。
【００２９】第４の発明は、第１の発明において、前記
第１、第３ｋ、第３Ｋ＋１、第３ｋ＋２及び第３Ｎ＋２
のアドレスカウンタはリセット付きアドレスカウンタで
あり、前記第２及び第３Ｎのアドレスカウンタはイニシ
ャルセットアドレスカウンタである。
第１、第３ｋ、第３Ｋ＋１、第３ｋ＋２及び第３Ｎ＋２
のアドレスカウンタはリセット付きアドレスカウンタで
あり、前記第２及び第３Ｎのアドレスカウンタはイニシ
ャルセットアドレスカウンタである。
【００３０】第５の発明は、第１の発明において、前記
全てのアドレスカウンタはリセット付きアドレスカウン
タである。
全てのアドレスカウンタはリセット付きアドレスカウン
タである。
【００３１】第６の発明は、マルチシリアルアクセスメ
モリにおいて、第２の発明のＮ個のシリアルアクセスメ
モリ、転送手段、分割メモリコントロール手段、シリア
ルライトアドレスカウンタ手段及びシリアルリード・ラ
イトアドレスカウンタ手段並びに第Ｎ番目の前記シリア
ルアクセスメモリのリード転送用Ｘアドレス発生手段を
イニシャルセットアドレスカウンタとしたシリアルリー
ドアドレスカウンタ手段を備えている。
モリにおいて、第２の発明のＮ個のシリアルアクセスメ
モリ、転送手段、分割メモリコントロール手段、シリア
ルライトアドレスカウンタ手段及びシリアルリード・ラ
イトアドレスカウンタ手段並びに第Ｎ番目の前記シリア
ルアクセスメモリのリード転送用Ｘアドレス発生手段を
イニシャルセットアドレスカウンタとしたシリアルリー
ドアドレスカウンタ手段を備えている。
【００３２】第７の発明は、マルチシリアルアクセスメ
モリにおいて、第３の発明のＮ個のシリアルアクセスメ
モリ、転送手段、分割メモリコントロール手段、シリア
ルライトアドレスカウンタ手段及びシリアルリード・ラ
イトアドレスカウンタ手段並びに第Ｎ番目の前記シリア
ルアクセスメモリのリード転送用Ｘアドレス発生手段を
イニシャルセットアドレスカウンタとしたシリアルリー
ドアドレスカウンタ手段を備えている。
モリにおいて、第３の発明のＮ個のシリアルアクセスメ
モリ、転送手段、分割メモリコントロール手段、シリア
ルライトアドレスカウンタ手段及びシリアルリード・ラ
イトアドレスカウンタ手段並びに第Ｎ番目の前記シリア
ルアクセスメモリのリード転送用Ｘアドレス発生手段を
イニシャルセットアドレスカウンタとしたシリアルリー
ドアドレスカウンタ手段を備えている。
【００３３】第８の発明は、マルチシリアルアクセスメ
モリにおいて、第４の発明のＮ個のシリアルアクセスメ
モリ、転送手段、分割メモリコントロール手段、シリア
ルライトアドレスカウンタ手段及びシリアルリード・ラ
イトアドレスカウンタ手段並びに第Ｎ番目の前記シリア
ルアクセスメモリのリード転送用Ｘアドレス発生手段を
イニシャルセットアドレスカウンタとしたシリアルリー
ドアドレスカウンタ手段を備えている。
モリにおいて、第４の発明のＮ個のシリアルアクセスメ
モリ、転送手段、分割メモリコントロール手段、シリア
ルライトアドレスカウンタ手段及びシリアルリード・ラ
イトアドレスカウンタ手段並びに第Ｎ番目の前記シリア
ルアクセスメモリのリード転送用Ｘアドレス発生手段を
イニシャルセットアドレスカウンタとしたシリアルリー
ドアドレスカウンタ手段を備えている。
【００３４】第９の発明は、シリアルアクセスメモリに
おいて、第５の発明のＮ個のシリアルアクセスメモリ、
転送手段、分割メモリコントロール手段、シリアルライ
トアドレスカウンタ手段及びシリアルリード・ライトア
ドレスカウンタ手段並びに第Ｎ番目の前記シリアルアク
セスメモリのリード転送用Ｘアドレス発生手段をリセッ
ト付きアドレスカウンタとしたシリアルリードアドレス
カウンタ手段を備えている。
おいて、第５の発明のＮ個のシリアルアクセスメモリ、
転送手段、分割メモリコントロール手段、シリアルライ
トアドレスカウンタ手段及びシリアルリード・ライトア
ドレスカウンタ手段並びに第Ｎ番目の前記シリアルアク
セスメモリのリード転送用Ｘアドレス発生手段をリセッ
ト付きアドレスカウンタとしたシリアルリードアドレス
カウンタ手段を備えている。
【００３５】第１０の発明は、マルチシリアルアクセス
メモリにおいて、第２の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに前記第３ｋ＋１のア
ドレスカウンタの出力または自身が受取るアドレスを第
Ｎ番目の前記シリアルアクセスメモリのリード転送コン
トロール信号に応答して切り替えるアドレス切替回路を
備えている。
メモリにおいて、第２の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに前記第３ｋ＋１のア
ドレスカウンタの出力または自身が受取るアドレスを第
Ｎ番目の前記シリアルアクセスメモリのリード転送コン
トロール信号に応答して切り替えるアドレス切替回路を
備えている。
【００３６】第１１の発明は、マルチシリアルアクセス
メモリにおいて、第３の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに前記第３ｋ＋１のア
ドレスカウンタの出力または自身が受取るアドレスを第
Ｎ番目の前記シリアルアクセスメモリのリード転送コン
トロール信号に応答して切り替えるアドレス切替回路を
備えている。
メモリにおいて、第３の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに前記第３ｋ＋１のア
ドレスカウンタの出力または自身が受取るアドレスを第
Ｎ番目の前記シリアルアクセスメモリのリード転送コン
トロール信号に応答して切り替えるアドレス切替回路を
備えている。
【００３７】第１２の発明は、マルチシリアルアクセス
メモリにおいて、第４の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに前記第３ｋ＋１のア
ドレスカウンタの出力または自身が受取るアドレスを第
Ｎ番目の前記シリアルアクセスメモリのリード転送コン
トロール信号に応答して切り替えるアドレス切替回路を
備えている。
メモリにおいて、第４の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに前記第３ｋ＋１のア
ドレスカウンタの出力または自身が受取るアドレスを第
Ｎ番目の前記シリアルアクセスメモリのリード転送コン
トロール信号に応答して切り替えるアドレス切替回路を
備えている。
【００３８】第１３の発明は、マルチシリアルアクセス
メモリにおいて、第５の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに前記第３ｋ＋１のア
ドレスカウンタの出力または自身が受取るアドレスを第
Ｎ番目の前記シリアルアクセスメモリのリード転送コン
トロール信号に応答して切り替えるアドレス切替回路を
備えている。
メモリにおいて、第５の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに前記第３ｋ＋１のア
ドレスカウンタの出力または自身が受取るアドレスを第
Ｎ番目の前記シリアルアクセスメモリのリード転送コン
トロール信号に応答して切り替えるアドレス切替回路を
備えている。
【００３９】第１４の発明は、マルチシリアルアクセス
メモリにおいて、第１の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段及びシ
リアルライトアドレスカウンタ手段並びに、シリアルリ
ード・ライトアドレスカウンタ手段並びに、前記第ｋ番
目のシリアルアクセスメモリのリード転送用Ｘアドレス
発生手段を第３ｋのアドレスカウンタとすると共に、前
記第ｋ＋１番目のシリアルアクセスメモリのライト転送
用Ｘアドレス発生手段を第３ｋ＋１のアドレスカウンタ
とし、前記第３ｋのアドレスカウンタと前記第３ｋ＋１
のアドレスカウンタのカウント制御信号を共通化したシ
リアルリード・ライトアドレスカウンタ手段及び、前記
第３ｋ＋１のアドレスカウンタの出力または自身が受取
るアドレスを第Ｎ番目の前記シリアルアクセスメモリの
リード転送コントロール信号に応答して切り替えるアド
レス切替回路を備えている。
メモリにおいて、第１の発明のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段及びシ
リアルライトアドレスカウンタ手段並びに、シリアルリ
ード・ライトアドレスカウンタ手段並びに、前記第ｋ番
目のシリアルアクセスメモリのリード転送用Ｘアドレス
発生手段を第３ｋのアドレスカウンタとすると共に、前
記第ｋ＋１番目のシリアルアクセスメモリのライト転送
用Ｘアドレス発生手段を第３ｋ＋１のアドレスカウンタ
とし、前記第３ｋのアドレスカウンタと前記第３ｋ＋１
のアドレスカウンタのカウント制御信号を共通化したシ
リアルリード・ライトアドレスカウンタ手段及び、前記
第３ｋ＋１のアドレスカウンタの出力または自身が受取
るアドレスを第Ｎ番目の前記シリアルアクセスメモリの
リード転送コントロール信号に応答して切り替えるアド
レス切替回路を備えている。
【００４０】第１５の発明は、第１４の発明において、
前記第１のアドレスカウンタはリセット付きアドレスカ
ウンタであり、前記第２、第３ｋ及び第３Ｋ＋１のアド
レスカウンタはイニシャルセットアドレスカウンタであ
る。
前記第１のアドレスカウンタはリセット付きアドレスカ
ウンタであり、前記第２、第３ｋ及び第３Ｋ＋１のアド
レスカウンタはイニシャルセットアドレスカウンタであ
る。
【００４１】第１６の発明は、第１４の発明において、
前記第１及び第３ｋ＋１のアドレスカウンタはリセット
付きアドレスカウンタであり、前記第２及び第３ｋのア
ドレスカウンタはイニシャルセットアドレスカウンタで
ある。
前記第１及び第３ｋ＋１のアドレスカウンタはリセット
付きアドレスカウンタであり、前記第２及び第３ｋのア
ドレスカウンタはイニシャルセットアドレスカウンタで
ある。
【００４２】第１７の発明は、第１４の発明において、
前記第１、第３ｋ及び第３Ｋ＋１のアドレスカウンタは
リセット付きアドレスカウンタであり、前記第２のアド
レスカウンタはイニシャルセットアドレスカウンタであ
る。
前記第１、第３ｋ及び第３Ｋ＋１のアドレスカウンタは
リセット付きアドレスカウンタであり、前記第２のアド
レスカウンタはイニシャルセットアドレスカウンタであ
る。
【００４３】第１８の発明は、第１４の発明において、
前記全てのアドレスカウンタはリセット付きアドレスカ
ウンタである。
前記全てのアドレスカウンタはリセット付きアドレスカ
ウンタである。
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【作用】第１及び第２の発明によれば、以上のようにマ
ルチシリアルアクセスメモリを構成したので、シリアル
ライトアドレスカウンタ手段、シリアルリード・ライト
アドレスカウンタ手段、及びシリアルリードアドレスカ
ウンタ手段と、転送手段とは、各シリアルアクセスメモ
リに蓄積されたメモリデータを、該シリアルアクセスメ
モリ間で高速転送するように働く。例えば、第１番目の
シリアルアクセスメモリのメモリデータをリード転送す
るとき、同時に同一転送サイクル中に、第２番目のシリ
アルアクセスメモリへ該メモリデータの転送が行える。
また、シリアルライトアドレスカウンタ手段、シリアル
リード・ライトアドレスカウンタ手段、及びシリアルリ
ードアドレスカウンタ手段により、例えば２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、リード・ライトする一連のシリアルデー
タを、Ｘアドレス毎に、ランダムにリード・ライトが行
える。さらに、第１番目のシリアルアクセスメモリから
読み出した一連のデータを、Ｘアドレス毎に、ランダム
に、第２番目のシリアルアクセスメモリに加工して書込
み、再度、遅延時間を持って読み出せる。
ルチシリアルアクセスメモリを構成したので、シリアル
ライトアドレスカウンタ手段、シリアルリード・ライト
アドレスカウンタ手段、及びシリアルリードアドレスカ
ウンタ手段と、転送手段とは、各シリアルアクセスメモ
リに蓄積されたメモリデータを、該シリアルアクセスメ
モリ間で高速転送するように働く。例えば、第１番目の
シリアルアクセスメモリのメモリデータをリード転送す
るとき、同時に同一転送サイクル中に、第２番目のシリ
アルアクセスメモリへ該メモリデータの転送が行える。
また、シリアルライトアドレスカウンタ手段、シリアル
リード・ライトアドレスカウンタ手段、及びシリアルリ
ードアドレスカウンタ手段により、例えば２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、リード・ライトする一連のシリアルデー
タを、Ｘアドレス毎に、ランダムにリード・ライトが行
える。さらに、第１番目のシリアルアクセスメモリから
読み出した一連のデータを、Ｘアドレス毎に、ランダム
に、第２番目のシリアルアクセスメモリに加工して書込
み、再度、遅延時間を持って読み出せる。
【００５０】第３の発明によれば、Ｘアドレス発生手段
を構成するイニシャルセットアドレスカウンタ及びリセ
ット付きアドレスカウンタにより、例えば２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、リード・ライトする一連のシリアルデー
タをＸアドレス毎にランダムにリード・ライトが行え
る。さらに、第１番目のシリアルアクセスメモリから読
み出した前記一連のデータを、第２番目のシリアルアク
セスメモリに、リセット信号を入れるだけで、０番地か
ら順番に書込んでいき、並べ直せる。また、再度の読み
出しも行える。
を構成するイニシャルセットアドレスカウンタ及びリセ
ット付きアドレスカウンタにより、例えば２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、リード・ライトする一連のシリアルデー
タをＸアドレス毎にランダムにリード・ライトが行え
る。さらに、第１番目のシリアルアクセスメモリから読
み出した前記一連のデータを、第２番目のシリアルアク
セスメモリに、リセット信号を入れるだけで、０番地か
ら順番に書込んでいき、並べ直せる。また、再度の読み
出しも行える。
【００５１】第４の発明によれば、Ｘアドレス発生手段
を構成するイニシャルセットアドレスカウンタ及びリセ
ット付きアドレスカウンタにより、例えば２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、リード・ライトする一連のシリアルデー
タを、Ｘアドレスに対してランダムに書込み、リセット
信号を入れるのみで、その後、０番地から順次読み出せ
る。さらに、一度、第１番目のシリアルアクセスメモリ
から読み出した前記一連のデータを、第２番目のシリア
ルアクセスメモリに、リセット信号を入れるのみで、そ
の後、０番地から順番に書込める。また、第１番目のシ
リアルアクセスメモリでリードしたデータの、再度の読
み出しも行える。
を構成するイニシャルセットアドレスカウンタ及びリセ
ット付きアドレスカウンタにより、例えば２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、リード・ライトする一連のシリアルデー
タを、Ｘアドレスに対してランダムに書込み、リセット
信号を入れるのみで、その後、０番地から順次読み出せ
る。さらに、一度、第１番目のシリアルアクセスメモリ
から読み出した前記一連のデータを、第２番目のシリア
ルアクセスメモリに、リセット信号を入れるのみで、そ
の後、０番地から順番に書込める。また、第１番目のシ
リアルアクセスメモリでリードしたデータの、再度の読
み出しも行える。
【００５２】第５の発明によれば、Ｘアドレス発生手段
を構成するリセット付きアドレスカウンタ及びイニシャ
ルセットアドレスカウンタにより、例えば２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、リード・ライトする一連のシリアルデー
タを、Ｘアドレスに対して、リセット信号を入れるのみ
で、その後、０番地から順次書込み、順次読み出せる。
さらに、一度、第１番目のシリアルアクセスメモリから
読み出した前記一連のデータを、第２番目のシリアルア
クセスメモリに、リセット信号を入れるのみで、その
後、０番地から順番に書込める。また、第１番目のシリ
アルアクセスメモリでリードしたデータを再度、リセッ
ト信号を入れるのみで、その後、０番地から順番に遅延
時間を持って読み出せる。
を構成するリセット付きアドレスカウンタ及びイニシャ
ルセットアドレスカウンタにより、例えば２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、リード・ライトする一連のシリアルデー
タを、Ｘアドレスに対して、リセット信号を入れるのみ
で、その後、０番地から順次書込み、順次読み出せる。
さらに、一度、第１番目のシリアルアクセスメモリから
読み出した前記一連のデータを、第２番目のシリアルア
クセスメモリに、リセット信号を入れるのみで、その
後、０番地から順番に書込める。また、第１番目のシリ
アルアクセスメモリでリードしたデータを再度、リセッ
ト信号を入れるのみで、その後、０番地から順番に遅延
時間を持って読み出せる。
【００５３】第６の発明によれば、第１番目のシリアル
アクセスメモリと第２番目のシリアルアクセスメモリと
が共通のシリアルリードアドレスによって動作し、それ
によって回路構成の簡単化と、コントロールの容易化が
図れる。第７の発明によれば、共通のシリアルリードア
ドレスにより、第１番目と第２番目のシリアルアクセス
メモリが動作し、それによって回路構成の簡単化とコン
トロールの容易化が図れる。第８の発明によれば、共通
のシリアルリードアドレスにより、第１番目と第２番目
のシリアルアクセスメモリが動作し、それによって回路
構成の簡単化と、コントロールの容易化が図れる。第９
の発明によれば、共通のシリアルリードアドレスによ
り、第１番目と第２番目のシリアルアクセスメモリが動
作し、それにより、回路構成の簡単化とコントロールの
容易化が図れる。
アクセスメモリと第２番目のシリアルアクセスメモリと
が共通のシリアルリードアドレスによって動作し、それ
によって回路構成の簡単化と、コントロールの容易化が
図れる。第７の発明によれば、共通のシリアルリードア
ドレスにより、第１番目と第２番目のシリアルアクセス
メモリが動作し、それによって回路構成の簡単化とコン
トロールの容易化が図れる。第８の発明によれば、共通
のシリアルリードアドレスにより、第１番目と第２番目
のシリアルアクセスメモリが動作し、それによって回路
構成の簡単化と、コントロールの容易化が図れる。第９
の発明によれば、共通のシリアルリードアドレスによ
り、第１番目と第２番目のシリアルアクセスメモリが動
作し、それにより、回路構成の簡単化とコントロールの
容易化が図れる。
【００５４】第１０の発明によれば、一定のＸアドレス
により、第１番目と第２番目のシリアルアクセスメモリ
が動作し、それによってアドレスカウンタ数の減少と、
回路構成の簡単化、及びコントロールの容易化が図れ
る。第１１の発明によれば、一定のＸアドレスにより、
第１番目と第２番目のシリアルアクセスメモリが動作
し、それによってアドレスカウンタ数の減少と、回路構
成の簡単化、及びコントロールの容易化が図れる。第１
２の発明によれば、一定のＸアドレスにより、第１番目
と第２番目のシリアルアクセスメモリが動作し、それに
よってアドレスカウンタ数の減少と、回路構成の簡単
化、及びコントロールの容易化が図れる。第１３の発明
によれば、一定のＸアドレスにより、第１番目と第２番
目のシリアルアクセスメモリが動作し、それによってア
ドレスカウンタ数の減少と、回路構成の簡単化、及びコ
ントロールの容易化が図れる。
により、第１番目と第２番目のシリアルアクセスメモリ
が動作し、それによってアドレスカウンタ数の減少と、
回路構成の簡単化、及びコントロールの容易化が図れ
る。第１１の発明によれば、一定のＸアドレスにより、
第１番目と第２番目のシリアルアクセスメモリが動作
し、それによってアドレスカウンタ数の減少と、回路構
成の簡単化、及びコントロールの容易化が図れる。第１
２の発明によれば、一定のＸアドレスにより、第１番目
と第２番目のシリアルアクセスメモリが動作し、それに
よってアドレスカウンタ数の減少と、回路構成の簡単
化、及びコントロールの容易化が図れる。第１３の発明
によれば、一定のＸアドレスにより、第１番目と第２番
目のシリアルアクセスメモリが動作し、それによってア
ドレスカウンタ数の減少と、回路構成の簡単化、及びコ
ントロールの容易化が図れる。
【００５５】第１４及び第１５の発明によれば、シリア
ルアクセスメモリの全てのリードアクセス用Ｙアドレス
手段は、共通のＹアドレスを入力し、各メモリセルアレ
イを選択する。これにより、アドレスカウンタ数の減少
と、回路構成の簡単化、及びコントロールの容易化が図
れる。第１６の発明によれば、シリアルアクセスメモリ
の全てのリードアクセス用Ｙアドレス手段は、共通のＹ
アドレスを入力して各メモリセルアレイを選択する。こ
れにより、アドレスカウンタ数の減少と、回路構成の簡
単化、及びコントロールの容易化が図れる。第１７の発
明によれば、シリアルアクセスメモリの全てのリードア
クセス用Ｙアドレス手段は、共通のＹアドレスを入力し
て各メモリセルアレイを選択する。これにより、アドレ
スカウンタ数の減少と、回路構成の簡単化、及びコント
ロールの容易化が図れる。第１８の発明によれば、シリ
アルアクセスメモリの全てのリードアクセス用Ｙアドレ
ス手段は、共通のＹアドレスを入力して各メモリセルア
レイを選択する。これにより、アドレスカウンタ数の減
少と、回路構成の簡単化、及びコントロールの容易化が
図れる。
ルアクセスメモリの全てのリードアクセス用Ｙアドレス
手段は、共通のＹアドレスを入力し、各メモリセルアレ
イを選択する。これにより、アドレスカウンタ数の減少
と、回路構成の簡単化、及びコントロールの容易化が図
れる。第１６の発明によれば、シリアルアクセスメモリ
の全てのリードアクセス用Ｙアドレス手段は、共通のＹ
アドレスを入力して各メモリセルアレイを選択する。こ
れにより、アドレスカウンタ数の減少と、回路構成の簡
単化、及びコントロールの容易化が図れる。第１７の発
明によれば、シリアルアクセスメモリの全てのリードア
クセス用Ｙアドレス手段は、共通のＹアドレスを入力し
て各メモリセルアレイを選択する。これにより、アドレ
スカウンタ数の減少と、回路構成の簡単化、及びコント
ロールの容易化が図れる。第１８の発明によれば、シリ
アルアクセスメモリの全てのリードアクセス用Ｙアドレ
ス手段は、共通のＹアドレスを入力して各メモリセルア
レイを選択する。これにより、アドレスカウンタ数の減
少と、回路構成の簡単化、及びコントロールの容易化が
図れる。
【００５６】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図であり、従来の図２中の
要素と共通の要素には共通の符号が付されている。この
マルチシリアルアクセスメモリは、２個のシリアルアク
セスメモリを有し、それらのシリアルアクセスメモリ
が、メモリデータの転送を行う転送手段であるデータレ
ジスタ・メモリセルアレイ接続手段１３４によって接続
されると共に、図示しないアドレス手段により、該デー
タレジスタ・メモリセルアレイ接続手段１３４を用いて
メモリデータを転送するためのアドレスをコントロール
するようになっており、それらが同一チップ上に形成さ
れている。
クセスメモリの構成ブロック図であり、従来の図２中の
要素と共通の要素には共通の符号が付されている。この
マルチシリアルアクセスメモリは、２個のシリアルアク
セスメモリを有し、それらのシリアルアクセスメモリ
が、メモリデータの転送を行う転送手段であるデータレ
ジスタ・メモリセルアレイ接続手段１３４によって接続
されると共に、図示しないアドレス手段により、該デー
タレジスタ・メモリセルアレイ接続手段１３４を用いて
メモリデータを転送するためのアドレスをコントロール
するようになっており、それらが同一チップ上に形成さ
れている。
【００５７】即ち、このマルチシリアルアクセスメモリ
では、コントロールクロックＣＬＫ等を入力して各種の
転送コントロール信号ＰＡ，ＰＢ，ＰＣ，ＰＤ等を発生
するメモリコントロール手段１０１と、ａ側及びｂ側の
メモリセルアレイ１４１，１４２とを備えている。メモ
リセルアレイ１４１側には、ライトコントロールクロッ
クＣＬＫｓに同期してシリアルライト用ＹアドレスＹＡ
ＤＤｓをデコードするＹアドレス手段１１１と、ライト
コントロールクロックＣＬＫｓに同期して入力端子ＩＮ
より書込みデータを取込む入力手段１６１と、該入力手
段１６１の出力側に接続されたライトデータバス１２１
と、該Ｙアドレス手段１１１の出力に基づきライトデー
タバス１２１からの書込みデータを一時記憶し、その記
憶した書込みデータを転送コントロール信号ＰＡに基づ
き該メモリセルアレイ１４１のビットラインへ転送する
ライト転送手段１３１と、Ｘアドレスをデコードして該
メモリセルアレイ１４１内の特定のワードラインＷＬａ
を選択するＸアドレス手段１５１とが、設けられてい
る。
では、コントロールクロックＣＬＫ等を入力して各種の
転送コントロール信号ＰＡ，ＰＢ，ＰＣ，ＰＤ等を発生
するメモリコントロール手段１０１と、ａ側及びｂ側の
メモリセルアレイ１４１，１４２とを備えている。メモ
リセルアレイ１４１側には、ライトコントロールクロッ
クＣＬＫｓに同期してシリアルライト用ＹアドレスＹＡ
ＤＤｓをデコードするＹアドレス手段１１１と、ライト
コントロールクロックＣＬＫｓに同期して入力端子ＩＮ
より書込みデータを取込む入力手段１６１と、該入力手
段１６１の出力側に接続されたライトデータバス１２１
と、該Ｙアドレス手段１１１の出力に基づきライトデー
タバス１２１からの書込みデータを一時記憶し、その記
憶した書込みデータを転送コントロール信号ＰＡに基づ
き該メモリセルアレイ１４１のビットラインへ転送する
ライト転送手段１３１と、Ｘアドレスをデコードして該
メモリセルアレイ１４１内の特定のワードラインＷＬａ
を選択するＸアドレス手段１５１とが、設けられてい
る。
【００５８】さらに、このメモリセルアレイ１４１側に
は、転送コントロール信号ＰＢに基づき該メモリセルア
レイ１４１からの読み出しデータを一時記憶するリード
転送手段１３２と、該リード転送手段１３２の出力側に
接続されたリードデータバス１２２と、該リードデータ
バス１２２からの読み出しデータをリードコントロール
クロックＣＬＫａに同期して出力端子ＯＵＴａへ出力す
る出力手段１６２と、リードコントロールクロックＣＬ
Ｋａに同期してシリアルリード用ＹアドレスＹＡＤＤａ
をデコードし、該リード転送手段１３２に一時記憶され
た読み出しデータを選択的に該リードデータバス１２２
へ出力するＹアドレス手段１１２と、転送コントロール
信号ＰＣに基づき該リード転送手段１３２に一時記憶さ
れた読み出しデータをｂ側のメモリセルアレイ１４２へ
転送するデータレジスタ・メモリセルアレイ接続手段１
３４とが、設けられている。
は、転送コントロール信号ＰＢに基づき該メモリセルア
レイ１４１からの読み出しデータを一時記憶するリード
転送手段１３２と、該リード転送手段１３２の出力側に
接続されたリードデータバス１２２と、該リードデータ
バス１２２からの読み出しデータをリードコントロール
クロックＣＬＫａに同期して出力端子ＯＵＴａへ出力す
る出力手段１６２と、リードコントロールクロックＣＬ
Ｋａに同期してシリアルリード用ＹアドレスＹＡＤＤａ
をデコードし、該リード転送手段１３２に一時記憶され
た読み出しデータを選択的に該リードデータバス１２２
へ出力するＹアドレス手段１１２と、転送コントロール
信号ＰＣに基づき該リード転送手段１３２に一時記憶さ
れた読み出しデータをｂ側のメモリセルアレイ１４２へ
転送するデータレジスタ・メモリセルアレイ接続手段１
３４とが、設けられている。
【００５９】メモリセルアレイ１４２側には、Ｘアドレ
スをデコードして該メモリセルアレイ１４２内の特定の
ワードラインＷＬｂを選択するＸアドレス手段１５２
と、転送コントロール信号ＰＤに基づき該メモリセルア
レイ１４２からの読み出しデータを一時記憶するリード
転送手段１３３と、該リード転送手段１３３の出力側に
接続されたリードデータバス１２３と、該リードデータ
バス１２３からの読み出しデータをリードコントロール
クロックＣＬＫｂに同期して出力端子ＯＵＴｂへ出力す
る出力手段１６３と、リードコントロールクロックＣＬ
Ｋｂに同期してシリアルリード用ＹアドレスＹＤＤｂを
デコードし、該リード転送手段１３３に一時記憶された
読み出しデータを選択的にリードデータバス１２３へ出
力するＹアドレス手段１１３とが、設けられている。
スをデコードして該メモリセルアレイ１４２内の特定の
ワードラインＷＬｂを選択するＸアドレス手段１５２
と、転送コントロール信号ＰＤに基づき該メモリセルア
レイ１４２からの読み出しデータを一時記憶するリード
転送手段１３３と、該リード転送手段１３３の出力側に
接続されたリードデータバス１２３と、該リードデータ
バス１２３からの読み出しデータをリードコントロール
クロックＣＬＫｂに同期して出力端子ＯＵＴｂへ出力す
る出力手段１６３と、リードコントロールクロックＣＬ
Ｋｂに同期してシリアルリード用ＹアドレスＹＤＤｂを
デコードし、該リード転送手段１３３に一時記憶された
読み出しデータを選択的にリードデータバス１２３へ出
力するＹアドレス手段１１３とが、設けられている。
【００６０】図５及び図６は、図１に示すマルチシリア
ルアクセスメモリの主要部分の回路図であり、従来の図
３中の要素と共通の要素には共通の符号が付されてい
る。各Ｙアドレス手段１１１，１１２，１１３は、従来
と同様に、デコーダ出力ｙａi ，ｙｂi ，ｙｃi をそれ
ぞれ送出する単位ＹアドレスデコーダＹＡi ，ＹＢi ，
ＹＣi （但し、ｉ＝１，２，…，ｎ）で構成されてい
る。ライト転送手段１３１及びリード転送手段１３２，
１３３も、従来と同様に構成されている。
ルアクセスメモリの主要部分の回路図であり、従来の図
３中の要素と共通の要素には共通の符号が付されてい
る。各Ｙアドレス手段１１１，１１２，１１３は、従来
と同様に、デコーダ出力ｙａi ，ｙｂi ，ｙｃi をそれ
ぞれ送出する単位ＹアドレスデコーダＹＡi ，ＹＢi ，
ＹＣi （但し、ｉ＝１，２，…，ｎ）で構成されてい
る。ライト転送手段１３１及びリード転送手段１３２，
１３３も、従来と同様に構成されている。
【００６１】即ち、ライト転送手段１３１は、デコーダ
出力ｙａi によりオン，オフ動作してライトデータバス
１２１からの書込みデータを入力するトランジスタ対ｔ
ｒａi ，ｔｒａi ／（但し、ｉ＝１，２，…，ｎ）と、
入力した書込みデータを一時記憶するデータレジスタＦ
Ｆａi と、転送コントロール信号ＰＡによりオン，オフ
動作して一時記憶した書込みデータを出力するトランジ
スタ対ｔｒｂi ，ｔｒｂi ／とで、構成されている。リ
ード転送手段１３２は、転送コントロール信号ＰＢによ
りオン，オフ動作してメモリセルアレイ１４１からの読
み出しデータを入力するトランジスタ対ｔｒｃi ，ｔｒ
ｃi ／（但し、ｉ＝１，２，…，ｎ）と、その読み出し
データを一時記憶するデータレジスタＦＦｂi と、デコ
ーダ出力ｙｂi によりオン，オフ動作して一時記憶した
読み出しデータをリードデータバス１２２へ出力するト
ランジスタ対ｔｒｄi ，ｔｒｄi ／とで、構成されてい
る。
出力ｙａi によりオン，オフ動作してライトデータバス
１２１からの書込みデータを入力するトランジスタ対ｔ
ｒａi ，ｔｒａi ／（但し、ｉ＝１，２，…，ｎ）と、
入力した書込みデータを一時記憶するデータレジスタＦ
Ｆａi と、転送コントロール信号ＰＡによりオン，オフ
動作して一時記憶した書込みデータを出力するトランジ
スタ対ｔｒｂi ，ｔｒｂi ／とで、構成されている。リ
ード転送手段１３２は、転送コントロール信号ＰＢによ
りオン，オフ動作してメモリセルアレイ１４１からの読
み出しデータを入力するトランジスタ対ｔｒｃi ，ｔｒ
ｃi ／（但し、ｉ＝１，２，…，ｎ）と、その読み出し
データを一時記憶するデータレジスタＦＦｂi と、デコ
ーダ出力ｙｂi によりオン，オフ動作して一時記憶した
読み出しデータをリードデータバス１２２へ出力するト
ランジスタ対ｔｒｄi ，ｔｒｄi ／とで、構成されてい
る。
【００６２】リード転送手段１３３は、転送コントロー
ル信号ＰＤによりオン，オフ動作してメモリセルアレイ
１４２からの読み出しデータを入力するトランジスタ対
ｔｒｆi ，ｔｒｆi ／（但し、ｉ＝１，２，…，ｎ）
と、その読み出しデータを一時記憶するデータレジスタ
ＦＦｃi と、デコーダ出力ｙｃi によりオン，オフ動作
して一時記憶した読み出しデータをリードデータバス１
２３へ出力するトランジスタ対ｔｒｇi ，ｔｒｇi ／と
で、構成されている。本実施例で新たに設けられたデー
タレジスタ・メモリセルアレイ接続手段１３４は、転送
コントロール信号ＰＣによりオン，オフ動作し、リード
転送手段１３２内のデータレジスタＦＦｂi に一時記憶
された読み出しデータを、メモリセルアレイ１４２へ転
送するトランジスタ対ｔｒｅi ，ｔｒｅi ／（但し、ｉ
＝１，２，…，ｎ）で構成されている。ａ側及びｂ側の
メモリセルアレイ１４１，１４２は、従来と同様に構成
されている。即ち、メモリセルアレイ１４１は、ライト
転送手段１３１の出力側に接続された相補ビットライン
ＢＬａi ，ＢＬａi ／（但し、ｉ＝１，２，…，ｎ）
と、Ｘアドレス手段１５１の出力によって選択されるワ
ードラインＷＬａi と、それらの交差箇所に接続された
メモリセルＱＫi ，ＱＫi ／，…と、相補ビットライン
間に接続されたセンスアンプＳＡi とで、構成されてい
る。
ル信号ＰＤによりオン，オフ動作してメモリセルアレイ
１４２からの読み出しデータを入力するトランジスタ対
ｔｒｆi ，ｔｒｆi ／（但し、ｉ＝１，２，…，ｎ）
と、その読み出しデータを一時記憶するデータレジスタ
ＦＦｃi と、デコーダ出力ｙｃi によりオン，オフ動作
して一時記憶した読み出しデータをリードデータバス１
２３へ出力するトランジスタ対ｔｒｇi ，ｔｒｇi ／と
で、構成されている。本実施例で新たに設けられたデー
タレジスタ・メモリセルアレイ接続手段１３４は、転送
コントロール信号ＰＣによりオン，オフ動作し、リード
転送手段１３２内のデータレジスタＦＦｂi に一時記憶
された読み出しデータを、メモリセルアレイ１４２へ転
送するトランジスタ対ｔｒｅi ，ｔｒｅi ／（但し、ｉ
＝１，２，…，ｎ）で構成されている。ａ側及びｂ側の
メモリセルアレイ１４１，１４２は、従来と同様に構成
されている。即ち、メモリセルアレイ１４１は、ライト
転送手段１３１の出力側に接続された相補ビットライン
ＢＬａi ，ＢＬａi ／（但し、ｉ＝１，２，…，ｎ）
と、Ｘアドレス手段１５１の出力によって選択されるワ
ードラインＷＬａi と、それらの交差箇所に接続された
メモリセルＱＫi ，ＱＫi ／，…と、相補ビットライン
間に接続されたセンスアンプＳＡi とで、構成されてい
る。
【００６３】メモリセルアレイ１４２は、データレジス
タ・メモリセルアレイ接続手段１３４の出力側に接続さ
れた相補ビットラインＢＬｂi ，ＢＬｂi ／（但し、ｉ
＝１，２，…，ｎ）と、Ｘアドレス手段１５２の出力に
より選択されるワードラインＷＬｂi と、それらの交差
箇所に接続されたメモリセルＱＬi ，ＱＬi ／，…と、
相補ビットライン間に接続されたセンスアンプＳＢi と
で、構成されている。
タ・メモリセルアレイ接続手段１３４の出力側に接続さ
れた相補ビットラインＢＬｂi ，ＢＬｂi ／（但し、ｉ
＝１，２，…，ｎ）と、Ｘアドレス手段１５２の出力に
より選択されるワードラインＷＬｂi と、それらの交差
箇所に接続されたメモリセルＱＬi ，ＱＬi ／，…と、
相補ビットライン間に接続されたセンスアンプＳＢi と
で、構成されている。
【００６４】以上のように構成されるマルチシリアルア
クセスメモリでは、Ｙアドレス手段１１１，１１２，１
１３に供給されるＹアドレスＹＡＤＤｓ，ＹＡＤＤａ，
ＹＤＤｂと、Ｘアドレス手段１５１，１５２に供給され
るＸアドレスとが、後述する実施例に記載されたアドレ
ス手段によってコントロールされ、書込みデータが入力
手段１６１によって入力され、ライト転送手段１３１に
一時記憶された後、メモリセルアレイ１４１へ転送され
てそこに記憶される。
クセスメモリでは、Ｙアドレス手段１１１，１１２，１
１３に供給されるＹアドレスＹＡＤＤｓ，ＹＡＤＤａ，
ＹＤＤｂと、Ｘアドレス手段１５１，１５２に供給され
るＸアドレスとが、後述する実施例に記載されたアドレ
ス手段によってコントロールされ、書込みデータが入力
手段１６１によって入力され、ライト転送手段１３１に
一時記憶された後、メモリセルアレイ１４１へ転送され
てそこに記憶される。
【００６５】メモリセルアレイ１４１に記憶されたデー
タを読み出す場合、その読み出しデータがリード転送手
段１３２に一時記憶された後、リードデータバス１２２
を介して出力手段１６２の出力端子ＯＵＴａから出力さ
れるか、あるいはデータレジスタ・メモリセルアレイ接
続手段１３４を介してメモリセルアレイ１４２へ転送さ
れてそこに記憶される。メモリセルアレイ１４２に記憶
されたデータを読み出す場合、その読み出しデータをリ
ード転送手段１３３に一時記憶した後、リードデータバ
ス１２３を介して出力手段１６３の出力端子ＯＵＴｂか
ら出力される。このように、メモリセルアレイ１４１に
記憶されたメモリデータを、データレジスタ・メモリセ
ルアレイ接続手段１３４によって高速に、メモリセルア
レイ１４２へ転送することができるので、従来のように
コントロールや一時記憶のためのバッファ等の多数の周
辺回路を付加しなくとも、容易に簡単な設計で、高速な
マルチシリアルアクセスメモリのシステム設計が可能と
なる。
タを読み出す場合、その読み出しデータがリード転送手
段１３２に一時記憶された後、リードデータバス１２２
を介して出力手段１６２の出力端子ＯＵＴａから出力さ
れるか、あるいはデータレジスタ・メモリセルアレイ接
続手段１３４を介してメモリセルアレイ１４２へ転送さ
れてそこに記憶される。メモリセルアレイ１４２に記憶
されたデータを読み出す場合、その読み出しデータをリ
ード転送手段１３３に一時記憶した後、リードデータバ
ス１２３を介して出力手段１６３の出力端子ＯＵＴｂか
ら出力される。このように、メモリセルアレイ１４１に
記憶されたメモリデータを、データレジスタ・メモリセ
ルアレイ接続手段１３４によって高速に、メモリセルア
レイ１４２へ転送することができるので、従来のように
コントロールや一時記憶のためのバッファ等の多数の周
辺回路を付加しなくとも、容易に簡単な設計で、高速な
マルチシリアルアクセスメモリのシステム設計が可能と
なる。
【００６６】第２の実施例 図７は、本発明の第２の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図であり、第１の実施例を
示す図１、図５、及び図６中の要素と共通の要素には共
通の符号が付されている。このマルチシリアルアクセス
メモリでは、図１のメモリコントロール手段１０１に代
えて、分割メモリコントロール手段１０２を設けると共
に、図１で説明したアドレス手段を、シリアルライトア
ドレスカウンタ手段１７０、シリアルリード・ライトア
ドレスカウンタ手段１８０、及びシリアルリードアドレ
スカウンタ手段１９０で構成している。
クセスメモリの構成ブロック図であり、第１の実施例を
示す図１、図５、及び図６中の要素と共通の要素には共
通の符号が付されている。このマルチシリアルアクセス
メモリでは、図１のメモリコントロール手段１０１に代
えて、分割メモリコントロール手段１０２を設けると共
に、図１で説明したアドレス手段を、シリアルライトア
ドレスカウンタ手段１７０、シリアルリード・ライトア
ドレスカウンタ手段１８０、及びシリアルリードアドレ
スカウンタ手段１９０で構成している。
【００６７】分割メモリコントロール手段１０２は、ａ
側のメモリセルアレイコントロール手段１０２−１と、
ｂ側のメモリセルアレイコントロール手段１０２−２と
で、構成されている。ａ側のメモリセルアレイコントロ
ール手段１０２−１は、ライトコントロールクロックＣ
ＬＫｓ、メモリセルアレイ１４１のリードコントロール
クロックＣＬＫａ、メモリセルアレイ１４１からアクセ
スされるデータの読み出しを可能とするリードイネーブ
ルコントロール信号ＲＥａ／、書込みを可能とするライ
トイネーブル信号ＷＥ／、メモリセルアレイ１４１内の
１本のワードラインＷＬａを選択するための入力Ｘアド
レスＸＡＤＤａのラッチや該メモリセルアレイ１４１の
アクセスに関わる様々なタイミングの内部信号の元とな
る入力コントロール信号ＲＡＳａ／、及びメモリセルア
レイ１４１に関わる転送コントロール信号ＲＴａを入力
し、該メモリセルアレイ１４１に対する転送コントロー
ル信号ＰＡ，ＰＢ等といった種々のコントロール信号を
発生する機能を有している。
側のメモリセルアレイコントロール手段１０２−１と、
ｂ側のメモリセルアレイコントロール手段１０２−２と
で、構成されている。ａ側のメモリセルアレイコントロ
ール手段１０２−１は、ライトコントロールクロックＣ
ＬＫｓ、メモリセルアレイ１４１のリードコントロール
クロックＣＬＫａ、メモリセルアレイ１４１からアクセ
スされるデータの読み出しを可能とするリードイネーブ
ルコントロール信号ＲＥａ／、書込みを可能とするライ
トイネーブル信号ＷＥ／、メモリセルアレイ１４１内の
１本のワードラインＷＬａを選択するための入力Ｘアド
レスＸＡＤＤａのラッチや該メモリセルアレイ１４１の
アクセスに関わる様々なタイミングの内部信号の元とな
る入力コントロール信号ＲＡＳａ／、及びメモリセルア
レイ１４１に関わる転送コントロール信号ＲＴａを入力
し、該メモリセルアレイ１４１に対する転送コントロー
ル信号ＰＡ，ＰＢ等といった種々のコントロール信号を
発生する機能を有している。
【００６８】ｂ側のメモリセルアレイコントロール手段
１０２−２は、メモリセルアレイ１４２のリードコント
ロールクロックＣＬＫｂ、メモリセルアレイ１４２から
アクセスされるデータのリードイネーブルコントロール
信号ＲＥｂ／、メモリセルアレイ１４２に関わるワード
ラインＷＬｂを選択するためのＸアドレスＸＡＤＤｂの
ラッチや該メモリセルアレイ１４２のアクセスに関わる
様々なタイミングの内部信号の元になるコントロール信
号ＲＡＳｂ／、及びメモリセルアレイ１４２に関わる転
送コントロール信号ＲＴｂを入力し、該メモリセルアレ
イ１４２に対する転送コントロール信号ＰＣ，ＰＤ等の
様々なコントロール信号を発生する機能を有している。
１０２−２は、メモリセルアレイ１４２のリードコント
ロールクロックＣＬＫｂ、メモリセルアレイ１４２から
アクセスされるデータのリードイネーブルコントロール
信号ＲＥｂ／、メモリセルアレイ１４２に関わるワード
ラインＷＬｂを選択するためのＸアドレスＸＡＤＤｂの
ラッチや該メモリセルアレイ１４２のアクセスに関わる
様々なタイミングの内部信号の元になるコントロール信
号ＲＡＳｂ／、及びメモリセルアレイ１４２に関わる転
送コントロール信号ＲＴｂを入力し、該メモリセルアレ
イ１４２に対する転送コントロール信号ＰＣ，ＰＤ等の
様々なコントロール信号を発生する機能を有している。
【００６９】この分割メモリコントロール手段１０２内
あるいは外には、クロック生成手段１０３が設けられて
いる。クロック生成手段１０３は、カウントアップのた
めにライトコントロールクロックＣＬＫｓとライトイネ
ーブル信号ＷＥ／、リードコントロールクロックＣＬＫ
ａとリードイネーブルコントロール信号ＲＥａ／、及び
リードコントロールクロックＣＬＫｂとリードイネーブ
ルコントロール信号ＲＥｂ／、の各論理をそれぞれとっ
て、クロックＣＬＫｓ−１，ＣＬＫａ−１，ＣＬＫｂ−
１を発生する機能を有している。そして、これらのクロ
ックＣＬＫｓ−１，ＣＬＫａ−１，ＣＬＫｂ−１を、図
１のクロックＣＬＫｓ，ＣＬＫａ，ＣＬＫｂに代えて、
Ｙアドレス手段１１１及び入力手段１６１、Ｙアドレス
手段１１２及び出力手段１６２、Ｙアドレス手段１１３
及び出力手段１６３に、それぞれ供給するようになって
いる。
あるいは外には、クロック生成手段１０３が設けられて
いる。クロック生成手段１０３は、カウントアップのた
めにライトコントロールクロックＣＬＫｓとライトイネ
ーブル信号ＷＥ／、リードコントロールクロックＣＬＫ
ａとリードイネーブルコントロール信号ＲＥａ／、及び
リードコントロールクロックＣＬＫｂとリードイネーブ
ルコントロール信号ＲＥｂ／、の各論理をそれぞれとっ
て、クロックＣＬＫｓ−１，ＣＬＫａ−１，ＣＬＫｂ−
１を発生する機能を有している。そして、これらのクロ
ックＣＬＫｓ−１，ＣＬＫａ−１，ＣＬＫｂ−１を、図
１のクロックＣＬＫｓ，ＣＬＫａ，ＣＬＫｂに代えて、
Ｙアドレス手段１１１及び入力手段１６１、Ｙアドレス
手段１１２及び出力手段１６２、Ｙアドレス手段１１３
及び出力手段１６３に、それぞれ供給するようになって
いる。
【００７０】シリアルライトアドレスカウンタ手段１７
０は、クロックＣＬＫｓ−１に同期してＹアドレス手段
１１１に与えるＹアドレスＹＡｓを発生するリセット付
きアドレスカウンタ１７１と、イニシャルセットアドレ
スカウンタ１７２と、ディレイ回路（遅延回路）１７３
と、ゲート１７４とを備えている。リセット付きアドレ
スカウンタ１７１は、入力コントロール信号ＲＡＳａ／
が“Ｌ”レベルで、転送コントロール信号ＲＴａが
“Ｌ”レベルのときに“Ｈ”レベルとなるカウント制御
信号ＰＷＡが入力することによってリセットされる。イ
ニシャルセットアドレスカウンタ１７２は、信号ＲＳＷ
ａが“Ｈ”レベルのときのみ、シリアルアクセスのため
の先頭ＸアドレスとしてＸＡＤＤａが入力し、そのＸア
ドレスＸＡＤＤａの値を初期値として信号ＰＷＡにより
カウントアップする機能を有し、その出力側にディレイ
回路１７３が接続されている。
０は、クロックＣＬＫｓ−１に同期してＹアドレス手段
１１１に与えるＹアドレスＹＡｓを発生するリセット付
きアドレスカウンタ１７１と、イニシャルセットアドレ
スカウンタ１７２と、ディレイ回路（遅延回路）１７３
と、ゲート１７４とを備えている。リセット付きアドレ
スカウンタ１７１は、入力コントロール信号ＲＡＳａ／
が“Ｌ”レベルで、転送コントロール信号ＲＴａが
“Ｌ”レベルのときに“Ｈ”レベルとなるカウント制御
信号ＰＷＡが入力することによってリセットされる。イ
ニシャルセットアドレスカウンタ１７２は、信号ＲＳＷ
ａが“Ｈ”レベルのときのみ、シリアルアクセスのため
の先頭ＸアドレスとしてＸＡＤＤａが入力し、そのＸア
ドレスＸＡＤＤａの値を初期値として信号ＰＷＡにより
カウントアップする機能を有し、その出力側にディレイ
回路１７３が接続されている。
【００７１】ディレイ回路１７３は、信号ＰＷＡをクロ
ック入力とし、イニシャルセットアドレスカウンタ１７
２の出力を１ＰＷＡクロック分遅延させる機能を有し、
その出力側にゲート１７４が接続されている。ゲート１
７４は、ディレイ回路１７３を介してイニシャルセット
アドレスカウンタ１７２の出力を入力し、転送コントロ
ール信号ＲＴａが“Ｌ”レベルのときにＸアドレスＸＡ
ａを出力してＸアドレス手段１５１へ与える回路であ
る。シリアルリード・ライトアドレスカウンタ手段１８
０は、イニシャルセットアドレスカウンタ１８１、クロ
ックＣＬＫａ−１に同期してＹアドレス手段１１２に与
えるＹアドレスＹＡｓを発生するリセット付きアドレス
カウンタ１８２、イニシャルセットアドレスカウンタ１
８３、及びゲート１８４，１８５を備えている。
ック入力とし、イニシャルセットアドレスカウンタ１７
２の出力を１ＰＷＡクロック分遅延させる機能を有し、
その出力側にゲート１７４が接続されている。ゲート１
７４は、ディレイ回路１７３を介してイニシャルセット
アドレスカウンタ１７２の出力を入力し、転送コントロ
ール信号ＲＴａが“Ｌ”レベルのときにＸアドレスＸＡ
ａを出力してＸアドレス手段１５１へ与える回路であ
る。シリアルリード・ライトアドレスカウンタ手段１８
０は、イニシャルセットアドレスカウンタ１８１、クロ
ックＣＬＫａ−１に同期してＹアドレス手段１１２に与
えるＹアドレスＹＡｓを発生するリセット付きアドレス
カウンタ１８２、イニシャルセットアドレスカウンタ１
８３、及びゲート１８４，１８５を備えている。
【００７２】イニシャルセットアドレスカウンタ１８１
は、リセット信号ＲＳＲａＷｂが“Ｈ”レベルのときの
み、シリアルアクセスのための先頭ＸアドレスとしてＸ
ＡＤＤａを入力し、そのＸアドレスＸＡＤＤａの値を初
期値としてカウント制御信号ＰＲＡによりカウントアッ
プする機能を有し、その出力側にゲート１８４が接続さ
れている。ゲート１８４は、イニシャルセットアドレス
カウンタ１８１の出力を入力し、転送コントロール信号
ＲＴａが“Ｈ”レベルのときにＸアドレスＸＡａを出力
してＸアドレス手段１５１に与える回路である。リセッ
ト付きアドレスカウンタ１８２は、入力コントロール信
号ＲＡＳａ／が“Ｌ”レベルで転送コントロール信号Ｒ
Ｔａが“Ｈ”レベルのときに“Ｈ”レベルとなる信号Ｐ
ＲＡを入力することによってリセットする機能を有して
いる。
は、リセット信号ＲＳＲａＷｂが“Ｈ”レベルのときの
み、シリアルアクセスのための先頭ＸアドレスとしてＸ
ＡＤＤａを入力し、そのＸアドレスＸＡＤＤａの値を初
期値としてカウント制御信号ＰＲＡによりカウントアッ
プする機能を有し、その出力側にゲート１８４が接続さ
れている。ゲート１８４は、イニシャルセットアドレス
カウンタ１８１の出力を入力し、転送コントロール信号
ＲＴａが“Ｈ”レベルのときにＸアドレスＸＡａを出力
してＸアドレス手段１５１に与える回路である。リセッ
ト付きアドレスカウンタ１８２は、入力コントロール信
号ＲＡＳａ／が“Ｌ”レベルで転送コントロール信号Ｒ
Ｔａが“Ｈ”レベルのときに“Ｈ”レベルとなる信号Ｐ
ＲＡを入力することによってリセットする機能を有して
いる。
【００７３】イニシャルセットアドレスカウンタ１８３
は、リセット信号ＲＳＲａＷｂが“Ｈ”レベルのときの
み、シリアルアクセスのための先頭ＸアドレスとしてＸ
ＡＤＤｂを入力し、そのＸアドレスＸＡＤＤｂの値を初
期値として信号ＰＲＡによりカウントアップする回路で
あり、その出力側にゲート１８５が接続されている。ゲ
ート１８５は、イニシャルセットアドレスカウンタ１８
３の出力を入力し、転送コントロール信号ＲＴｂが
“Ｌ”レベルのときにＸアドレスＸＡｂを出力してＸア
ドレス手段１５２に与える回路である。
は、リセット信号ＲＳＲａＷｂが“Ｈ”レベルのときの
み、シリアルアクセスのための先頭ＸアドレスとしてＸ
ＡＤＤｂを入力し、そのＸアドレスＸＡＤＤｂの値を初
期値として信号ＰＲＡによりカウントアップする回路で
あり、その出力側にゲート１８５が接続されている。ゲ
ート１８５は、イニシャルセットアドレスカウンタ１８
３の出力を入力し、転送コントロール信号ＲＴｂが
“Ｌ”レベルのときにＸアドレスＸＡｂを出力してＸア
ドレス手段１５２に与える回路である。
【００７４】シリアルリードアドレスカウンタ手段１９
０は、イニシャルセットアドレスカウンタ１９１、クロ
ックＣＬＫｂ−１に同期してＹアドレス手段１１３に与
えるＹアドレスＹＡｃを発生するリセット付きアドレス
カウンタ１９２、及びゲート１９３を備えている。イニ
シャルセットアドレスカウンタ１９１は、信号ＲＳＲｂ
が“Ｈ”レベルのときのみ、シリアルアクセスのための
先頭ＸアドレスとしてＸＡＤＤｂを入力し、そのＸアド
レスＸＡＤＤｂの値を初期値としてカウント制御信号Ｐ
ＲＢによりカウントアップする回路であり、その出力側
にゲート１９３が接続されている。ゲート１９３は、イ
ニシャルセットアドレスカウンタ１９１の出力を入力
し、転送コントロール信号ＲＴｂが“Ｈ”レベルのとき
にＸアドレスＸＡｂを出力してＸアドレス手段１５２に
与える機能を有している。リセット付きアドレスカウン
タ１９２は、入力コントロール信号ＲＡＳｂ／が“Ｌ”
レベルで転送コントロール信号ＲＴｂが“Ｈ”レベルの
ときに“Ｈ”レベルとなる信号ＰＲＢが入力することに
より、リセットする機能を有している。
０は、イニシャルセットアドレスカウンタ１９１、クロ
ックＣＬＫｂ−１に同期してＹアドレス手段１１３に与
えるＹアドレスＹＡｃを発生するリセット付きアドレス
カウンタ１９２、及びゲート１９３を備えている。イニ
シャルセットアドレスカウンタ１９１は、信号ＲＳＲｂ
が“Ｈ”レベルのときのみ、シリアルアクセスのための
先頭ＸアドレスとしてＸＡＤＤｂを入力し、そのＸアド
レスＸＡＤＤｂの値を初期値としてカウント制御信号Ｐ
ＲＢによりカウントアップする回路であり、その出力側
にゲート１９３が接続されている。ゲート１９３は、イ
ニシャルセットアドレスカウンタ１９１の出力を入力
し、転送コントロール信号ＲＴｂが“Ｈ”レベルのとき
にＸアドレスＸＡｂを出力してＸアドレス手段１５２に
与える機能を有している。リセット付きアドレスカウン
タ１９２は、入力コントロール信号ＲＡＳｂ／が“Ｌ”
レベルで転送コントロール信号ＲＴｂが“Ｈ”レベルの
ときに“Ｈ”レベルとなる信号ＰＲＢが入力することに
より、リセットする機能を有している。
【００７５】図８は図７のタイミング図であり、この図
を参照しつつ、時刻ｔ１〜ｔ１９における図７のマルチ
シリアルアクセスメモリの動作を説明する。なお、この
マルチシリアルアクセスメモリは、例えば、各コントロ
ールクロックＣＬＫｓ，ＣＬＫａ，ＣＬＫｂの立上がり
に同期したメモリ動作を行うものとする。
を参照しつつ、時刻ｔ１〜ｔ１９における図７のマルチ
シリアルアクセスメモリの動作を説明する。なお、この
マルチシリアルアクセスメモリは、例えば、各コントロ
ールクロックＣＬＫｓ，ＣＬＫａ，ＣＬＫｂの立上がり
に同期したメモリ動作を行うものとする。
【００７６】時刻ｔ１〜ｔ３： （ｉ） ａ側のメモリセルアレイ１４１のライト転送手
段１３１に対するシリアルライト ライトイネーブル信号ＷＥ／が“Ｌ”レベルとなり、ラ
イトコントロールクロックＣＬＫｓ−１の立上がりに同
期して書込みデータを入力端子ＩＮより入力手段１６１
に順次入力し、ライトデータバス１２１へ送る。前サイ
クルでリセットされているアドレスカウンタ１７１が、
クロックＣＬＫｓ−１の立上がりに同期してカウントア
ップし、ＹアドレスＹＡｓがＹアドレス手段１１１に与
えられる。
段１３１に対するシリアルライト ライトイネーブル信号ＷＥ／が“Ｌ”レベルとなり、ラ
イトコントロールクロックＣＬＫｓ−１の立上がりに同
期して書込みデータを入力端子ＩＮより入力手段１６１
に順次入力し、ライトデータバス１２１へ送る。前サイ
クルでリセットされているアドレスカウンタ１７１が、
クロックＣＬＫｓ−１の立上がりに同期してカウントア
ップし、ＹアドレスＹＡｓがＹアドレス手段１１１に与
えられる。
【００７７】Ｙアドレス手段１１１では、クロックＣＬ
Ｋｓ−１に同期して、ＹアドレスＹＡｓによって該Ｙア
ドレス手段１１１内の図５に示される単位Ｙアドレスデ
コーダＹＡj （但し、ｊ＝０，１，２，…）を選択し、
デコーダ出力ｙａj を順次“Ｈ”レベルにしていく。デ
コーダ出力ｙａj が順次“Ｈ”レベルになると、ライト
転送手段１３１内の図５に示すトランジスタ対ｔｒ
ａj ，ｔｒａj ／がオンし、ライトデータバス１２１上
の書込みデータＤ１が、順次、該ライト転送手段１３１
内の図５に示すデータレジスタＦＦａj に取込まれる。
Ｋｓ−１に同期して、ＹアドレスＹＡｓによって該Ｙア
ドレス手段１１１内の図５に示される単位Ｙアドレスデ
コーダＹＡj （但し、ｊ＝０，１，２，…）を選択し、
デコーダ出力ｙａj を順次“Ｈ”レベルにしていく。デ
コーダ出力ｙａj が順次“Ｈ”レベルになると、ライト
転送手段１３１内の図５に示すトランジスタ対ｔｒ
ａj ，ｔｒａj ／がオンし、ライトデータバス１２１上
の書込みデータＤ１が、順次、該ライト転送手段１３１
内の図５に示すデータレジスタＦＦａj に取込まれる。
【００７８】（ii） ａ側のメモリセルアレイ１４１の
シリアルリード ａ側のメモリセルアレイ１４１のリードを出力手段１６
２よりするか否かをコントロールするリードイネーブル
信号ＲＥａ／が“Ｌ”レベルになり、該ａ側のメモリセ
ルアレイ１４１のリードデータバス１２２及び出力手段
１６２を介したシリアルリードが開始する。前サイクル
でリセットされているアドレスカウンタ１８２が、クロ
ックＣＬＫａ−１の立上がりに同期してカウントアップ
し、ＹアドレスＹＡｓをＹアドレス手段１１２へ出力す
る。Ｙアドレス手段１１２では、クロックＣＬＫａ−１
に同期して、ＹアドレスＹＡｓによって該Ｙアドレス手
段１１２内の図５に示す単位ＹアドレスデコーダＹＢj
（但し、ｊ＝０，１，２，…）を選択し、デコーダ出力
ｙｂj を順次“Ｈ”レベルにしていく。デコーダ出力ｙ
ｂj が順次“Ｈ”レベルになると、リード転送手段１３
２内の図５に示すトランジスタ対ｔｒｄj ，ｔｒｄj ／
がオンし、該リード転送手段１３２内の図５に示すデー
タレジスタＦＦｂj から、読み出しデータがリードデー
タバス１２２へ転送され、出力手段１６２の出力端子Ｏ
ＵＴａより、順次、シリアル読み出しデータとして出力
される。
シリアルリード ａ側のメモリセルアレイ１４１のリードを出力手段１６
２よりするか否かをコントロールするリードイネーブル
信号ＲＥａ／が“Ｌ”レベルになり、該ａ側のメモリセ
ルアレイ１４１のリードデータバス１２２及び出力手段
１６２を介したシリアルリードが開始する。前サイクル
でリセットされているアドレスカウンタ１８２が、クロ
ックＣＬＫａ−１の立上がりに同期してカウントアップ
し、ＹアドレスＹＡｓをＹアドレス手段１１２へ出力す
る。Ｙアドレス手段１１２では、クロックＣＬＫａ−１
に同期して、ＹアドレスＹＡｓによって該Ｙアドレス手
段１１２内の図５に示す単位ＹアドレスデコーダＹＢj
（但し、ｊ＝０，１，２，…）を選択し、デコーダ出力
ｙｂj を順次“Ｈ”レベルにしていく。デコーダ出力ｙ
ｂj が順次“Ｈ”レベルになると、リード転送手段１３
２内の図５に示すトランジスタ対ｔｒｄj ，ｔｒｄj ／
がオンし、該リード転送手段１３２内の図５に示すデー
タレジスタＦＦｂj から、読み出しデータがリードデー
タバス１２２へ転送され、出力手段１６２の出力端子Ｏ
ＵＴａより、順次、シリアル読み出しデータとして出力
される。
【００７９】(iii） ｂ側のメモリセルアレイ１４２の
シリアルリード ｂ側のメモリセルアレイ１４２のリードを出力手段１６
３よりするか否かをコントロールするリードイネーブル
信号ＲＥｂ／が“Ｌ”レベルになり、該ｂ側のメモリセ
ルアレイ１４２のリードデータバス１２３及び出力手段
１６３を介したシリアルリードが開始する。前サイクル
でリセットされているアドレスカウンタ１９２が、クロ
ックＣＬＫｂ−１の立上がりに同期してカウントアップ
し、ＹアドレスＹＡｃをＹアドレス手段１１３へ出力す
る。Ｙアドレス手段１１３では、クロックＣＬＫｂ−１
に同期して、ＹアドレスＹＡｃによって該Ｙアドレス手
段１１３内の図６に示す単位ＹアドレスデコーダＹＣj
（但し、ｊ＝０，１，２，…）を選択し、デコーダ出力
ｙｃj を順次“Ｈ”レベルにしていく。デコーダ出力ｙ
ｃj が順次“Ｈ”レベルになると、リード転送手段１３
３内の図６に示すトランジスタ対ｔｒｇj ，ｔｒｇj ／
がオンし、該リード転送手段１３３内の図６に示すデー
タレジスタＦＦｃj から、読み出しデータがリードデー
タバス１２３へ転送され、出力手段１６３の出力端子Ｏ
ＵＴｂより順次、シリアル読み出しデータとして出力さ
れる。
シリアルリード ｂ側のメモリセルアレイ１４２のリードを出力手段１６
３よりするか否かをコントロールするリードイネーブル
信号ＲＥｂ／が“Ｌ”レベルになり、該ｂ側のメモリセ
ルアレイ１４２のリードデータバス１２３及び出力手段
１６３を介したシリアルリードが開始する。前サイクル
でリセットされているアドレスカウンタ１９２が、クロ
ックＣＬＫｂ−１の立上がりに同期してカウントアップ
し、ＹアドレスＹＡｃをＹアドレス手段１１３へ出力す
る。Ｙアドレス手段１１３では、クロックＣＬＫｂ−１
に同期して、ＹアドレスＹＡｃによって該Ｙアドレス手
段１１３内の図６に示す単位ＹアドレスデコーダＹＣj
（但し、ｊ＝０，１，２，…）を選択し、デコーダ出力
ｙｃj を順次“Ｈ”レベルにしていく。デコーダ出力ｙ
ｃj が順次“Ｈ”レベルになると、リード転送手段１３
３内の図６に示すトランジスタ対ｔｒｇj ，ｔｒｇj ／
がオンし、該リード転送手段１３３内の図６に示すデー
タレジスタＦＦｃj から、読み出しデータがリードデー
タバス１２３へ転送され、出力手段１６３の出力端子Ｏ
ＵＴｂより順次、シリアル読み出しデータとして出力さ
れる。
【００８０】時刻ｔ３：ライトイネーブル信号ＷＥ／、
及びリードイネーブルコントロール信号ＲＥａ／，ＲＥ
ｂ／が“Ｈ”レベルとなり、シリアルリード／ライトが
禁止される。
及びリードイネーブルコントロール信号ＲＥａ／，ＲＥ
ｂ／が“Ｈ”レベルとなり、シリアルリード／ライトが
禁止される。
【００８１】時刻ｔ４：ライトイネーブル信号ＷＥ／、
及びリードイネーブルコントロール信号ＲＥａ／，ＲＥ
ｂ／が“Ｈ”レベルを保ち、シリアルリード／ライトが
禁止されている。
及びリードイネーブルコントロール信号ＲＥａ／，ＲＥ
ｂ／が“Ｈ”レベルを保ち、シリアルリード／ライトが
禁止されている。
【００８２】データ転送コントロール信号ＲＴａは
“Ｌ”レベルとなる。外部コントロール信号ＲＡＳａ／
が“Ｌ”レベルとなり、信号ＰＷＡが“Ｈ”レベルとな
る。図８のＸアドレスＸＡＤＤａのタイミングに示すよ
うに、セット信号ＲＳＷａが“Ｈ”レベルとなることに
より、ＸアドレスＸＡ１ａをアドレスカウンタ１７２に
取込む。しかし、このアドレスカウンタ１７２の出力
は、ディレイ回路１７３に入力してラッチされているだ
けなので、次の時刻ｔ１０の外部コントロール信号ＲＡ
Ｓａ／の立下ったとき、初めてデータ転送コントロール
信号ＲＴａが“Ｌ”レベルとなったタイミングに、Ｘア
ドレスＸＡａとしてＸアドレス手段１５１へ出力され
る。
“Ｌ”レベルとなる。外部コントロール信号ＲＡＳａ／
が“Ｌ”レベルとなり、信号ＰＷＡが“Ｈ”レベルとな
る。図８のＸアドレスＸＡＤＤａのタイミングに示すよ
うに、セット信号ＲＳＷａが“Ｈ”レベルとなることに
より、ＸアドレスＸＡ１ａをアドレスカウンタ１７２に
取込む。しかし、このアドレスカウンタ１７２の出力
は、ディレイ回路１７３に入力してラッチされているだ
けなので、次の時刻ｔ１０の外部コントロール信号ＲＡ
Ｓａ／の立下ったとき、初めてデータ転送コントロール
信号ＲＴａが“Ｌ”レベルとなったタイミングに、Ｘア
ドレスＸＡａとしてＸアドレス手段１５１へ出力され
る。
【００８３】ライト用のＸアドレスＸＡａを１ＲＡＳａ
／サイクルだけ、ディレイ回路１７３でディレイさせる
のは、シリアルライト動作が、ライト転送手段１３１内
の図５に示すデータレジスタＦＦａi （但し、ｉ＝１，
２，…，ｎ）に、時刻ｔ７〜ｔ９間にシリアルにライト
されてから、次のＲＡＳａ／サイクルに立上がる時刻ｔ
４のサイクルに指定された、ＸアドレスＸＡａに対応す
るワードラインＷＬａi に接続されたメモリセルＱ
Ｋi ，ＱＫi ／に、ライト転送がされるためである。従
って、このＲＡＳａ／サイクルでのＸアドレス手段１５
１に入力するＸアドレスＸＡａは、時刻ｔ１以前に決定
され、ディレイ回路１７３にラッチされていたアドレス
である。
／サイクルだけ、ディレイ回路１７３でディレイさせる
のは、シリアルライト動作が、ライト転送手段１３１内
の図５に示すデータレジスタＦＦａi （但し、ｉ＝１，
２，…，ｎ）に、時刻ｔ７〜ｔ９間にシリアルにライト
されてから、次のＲＡＳａ／サイクルに立上がる時刻ｔ
４のサイクルに指定された、ＸアドレスＸＡａに対応す
るワードラインＷＬａi に接続されたメモリセルＱ
Ｋi ，ＱＫi ／に、ライト転送がされるためである。従
って、このＲＡＳａ／サイクルでのＸアドレス手段１５
１に入力するＸアドレスＸＡａは、時刻ｔ１以前に決定
され、ディレイ回路１７３にラッチされていたアドレス
である。
【００８４】この前サイクルに決まっていたＸアドレス
ＸＡａに対応して、Ｘアドレス手段１５１において任意
のワードラインＷＬａi が選択されて“Ｈ”レベルとな
る。このとき、転送コントロール信号ＰＡも“Ｈ”レベ
ルとなる。これにより、時刻ｔ１〜ｔ３においてライト
転送手段１３１内の図５に示すデータレジスタＦＦａi
に書込まれていたデータは、転送コントロール信号ＰＡ
が“Ｈ”レベルとなって該ライト転送手段１３１内の図
５に示すトランジスタ対ｔｒｂi ，ｔｒｂi ／がオンす
ることにより、メモリセルアレイ１４１内の図５に示す
相補ビットラインＢＬａi ，ＢＬａi ／へ転送される。
ワードラインＷＬａi が“Ｈ”レベルとなることによ
り、それに接続された図５に示すメモリセルＱＫ1 〜Ｑ
Ｋn 内のトランジスタがオンし、相補ビットラインＢＬ
ａi ，ＢＬａi ／に転送されたデータが、該メモリセル
ＱＫ1 〜ＱＫn 内のメモリ容量に記憶される。その後、
この相補ビットラインＢＬａi ，ＢＬａi ／上のデータ
は、図５に示すセンスアンプＳＡi により増幅される。
ＸＡａに対応して、Ｘアドレス手段１５１において任意
のワードラインＷＬａi が選択されて“Ｈ”レベルとな
る。このとき、転送コントロール信号ＰＡも“Ｈ”レベ
ルとなる。これにより、時刻ｔ１〜ｔ３においてライト
転送手段１３１内の図５に示すデータレジスタＦＦａi
に書込まれていたデータは、転送コントロール信号ＰＡ
が“Ｈ”レベルとなって該ライト転送手段１３１内の図
５に示すトランジスタ対ｔｒｂi ，ｔｒｂi ／がオンす
ることにより、メモリセルアレイ１４１内の図５に示す
相補ビットラインＢＬａi ，ＢＬａi ／へ転送される。
ワードラインＷＬａi が“Ｈ”レベルとなることによ
り、それに接続された図５に示すメモリセルＱＫ1 〜Ｑ
Ｋn 内のトランジスタがオンし、相補ビットラインＢＬ
ａi ，ＢＬａi ／に転送されたデータが、該メモリセル
ＱＫ1 〜ＱＫn 内のメモリ容量に記憶される。その後、
この相補ビットラインＢＬａi ，ＢＬａi ／上のデータ
は、図５に示すセンスアンプＳＡi により増幅される。
【００８５】例えば、外部コントロール信号ＲＡＳａ／
が“Ｌ”レベルとなり、データ転送コントロール信号Ｒ
Ｔａが“Ｌ”レベルのとき、ａ側のメモリセルアレイ１
４１ではライト転送モードとなる。このとき、データ転
送コントロール信号ＲＴａが“Ｈ”レベルなら、メモリ
データをシリアルリードアクセスするために、データレ
ジスタに転送するためのリード転送モードとなる。外部
コントロール信号ＲＡＳｂ／、及びデータ転送コントロ
ール信号ＲＴｂの関係も、同様である。これらの動作と
同時に、信号ＰＷＡが“Ｈ”レベルとなることにより、
アドレスカウンタ１７１は、前シリアルサイクルでのア
ドレスカウンタ内部の状態がどうなっていても、該信号
ＰＷＡによって強制的にリセットがかかり、該アドレス
カウンタ１７１から出力されるＹアドレスＹＡｓが０番
地を示す。
が“Ｌ”レベルとなり、データ転送コントロール信号Ｒ
Ｔａが“Ｌ”レベルのとき、ａ側のメモリセルアレイ１
４１ではライト転送モードとなる。このとき、データ転
送コントロール信号ＲＴａが“Ｈ”レベルなら、メモリ
データをシリアルリードアクセスするために、データレ
ジスタに転送するためのリード転送モードとなる。外部
コントロール信号ＲＡＳｂ／、及びデータ転送コントロ
ール信号ＲＴｂの関係も、同様である。これらの動作と
同時に、信号ＰＷＡが“Ｈ”レベルとなることにより、
アドレスカウンタ１７１は、前シリアルサイクルでのア
ドレスカウンタ内部の状態がどうなっていても、該信号
ＰＷＡによって強制的にリセットがかかり、該アドレス
カウンタ１７１から出力されるＹアドレスＹＡｓが０番
地を示す。
【００８６】時刻ｔ５：ライトイネーブル信号ＷＥ／、
及びリードイネーブルコントロール信号ＲＥａ／，ＲＥ
ｂが“Ｈ”レベルを保ち、シリアルリード／ライトが禁
止されている。データ転送コントロール信号ＲＴａは
“Ｈ”レベルとなり、データ転送コントロール信号ＲＴ
ｂは“Ｌ”レベルとなって信号ＰＲＡが“Ｈ”レベルと
なる。外部コントロール信号ＲＡＳａ／，ＲＡＳｂ／は
共に“Ｌ”レベルとなり、外部コントロール信号ＲＡＳ
ａ／に対しては次の（ｉ）、及びｂ側のメモリセルアレ
イ１４２では次の（ii）のように動作する。
及びリードイネーブルコントロール信号ＲＥａ／，ＲＥ
ｂが“Ｈ”レベルを保ち、シリアルリード／ライトが禁
止されている。データ転送コントロール信号ＲＴａは
“Ｈ”レベルとなり、データ転送コントロール信号ＲＴ
ｂは“Ｌ”レベルとなって信号ＰＲＡが“Ｈ”レベルと
なる。外部コントロール信号ＲＡＳａ／，ＲＡＳｂ／は
共に“Ｌ”レベルとなり、外部コントロール信号ＲＡＳ
ａ／に対しては次の（ｉ）、及びｂ側のメモリセルアレ
イ１４２では次の（ii）のように動作する。
【００８７】（ｉ） 外部コントロール信号ＲＡＳａ／
に対する動作 図８のＸアドレスＸＡＤＤａのタイミングに示すよう
に、外部コントロール信号ＲＡＳａ／の立下りに同期し
て、またリセット信号ＲＳＲａＷｂが“Ｈ”レベルにな
ることによって、ＸアドレスＸＡ２ａがシリアルアクセ
スの先頭Ｘアドレスとしてアドレスカウンタ１８１に取
込まれ、ゲート１８４を介してＸアドレス手段１５１へ
送られる。Ｘアドレス手段１５１では、ＸアドレスＸＡ
２ａに対応するワードラインＷＬａj （但し、ｊ；任意
の数）を選択して“Ｈ”レベルにする。このときのＸア
ドレスＸＡａは、データ転送コントロール信号ＲＴａが
“Ｈ”レベルであるため、アドレスカウンタ１８１から
出力されるＸアドレスＸＡ２ａとなっている。
に対する動作 図８のＸアドレスＸＡＤＤａのタイミングに示すよう
に、外部コントロール信号ＲＡＳａ／の立下りに同期し
て、またリセット信号ＲＳＲａＷｂが“Ｈ”レベルにな
ることによって、ＸアドレスＸＡ２ａがシリアルアクセ
スの先頭Ｘアドレスとしてアドレスカウンタ１８１に取
込まれ、ゲート１８４を介してＸアドレス手段１５１へ
送られる。Ｘアドレス手段１５１では、ＸアドレスＸＡ
２ａに対応するワードラインＷＬａj （但し、ｊ；任意
の数）を選択して“Ｈ”レベルにする。このときのＸア
ドレスＸＡａは、データ転送コントロール信号ＲＴａが
“Ｈ”レベルであるため、アドレスカウンタ１８１から
出力されるＸアドレスＸＡ２ａとなっている。
【００８８】メモリセルアレイ１４１のワードラインＷ
Ｌａj が“Ｈ”レベルとなると、それに接続されたメモ
リセルＱｋ1 〜Ｑｋn （但し、ｋ；任意の数）内のトラ
ンジスタがオンし、相補ビットラインＢＬａi ，ＢＬａ
i ／に接続されたメモリセルＱｋ1 〜Ｑｋn 内のメモリ
容量に記憶されていたデータが、該相補ビットラインＢ
Ｌａi ，ＢＬａi ／へ転送される。その後、センスアン
プＳＡi が活性化し、相補ビットラインＢＬａi ，ＢＬ
ａi ／上のデータが増幅される。このとき、転送コント
ロール信号ＰＢが“Ｈ”レベルとなる。これらの動作と
同時に、信号ＰＲＡが“Ｈ”レベルとなることにより、
アドレスカウンタ１８２は、前シリアルサイクルでのア
ドレスカウンタ内部の状態がどうなっていても、該信号
ＰＲＡによって強制的にリセットがかかり、該アドレス
カウンタ１８２から出力されるＹアドレスＹＡｓが０番
地を示す。
Ｌａj が“Ｈ”レベルとなると、それに接続されたメモ
リセルＱｋ1 〜Ｑｋn （但し、ｋ；任意の数）内のトラ
ンジスタがオンし、相補ビットラインＢＬａi ，ＢＬａ
i ／に接続されたメモリセルＱｋ1 〜Ｑｋn 内のメモリ
容量に記憶されていたデータが、該相補ビットラインＢ
Ｌａi ，ＢＬａi ／へ転送される。その後、センスアン
プＳＡi が活性化し、相補ビットラインＢＬａi ，ＢＬ
ａi ／上のデータが増幅される。このとき、転送コント
ロール信号ＰＢが“Ｈ”レベルとなる。これらの動作と
同時に、信号ＰＲＡが“Ｈ”レベルとなることにより、
アドレスカウンタ１８２は、前シリアルサイクルでのア
ドレスカウンタ内部の状態がどうなっていても、該信号
ＰＲＡによって強制的にリセットがかかり、該アドレス
カウンタ１８２から出力されるＹアドレスＹＡｓが０番
地を示す。
【００８９】（ii） ｂ側のメモリセルアレイ１４２の
動作 図８のＸアドレスＸＡＤＤｂのタイミングに示すよう
に、外部コントロール信号ＲＡＳｂ／の立下りに同期し
て、またリセット信号ＲＳＲａＷｂが“Ｈ”レベルにな
ることによって、ＸアドレスＸＡ１ｂがシリアルアクセ
スの先頭Ｘアドレスとしてアドレスカウンタ１８３に取
込まれ、ゲート１８５を介してＸアドレス手段１５２へ
送られる。このときのＸアドレスＸＡｂは、データ転送
コントロール信号ＲＴｂが“Ｌ”レベルであるため、ア
ドレスカウンタ１８３から出力されるＸアドレスＸＡ１
ｂとなっている。
動作 図８のＸアドレスＸＡＤＤｂのタイミングに示すよう
に、外部コントロール信号ＲＡＳｂ／の立下りに同期し
て、またリセット信号ＲＳＲａＷｂが“Ｈ”レベルにな
ることによって、ＸアドレスＸＡ１ｂがシリアルアクセ
スの先頭Ｘアドレスとしてアドレスカウンタ１８３に取
込まれ、ゲート１８５を介してＸアドレス手段１５２へ
送られる。このときのＸアドレスＸＡｂは、データ転送
コントロール信号ＲＴｂが“Ｌ”レベルであるため、ア
ドレスカウンタ１８３から出力されるＸアドレスＸＡ１
ｂとなっている。
【００９０】ａ側のメモリセルアレイ１４１内のセンス
アンプＳＡi が活性化され、該センスアンプＳＡi によ
り、転送されたデータを増幅しているときには、ｂ側の
メモリセルアレイ１４２内のワードラインＷＬｂが選択
されて“Ｈ”レベルとならず、メモリセルアレイ１４１
内のセンスアンプＳＡi によって増幅された相補ビット
ラインＢＬａi ，ＢＬａi ／上のデータが、転送コント
ロール信号ＰＢ，ＰＣによって転送される。
アンプＳＡi が活性化され、該センスアンプＳＡi によ
り、転送されたデータを増幅しているときには、ｂ側の
メモリセルアレイ１４２内のワードラインＷＬｂが選択
されて“Ｈ”レベルとならず、メモリセルアレイ１４１
内のセンスアンプＳＡi によって増幅された相補ビット
ラインＢＬａi ，ＢＬａi ／上のデータが、転送コント
ロール信号ＰＢ，ＰＣによって転送される。
【００９１】即ち、メモリセルアレイ１４１内のセンス
アンプＳＡi が活性化し、増幅された相補ビットライン
ＢＬａi ，ＢＬａi ／上のデータは、転送コントロール
信号ＰＢが“Ｈ”レベルになることによって、リード転
送手段１３２内の図５に示すトランジスタ対ｔｒｃi ，
ｔｒｃi ／がオンするため、該リード転送手段１３２内
の図５に示すデータレジスタＦＦｂi へ転送される。こ
のとき、転送コントロール信号ＰＣが“Ｈ”レベルとな
るため、データレジスタ・メモリセルアレイ接続手段１
３４内の図５に示すトランジスタ対ｔｒｅi，ｔｒｅi
／がオンし、リード転送手段１３２内のデータレジスタ
ＦＦｂi に一時記憶されたメモリセルアレイ１４１の読
み出しデータは、ｂ側のメモリセルアレイ１４２内の相
補ビットラインＢＬｂi ，ＢＬｂi ／へ転送される。
アンプＳＡi が活性化し、増幅された相補ビットライン
ＢＬａi ，ＢＬａi ／上のデータは、転送コントロール
信号ＰＢが“Ｈ”レベルになることによって、リード転
送手段１３２内の図５に示すトランジスタ対ｔｒｃi ，
ｔｒｃi ／がオンするため、該リード転送手段１３２内
の図５に示すデータレジスタＦＦｂi へ転送される。こ
のとき、転送コントロール信号ＰＣが“Ｈ”レベルとな
るため、データレジスタ・メモリセルアレイ接続手段１
３４内の図５に示すトランジスタ対ｔｒｅi，ｔｒｅi
／がオンし、リード転送手段１３２内のデータレジスタ
ＦＦｂi に一時記憶されたメモリセルアレイ１４１の読
み出しデータは、ｂ側のメモリセルアレイ１４２内の相
補ビットラインＢＬｂi ，ＢＬｂi ／へ転送される。
【００９２】その後、Ｘアドレス手段１５２によってＸ
アドレスＸＡ１ｂに対応する図６に示すワードラインＷ
Ｌｂl （但し、ｌ；任意の数）が選択されて“Ｈ”レベ
ルとなる。ワードラインＷＬｂl が“Ｈ”レベルとなる
と、それに接続された図６に示すメモリセルＱＬ1 〜Ｑ
Ｌn 内のトランジスタがオンし、相補ビットラインＢＬ
ｂi ，ＢＬｂi ／に転送されたデータが該メモリセルＱ
Ｌ1 〜ＱＬn 内のメモリ容量に記憶される。そして、こ
の相補ビットラインＢＬｂi ，ＢＬｂi ／上のデータ
は、図６に示すセンスアンプＳＢi により増幅される。
増幅されたデータは、図６に示すワードラインＷＬｂi
に対応するメモリセルＱＬi ，ＱＬi ／に、増幅された
形で再度書込まれる。
アドレスＸＡ１ｂに対応する図６に示すワードラインＷ
Ｌｂl （但し、ｌ；任意の数）が選択されて“Ｈ”レベ
ルとなる。ワードラインＷＬｂl が“Ｈ”レベルとなる
と、それに接続された図６に示すメモリセルＱＬ1 〜Ｑ
Ｌn 内のトランジスタがオンし、相補ビットラインＢＬ
ｂi ，ＢＬｂi ／に転送されたデータが該メモリセルＱ
Ｌ1 〜ＱＬn 内のメモリ容量に記憶される。そして、こ
の相補ビットラインＢＬｂi ，ＢＬｂi ／上のデータ
は、図６に示すセンスアンプＳＢi により増幅される。
増幅されたデータは、図６に示すワードラインＷＬｂi
に対応するメモリセルＱＬi ，ＱＬi ／に、増幅された
形で再度書込まれる。
【００９３】時刻ｔ６：ライトイネーブル信号ＷＥ／、
及びリードイネーブルコントロール信号ＲＥａ／，ＲＥ
ｂ／が“Ｈ”レベルを保ち、シリアルリード／ライトが
禁止されている。
及びリードイネーブルコントロール信号ＲＥａ／，ＲＥ
ｂ／が“Ｈ”レベルを保ち、シリアルリード／ライトが
禁止されている。
【００９４】外部コントロール信号ＲＡＳｂ／が“Ｌ”
レベルとなり、データ転送コントロール信号ＲＴｂが
“Ｈ”レベルとなって信号ＰＲＢが“Ｈ”レベルとな
る。図８のＸアドレスＸＡＤＤｂのタイミングに示すよ
うに、このＸアドレスＸＡＤＤｂのタイミングに同期
し、かつリセット信号ＲＳＲｂが“Ｈ”レベルになるこ
とによって、ＸアドレスＸＡ２ｂがシリアルアクセスの
先頭Ｘアドレスとしてアドレスカウンタ１９１に取込ま
れ、ゲート１９３を介してＸアドレス手段１５２へ送ら
れる。このときのＸアドレスＸＡｂは、データ転送コン
トロール信号ＲＴｂが“Ｈ”レベルであるため、アドレ
スカウンタ１９１から出力されるＸアドレスＸＡ２ｂと
なっている。Ｘアドレス手段１５２では、先頭アドレス
ＸＡ２ｂに対応してメモリセルアレイ１４２内の図６に
示すワードラインＷＬｂm （但し、ｍ；任意の数）を選
択して“Ｈ”レベルにする。ワードラインＷＬｂm が
“Ｈ”レベルとなると、それに接続された図６に示すメ
モリセルＱＬ1 〜ＱＬn 内のトランジスタがオンし、相
補ビットラインＢＬｂi ，ＢＬｂi ／に接続された該メ
モリセルＱＬ1 〜ＱＬn内のメモリ容量に記憶されてい
たデータが、相補ビットラインＢＬｂi ，ＢＬｂi ／へ
転送される。その直後、メモリセルアレイ１４２内の図
６に示すセンスアンプＳＢi が活性化し、転送された相
補ビットラインＢＬｂi ，ＢＬｂi ／上のデータが増幅
される。
レベルとなり、データ転送コントロール信号ＲＴｂが
“Ｈ”レベルとなって信号ＰＲＢが“Ｈ”レベルとな
る。図８のＸアドレスＸＡＤＤｂのタイミングに示すよ
うに、このＸアドレスＸＡＤＤｂのタイミングに同期
し、かつリセット信号ＲＳＲｂが“Ｈ”レベルになるこ
とによって、ＸアドレスＸＡ２ｂがシリアルアクセスの
先頭Ｘアドレスとしてアドレスカウンタ１９１に取込ま
れ、ゲート１９３を介してＸアドレス手段１５２へ送ら
れる。このときのＸアドレスＸＡｂは、データ転送コン
トロール信号ＲＴｂが“Ｈ”レベルであるため、アドレ
スカウンタ１９１から出力されるＸアドレスＸＡ２ｂと
なっている。Ｘアドレス手段１５２では、先頭アドレス
ＸＡ２ｂに対応してメモリセルアレイ１４２内の図６に
示すワードラインＷＬｂm （但し、ｍ；任意の数）を選
択して“Ｈ”レベルにする。ワードラインＷＬｂm が
“Ｈ”レベルとなると、それに接続された図６に示すメ
モリセルＱＬ1 〜ＱＬn 内のトランジスタがオンし、相
補ビットラインＢＬｂi ，ＢＬｂi ／に接続された該メ
モリセルＱＬ1 〜ＱＬn内のメモリ容量に記憶されてい
たデータが、相補ビットラインＢＬｂi ，ＢＬｂi ／へ
転送される。その直後、メモリセルアレイ１４２内の図
６に示すセンスアンプＳＢi が活性化し、転送された相
補ビットラインＢＬｂi ，ＢＬｂi ／上のデータが増幅
される。
【００９５】その後、転送コントロール信号ＰＤが
“Ｈ”レベルとなり、センスアンプＳＢi が活性化し、
増幅された相補ビットラインＢＬｂi ，ＢＬｂi ／上の
データが、転送コントロール信号ＰＤが“Ｈ”レベルに
なることによってリード転送手段１３３内の図６に示す
トランジスタ対ｔｒｆi ，ｔｒｆi ／がオンするため、
該リード転送手段１３３内の図６に示すデータレジスタ
ＦＦｃi へ転送される。
“Ｈ”レベルとなり、センスアンプＳＢi が活性化し、
増幅された相補ビットラインＢＬｂi ，ＢＬｂi ／上の
データが、転送コントロール信号ＰＤが“Ｈ”レベルに
なることによってリード転送手段１３３内の図６に示す
トランジスタ対ｔｒｆi ，ｔｒｆi ／がオンするため、
該リード転送手段１３３内の図６に示すデータレジスタ
ＦＦｃi へ転送される。
【００９６】これらの動作と同時に、信号ＰＲＢが
“Ｈ”レベルとなることにより、アドレスカウンタ１９
２は、前シリアルサイクルでの該アドレスカウンタ内部
の状態がどうなっていても、該信号ＰＲＢによって強制
的にリセットがかかり、該アドレスカウンタ１９２から
出力されるＹアドレスＹＡｃが０番地を示す。
“Ｈ”レベルとなることにより、アドレスカウンタ１９
２は、前シリアルサイクルでの該アドレスカウンタ内部
の状態がどうなっていても、該信号ＰＲＢによって強制
的にリセットがかかり、該アドレスカウンタ１９２から
出力されるＹアドレスＹＡｃが０番地を示す。
【００９７】時刻ｔ７〜ｔ９：時刻ｔ１〜ｔ３までと同
様な動作を繰り返す。出力端子ＯＵＴａからのシリアル
出力は、ａ側のメモリセルアレイ１４１のＸアドレスＸ
Ａ２ａに対応する、ワードラインＷＬａに接続されたメ
モリデータである。出力端子ＯＵＴｂからのシリアル出
力は、ｂ側のメモリセルアレイ１４２のＸアドレスＸＡ
２ｂに対応する、ワードラインＷＬｂに接続されたメモ
リデータである。時刻ｔ７〜ｔ９の間に入力端子ＩＮよ
り入力するシリアルデータは、時刻ｔ１０において、メ
モリセルアレイ１４１のＸアドレスＸＡ１ａに対応す
る、ワードラインＷＬａに接続されたメモリセルＱ
Ｋi ，ＱＫi ／に書込まれる。
様な動作を繰り返す。出力端子ＯＵＴａからのシリアル
出力は、ａ側のメモリセルアレイ１４１のＸアドレスＸ
Ａ２ａに対応する、ワードラインＷＬａに接続されたメ
モリデータである。出力端子ＯＵＴｂからのシリアル出
力は、ｂ側のメモリセルアレイ１４２のＸアドレスＸＡ
２ｂに対応する、ワードラインＷＬｂに接続されたメモ
リデータである。時刻ｔ７〜ｔ９の間に入力端子ＩＮよ
り入力するシリアルデータは、時刻ｔ１０において、メ
モリセルアレイ１４１のＸアドレスＸＡ１ａに対応す
る、ワードラインＷＬａに接続されたメモリセルＱ
Ｋi ，ＱＫi ／に書込まれる。
【００９８】時刻ｔ１０〜ｔ１２：時刻ｔ４〜ｔ６の回
路動作とほぼ同じ動作を行う。異なる点は、リセット信
号ＲＳＷａ，ＲＳＲａＷｂ，ＲＳＲｂが入力せず、外部
から、アドレスカウンタ１７２，１８１，１９１にＸア
ドレスＸＡＤＤａ，ＸＡＤＤｂが供給されず、信号ＰＷ
Ａ，ＰＲＡ，ＰＲＢにより、それぞれのアドレスカウン
タ１７２，１８１，１９１が、時刻ｔ４〜ｔ６に取込ん
だアドレスを先頭アドレスとしてアップカウントする点
である。
路動作とほぼ同じ動作を行う。異なる点は、リセット信
号ＲＳＷａ，ＲＳＲａＷｂ，ＲＳＲｂが入力せず、外部
から、アドレスカウンタ１７２，１８１，１９１にＸア
ドレスＸＡＤＤａ，ＸＡＤＤｂが供給されず、信号ＰＷ
Ａ，ＰＲＡ，ＰＲＢにより、それぞれのアドレスカウン
タ１７２，１８１，１９１が、時刻ｔ４〜ｔ６に取込ん
だアドレスを先頭アドレスとしてアップカウントする点
である。
【００９９】時刻ｔ１３〜ｔ１５：時刻ｔ７〜ｔ９まで
と同様な動作を繰り返す。出力端子ＯＵＴａからのシリ
アル出力は、メモリセルアレイ１４１のＸアドレスＸＡ
２ａ＋１に対応する、ワードラインＷＬａに接続された
メモリデータである。出力端子ＯＵＴｂからのシリアル
出力は、メモリセルアレイ１４２のＸアドレスＸＡ２ｂ
＋１に対応する、ワードラインＷＬｂに接続されたメモ
リデータである。時刻ｔ７〜ｔ９の間に入力端子ＩＮよ
り入力するシリアルデータは、時刻ｔ１６において、メ
モリセルアレイ１４１のＸアドレスＸＡ１ａ＋１に対応
する、ワードラインＷＬａに接続されたメモリセルＱＫ
i ，ＱＫi ／に書込まれる。
と同様な動作を繰り返す。出力端子ＯＵＴａからのシリ
アル出力は、メモリセルアレイ１４１のＸアドレスＸＡ
２ａ＋１に対応する、ワードラインＷＬａに接続された
メモリデータである。出力端子ＯＵＴｂからのシリアル
出力は、メモリセルアレイ１４２のＸアドレスＸＡ２ｂ
＋１に対応する、ワードラインＷＬｂに接続されたメモ
リデータである。時刻ｔ７〜ｔ９の間に入力端子ＩＮよ
り入力するシリアルデータは、時刻ｔ１６において、メ
モリセルアレイ１４１のＸアドレスＸＡ１ａ＋１に対応
する、ワードラインＷＬａに接続されたメモリセルＱＫ
i ，ＱＫi ／に書込まれる。
【０１００】時刻ｔ１６〜ｔ１８：時刻ｔ１０〜ｔ１２
の回路動作とほぼ同じ動作を行う。以上のように、この
第２の実施例では、次のような利点がある。 （１） ａ側のメモリセルアレイ１４１を有する第１番
目のシリアルアクセスメモリと、ｂ側のメモリセルアレ
イ１４２を有する第２番目のシリアルアクセスメモリと
の２つを、並列に同一チップ上に形成し、さらにその第
１及び第２のシリアルアクセスメモリを独立にコントロ
ールする分割メモリコントロール手段１０２を設けると
共に、その第１と第２のシリアルアクセスメモリ間を接
続するデータレジスタ・メモリセルアレイ接続手段１３
４を設けている。そのため、第１番目のシリアルアクセ
スメモリ内のメモリセルアレイ１４１の１行分のメモリ
データを、該第１番目のシリアルアクセスメモリよりシ
リアルリードするために、該１行分のメモリデータを、
リード転送手段１３２内のデータレジスタにデータ転送
するとき、同時に同一転送サイクル中に、第２番目のシ
リアルアクセスメモリ内のメモリセルアレイ１４２の１
本のワードラインに接続された１行分のメモリセルに、
データを一度に高速転送できる。 （２） 第１番目と第２番目のシリアルアクセスメモリ
の出力データを簡単にシリアルに出力するため、Ｙアド
レス発生手段をリセット付きアドレスカウンタ１８２，
１９２で構成している。このリセット付きアドレスカウ
ンタ１８２，１９２では、リセット信号を外部から入力
することよってリセットし、コントロールクロックによ
りカウントアップしてＹアドレスＹＡｓ，ＹＡｃを発生
する。そのため、回路構成が簡単な、シリアル接続した
シリアルアクセスメモリを提供できる。 （３） 第１番目のシリアルアクセスメモリに対し、シ
リアルライトデータを転送するためのワードライン選択
用のＸアドレス発生手段をイニシャルセットアドレスカ
ウンタ１７２とし、第１番目のシリアルアクセスメモリ
に対し、シリアルリードデータを転送するためのワード
ライン選択用のＸアドレス発生手段をイニシャルセット
アドレスカウンタ１８１とし、第２番目のシリアルアク
セスメモリに対し、シリアルライトデータを転送するた
めのワードライン選択用のＸアドレス発生手段をイニシ
ャルセットアドレスカウンタ１８３とし、さらに第２番
目のシリアルアクセスメモリに対し、シリアルリードデ
ータを転送するためのワードライン選択用のＸアドレス
発生手段をイニシャルセットアドレスカウンタ１９１と
している。
の回路動作とほぼ同じ動作を行う。以上のように、この
第２の実施例では、次のような利点がある。 （１） ａ側のメモリセルアレイ１４１を有する第１番
目のシリアルアクセスメモリと、ｂ側のメモリセルアレ
イ１４２を有する第２番目のシリアルアクセスメモリと
の２つを、並列に同一チップ上に形成し、さらにその第
１及び第２のシリアルアクセスメモリを独立にコントロ
ールする分割メモリコントロール手段１０２を設けると
共に、その第１と第２のシリアルアクセスメモリ間を接
続するデータレジスタ・メモリセルアレイ接続手段１３
４を設けている。そのため、第１番目のシリアルアクセ
スメモリ内のメモリセルアレイ１４１の１行分のメモリ
データを、該第１番目のシリアルアクセスメモリよりシ
リアルリードするために、該１行分のメモリデータを、
リード転送手段１３２内のデータレジスタにデータ転送
するとき、同時に同一転送サイクル中に、第２番目のシ
リアルアクセスメモリ内のメモリセルアレイ１４２の１
本のワードラインに接続された１行分のメモリセルに、
データを一度に高速転送できる。 （２） 第１番目と第２番目のシリアルアクセスメモリ
の出力データを簡単にシリアルに出力するため、Ｙアド
レス発生手段をリセット付きアドレスカウンタ１８２，
１９２で構成している。このリセット付きアドレスカウ
ンタ１８２，１９２では、リセット信号を外部から入力
することよってリセットし、コントロールクロックによ
りカウントアップしてＹアドレスＹＡｓ，ＹＡｃを発生
する。そのため、回路構成が簡単な、シリアル接続した
シリアルアクセスメモリを提供できる。 （３） 第１番目のシリアルアクセスメモリに対し、シ
リアルライトデータを転送するためのワードライン選択
用のＸアドレス発生手段をイニシャルセットアドレスカ
ウンタ１７２とし、第１番目のシリアルアクセスメモリ
に対し、シリアルリードデータを転送するためのワード
ライン選択用のＸアドレス発生手段をイニシャルセット
アドレスカウンタ１８１とし、第２番目のシリアルアク
セスメモリに対し、シリアルライトデータを転送するた
めのワードライン選択用のＸアドレス発生手段をイニシ
ャルセットアドレスカウンタ１８３とし、さらに第２番
目のシリアルアクセスメモリに対し、シリアルリードデ
ータを転送するためのワードライン選択用のＸアドレス
発生手段をイニシャルセットアドレスカウンタ１９１と
している。
【０１０１】そのため、２つのシリアルアクセスメモリ
のうちの第１番目のシリアルアクセスメモリに対し、そ
のワードラインに接続されたメモリにリード・ライトす
る一連のシリアルデータ（Ｙアドレスの０番地からｎ番
地までのシリアルデータ）を、Ｘアドレス毎にランダム
に、リード・ライトできる。これにより、一度に、第１
番目のシリアルアクセスメモリから読み出した前記一連
のデータを、Ｘアドレス毎にランダムに、第２番目のシ
リアルアクセスメモリに加工して書込み、再度、遅延時
間を持って読み出すことができる。
のうちの第１番目のシリアルアクセスメモリに対し、そ
のワードラインに接続されたメモリにリード・ライトす
る一連のシリアルデータ（Ｙアドレスの０番地からｎ番
地までのシリアルデータ）を、Ｘアドレス毎にランダム
に、リード・ライトできる。これにより、一度に、第１
番目のシリアルアクセスメモリから読み出した前記一連
のデータを、Ｘアドレス毎にランダムに、第２番目のシ
リアルアクセスメモリに加工して書込み、再度、遅延時
間を持って読み出すことができる。
【０１０２】このような機能は、ワークステーションや
パーソナルコンピュータ等のＣＰＵシステムにおいて、
データを高速に扱うときに有効である。また、ＴＶ等の
画像処理において、書込みデータに対し、間引きして読
み出したり、１ラインデータを一定の遅延を持ってアク
セスしたい用途等に効果的である。
パーソナルコンピュータ等のＣＰＵシステムにおいて、
データを高速に扱うときに有効である。また、ＴＶ等の
画像処理において、書込みデータに対し、間引きして読
み出したり、１ラインデータを一定の遅延を持ってアク
セスしたい用途等に効果的である。
【０１０３】第３の実施例 図９は、本発明の第３の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図であり、第２の実施例を
示す図７と共通の要素には共通の符号が付されている。
このマルチシリアルアクセスメモリでは、図７のシリア
ルリード・ライトアドレスカウンタ手段１８０に代え
て、構成の異なるシリアルリード・ライトアドレスカウ
ンタ手段１８０−１が設けられている。このシリアルリ
ード・ライトアドレスカウンタ手段１８０−１では、図
７のシリアルリード・ライトアドレスカウンタ手段１８
０内のイニシャルセットアドレスカウンタ１８３に代え
て、リセット付きアドレスカウンタ１８６が設けられて
いる点のみが異なる。リセット付きアドレスカウンタ１
８６は、リセット信号ＲＳＲａＷｂによりリセットする
機能を有している。
クセスメモリの構成ブロック図であり、第２の実施例を
示す図７と共通の要素には共通の符号が付されている。
このマルチシリアルアクセスメモリでは、図７のシリア
ルリード・ライトアドレスカウンタ手段１８０に代え
て、構成の異なるシリアルリード・ライトアドレスカウ
ンタ手段１８０−１が設けられている。このシリアルリ
ード・ライトアドレスカウンタ手段１８０−１では、図
７のシリアルリード・ライトアドレスカウンタ手段１８
０内のイニシャルセットアドレスカウンタ１８３に代え
て、リセット付きアドレスカウンタ１８６が設けられて
いる点のみが異なる。リセット付きアドレスカウンタ１
８６は、リセット信号ＲＳＲａＷｂによりリセットする
機能を有している。
【０１０４】図１０は、図９に示すマルチシリアルアク
セスメモリの動作を示すタイミング図である。このマル
チシリアルアクセスメモリは、第２の実施例とほぼ同様
の動作を行うが、メモリセルアレイ１４２に関わるライ
ト転送用Ｘアドレス発生手段が、リセット付きアドレス
カウンタ１８６で構成されているため、メモリセルアレ
イ１４１に関わるリード転送用のイニシャルセットアド
レスカウンタ１８１の先頭Ｘアドレス取入れ用のリセッ
ト信号ＲＳＲａＷｂにより、該リセット付きアドレスカ
ウンタ１８６がリセッされる点のみが異なっている。
セスメモリの動作を示すタイミング図である。このマル
チシリアルアクセスメモリは、第２の実施例とほぼ同様
の動作を行うが、メモリセルアレイ１４２に関わるライ
ト転送用Ｘアドレス発生手段が、リセット付きアドレス
カウンタ１８６で構成されているため、メモリセルアレ
イ１４１に関わるリード転送用のイニシャルセットアド
レスカウンタ１８１の先頭Ｘアドレス取入れ用のリセッ
ト信号ＲＳＲａＷｂにより、該リセット付きアドレスカ
ウンタ１８６がリセッされる点のみが異なっている。
【０１０５】以上のように、この第３の実施例では、次
のような利点を有する。第２の実施例の利点（１），
（２）と同様の利点を有している。さらに、第２の実施
例のイニシャルセットアドレスカウンタ１８３に代え
て、第２番目のシリアルアクセスメモリに対し、シリア
ルライトデータを転送するためのワードライン選択用の
Ｘアドレス発生手段をリセット付きアドレスカウンタ１
８６で構成している。そのため、第２の実施例の利点
（３）とほぼ同様に、２つのシリアルアクセスメモリの
うちの第１番目のシリアルアクセスメモリに対し、その
ワードラインに接続されたメモリにリード・ライトする
一連のシリアルデータ（Ｙアドレスの０番地からｎ番地
までのシリアルデータ）をＸアドレス毎にランダムにリ
ード・ライトできる。しかも、一度、第１番目のシリア
ルアクセスメモリから読み出した前記一連のデータを、
第２番目のシリアルアクセスメモリにリセット信号を入
れるだけで、０番地から順番に書込んでいき、並べ直す
ことができる。また、再度、遅延時間を持って読み出す
こともできる。
のような利点を有する。第２の実施例の利点（１），
（２）と同様の利点を有している。さらに、第２の実施
例のイニシャルセットアドレスカウンタ１８３に代え
て、第２番目のシリアルアクセスメモリに対し、シリア
ルライトデータを転送するためのワードライン選択用の
Ｘアドレス発生手段をリセット付きアドレスカウンタ１
８６で構成している。そのため、第２の実施例の利点
（３）とほぼ同様に、２つのシリアルアクセスメモリの
うちの第１番目のシリアルアクセスメモリに対し、その
ワードラインに接続されたメモリにリード・ライトする
一連のシリアルデータ（Ｙアドレスの０番地からｎ番地
までのシリアルデータ）をＸアドレス毎にランダムにリ
ード・ライトできる。しかも、一度、第１番目のシリア
ルアクセスメモリから読み出した前記一連のデータを、
第２番目のシリアルアクセスメモリにリセット信号を入
れるだけで、０番地から順番に書込んでいき、並べ直す
ことができる。また、再度、遅延時間を持って読み出す
こともできる。
【０１０６】このような機能は、前記第２の利点と同様
に、ワークステーションやパーソナルコンピュータ等の
ＣＰＵシステムにおいて、データを高速に扱うときに有
利である。また、ＴＶ等の画像処理において、書込みデ
ータに対し、間引きして読み出したり、１ラインデータ
を一定の遅延を持ってアクセスしたい用途等に効果的で
ある。
に、ワークステーションやパーソナルコンピュータ等の
ＣＰＵシステムにおいて、データを高速に扱うときに有
利である。また、ＴＶ等の画像処理において、書込みデ
ータに対し、間引きして読み出したり、１ラインデータ
を一定の遅延を持ってアクセスしたい用途等に効果的で
ある。
【０１０７】第４の実施例 図１１は、本発明の第４の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第３の実施例
を示す図９中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
９のシリアルリード・ライトアドレスカウンタ手段１８
０−１に代えて、構成の異なるシリアルリード・ライト
アドレスカウンタ手段１８０−２が設けられている。こ
のシリアルリード・ライトアドレスカウンタ手段１８０
−２は、図９のシリアルリード・ライトアドレスカウン
タ手段１８０−１内のイニシャルセットアドレスカウン
タ１８１に代えて、リセット付きアドレスカウンタ１８
７が設けられている点のみが異なる。リセット付きアド
レスカウンタ１８７は、リセット信号ＲＳＲａＷｂによ
りリセットする機能を有している。
アクセスメモリの構成ブロック図であり、第３の実施例
を示す図９中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
９のシリアルリード・ライトアドレスカウンタ手段１８
０−１に代えて、構成の異なるシリアルリード・ライト
アドレスカウンタ手段１８０−２が設けられている。こ
のシリアルリード・ライトアドレスカウンタ手段１８０
−２は、図９のシリアルリード・ライトアドレスカウン
タ手段１８０−１内のイニシャルセットアドレスカウン
タ１８１に代えて、リセット付きアドレスカウンタ１８
７が設けられている点のみが異なる。リセット付きアド
レスカウンタ１８７は、リセット信号ＲＳＲａＷｂによ
りリセットする機能を有している。
【０１０８】図１２は、図１１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第３の実施例とほぼ
同様の動作を行うが、メモリセルアレイ１４１に関わる
リード転送用Ｘアドレス発生手段がリセット付きアドレ
スカウンタ１８７で構成されているため、該アドレスカ
ウンタ１８７がリセット信号ＲＳＲａＷｂによりリセッ
トされる動作のみが異なっている。この第４の実施例で
は、第２の実施例の利点（１），（２）を有し、さらに
第２の実施例の利点（３）に代えて、次のような利点を
有している。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第３の実施例とほぼ
同様の動作を行うが、メモリセルアレイ１４１に関わる
リード転送用Ｘアドレス発生手段がリセット付きアドレ
スカウンタ１８７で構成されているため、該アドレスカ
ウンタ１８７がリセット信号ＲＳＲａＷｂによりリセッ
トされる動作のみが異なっている。この第４の実施例で
は、第２の実施例の利点（１），（２）を有し、さらに
第２の実施例の利点（３）に代えて、次のような利点を
有している。
【０１０９】即ち、この第４の実施例では、第１番目の
シリアルアクセスメモリに対し、シリアルリードデータ
を転送するためのワードライン選択用のＸアドレス発生
手段を、リセット付きアドレスカウンタ１８７で構成
し、さらに第２番目のシリアルアクセスメモリに対し、
シリアルライトデータを転送するためのワードライン選
択用のＸアドレス発生手段を、リセット付きアドレスカ
ウンタ１８６で構成している。そのため、２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、そのワードラインに接続されたメモリに
リード・ライトする一連のシリアルデータ（Ｙアドレス
の０番地からｎ番地までのシリアルデータ）をＸアドレ
スに対してランダムに書込み、リセット信号を入れるの
みで、その後、０番地から順次読み出していける。一
度、第１番目のシリアルアクセスメモリから読み出した
前記一連のデータを、第２番目のシリアルアクセスメモ
リに対し、リセット信号を入れるのみで、その後、０番
地から順番に書込んでいける。また、第１番目のシリア
ルアクセスメモリでリードしたデータを、再度、ランダ
ムに遅延時間を持って読み出すことができる。このよう
な機能は、第２の実施例と同様な用途に効果的である。
シリアルアクセスメモリに対し、シリアルリードデータ
を転送するためのワードライン選択用のＸアドレス発生
手段を、リセット付きアドレスカウンタ１８７で構成
し、さらに第２番目のシリアルアクセスメモリに対し、
シリアルライトデータを転送するためのワードライン選
択用のＸアドレス発生手段を、リセット付きアドレスカ
ウンタ１８６で構成している。そのため、２つのシリア
ルアクセスメモリのうちの第１番目のシリアルアクセス
メモリに対し、そのワードラインに接続されたメモリに
リード・ライトする一連のシリアルデータ（Ｙアドレス
の０番地からｎ番地までのシリアルデータ）をＸアドレ
スに対してランダムに書込み、リセット信号を入れるの
みで、その後、０番地から順次読み出していける。一
度、第１番目のシリアルアクセスメモリから読み出した
前記一連のデータを、第２番目のシリアルアクセスメモ
リに対し、リセット信号を入れるのみで、その後、０番
地から順番に書込んでいける。また、第１番目のシリア
ルアクセスメモリでリードしたデータを、再度、ランダ
ムに遅延時間を持って読み出すことができる。このよう
な機能は、第２の実施例と同様な用途に効果的である。
【０１１０】第５の実施例 図１３は、本発明の第５の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第４の実施例
を示す図１１中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１１のシリアルライトアドレスカウンタ手段１７０に
代えて、構成の異なるシリアルライトアドレスカウンタ
手段１７０−１が設けられている。シリアルライトアド
レスカウンタ手段１７０−１は、図１１のシリアルライ
トアドレスカウンタ手段１７０内のイニシャルセットア
ドレスカウンタ１７２に代えて、リセット付きアドレス
カウンタ１７５が設けられている点のみが異なる。リセ
ット付きアドレスカウンタ１７５は、リセット信号ＲＳ
Ｗａによりリセットする機能を有している。
アクセスメモリの構成ブロック図であり、第４の実施例
を示す図１１中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１１のシリアルライトアドレスカウンタ手段１７０に
代えて、構成の異なるシリアルライトアドレスカウンタ
手段１７０−１が設けられている。シリアルライトアド
レスカウンタ手段１７０−１は、図１１のシリアルライ
トアドレスカウンタ手段１７０内のイニシャルセットア
ドレスカウンタ１７２に代えて、リセット付きアドレス
カウンタ１７５が設けられている点のみが異なる。リセ
ット付きアドレスカウンタ１７５は、リセット信号ＲＳ
Ｗａによりリセットする機能を有している。
【０１１１】図１４は、図１３に示すシリアルアクセス
メモリの動作を示すタイミング図である。このシリアル
アクセスメモリは、第４の実施例とほぼ同様の動作を行
うが、メモリセルアレイ１４１に関わるライト転送用Ｘ
アドレス発生手段がリセット付きアドレスカウンタ１８
７で構成されているため、該アドレスカウンタ１８７が
リセット信号ＲＳＷａによりリセットされる動作のみが
異なる。
メモリの動作を示すタイミング図である。このシリアル
アクセスメモリは、第４の実施例とほぼ同様の動作を行
うが、メモリセルアレイ１４１に関わるライト転送用Ｘ
アドレス発生手段がリセット付きアドレスカウンタ１８
７で構成されているため、該アドレスカウンタ１８７が
リセット信号ＲＳＷａによりリセットされる動作のみが
異なる。
【０１１２】この第５の実施例では、第２の実施例の利
点（１），（２）を有し、さらに第２の実施例の利点
（３）に代えて、次のような利点を有している。即ち、
この第５の実施例では、第１番目のシリアルアクセスメ
モリに対し、シリアルライトデータを転送するためのワ
ードライン選択用のＸアドレス発生手段を、リセット付
きアドレスカウンタ１７５とし、第１番目のシリアルア
クセスメモリに対し、シリアルリードデータを転送する
ためのワードライン選択用のＸアドレス発生手段を、リ
セット付きレジスタカウンタ１８７とし、さらに第２番
目のシリアルアクセスメモリに対し、シリアルライトデ
ータを転送するためのワードライン選択用のＸアドレス
発生手段を、リセット付きアドレスカウンタ１８６とし
ている。
点（１），（２）を有し、さらに第２の実施例の利点
（３）に代えて、次のような利点を有している。即ち、
この第５の実施例では、第１番目のシリアルアクセスメ
モリに対し、シリアルライトデータを転送するためのワ
ードライン選択用のＸアドレス発生手段を、リセット付
きアドレスカウンタ１７５とし、第１番目のシリアルア
クセスメモリに対し、シリアルリードデータを転送する
ためのワードライン選択用のＸアドレス発生手段を、リ
セット付きレジスタカウンタ１８７とし、さらに第２番
目のシリアルアクセスメモリに対し、シリアルライトデ
ータを転送するためのワードライン選択用のＸアドレス
発生手段を、リセット付きアドレスカウンタ１８６とし
ている。
【０１１３】そのため、２つのシリアルアクセスメモリ
のうちの第１番目のシリアルアクセスメモリに対し、そ
のワードラインに接続されたメモリにリード・ライトす
る一連のシリアルデータ（Ｙアドレスの０番地からｎ番
地までのシリアルデータ）をＸアドレスに対して、リセ
ット信号を入れるのみで、その後、０番地から順次書込
み、順次読み出していける。一度、第１番目のシリアル
アクセスメモリから読み出した前記一連のデータを、第
２番目のシリアルアクセスメモリに、リセット信号を入
れるのみで、その後、０番地から順番に書込んでいけ
る。また、第１番目のシリアルアクセスメモリでリード
したデータを再度、リセット信号を入れるのみで、その
後、０番地から順番に遅延時間を持って読み出すことが
できる。このような機能は、ＴＶ等の画像の高品位化の
ためのノイズフィルタ等の多量の単純なシリアルデータ
を高速に扱うときに有効である。また、全てのアドレス
が、リセットのみで自動的に素子の内部で発生するた
め、外部端子が最小で済み、チップサイズが最小となっ
て経済的である。
のうちの第１番目のシリアルアクセスメモリに対し、そ
のワードラインに接続されたメモリにリード・ライトす
る一連のシリアルデータ（Ｙアドレスの０番地からｎ番
地までのシリアルデータ）をＸアドレスに対して、リセ
ット信号を入れるのみで、その後、０番地から順次書込
み、順次読み出していける。一度、第１番目のシリアル
アクセスメモリから読み出した前記一連のデータを、第
２番目のシリアルアクセスメモリに、リセット信号を入
れるのみで、その後、０番地から順番に書込んでいけ
る。また、第１番目のシリアルアクセスメモリでリード
したデータを再度、リセット信号を入れるのみで、その
後、０番地から順番に遅延時間を持って読み出すことが
できる。このような機能は、ＴＶ等の画像の高品位化の
ためのノイズフィルタ等の多量の単純なシリアルデータ
を高速に扱うときに有効である。また、全てのアドレス
が、リセットのみで自動的に素子の内部で発生するた
め、外部端子が最小で済み、チップサイズが最小となっ
て経済的である。
【０１１４】第６の実施例 図１５は、本発明の第６の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第２の実施例
を示す図７中の要素と共通の要素には共通の符号が付さ
れている。このシリアルアクセスメモリでは、図７のシ
リアルリードアドレスカウンタ手段１９０に代えて、構
成の異なるシリアルリードアドレスカウンタ手段１９０
−１を設けると共に、シリアルリード・ライトアドレス
カウンタ手段１８０内のリセット付きアドレスカウンタ
１８２から出力されるＹアドレスＹＡａを、Ｙアドレス
手段１１３に供給するようになっている点が異なってい
る。シリアルリードアドレスカウンタ手段１９０−１
は、図７のシリアルリードアドレスカウンタ手段１９０
内のリセット付きアドレスカウンタ１９２を省略した構
成であり、該リセット付きアドレスカウンタ１９２の省
略に伴い、シリアルリード・ライトアドレスカウンタ手
段１８０内のリセット付きアドレスカウンタ１８２の出
力を、Ｙアドレス手段１１３に接続している。
アクセスメモリの構成ブロック図であり、第２の実施例
を示す図７中の要素と共通の要素には共通の符号が付さ
れている。このシリアルアクセスメモリでは、図７のシ
リアルリードアドレスカウンタ手段１９０に代えて、構
成の異なるシリアルリードアドレスカウンタ手段１９０
−１を設けると共に、シリアルリード・ライトアドレス
カウンタ手段１８０内のリセット付きアドレスカウンタ
１８２から出力されるＹアドレスＹＡａを、Ｙアドレス
手段１１３に供給するようになっている点が異なってい
る。シリアルリードアドレスカウンタ手段１９０−１
は、図７のシリアルリードアドレスカウンタ手段１９０
内のリセット付きアドレスカウンタ１９２を省略した構
成であり、該リセット付きアドレスカウンタ１９２の省
略に伴い、シリアルリード・ライトアドレスカウンタ手
段１８０内のリセット付きアドレスカウンタ１８２の出
力を、Ｙアドレス手段１１３に接続している。
【０１１５】図１６は、図１５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第２の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１２と１１３
に、同じＹアドレスＸＡａが入力する点のみが異なる。
この第６の実施例では、第２の実施例と同様の利点を有
している。さらに、非同期に第１番目のシリアルアクセ
スメモリと第２番目のシリアルアクセスメモリを動作さ
せないような用途については、シリアルリードアドレス
が同じ方が回路数も少なく、コントロールも容易とな
り、チップサイズも小さくなるという利点がある。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第２の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１２と１１３
に、同じＹアドレスＸＡａが入力する点のみが異なる。
この第６の実施例では、第２の実施例と同様の利点を有
している。さらに、非同期に第１番目のシリアルアクセ
スメモリと第２番目のシリアルアクセスメモリを動作さ
せないような用途については、シリアルリードアドレス
が同じ方が回路数も少なく、コントロールも容易とな
り、チップサイズも小さくなるという利点がある。
【０１１６】第７の実施例 図１７は、本発明の第７の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第３の実施例
を示す図９中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
９のシリアルリードアドレスカウンタ手段１９０に代え
て、構成の異なるシリアルリードアドレスカウンタ手段
１９０−１を設けると共に、シリアルリード・ライトア
ドレスカウンタ手段１８０−１内のリセット付きアドレ
スカウンタ１８２の出力を、Ｙアドレス手段１１３に接
続している点が異なる。シリアルリードアドレスカウン
タ手段１９０−１は、図９のシリアルリードアドレスカ
ウンタ手段１９０内のリセット付きアドレスカウンタ１
９２を省略した構成になっている。
アクセスメモリの構成ブロック図であり、第３の実施例
を示す図９中の要素と共通の要素には共通の符号が付さ
れている。このマルチシリアルアクセスメモリでは、図
９のシリアルリードアドレスカウンタ手段１９０に代え
て、構成の異なるシリアルリードアドレスカウンタ手段
１９０−１を設けると共に、シリアルリード・ライトア
ドレスカウンタ手段１８０−１内のリセット付きアドレ
スカウンタ１８２の出力を、Ｙアドレス手段１１３に接
続している点が異なる。シリアルリードアドレスカウン
タ手段１９０−１は、図９のシリアルリードアドレスカ
ウンタ手段１９０内のリセット付きアドレスカウンタ１
９２を省略した構成になっている。
【０１１７】図１８は、図１７に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第３の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１２と１１３
に、リセット付きアドレスカウンタ１８２から出力され
る同一のＹアドレスＹＡａが入力する点のみが異なる。
この第７の実施例では、第３の実施例と同様の利点を有
している。さらに、非同期に第１番目のシリアルアクセ
スメモリと第２番目のシリアルアクセスメモリを動作さ
せないような用途については、シリアルリードアドレス
が同じ方が回路数も少なく、コントロールも容易とな
り、チップサイズも小さくなるという利点がある。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第３の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１２と１１３
に、リセット付きアドレスカウンタ１８２から出力され
る同一のＹアドレスＹＡａが入力する点のみが異なる。
この第７の実施例では、第３の実施例と同様の利点を有
している。さらに、非同期に第１番目のシリアルアクセ
スメモリと第２番目のシリアルアクセスメモリを動作さ
せないような用途については、シリアルリードアドレス
が同じ方が回路数も少なく、コントロールも容易とな
り、チップサイズも小さくなるという利点がある。
【０１１８】第８の実施例 図１９は、本発明の第８の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第４の実施例
を示す図１１中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１１のシリアルリードアドレスカウンタ手段１９０に
代えて、構成の異なるシリアルリードアドレスカウンタ
手段１９０−１を設けると共に、シリアルリード・ライ
トアドレスカウンタ手段１８０−２内のリセット付きア
ドレスカウンタ１８２の出力を、Ｙアドレス手段１１３
に接続している点が異なる。シリアルリードアドレスカ
ウンタ手段１９０−１は、図１１のシリアルリードアド
レスカウンタ手段１９０内のリセット付きアドレスカウ
ンタ１９２を省略した構成になっている。
アクセスメモリの構成ブロック図であり、第４の実施例
を示す図１１中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１１のシリアルリードアドレスカウンタ手段１９０に
代えて、構成の異なるシリアルリードアドレスカウンタ
手段１９０−１を設けると共に、シリアルリード・ライ
トアドレスカウンタ手段１８０−２内のリセット付きア
ドレスカウンタ１８２の出力を、Ｙアドレス手段１１３
に接続している点が異なる。シリアルリードアドレスカ
ウンタ手段１９０−１は、図１１のシリアルリードアド
レスカウンタ手段１９０内のリセット付きアドレスカウ
ンタ１９２を省略した構成になっている。
【０１１９】図２０は、図１９に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第４の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１２と１１３
に、同じＹアドレスＹＡａが入力する点が異なってい
る。この第８の実施例では、第４の実施例と同様の利点
を有している。さらに、非同期に第１番目のシリアルア
クセスメモリと第２番目のシリアルアクセスメモリを動
作させないような用途については、シリアルリードアド
レスが同じ方が回路数も少なく、コントロールも容易と
なり、チップサイズも小さくなるという利点がある。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第４の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１２と１１３
に、同じＹアドレスＹＡａが入力する点が異なってい
る。この第８の実施例では、第４の実施例と同様の利点
を有している。さらに、非同期に第１番目のシリアルア
クセスメモリと第２番目のシリアルアクセスメモリを動
作させないような用途については、シリアルリードアド
レスが同じ方が回路数も少なく、コントロールも容易と
なり、チップサイズも小さくなるという利点がある。
【０１２０】第９の実施例 図２１は、本発明の第９の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図であり、第５の実施例
を示す図１３中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１３のシリアルリードアドレスカウンタ手段１９０に
代えて、構成の異なるシリアルリードアドレスカウンタ
手段１９０−１が設けられると共に、シリアルリード・
ライトアドレスカウンタ手段１８０−２内のリセット付
きアドレスカウンタ１８２の出力が、Ｙアドレス手段１
１３に接続されている。シリアルリードアドレスカウン
タ手段１９０−１は、図１３のシリアルリードアドレス
カウンタ手段１９０内のリセット付きアドレスカウンタ
１９２を省略した構成となっている。
アクセスメモリの構成ブロック図であり、第５の実施例
を示す図１３中の要素と共通の要素には共通の符号が付
されている。このマルチシリアルアクセスメモリでは、
図１３のシリアルリードアドレスカウンタ手段１９０に
代えて、構成の異なるシリアルリードアドレスカウンタ
手段１９０−１が設けられると共に、シリアルリード・
ライトアドレスカウンタ手段１８０−２内のリセット付
きアドレスカウンタ１８２の出力が、Ｙアドレス手段１
１３に接続されている。シリアルリードアドレスカウン
タ手段１９０−１は、図１３のシリアルリードアドレス
カウンタ手段１９０内のリセット付きアドレスカウンタ
１９２を省略した構成となっている。
【０１２１】図２２は、図２１のマルチシリアルアクセ
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリは、第５の実施例とほぼ同様の
動作を行うが、Ｙアドレス手段１１２と１１３に、同じ
ＹアドレスＹＡａが入力する点が異なっている。この第
９の実施例では、第５の実施例と同様の利点を有してい
る。さらに、非同期に第１番目のシリアルアクセスメモ
リと第２番目のシリアルアクセスメモリを動作させない
ような用途については、シリアルリードアドレスが同じ
方が回路数も少なく、コントロールも容易となり、チッ
プサイズも小さくなるという利点がある。
スメモリの動作を示すタイミング図である。このマルチ
シリアルアクセスメモリは、第５の実施例とほぼ同様の
動作を行うが、Ｙアドレス手段１１２と１１３に、同じ
ＹアドレスＹＡａが入力する点が異なっている。この第
９の実施例では、第５の実施例と同様の利点を有してい
る。さらに、非同期に第１番目のシリアルアクセスメモ
リと第２番目のシリアルアクセスメモリを動作させない
ような用途については、シリアルリードアドレスが同じ
方が回路数も少なく、コントロールも容易となり、チッ
プサイズも小さくなるという利点がある。
【０１２２】第１０の実施例 図２３は、本発明の第１０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第６の実施
例を示す図１５中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリは、
図１５のシリアルリードアドレスカウンタ手段１９０−
１に代えて、アドレス切替回路１９０−２が設けられて
いる。アドレス切替回路１９０−２は、図１５のシリア
ルリードアドレスカウンタ手段１９０−１内のイニシャ
ルセットアドレスカウンタ１９１を省略し、シリアルリ
ード・ライトアドレスカウンタ手段１８０内のＸアドレ
スカウンタであるイニシャルセットアドレスカウンタ１
８１の出力が、該アドレス切替回路１９０−２内のゲー
ト１９３に接続されている。
ルアクセスメモリの構成ブロック図であり、第６の実施
例を示す図１５中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリは、
図１５のシリアルリードアドレスカウンタ手段１９０−
１に代えて、アドレス切替回路１９０−２が設けられて
いる。アドレス切替回路１９０−２は、図１５のシリア
ルリードアドレスカウンタ手段１９０−１内のイニシャ
ルセットアドレスカウンタ１９１を省略し、シリアルリ
ード・ライトアドレスカウンタ手段１８０内のＸアドレ
スカウンタであるイニシャルセットアドレスカウンタ１
８１の出力が、該アドレス切替回路１９０−２内のゲー
ト１９３に接続されている。
【０１２３】図２４は、図２３に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。シリア
ルリード・ライトアドレスカウンタ手段１８０内のイニ
シャルセットアドレスカウンタ１８１から出力されるＸ
アドレスＸＡＤは、ゲート１８４を介してＸアドレス手
段１５１へ供給されると共に、アドレス切替回路１９０
−２内のゲート１９３を介してＸアドレス手段１５２へ
供給される。ゲート１９３は、転送コントロール信号Ｒ
Ｔｂで開閉される。このマルチシリアルアクセスメモリ
では、第６の実施例とほぼ同様の動作を行うが、Ｘアド
レス手段１５１と１５２に、同じリード転送用Ｘアドレ
スＸＡａ，ＸＡｂが、転送コントロール信号ＲＴａ，Ｒ
Ｔｂが“Ｈ”レベルのときに入力するようになっている
点が異なる。
クセスメモリの動作を示すタイミング図である。シリア
ルリード・ライトアドレスカウンタ手段１８０内のイニ
シャルセットアドレスカウンタ１８１から出力されるＸ
アドレスＸＡＤは、ゲート１８４を介してＸアドレス手
段１５１へ供給されると共に、アドレス切替回路１９０
−２内のゲート１９３を介してＸアドレス手段１５２へ
供給される。ゲート１９３は、転送コントロール信号Ｒ
Ｔｂで開閉される。このマルチシリアルアクセスメモリ
では、第６の実施例とほぼ同様の動作を行うが、Ｘアド
レス手段１５１と１５２に、同じリード転送用Ｘアドレ
スＸＡａ，ＸＡｂが、転送コントロール信号ＲＴａ，Ｒ
Ｔｂが“Ｈ”レベルのときに入力するようになっている
点が異なる。
【０１２４】この第１０の実施例では、第６の実施例と
同様の利点があるが、第１番目のシリアルアクセスメモ
リと第２番目のシリアルアクセスメモリのＸアドレスが
一定（ディレイクロック数が、メモリ容量分）でかまわ
ないようなＴＶの画像処理用等の用途については、アド
レスカウンタ数が減り、付随する回路数が減らせ、コン
トロールも容易となり、チップサイズもより小さくなる
という利点がある。
同様の利点があるが、第１番目のシリアルアクセスメモ
リと第２番目のシリアルアクセスメモリのＸアドレスが
一定（ディレイクロック数が、メモリ容量分）でかまわ
ないようなＴＶの画像処理用等の用途については、アド
レスカウンタ数が減り、付随する回路数が減らせ、コン
トロールも容易となり、チップサイズもより小さくなる
という利点がある。
【０１２５】第１１の実施例 図２５は、本発明の第１１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第７の実施
例を示す図１７中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図１７のシリアルリードアドレスカウンタ手段１９
０−１に代えて、転送コントロール信号ＲＴｂにより開
閉するゲート１９３で構成されるアドレス切替回路１９
０−２が設けられ、シリアルリード・ライトアドレスカ
ウンタ手段１８０−１内のＸアドレスカウンタであるイ
ニシャルセットアドレスカウンタ１８１から出力される
ＸアドレスＸＡＤが、該ゲート１９３へ供給されるよう
になっている。
ルアクセスメモリの構成ブロック図であり、第７の実施
例を示す図１７中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図１７のシリアルリードアドレスカウンタ手段１９
０−１に代えて、転送コントロール信号ＲＴｂにより開
閉するゲート１９３で構成されるアドレス切替回路１９
０−２が設けられ、シリアルリード・ライトアドレスカ
ウンタ手段１８０−１内のＸアドレスカウンタであるイ
ニシャルセットアドレスカウンタ１８１から出力される
ＸアドレスＸＡＤが、該ゲート１９３へ供給されるよう
になっている。
【０１２６】図２６は、図２５に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第７の実施例とほぼ同
様の動作を行うが、Ｘアドレス手段１５１と１５２に、
同じリード転送用ＸアドレスＸＡａ，ＸＡｂが、転送コ
ントロール信号ＲＴａ，ＲＴｂが“Ｈ”レベルのときに
入力するようになっている点が異なる。この第１１の実
施例では、第７の実施例と同様の利点があるが、第１番
目のシリアルアクセスメモリと第２番目のシリアルアク
セスメモリのＸアドレスが一定（ディレイクロック数
が、メモリ容量分）でかまわないようなＴＶの画像処理
用等の用途については、アドレスカウンタ数が減り、付
随する回路数が減らせ、コントロールも容易となり、チ
ップサイズもより小さくなるという利点がある。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第７の実施例とほぼ同
様の動作を行うが、Ｘアドレス手段１５１と１５２に、
同じリード転送用ＸアドレスＸＡａ，ＸＡｂが、転送コ
ントロール信号ＲＴａ，ＲＴｂが“Ｈ”レベルのときに
入力するようになっている点が異なる。この第１１の実
施例では、第７の実施例と同様の利点があるが、第１番
目のシリアルアクセスメモリと第２番目のシリアルアク
セスメモリのＸアドレスが一定（ディレイクロック数
が、メモリ容量分）でかまわないようなＴＶの画像処理
用等の用途については、アドレスカウンタ数が減り、付
随する回路数が減らせ、コントロールも容易となり、チ
ップサイズもより小さくなるという利点がある。
【０１２７】第１２の実施例 図２７は、本発明の第１２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第８の実施
例を示す図１９中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図１９のシリアルリードアドレスカウンタ手段１９
０−１に代えて、転送コントロール信号ＲＴｂによって
開閉されるゲート１９３からなるアドレス切替回路１９
０−２を設け、シリアルリード・ライトアドレスカウン
タ手段１８０−２内のＸアドレスカウンタであるリセッ
ト付きアドレスカウンタ１８７から出力されるＸアドレ
スＸＡＤを、該ゲート１９３に供給するようになってい
る。
ルアクセスメモリの構成ブロック図であり、第８の実施
例を示す図１９中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図１９のシリアルリードアドレスカウンタ手段１９
０−１に代えて、転送コントロール信号ＲＴｂによって
開閉されるゲート１９３からなるアドレス切替回路１９
０−２を設け、シリアルリード・ライトアドレスカウン
タ手段１８０−２内のＸアドレスカウンタであるリセッ
ト付きアドレスカウンタ１８７から出力されるＸアドレ
スＸＡＤを、該ゲート１９３に供給するようになってい
る。
【０１２８】図２８は、図２７に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第８の実施例とほぼ同
様の動作を行うが、Ｘアドレス手段１５１と１５２に、
同じリード転送用ＸアドレスＸＡａ，ＸＡｂが、転送コ
ントロール信号ＲＴａ，ＲＴｂが“Ｈ”レベルのときに
入力する点が異なる。この第１２の実施例は、第８の実
施例と同様の利点を有している。さらに、第１番目のシ
リアルアクセスメモリと第２番目のシリアルアクセスメ
モリのＸアドレスが一定（ディレイクロック数が、メモ
リ容量分）でかまわないようなＴＶの画像処理用等の用
途については、アドレスカウンタ数が減り、付随する回
路数が減らせ、コントロールも容易となり、チップサイ
ズもより小さくなるという利点がある。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第８の実施例とほぼ同
様の動作を行うが、Ｘアドレス手段１５１と１５２に、
同じリード転送用ＸアドレスＸＡａ，ＸＡｂが、転送コ
ントロール信号ＲＴａ，ＲＴｂが“Ｈ”レベルのときに
入力する点が異なる。この第１２の実施例は、第８の実
施例と同様の利点を有している。さらに、第１番目のシ
リアルアクセスメモリと第２番目のシリアルアクセスメ
モリのＸアドレスが一定（ディレイクロック数が、メモ
リ容量分）でかまわないようなＴＶの画像処理用等の用
途については、アドレスカウンタ数が減り、付随する回
路数が減らせ、コントロールも容易となり、チップサイ
ズもより小さくなるという利点がある。
【０１２９】第１３の実施例 図２９は、本発明の第１３の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第９の実施
例を示す図２１中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２１のシリアルリードアドレスカウンタ手段１９
０−１に代えて、転送コントロール信号ＲＴｂにより開
閉されるゲート１９３からなるアドレス切替回路１９０
−２が設けられ、シリアルリード・ライトアドレスカウ
ンタ手段１８０−２内のＸアドレスカウンタであるリセ
ット付きアドレスカウンタ１８７から出力されるＸアド
レスＸＡＤが、該ゲート１９３へ供給されるようになっ
ている。
ルアクセスメモリの構成ブロック図であり、第９の実施
例を示す図２１中の要素と共通の要素には共通の符号が
付されている。このマルチシリアルアクセスメモリで
は、図２１のシリアルリードアドレスカウンタ手段１９
０−１に代えて、転送コントロール信号ＲＴｂにより開
閉されるゲート１９３からなるアドレス切替回路１９０
−２が設けられ、シリアルリード・ライトアドレスカウ
ンタ手段１８０−２内のＸアドレスカウンタであるリセ
ット付きアドレスカウンタ１８７から出力されるＸアド
レスＸＡＤが、該ゲート１９３へ供給されるようになっ
ている。
【０１３０】図３０は、図２９に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第９の実施例とほぼ同
様の動作を行うが、Ｘアドレス手段１５１と１５２に、
同じリード転送用ＸアドレスＸＡａ，ＸＡｂが、転送コ
ントロール信号ＲＴａ，ＲＴｂが“Ｈ”レベルのときに
入力する点が異なる。この第１３の実施例では、第９の
実施例と同様の利点を有している。さらに、第１番目の
シリアルアクセスメモリと第２番目のシリアルアクセス
メモリのＸアドレスが一定（ディレイクロック数が、メ
モリ容量分）でかまわないようなＴＶの画像処理用等の
用途については、アドレスカウンタ数が減り、付随する
回路数が減らせ、コントロールも容易となり、チップサ
イズもより小さくなるという利点がある。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第９の実施例とほぼ同
様の動作を行うが、Ｘアドレス手段１５１と１５２に、
同じリード転送用ＸアドレスＸＡａ，ＸＡｂが、転送コ
ントロール信号ＲＴａ，ＲＴｂが“Ｈ”レベルのときに
入力する点が異なる。この第１３の実施例では、第９の
実施例と同様の利点を有している。さらに、第１番目の
シリアルアクセスメモリと第２番目のシリアルアクセス
メモリのＸアドレスが一定（ディレイクロック数が、メ
モリ容量分）でかまわないようなＴＶの画像処理用等の
用途については、アドレスカウンタ数が減り、付随する
回路数が減らせ、コントロールも容易となり、チップサ
イズもより小さくなるという利点がある。
【０１３１】第１４の実施例 図３１は、本発明の第１４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１０の実
施例を示す図２３中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図２３に示すシリアルリード・ライトアドレスカウ
ンタ手段１８０内のリセット付きアドレスカウンタ１８
２を省略したシリアルリード・ライトアドレスカウンタ
手段１８０−３を設けている。さらに、第１のシリアル
アクセスメモリのライト用Ｙアドレス発生手段であるシ
リアルライトアドレスカウンタ手段１７０内のリセット
付きアドレスカウンタ１７１から出力されるＹアドレス
ＹＡｓを、第１のシリアルアクセスメモリのライト用Ｙ
アドレス手段１１１及びリード用Ｙアドレス手段１１２
と、第２のシリアルアクセスメモリのリード用Ｙアドレ
ス手段１１３とに、それぞれ供給する構成になってい
る。
ルアクセスメモリの構成ブロック図であり、第１０の実
施例を示す図２３中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図２３に示すシリアルリード・ライトアドレスカウ
ンタ手段１８０内のリセット付きアドレスカウンタ１８
２を省略したシリアルリード・ライトアドレスカウンタ
手段１８０−３を設けている。さらに、第１のシリアル
アクセスメモリのライト用Ｙアドレス発生手段であるシ
リアルライトアドレスカウンタ手段１７０内のリセット
付きアドレスカウンタ１７１から出力されるＹアドレス
ＹＡｓを、第１のシリアルアクセスメモリのライト用Ｙ
アドレス手段１１１及びリード用Ｙアドレス手段１１２
と、第２のシリアルアクセスメモリのリード用Ｙアドレ
ス手段１１３とに、それぞれ供給する構成になってい
る。
【０１３２】図３２は、図３１に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１０の実施例とほ
ぼ同様の動作を行うが、Ｙアドレス手段１１１，１１
２，１１３に、第１のシリアルアクセスメモリのライト
用Ｙアドレス発生手段であるリセット付きアドレスカウ
ンタ１７１の出力が、共通ＹアドレスＹＡｓとして入力
するところが異なる。この第１４の実施例では、第１０
の実施例と同様の利点を有している。さらに、シリアル
アクセスメモリの全てのＹアドレス手段１１１，１１
２，１１３に入力するＹアドレスＹＡｓを共通としたた
め、単純なシリアルアクセスでかまわないような用途の
ＴＶの画像処理用等の用途については、アドレスカウン
タ数が減り、付随する回路数が減らせ、コントロールも
容易となり、チップサイズもより小さくなるという利点
がある。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリでは、第１０の実施例とほ
ぼ同様の動作を行うが、Ｙアドレス手段１１１，１１
２，１１３に、第１のシリアルアクセスメモリのライト
用Ｙアドレス発生手段であるリセット付きアドレスカウ
ンタ１７１の出力が、共通ＹアドレスＹＡｓとして入力
するところが異なる。この第１４の実施例では、第１０
の実施例と同様の利点を有している。さらに、シリアル
アクセスメモリの全てのＹアドレス手段１１１，１１
２，１１３に入力するＹアドレスＹＡｓを共通としたた
め、単純なシリアルアクセスでかまわないような用途の
ＴＶの画像処理用等の用途については、アドレスカウン
タ数が減り、付随する回路数が減らせ、コントロールも
容易となり、チップサイズもより小さくなるという利点
がある。
【０１３３】第１５の実施例 図３３は、本発明の第１５の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１１の実
施例を示す図２５中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図２５のシリアルリード・ライトアドレスカウンタ
手段１８０−１内のリセット付きアドレスカウンタ手段
１８２を省略した、シリアルリード・ライトアドレスカ
ウンタ手段１８０−４を設けている。さらに、シリアル
ライトアドレスカウンタ手段１７０内の第１のシリアル
アクセスメモリのライト用Ｙアドレス発生手段であるリ
セット付きアドレスカウンタ１７１から出力されるＹア
ドレスＹＡｓを、第１のシリアルアクセスメモリのライ
ト用及びリード用Ｙアドレス手段１１１，１１２と、第
２のシリアルアクセスメモリのリード用Ｙアドレス手段
１１３とに、供給するようになっている。
ルアクセスメモリの構成ブロック図であり、第１１の実
施例を示す図２５中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図２５のシリアルリード・ライトアドレスカウンタ
手段１８０−１内のリセット付きアドレスカウンタ手段
１８２を省略した、シリアルリード・ライトアドレスカ
ウンタ手段１８０−４を設けている。さらに、シリアル
ライトアドレスカウンタ手段１７０内の第１のシリアル
アクセスメモリのライト用Ｙアドレス発生手段であるリ
セット付きアドレスカウンタ１７１から出力されるＹア
ドレスＹＡｓを、第１のシリアルアクセスメモリのライ
ト用及びリード用Ｙアドレス手段１１１，１１２と、第
２のシリアルアクセスメモリのリード用Ｙアドレス手段
１１３とに、供給するようになっている。
【０１３４】図３４は、図３３に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第１１の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１１，１１２，
１１３に、第１のシリアルアクセスメモリのライト用ア
ドレス発生手段であるリセット付きアドレスカウンタ１
７１の出力が、共通ＹアドレスＹＡｓとして入力すると
ころが異なる。この第１５の実施例では、第１１の実施
例とほぼ同様の利点を有する。さらに、シリアルアクセ
スメモリの全てのＹアドレス手段１１１，１１２，１１
３に入力するＹアドレスＹＡｓを共通としたため、単純
なシリアルアクセスでもかまわないような用途のＴＶの
画像処理用等の用途については、アドレスカウンタ数が
減り、付随する回路数が減らせ、コントロールも容易と
なり、チップサイズもより小さくなるという利点があ
る。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第１１の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１１，１１２，
１１３に、第１のシリアルアクセスメモリのライト用ア
ドレス発生手段であるリセット付きアドレスカウンタ１
７１の出力が、共通ＹアドレスＹＡｓとして入力すると
ころが異なる。この第１５の実施例では、第１１の実施
例とほぼ同様の利点を有する。さらに、シリアルアクセ
スメモリの全てのＹアドレス手段１１１，１１２，１１
３に入力するＹアドレスＹＡｓを共通としたため、単純
なシリアルアクセスでもかまわないような用途のＴＶの
画像処理用等の用途については、アドレスカウンタ数が
減り、付随する回路数が減らせ、コントロールも容易と
なり、チップサイズもより小さくなるという利点があ
る。
【０１３５】第１６の実施例 図３５は、本発明の第１６の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１２の実
施例を示す図２７中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図２７のシリアルリード・ライトアドレスカウンタ
手段１８０−２内のリセット付きアドレスカウンタ１８
２を省略した、シリアルリード・ライトアドレスカウン
タ手段１８０−４を設けている。さらに、シリアルライ
トアドレスカウンタ手段１７０内の第１のシリアルアク
セスメモリのライト用Ｙアドレス発生手段であるリセッ
ト付きアドレスカウンタ１７１から出力されるＹアドレ
スＹＡｓを、第１のシリアルアクセスメモリのライト及
びリード用Ｙアドレス手段１１１，１１２と、第２のシ
リアルアクセスメモリのリード用Ｙアドレス手段１１３
とに、それぞれ供給するようになっている。図３６は、
図３５に示すマルチシリアルアクセスメモリの動作を示
すタイミング図である。このマルチシリアルアクセスメ
モリは、第１２の実施例とほぼ同様の動作を行うが、Ｙ
アドレス手段１１１，１１２，１１３に、第１のシリア
ルアクセスメモリのライト用Ｙアドレス発生手段である
リセット付きアドレスカウンタ１７１の出力が、共通Ｙ
アドレスＹＡｓとして入力するところが異なる。
ルアクセスメモリの構成ブロック図であり、第１２の実
施例を示す図２７中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリで
は、図２７のシリアルリード・ライトアドレスカウンタ
手段１８０−２内のリセット付きアドレスカウンタ１８
２を省略した、シリアルリード・ライトアドレスカウン
タ手段１８０−４を設けている。さらに、シリアルライ
トアドレスカウンタ手段１７０内の第１のシリアルアク
セスメモリのライト用Ｙアドレス発生手段であるリセッ
ト付きアドレスカウンタ１７１から出力されるＹアドレ
スＹＡｓを、第１のシリアルアクセスメモリのライト及
びリード用Ｙアドレス手段１１１，１１２と、第２のシ
リアルアクセスメモリのリード用Ｙアドレス手段１１３
とに、それぞれ供給するようになっている。図３６は、
図３５に示すマルチシリアルアクセスメモリの動作を示
すタイミング図である。このマルチシリアルアクセスメ
モリは、第１２の実施例とほぼ同様の動作を行うが、Ｙ
アドレス手段１１１，１１２，１１３に、第１のシリア
ルアクセスメモリのライト用Ｙアドレス発生手段である
リセット付きアドレスカウンタ１７１の出力が、共通Ｙ
アドレスＹＡｓとして入力するところが異なる。
【０１３６】この第１６の実施例では、第１２の実施例
とほぼ同様の利点を有する。さらに、シリアルアクセス
メモリの全てのＹアドレス手段１１１，１１２，１１３
に入力するＹアドレスＹＡｓを共通としたため、単純な
シリアルアクセスでかまわないような用途のＴＶの画像
処理用等の用途については、アドレスカウンタ数が減
り、付随する回路数が減らせ、コントロールも容易とな
り、チップサイズもより小さくなるという利点がある。
とほぼ同様の利点を有する。さらに、シリアルアクセス
メモリの全てのＹアドレス手段１１１，１１２，１１３
に入力するＹアドレスＹＡｓを共通としたため、単純な
シリアルアクセスでかまわないような用途のＴＶの画像
処理用等の用途については、アドレスカウンタ数が減
り、付随する回路数が減らせ、コントロールも容易とな
り、チップサイズもより小さくなるという利点がある。
【０１３７】第１７の実施例 図３７は、本発明の第１７の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図であり、第１３の実
施例を示す図２９中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリ
は、図２９のシリアルリード・ライトアドレスカウンタ
手段１８０−２内のリセット付きアドレスカウンタ手段
１８２を省略した、シリアルリード・ライトアドレスカ
ウンタ手段１８０−４を設けている。さらに、シリアル
ライトアドレスカウンタ手段１７０−１内の第１のシリ
アルアクセスメモリのライト用Ｙアドレス発生手段であ
るリセット付きアドレスカウンタ１７１から出力される
ＹアドレスＹＡｓを、第１のシリアルアクセスメモリの
ライト及びリード用Ｙアドレス手段１１１，１１２と、
第２のシリアルアクセスメモリのリード用Ｙアドレス手
段１１３に、それぞれ供給するようになっている。
ルアクセスメモリの構成ブロック図であり、第１３の実
施例を示す図２９中の要素と共通の要素には共通の符号
が付されている。このマルチシリアルアクセスメモリ
は、図２９のシリアルリード・ライトアドレスカウンタ
手段１８０−２内のリセット付きアドレスカウンタ手段
１８２を省略した、シリアルリード・ライトアドレスカ
ウンタ手段１８０−４を設けている。さらに、シリアル
ライトアドレスカウンタ手段１７０−１内の第１のシリ
アルアクセスメモリのライト用Ｙアドレス発生手段であ
るリセット付きアドレスカウンタ１７１から出力される
ＹアドレスＹＡｓを、第１のシリアルアクセスメモリの
ライト及びリード用Ｙアドレス手段１１１，１１２と、
第２のシリアルアクセスメモリのリード用Ｙアドレス手
段１１３に、それぞれ供給するようになっている。
【０１３８】図３８は、図３７に示すマルチシリアルア
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第１３の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１１，１１２，
１１３に、第１のシリアルアクセスメモリのライト用Ｙ
アドレス発生手段であるリセット付きアドレスカウンタ
１７１の出力が、共通ＹアドレスＹＡｓとして入力する
ところが異なる。この第１７の実施例では、第１３の実
施例とほぼ同様の利点を有する。さらに、シリアルアク
セスメモリの全てのＹアドレス手段１１１，１１２，１
１３に入力するＹアドレスＹＡｓを共通としたため、単
純なシリアルアクセスでかまわないような用途のＴＶの
画像処理用等の用途については、アドレスカウンタ数が
減り、付随する回路数が減らせ、コントロールも容易と
なり、チップサイズもより小さくなるという利点があ
る。
クセスメモリの動作を示すタイミング図である。このマ
ルチシリアルアクセスメモリは、第１３の実施例とほぼ
同様の動作を行うが、Ｙアドレス手段１１１，１１２，
１１３に、第１のシリアルアクセスメモリのライト用Ｙ
アドレス発生手段であるリセット付きアドレスカウンタ
１７１の出力が、共通ＹアドレスＹＡｓとして入力する
ところが異なる。この第１７の実施例では、第１３の実
施例とほぼ同様の利点を有する。さらに、シリアルアク
セスメモリの全てのＹアドレス手段１１１，１１２，１
１３に入力するＹアドレスＹＡｓを共通としたため、単
純なシリアルアクセスでかまわないような用途のＴＶの
画像処理用等の用途については、アドレスカウンタ数が
減り、付随する回路数が減らせ、コントロールも容易と
なり、チップサイズもより小さくなるという利点があ
る。
【０１３９】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 上記実施例ではメモリセルアレイ１４１，１４
２が２つの場合について説明したが、３つ以上あっても
良い。また、それらのメモリセルアレイ１４１，１４２
は、ＤＲＡＭメモリセルアレイで構成される場合につい
て説明したが、ＤＲＡＭ以外のメモリセルアレイで構成
しても良い。 （ii） 図７において、各コントロールクロックＣＬＫ
ｓ，ＣＬＫａ，ＣＬＫｂの立上がりに同期したメモリ動
作について説明したが、各回路はその立下りに同期して
動作するようにしても良い。分割メモリコントロール手
段１０２に入力されるリードイネーブルコントロール信
号ＲＥａ／、及びライトイネーブル信号ＷＥ／は、必ず
しもその信号でなくても良く、書込み・読み出しをコン
トロールする信号なら何でも良い。同様に、リードイネ
ーブルコントロール信号ＲＥｂ／は、必ずしもその信号
でなくても良く、読み出しをコントロールする出力回路
インピーダンス制御信号等でも良い。 （iii) 図１等のＹアドレス手段１１１，１１２，１１
３は、シリアルにアクセスする場合、従来のデコーダ形
式のＹアドレス発生手段でなくても良く、広くマルチポ
ートＤＲＡＭで用いられているような、シフトレジスタ
をシリアルポインタとしたようなアドレス手段等であっ
ても良い。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 上記実施例ではメモリセルアレイ１４１，１４
２が２つの場合について説明したが、３つ以上あっても
良い。また、それらのメモリセルアレイ１４１，１４２
は、ＤＲＡＭメモリセルアレイで構成される場合につい
て説明したが、ＤＲＡＭ以外のメモリセルアレイで構成
しても良い。 （ii） 図７において、各コントロールクロックＣＬＫ
ｓ，ＣＬＫａ，ＣＬＫｂの立上がりに同期したメモリ動
作について説明したが、各回路はその立下りに同期して
動作するようにしても良い。分割メモリコントロール手
段１０２に入力されるリードイネーブルコントロール信
号ＲＥａ／、及びライトイネーブル信号ＷＥ／は、必ず
しもその信号でなくても良く、書込み・読み出しをコン
トロールする信号なら何でも良い。同様に、リードイネ
ーブルコントロール信号ＲＥｂ／は、必ずしもその信号
でなくても良く、読み出しをコントロールする出力回路
インピーダンス制御信号等でも良い。 （iii) 図１等のＹアドレス手段１１１，１１２，１１
３は、シリアルにアクセスする場合、従来のデコーダ形
式のＹアドレス発生手段でなくても良く、広くマルチポ
ートＤＲＡＭで用いられているような、シフトレジスタ
をシリアルポインタとしたようなアドレス手段等であっ
ても良い。
【０１４０】
【０１４１】
【発明の効果】 以上詳細に説明したように、第１及び 第
２の発明によれば、複数個のシリアルアクセスメモリを
独立にコントロールする分割メモリコントロール手段を
設け、さらにそれらの各シリアルアクセスメモリ間を接
続する転送手段を設けたので、例えば第１番目のシリア
ルアクセスメモリの１行分のメモリデータを、該シリア
ルアクセスメモリよりシリアルリードするために、該１
行分のメモリデータをリード転送するとき、同時に同一
転送サイクル中に、第２番目のシリアルアクセスメモリ
に転送されたメモリデータを一度に高速転送できる。
２の発明によれば、複数個のシリアルアクセスメモリを
独立にコントロールする分割メモリコントロール手段を
設け、さらにそれらの各シリアルアクセスメモリ間を接
続する転送手段を設けたので、例えば第１番目のシリア
ルアクセスメモリの１行分のメモリデータを、該シリア
ルアクセスメモリよりシリアルリードするために、該１
行分のメモリデータをリード転送するとき、同時に同一
転送サイクル中に、第２番目のシリアルアクセスメモリ
に転送されたメモリデータを一度に高速転送できる。
【０１４２】また、各シリアルアクセスメモリの出力デ
ータをそれぞれ簡単にシリアルに出力するため、リセッ
ト信号を外部から入力することによってアドレス発生手
段をリセットし、カウント制御信号によりカウント動作
するアドレスカウンタとしたため、簡単な、シリアル接
続した回路構成のマルチシリアルアクセスメモリを提供
できる。さらに、Ｘアドレス発生手段をイニシャルセッ
トアドレスカウンタで構成したので、例えば２つのシリ
アルアクセスメモリのうちの第１番目のシリアルアクセ
スメモリに対し、そのメモリセルアレイにリード・ライ
トする一連のシリアルデータを、Ｘアドレス毎にランダ
ムにリード・ライトできる。しかも、一度、第１番目の
シリアルアクセスメモリから読み出した前記一連のデー
タを、Ｘアドレス毎にランダムに、第２番目のシリアル
アクセスメモリに加工して書込み、再度、遅延時間を持
って読み出すことができる。
ータをそれぞれ簡単にシリアルに出力するため、リセッ
ト信号を外部から入力することによってアドレス発生手
段をリセットし、カウント制御信号によりカウント動作
するアドレスカウンタとしたため、簡単な、シリアル接
続した回路構成のマルチシリアルアクセスメモリを提供
できる。さらに、Ｘアドレス発生手段をイニシャルセッ
トアドレスカウンタで構成したので、例えば２つのシリ
アルアクセスメモリのうちの第１番目のシリアルアクセ
スメモリに対し、そのメモリセルアレイにリード・ライ
トする一連のシリアルデータを、Ｘアドレス毎にランダ
ムにリード・ライトできる。しかも、一度、第１番目の
シリアルアクセスメモリから読み出した前記一連のデー
タを、Ｘアドレス毎にランダムに、第２番目のシリアル
アクセスメモリに加工して書込み、再度、遅延時間を持
って読み出すことができる。
【０１４３】従って、このような機能は、ワークステー
ションやパーソナルコンピュータ等のＣＰＵシステムに
おいて、データを高速に扱うとき有効である。また、Ｔ
Ｖ等の画像処理において、書込みデータに対し、間引き
して読み出したり、１ライン情報を一定の遅延を持って
アクセスしたい用途等に効果的である。
ションやパーソナルコンピュータ等のＣＰＵシステムに
おいて、データを高速に扱うとき有効である。また、Ｔ
Ｖ等の画像処理において、書込みデータに対し、間引き
して読み出したり、１ライン情報を一定の遅延を持って
アクセスしたい用途等に効果的である。
【０１４４】第３の発明によれば、第１及び第２の発明
とほぼ同様の利点が得られるばかりか、第２番目のシリ
アルアクセスメモリに対し、シリアルライトデータを転
送するためのワードライン選択用のＸアドレス発生手段
をリセット付きアドレスカウンタとしたので、例えば２
つのシリアルアクセスメモリのうちの第１番目のシリア
ルアクセスメモリに対し、そのメモリセルアレイにリー
ド・ライトする一連のシリアルデータをＸアドレス毎に
リード・ライトできる。一度、第１番目のシリアルアク
セスメモリから読み出した前記一連のデータを、第２番
目のシリアルアクセスメモリに、リセット信号を入れる
だけで、０番地から順番に書込んでいき、並べ直すこと
ができる。しかも、再度、遅延時間を持って読み出すこ
ともできる。従って、このような機能は、第１及び第２
の発明とほぼ同様に、ワークステーションやパソーナル
コンピュータ等のＣＰＵシステムにおいて、データを高
速に扱うとき有効である。また、ＴＶ等の画像処理にお
いて、書込みデータに対し、間引きして読み出したり、
１ライン情報を一定の遅延を持ってアクセスしたい用途
等に効果的である。
とほぼ同様の利点が得られるばかりか、第２番目のシリ
アルアクセスメモリに対し、シリアルライトデータを転
送するためのワードライン選択用のＸアドレス発生手段
をリセット付きアドレスカウンタとしたので、例えば２
つのシリアルアクセスメモリのうちの第１番目のシリア
ルアクセスメモリに対し、そのメモリセルアレイにリー
ド・ライトする一連のシリアルデータをＸアドレス毎に
リード・ライトできる。一度、第１番目のシリアルアク
セスメモリから読み出した前記一連のデータを、第２番
目のシリアルアクセスメモリに、リセット信号を入れる
だけで、０番地から順番に書込んでいき、並べ直すこと
ができる。しかも、再度、遅延時間を持って読み出すこ
ともできる。従って、このような機能は、第１及び第２
の発明とほぼ同様に、ワークステーションやパソーナル
コンピュータ等のＣＰＵシステムにおいて、データを高
速に扱うとき有効である。また、ＴＶ等の画像処理にお
いて、書込みデータに対し、間引きして読み出したり、
１ライン情報を一定の遅延を持ってアクセスしたい用途
等に効果的である。
【０１４５】第４の発明によれば、第１及び第２の発明
とほぼ同様の効果があるばかりか、第１番目のシリアル
アクセスメモリに対し、シリアルリードデータを転送す
るためのワードライン選択用のＸアドレス発生手段をリ
セット付きアドレスカウンタとし、第２番目のシリアル
アクセスメモリに対し、シリアルライトデータを転送す
るためのワードライン選択用のＸアドレス発生手段をリ
セット付きアドレスカウンタとしたので、例えば２つの
シリアルアクセスメモリのうちの第１番目のシリアルア
クセスメモリに対し、そのメモリセルアレイにリード・
ライトする一連のシリアルデータを、Ｘアドレスに対し
てランダムに書込み、リセット信号を入れるのみで、そ
の後、０番地から順次読み出していける。
とほぼ同様の効果があるばかりか、第１番目のシリアル
アクセスメモリに対し、シリアルリードデータを転送す
るためのワードライン選択用のＸアドレス発生手段をリ
セット付きアドレスカウンタとし、第２番目のシリアル
アクセスメモリに対し、シリアルライトデータを転送す
るためのワードライン選択用のＸアドレス発生手段をリ
セット付きアドレスカウンタとしたので、例えば２つの
シリアルアクセスメモリのうちの第１番目のシリアルア
クセスメモリに対し、そのメモリセルアレイにリード・
ライトする一連のシリアルデータを、Ｘアドレスに対し
てランダムに書込み、リセット信号を入れるのみで、そ
の後、０番地から順次読み出していける。
【０１４６】さらに、一度、第１番目のシリアルアクセ
スメモリから読み出した前記一連のデータを、第２番目
のシリアルアクセスメモリに対し、リセット信号を入れ
るのみで、その後、０番地から順番に書込んでいける。
また、第１番目のシリアルアクセスメモリでリードした
データを再度、ランダムに遅延時間を持って読み出すこ
とができる。従って、このような機能は、第１及び第２
の発明とほぼ同様に、ワークステーションやパーソナル
コンピュータ等のＣＰＵシステムにおいて、データを高
速に扱うとき有効である。また、ＴＶ等の画像処理にお
いて、書込みデータに対し、間引きして読み出したり、
１ライン情報を一定の遅延時間を持ってアクセスしたい
用途等に効果的である。
スメモリから読み出した前記一連のデータを、第２番目
のシリアルアクセスメモリに対し、リセット信号を入れ
るのみで、その後、０番地から順番に書込んでいける。
また、第１番目のシリアルアクセスメモリでリードした
データを再度、ランダムに遅延時間を持って読み出すこ
とができる。従って、このような機能は、第１及び第２
の発明とほぼ同様に、ワークステーションやパーソナル
コンピュータ等のＣＰＵシステムにおいて、データを高
速に扱うとき有効である。また、ＴＶ等の画像処理にお
いて、書込みデータに対し、間引きして読み出したり、
１ライン情報を一定の遅延時間を持ってアクセスしたい
用途等に効果的である。
【０１４７】第５の発明によれば、第１及び第２の発明
とほぼ同様の利点が得られるばかりか、第１番目のシリ
アルアクセスメモリのライト転送用Ｘアドレス発生手段
をリセット付きアドレスカウンタとし、そのアドレスカ
ウンタのカウント制御信号を、第１番目のシリアルアク
セスメモリのＹアドレス発生手段であるリセット付きア
ドレスカウンタのリセット信号としたので、例えば２つ
のシリアルアクセスメモリのうちの第１番目のシリアル
アクセスメモリに対し、そのメモリセルアレイにリード
・ライトする一連のシリアルデータをＸアドレスに対し
て、リセット信号を入れるのみで、その後、０番地から
順次書込み、順次読み出していける。しかも、一度、第
１番目のシリアルアクセスメモリから読み出した前記一
連のデータを、第２番目のシリアルアクセスメモリに対
してリセット信号を入れるのみで、その後、０番地から
順番に書込んでいける。また、第１番目のシリアルアク
セスメモリでリードしたデータを再度、リセット信号を
入れるのみで、その後、０番地から順番に遅延時間を持
って読み出すことができる。
とほぼ同様の利点が得られるばかりか、第１番目のシリ
アルアクセスメモリのライト転送用Ｘアドレス発生手段
をリセット付きアドレスカウンタとし、そのアドレスカ
ウンタのカウント制御信号を、第１番目のシリアルアク
セスメモリのＹアドレス発生手段であるリセット付きア
ドレスカウンタのリセット信号としたので、例えば２つ
のシリアルアクセスメモリのうちの第１番目のシリアル
アクセスメモリに対し、そのメモリセルアレイにリード
・ライトする一連のシリアルデータをＸアドレスに対し
て、リセット信号を入れるのみで、その後、０番地から
順次書込み、順次読み出していける。しかも、一度、第
１番目のシリアルアクセスメモリから読み出した前記一
連のデータを、第２番目のシリアルアクセスメモリに対
してリセット信号を入れるのみで、その後、０番地から
順番に書込んでいける。また、第１番目のシリアルアク
セスメモリでリードしたデータを再度、リセット信号を
入れるのみで、その後、０番地から順番に遅延時間を持
って読み出すことができる。
【０１４８】従って、このような機能は、ＴＶ等の画像
の高品位化のためのノイズフィルタ等の多量の単純なシ
リアルデータを高速に扱うとき有効である。また、全て
のアドレスが、リセットのみで自動的に素子の内部で発
生するため、外部端子が最小で済み、チップサイズが最
小となり、経済的である。第６の発明によれば、第１及
び第２の発明とほぼ同様の効果が得られるばかりか、非
同期に第１番目のシリアルアクセスメモリと第２番目の
シリアルアクセスメモリを動作させるような用途につい
ては、シリアルリードアドレスが同じ方が回路数も少な
く、コントロールも容易となり、チップサイズも小さく
なるという効果がある。
の高品位化のためのノイズフィルタ等の多量の単純なシ
リアルデータを高速に扱うとき有効である。また、全て
のアドレスが、リセットのみで自動的に素子の内部で発
生するため、外部端子が最小で済み、チップサイズが最
小となり、経済的である。第６の発明によれば、第１及
び第２の発明とほぼ同様の効果が得られるばかりか、非
同期に第１番目のシリアルアクセスメモリと第２番目の
シリアルアクセスメモリを動作させるような用途につい
ては、シリアルリードアドレスが同じ方が回路数も少な
く、コントロールも容易となり、チップサイズも小さく
なるという効果がある。
【０１４９】第７の発明によれば、第３の発明とほぼ同
様の効果が得られるばかりか、第６の発明と同様に、非
同期に第１番目のシリアルアクセスメモリと第２番目の
シリアルアクセスメモリを動作させないような用途につ
いては、シリアルリードアドレスが同じ方が回路数も少
なく、コントロールも容易となり、チップサイズも小さ
くなるという効果がある。第８の発明によれば、第４の
発明とほぼ同様の効果が得られるばかりか、第６の発明
と同様に、非同期に第１番目のシリアルアクセスメモリ
と第２番目のシリアルアクセスメモリを動作させないよ
うな用途については、シリアルリードアドレスが同じ方
が回路数も少なく、コントロールも容易となり、チップ
サイズも小さくなるという効果がある。
様の効果が得られるばかりか、第６の発明と同様に、非
同期に第１番目のシリアルアクセスメモリと第２番目の
シリアルアクセスメモリを動作させないような用途につ
いては、シリアルリードアドレスが同じ方が回路数も少
なく、コントロールも容易となり、チップサイズも小さ
くなるという効果がある。第８の発明によれば、第４の
発明とほぼ同様の効果が得られるばかりか、第６の発明
と同様に、非同期に第１番目のシリアルアクセスメモリ
と第２番目のシリアルアクセスメモリを動作させないよ
うな用途については、シリアルリードアドレスが同じ方
が回路数も少なく、コントロールも容易となり、チップ
サイズも小さくなるという効果がある。
【０１５０】第９の発明によれば、第５の発明とほぼ同
様の効果が得られるばかりか、第６の発明と同様、非同
期に第１番目のシリアルアクセスメモリと第２番目のシ
リアルアクセスメモリを動作させないような用途につい
ては、シリアルリードアドレスが同じ方が回路数も少な
く、コントロールも容易となり、チップサイズも小さく
なるという効果がある。第１０の発明によれば、第６の
発明とほぼ同様の効果が得られるばかりか、第１番目の
シリアルアクセスメモリと第２番目のシリアルアクセス
メモリのＸアドレスが一定でかまわないような、ＴＶの
画像処理用等の用途については、アドレスカウンタ数が
減り、付随する回路数が減らせ、コントロールも容易と
なり、チップサイズもより小さくなるという効果があ
る。
様の効果が得られるばかりか、第６の発明と同様、非同
期に第１番目のシリアルアクセスメモリと第２番目のシ
リアルアクセスメモリを動作させないような用途につい
ては、シリアルリードアドレスが同じ方が回路数も少な
く、コントロールも容易となり、チップサイズも小さく
なるという効果がある。第１０の発明によれば、第６の
発明とほぼ同様の効果が得られるばかりか、第１番目の
シリアルアクセスメモリと第２番目のシリアルアクセス
メモリのＸアドレスが一定でかまわないような、ＴＶの
画像処理用等の用途については、アドレスカウンタ数が
減り、付随する回路数が減らせ、コントロールも容易と
なり、チップサイズもより小さくなるという効果があ
る。
【０１５１】第１１の発明によれば、第７の発明とほぼ
同様の効果が得られるばかりか、第１０の発明と同様
に、第１番目のシリアルアクセスメモリと第２番目のシ
リアルアクセスメモリのＸアドレスが一定でかまわない
ような、ＴＶの画像処理用等の用途については、アドレ
スカウンタ数が減り、付随する回路数が減らせ、コント
ロールも容易となり、チップサイズもより小さくなると
いう効果がある。第１２の発明によれば、第８の発明と
ほぼ同様の効果が得られるばかりか、第１０の発明と同
様に、第１番目のシリアルアクセスメモリと第２番目の
シリアルアクセスメモリのＸアドレスが一定でかまわな
いような、ＴＶの画像処理用等の用途については、アド
レスカウンタ数が減り、付随する回路数が減らせ、コン
トロールも容易となり、チップサイズもより小さくなる
という効果がある。
同様の効果が得られるばかりか、第１０の発明と同様
に、第１番目のシリアルアクセスメモリと第２番目のシ
リアルアクセスメモリのＸアドレスが一定でかまわない
ような、ＴＶの画像処理用等の用途については、アドレ
スカウンタ数が減り、付随する回路数が減らせ、コント
ロールも容易となり、チップサイズもより小さくなると
いう効果がある。第１２の発明によれば、第８の発明と
ほぼ同様の効果が得られるばかりか、第１０の発明と同
様に、第１番目のシリアルアクセスメモリと第２番目の
シリアルアクセスメモリのＸアドレスが一定でかまわな
いような、ＴＶの画像処理用等の用途については、アド
レスカウンタ数が減り、付随する回路数が減らせ、コン
トロールも容易となり、チップサイズもより小さくなる
という効果がある。
【０１５２】第１３の発明によれば、第９の発明とほぼ
同様の効果が得られる。さらに、第１０の発明と同様
に、第１番目のシリアルアクセスメモリと第２番目のシ
リアルアクセスメモリのＸアドレスが一定でかまわない
ような、ＴＶの画像処理用等の用途については、アドレ
スカウンタ数が減り、付随する回路数が減らせ、コント
ロールも容易となり、チップサイズもより小さくなる。
第１４及び第１５の発明によれば、第１０の発明と同様
の効果が得られる。さらに、シリアルアクセスメモリの
全てのリードアクセス用Ｙアドレス手段に入力するＹア
ドレスを共通としたため、単純なシリアルアクセスでか
まわないような用途のＴＶの画像処理用等の用途につい
ては、アドレスカウンタ数が減り、付随する回路数が減
らせ、コントロールも容易となり、チップサイズもより
小さくなる。第１６の発明によれば、第１１の発明とほ
ぼ同様の効果が得られる。さらに、第１４及び第１５の
発明と同様、シリアルアクセスメモリの全てのリードア
クセス用Ｙアドレス手段に入力するＹアドレスを共通と
したため、単純なシリアルアクセスでかまわないような
用途のＴＶの画像処理用等の用途については、アドレス
カウンタ数が減り、付随する回路数が減らせ、コントロ
ールも容易となり、チップサイズもより小さくなる。
同様の効果が得られる。さらに、第１０の発明と同様
に、第１番目のシリアルアクセスメモリと第２番目のシ
リアルアクセスメモリのＸアドレスが一定でかまわない
ような、ＴＶの画像処理用等の用途については、アドレ
スカウンタ数が減り、付随する回路数が減らせ、コント
ロールも容易となり、チップサイズもより小さくなる。
第１４及び第１５の発明によれば、第１０の発明と同様
の効果が得られる。さらに、シリアルアクセスメモリの
全てのリードアクセス用Ｙアドレス手段に入力するＹア
ドレスを共通としたため、単純なシリアルアクセスでか
まわないような用途のＴＶの画像処理用等の用途につい
ては、アドレスカウンタ数が減り、付随する回路数が減
らせ、コントロールも容易となり、チップサイズもより
小さくなる。第１６の発明によれば、第１１の発明とほ
ぼ同様の効果が得られる。さらに、第１４及び第１５の
発明と同様、シリアルアクセスメモリの全てのリードア
クセス用Ｙアドレス手段に入力するＹアドレスを共通と
したため、単純なシリアルアクセスでかまわないような
用途のＴＶの画像処理用等の用途については、アドレス
カウンタ数が減り、付随する回路数が減らせ、コントロ
ールも容易となり、チップサイズもより小さくなる。
【０１５３】第１７の発明によれば、第１２の発明とほ
ぼ同様の効果が得られる。さらに、第１４及び第１５の
発明と同様に、シリアルアクセスメモリの全てのリード
アクセス用Ｙアドレス手段に入力するＹアドレスを共通
としたため、単純なシリアルアクセスでかまわないよう
な用途のＴＶの画像処理用等の用途については、アドレ
スカウンタ数が減り、付随する回路数が減らせ、コント
ロールも容易となり、チップサイズもより小さくなる。
第１８の発明によれば、第１３の発明とほぼ同様の効果
が得られる。さらに、第１４及び第１５の発明と同様
に、シリアルアクセスメモリの全てのリードアクセス用
Ｙアドレス手段に入力するＹアドレスを共通としたた
め、単純なシリアルアクセスでかまわないような用途の
ＴＶの画像処理用等の用途については、アドレスカウン
タ数が減り、付随する回路数が減らせ、コントロールも
容易となり、チップサイズもより小さくなる。
ぼ同様の効果が得られる。さらに、第１４及び第１５の
発明と同様に、シリアルアクセスメモリの全てのリード
アクセス用Ｙアドレス手段に入力するＹアドレスを共通
としたため、単純なシリアルアクセスでかまわないよう
な用途のＴＶの画像処理用等の用途については、アドレ
スカウンタ数が減り、付随する回路数が減らせ、コント
ロールも容易となり、チップサイズもより小さくなる。
第１８の発明によれば、第１３の発明とほぼ同様の効果
が得られる。さらに、第１４及び第１５の発明と同様
に、シリアルアクセスメモリの全てのリードアクセス用
Ｙアドレス手段に入力するＹアドレスを共通としたた
め、単純なシリアルアクセスでかまわないような用途の
ＴＶの画像処理用等の用途については、アドレスカウン
タ数が減り、付随する回路数が減らせ、コントロールも
容易となり、チップサイズもより小さくなる。
【図１】本発明の第１の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図である。
クセスメモリの構成ブロック図である。
【図２】従来のシリアルアクセスメモリの構成ブロック
図である。
図である。
【図３】図２の主要部分の回路図である。
【図４】図２及び図３のタイミング図である。
【図５】図１の主要部分の回路図である。
【図６】図１の主要部分の回路図である。
【図７】本発明第２の実施例を示すマルチシリアルアク
セスメモリの構成ブロック図である。
セスメモリの構成ブロック図である。
【図８】図７のタイミング図である。
【図９】本発明の第３の実施例を示すマルチシリアルア
クセスメモリの構成ブロック図である。
クセスメモリの構成ブロック図である。
【図１０】図９のタイミング図である。
【図１１】本発明の第４の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。
アクセスメモリの構成ブロック図である。
【図１２】図１１のタイミング図である。
【図１３】本発明の第５の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。
アクセスメモリの構成ブロック図である。
【図１４】図１３のタイミング図である。
【図１５】本発明の第６の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。
アクセスメモリの構成ブロック図である。
【図１６】図１５のタイミング図である。
【図１７】本発明の第７の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。
アクセスメモリの構成ブロック図である。
【図１８】図１７のタイミング図である。
【図１９】本発明の第８の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。
アクセスメモリの構成ブロック図である。
【図２０】図１９のタイミング図である。
【図２１】本発明の第９の実施例を示すマルチシリアル
アクセスメモリの構成ブロック図である。
アクセスメモリの構成ブロック図である。
【図２２】図２１のタイミング図である。
【図２３】本発明の第１０の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。
ルアクセスメモリの構成ブロック図である。
【図２４】図２３のタイミング図である。
【図２５】本発明の第１１の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。
ルアクセスメモリの構成ブロック図である。
【図２６】図２５のタイミング図である。
【図２７】本発明の第１２の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。
ルアクセスメモリの構成ブロック図である。
【図２８】図２７のタイミング図である。
【図２９】本発明の第１３の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。
ルアクセスメモリの構成ブロック図である。
【図３０】図２９のタイミング図である。
【図３１】本発明の第１４の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。
ルアクセスメモリの構成ブロック図である。
【図３２】図３１のタイミング図である。
【図３３】本発明の第１５の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。
ルアクセスメモリの構成ブロック図である。
【図３４】図３３のタイミング図である。
【図３５】本発明の第１６の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。
ルアクセスメモリの構成ブロック図である。
【図３６】図３５のタイミング図である。
【図３７】本発明の第１７の実施例を示すマルチシリア
ルアクセスメモリの構成ブロック図である。
ルアクセスメモリの構成ブロック図である。
【図３８】図３７のタイミング図である。
１０１ メモリコントロール手段 １０２ 分割メモリコントロール手
段 １０２−１，１０２−２ メモリセルアレイコントロ
ール手段 １１１，１１２，１１３ Ｙアドレス手段 １２１ ライトデータバス １２２，１２３ リードデータバス １３１ ライト転送手段 １３２，１３３ リード転送手段 １３４ データレジスタ・メモリセ
ルアレイ接続手段 １４１，１４２ メモリセルアレイ １５１，１５２ Ｘアドレス手段 １６１ 入力手段 １６２，１６３ 出力手段 １７０，１７０−１ シリアルライトアド
レスカウンタ手段 １７１，１７５，１８２，１８６，１８７，１９２
リセット付きアドレスカウンタ １７２，１８１，１８３，１９１ イニシャルセット
アドレスカウンタ １７３ ディレイ回路 １７４，１８４，１８５，１９３ ゲート １８０，１８０−１〜１８０−４ シリアルリード・
ライトアドレスカウンタ手段 １９０，１９０−１ シリアルリードア
ドレスカウンタ手段 １９０−２ アドレス切替回路
段 １０２−１，１０２−２ メモリセルアレイコントロ
ール手段 １１１，１１２，１１３ Ｙアドレス手段 １２１ ライトデータバス １２２，１２３ リードデータバス １３１ ライト転送手段 １３２，１３３ リード転送手段 １３４ データレジスタ・メモリセ
ルアレイ接続手段 １４１，１４２ メモリセルアレイ １５１，１５２ Ｘアドレス手段 １６１ 入力手段 １６２，１６３ 出力手段 １７０，１７０−１ シリアルライトアド
レスカウンタ手段 １７１，１７５，１８２，１８６，１８７，１９２
リセット付きアドレスカウンタ １７２，１８１，１８３，１９１ イニシャルセット
アドレスカウンタ １７３ ディレイ回路 １７４，１８４，１８５，１９３ ゲート １８０，１８０−１〜１８０−４ シリアルリード・
ライトアドレスカウンタ手段 １９０，１９０−１ シリアルリードア
ドレスカウンタ手段 １９０−２ アドレス切替回路
Claims (18)
- 【請求項１】 同一チップ上に並列に形成され、シリア
ルにデータの入出力を行う複数（Ｎ）個のシリアルアク
セスメモリと、 第ｋ番目（但し、ｋ＝１〜Ｎ−１）の前記シリアルアク
セスメモリのシリアルリードのためのデータ転送時に、
その転送データを第ｋ＋１番目の前記シリアルアクセス
メモリへライト転送する転送手段と、 それぞれの前記シリアルアクセスメモリを相互の転送コ
ントロール以外に、独立にコントロールする分割メモリ
コントロール手段と、 第１番目の前記シリアルアクセスメモリのライト転送用
Ｘアドレス発生手段を第１のアドレスカウンタとし、こ
の第１のアドレスカウンタのカウント制御信号を前記第
１番目のシリアルアクセスメモリのＹアドレス発生手段
である第２のアドレスカウンタのリセット信号としたシ
リアルライトアドレスカウンタ手段と、 前記第ｋ番目のシリアルアクセスメモリのリード転送用
Ｘアドレス発生手段を第３ｋのアドレスカウンタとする
と共に、前記第ｋ＋１番目のシリアルアクセスメモリの
ライト転送用Ｘアドレス発生手段を第３ｋ＋１のアドレ
スカウンタとし、前記第３ｋのアドレスカウンタと前記
第３ｋ＋１のアドレスカウンタのカウント制御信号を共
通化して、かつ、前記第ｋ番目のシリアルアクセスメモ
リのＹアドレス発生手段である第３ｋ＋２のアドレスカ
ウンタのリセット信号としたシリアルリード・ライトア
ドレスカウンタ手段と、 第Ｎ番目の前記シリアルアクセスメモリのリード転送用
Ｘアドレス発生手段を第３Ｎのアドレスカウンタとし、
この第３Ｎのアドレスカウンタのカウント制御信号を前
記第Ｎ番目のシリアルアクセスメモリのＹアドレス発生
手段である第３Ｎ＋２のアドレスカウンタのリセット信
号としたシリアルリードアドレスカウンタ手段とを、 備えたことを 特徴とするマルチシリアルアクセスメモ
リ。 - 【請求項２】 前記第１、第３ｋ＋２及び第３Ｎ＋２の
アドレスカウンタはリセット付きアドレスカウンタであ
り、前記第２、第３ｋ、第３Ｋ＋１及び第３Ｎのアドレ
スカウンタはイニシャルセット付きアドレスカウンタで
ある請求項１記載のマルチシリアルアクセスメモリ。 - 【請求項３】 前記第１、第３Ｋ＋１、第３ｋ＋２及び
第３Ｎ＋２のアドレスカウンタはリセット付きアドレス
カウンタであり、前記第２、第３ｋ及び第３Ｎのアドレ
スカウンタはイニシャルセット付きアドレスカウンタで
ある請求項１記載のマルチシリアルアクセスメモリ。 - 【請求項４】 前記第１、第３ｋ、第３Ｋ＋１、第３ｋ
＋２及び第３Ｎ＋２のアドレスカウンタはリセット付き
アドレスカウンタであり、前記第２及び第３Ｎのアドレ
スカウンタはイニシャルセット付きアドレスカウンタで
ある請求項１記載のマルチシリアルアクセスメモリ。 - 【請求項５】 前記全てのアドレスカウンタはリセット
付きアドレスカウンタである請求項１記載のマルチシリ
アルアクセスメモリ。 - 【請求項６】 請求項２記載のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに第Ｎ番目の前記シリ
アルアクセスメモリのリード転送用Ｘアドレス発生手段
をイニシャルセット付きアドレスカウンタとしたシリア
ルリードアドレスカウンタ手段を備えたことを特徴とす
るマルチシリアルアクセスメモリ。 - 【請求項７】 請求項３記載のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに第Ｎ番目の前記シリ
アルアクセスメモリのリード転送用Ｘアドレス発生手段
をイニシャルセット付きアドレスカウンタとしたシリア
ルリードアドレスカウンタ手段を備えたことを特徴とす
るマルチシリアルアクセスメモリ。 - 【請求項８】 請求項４記載のＮ個のシリアルアクセス
メモリ、転送手段、分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに第Ｎ番目の前記シリ
アルアクセスメモリのリード転送用Ｘアドレス発生手段
をイニシャルセット付きアドレスカウンタとしたシリア
ルリードアドレスカウンタ手段を備えたことを特徴とす
るマルチシリアルアクセスメモリ。 - 【請求項９】 請求項５記載のＮ個のシリアルアクセス
メモリ、転送手段、 分割メモリコントロール手段、シリ
アルライトアドレスカウンタ手段及びシリアルリード・
ライトアドレスカウンタ手段並びに第Ｎ番目の前記シリ
アルアクセスメモリのリード転送用Ｘアドレス発生手段
をリセット付きアドレスカウンタとしたシリアルリード
アドレスカウンタ手段を備えたことを特徴とするマルチ
シリアルアクセスメモリ。 - 【請求項１０】 請求項２記載のＮ個のシリアルアクセ
スメモリ、転送手段、分割メモリコントロール手段、シ
リアルライトアドレスカウンタ手段及びシリアルリード
・ライトアドレスカウンタ手段並びに前記第３ｋ＋１の
アドレスカウンタの出力または自身が受取るアドレスを
第Ｎ番目の前記シリアルアクセスメモリのリード転送コ
ントロール信号に応答して切り替えるアドレス切替回路
を備えたことを特徴とするマルチシリアルアクセスメモ
リ。 - 【請求項１１】 請求項３記載のＮ個のシリアルアクセ
スメモリ、転送手段、分割メモリコントロール手段、シ
リアルライトアドレスカウンタ手段及びシリアルリード
・ライトアドレスカウンタ手段並びに前記第３ｋ＋１の
アドレスカウンタの出力または自身が受取るアドレスを
第Ｎ番目の前記シリアルアクセスメモリのリード転送コ
ントロール信号に応答して切り替えるアドレス切替回路
を備えたことを特徴とするマルチシリアルアクセスメモ
リ。 - 【請求項１２】 請求項４記載のＮ個のシリアルアクセ
スメモリ、転送手段、分割メモリコントロール手段、シ
リアルライトアドレスカウンタ手段及びシリアルリード
・ライトアドレスカウンタ手段並びに前記第３ｋ＋１の
アドレスカウンタの出力または自身が受取るアドレスを
第Ｎ番目の前記シリアルアクセスメモリのリード転送コ
ントロール信号に応答して切り替えるアドレス切替回路
を備えたことを特徴とするマルチシリアルアクセスメモ
リ。 - 【請求項１３】 請求項５記載のＮ個のシリアルアクセ
スメモリ、転送手段、分割メモリコントロール手段、シ
リアルライトアドレスカウンタ手段及びシリアルリード
・ライトアドレスカウンタ手段並びに前記第３ｋ＋１の
アドレスカウンタの出力または自身が受取るアドレスを
第Ｎ番目の前記シリアルアクセスメモリのリード転送コ
ントロール信号に応答して切り替えるアドレス切替回路
を備えたことを特徴とするマルチシリアルアクセスメモ
リ。 - 【請求項１４】 請求項１記載のＮ個のシリアルアクセ
スメモリ、転送手段、分割メモリコントロール手段及び
シリアルライトアドレスカウンタ手段並びに、シリアル
リード・ライトアドレスカウンタ手段並びに、 前記第ｋ
番目のシリアルアクセスメモリのリード転送用Ｘアドレ
ス発生手段を第３ｋのアドレスカウンタとすると共に、
前記第ｋ＋１番目のシリアルアクセスメモリのライト転
送用Ｘアドレス発生手段を第３ｋ＋１のアドレスカウン
タとし、前記第３ｋのアドレスカウンタと前記第３ｋ＋
１のアドレスカウンタのカウント制御信号を共通化した
シリアルリード・ライトアドレスカウンタ手段及び、 前
記第３ｋ＋１のアドレスカウンタの出力または自身が受
取るアドレスを第Ｎ番目の前記シリアルアクセスメモリ
のリード転送コントロール信号に応答して切り替えるア
ドレス切替回路を備えたことを特徴とするマルチシリア
ルアクセスメモリ。 - 【請求項１５】 前記第１のアドレスカウンタはリセッ
ト付きアドレスカウンタであり、前記第２、第３ｋ及び
第３Ｋ＋１のアドレスカウンタはイニシャルセット付き
アドレスカウンタである請求項１４記載のマルチシリア
ルアクセスメモリ。 - 【請求項１６】 前記第１及び第３ｋ＋１のアドレスカ
ウンタはリセット付きアドレスカウンタであり、前記第
２及び第３ｋのアドレスカウンタはイニシャルセット付
きアドレスカウンタである請求項１４記載のマルチシリ
アルアクセスメモリ。 - 【請求項１７】 前記第１、第３ｋ及び第３Ｋ＋１のア
ドレスカウンタはリセット付きアドレスカウンタであ
り、前記第２のアドレスカウンタはイニシャルセット付
きアドレスカウンタである請求項１４記載のマルチシリ
アルアクセスメモリ。 - 【請求項１８】 前記全てのアドレスカウンタはリセッ
ト付きアドレスカウンタである請求項１４記載のマルチ
シリアルアクセスメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01567892A JP3237886B2 (ja) | 1992-01-31 | 1992-01-31 | マルチシリアルアクセスメモリ |
| US08/010,645 US5377154A (en) | 1992-01-31 | 1993-01-28 | Multiple serial-access memory |
| KR1019930001341A KR100227396B1 (ko) | 1992-01-31 | 1993-02-01 | 멀티시리얼 액세스 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01567892A JP3237886B2 (ja) | 1992-01-31 | 1992-01-31 | マルチシリアルアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210970A JPH05210970A (ja) | 1993-08-20 |
| JP3237886B2 true JP3237886B2 (ja) | 2001-12-10 |
Family
ID=11895411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01567892A Expired - Fee Related JP3237886B2 (ja) | 1992-01-31 | 1992-01-31 | マルチシリアルアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237886B2 (ja) |
-
1992
- 1992-01-31 JP JP01567892A patent/JP3237886B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05210970A (ja) | 1993-08-20 |
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