JPH08129890A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 バースト動作を行なう半導体記憶装置におい
て、メモリセルアレイ部の動作速度と無関係に読出動作
を高速化することである。 【構成】 メモリセルアレイ１が複数のメモリブロック
Ｍ０〜Ｍ３に分割されている。各々がそれらの複数のメ
モリブロックＭ０〜Ｍ３のそれぞれに対応する複数の出
力データ保持ブロックＡ０〜Ａ３またはＢ０〜Ｂ３を有
する複数の出力レジスタ５Ａおよび５Ｂが設けられる。
出力レジスタ５Ａまたは５Ｂには、メモリセルアレイ１
から交互にデータが転送される。そして、バーストカウ
ンタ部８のカウント結果に基づいて、複数の出力レジス
タ５Ａおよび５Ｂにおいて保持されたデータが交互にバ
ースト出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バースト動作するこ
とが可能な半導体記憶装置に関し、特に、たとえば、キ
ャッシュメモリ等に使用される高速の半導体記憶装置に
関する。

【０００２】

【従来の技術】クロック入力を受けて動作するアドレス
カウンタを有し、メモリセルアレイのメモリセルから読
出されたデータをそのアドレスカウンタのカウント結果
に従って出力する、いわゆるバースト出力が可能な半導
体記憶装置が従来から用いられている。

【０００３】図１２は、バースト動作が可能な従来のＳ
ＲＡＭの構成を示すブロック図である。図１２を参照し
て、このＳＲＡＭは、メモリセルアレイ１、デコーダ
２、ビット線プリチャージ回路３、センスアンプ・ライ
トドライバ４、レジスタ２１，２３、リード・ライト制
御回路２２およびバーストカウンタ部８０を含む。

【０００４】メモリセルアレイ１は、複数のメモリセル
ＭＣ，ＭＣ，…、複数のワード線１１，１１，…および
複数のビット線対１２，１２，…を含む。複数のメモリ
セルＭＣ，ＭＣ，…は複数行および複数列に配置され、
各々がデータを記憶する。

【０００５】各メモリセルＭＣは、２つのアクセストラ
ンジスタ１３および１４、２つのドライバトランジスタ
１５および１６ならびに２つの負荷抵抗１７および１８
を含む。アクセストランジスタ１３，１４およびドライ
バトランジスタ１５，１６の各々のトランジスタは、Ｎ
チャネルＭＯＳトランジスタよりなる。負荷抵抗１７お
よび１８の各々は、抵抗素子、ＰチャネルＭＯＳトラン
ジスタまたは薄膜トランジスタよりなる。

【０００６】電源電位を受ける電源ノードＮ１と、接地
電位を受ける接地ノードＮ２との間には、負荷抵抗１７
およびドライバトランジスタ１５が直列に接続され、負
荷抵抗１８およびドライバトランジスタ１６も直列に接
続される。ドライバトランジスタ１５および１６は、ゲ
ート電極と、ドレイン電極とが交差接続される。

【０００７】アクセストランジスタ１３は、ワード線１
１に接続されたゲート電極を有し、１組のビット線対１
２，１２の一方と、負荷抵抗１７およびドライバトラン
ジスタ１５の間の接続ノード（記憶ノード）との間に接
続される。

【０００８】アクセストランジスタ１４は、ワード線１
１に接続されたゲート電極を有し、前述の１組のビット
線対１２，１２の他方と、負荷抵抗１８およびドライバ
トランジスタ１６の間の接続ノード（記憶ノード）との
間に接続される。

【０００９】ワード線１１，１１，…は、１行に並んだ
メモリセルを選択するためのものである。ビット線対１
２，１２，…は、ワード線１１によって選択されたメモ
リセルＭＣの読出データおよび書込データを転送するた
めのものである。

【００１０】入力ピン９１は、外部からクロック信号Ｃ
ＬＫを受ける。入力ピン９３は、外部からアドバンス信
号ＡＤＶを受ける。入力ピン９４は、外部からアドレス
ストローブ信号ＡＤＳを受ける。入力ピン１００は外部
から外部アドレス信号ＥＸＴ．ＡＤＤを受ける。入力ピ
ン１０１は、外部から読出・書込制御信号／ＷＥを受け
る。

【００１１】バーストカウンタ部８０は、ＡＮＤゲート
８１および８２、レジスタ８３ならびにバーストカウン
タ８４を含む。ＡＮＤゲート８１は、アドバンス信号Ａ
ＤＶおよびクロック信号ＣＬＫを受け、それらの信号の
論理和を示す信号を出力する。ＡＮＤゲート８２は、ア
ドレスストローブ信号ＡＤＳおよびクロック信号ＣＬＫ
を受け、それらの信号の論理和を示す信号を出力する。

【００１２】レジスタ８３は、ＡＮＤゲート８２の出力
信号および外部アドレス信号ＥＸＴ．ＡＤＤを受ける。
そして、レジスタ８３は、ＡＮＤゲート８２の出力信号
に応答して、外部アドレス信号ＥＸＴ．ＡＤＤをバース
トカウンタ部８０内に取込む。レジスタ８３に取込まれ
たｎビットのアドレスは、ｋビットのアドレスと、（ｎ
−ｋ）ビットのアドレスとに分離される。

【００１３】バーストカウンタ８４は、２進カウンタで
あり、ＡＮＤゲート８１および８２のそれぞれの出力信
号と、分離されたｋビットのアドレスとを受ける。そし
て、バーストカウンタ８４は、ＡＮＤゲート８２の出力
信号に応答してｋビットのアドレスをロードし、ＡＮＤ
ゲート８１の出力信号に応答して、ｋビットのアドレス
の値をインクリメントする。

【００１４】バーストカウンタ８４のカウント結果を示
すｋビットのアドレスは、分割された（ｎ−ｋ）ビット
のアドレスと合流され、その結果としてｎビットの内部
アドレス信号になってデコーダ２に供給される。デコー
ダ２は、供給されたｎビットの内部アドレス信号ＩＮ
Ｔ．ＡＤＤに応答して１つのワード線１１を選択する。

【００１５】レジスタ２１は、クロック信号ＣＬＫおよ
び読出・書込制御信号／ＷＥを受ける。レジスタ２１
は、クロック信号ＣＬＫの立上りエッジに応答して読出
・書込制御信号／ＷＥを取込む。読出・書込制御信号／
ＷＥは、Ｌレベルの場合に書込状態を示し、Ｈレベルの
場合に読出状態を示す。リード・ライト制御回路２２
は、レジスタ２１によって取込まれた読出・書込制御信
号／ＷＥに応答して、ビット線プリチャージ回路３およ
びセンスアンプ・ライトドライバ４を制御するための制
御信号を出力する。

【００１６】ビット線プリチャージ回路３は、リード・
ライト制御回路２２からの制御信号に応答して、読出動
作に先立ってビット線対１２，１２を所定のＨレベルに
プリチャージする。センスアンプ・ライトドライバ４
は、リード・ライト制御回路２２からの制御信号に応答
して、次のような動作を行う。

【００１７】すなわち、読出動作時においてセンスアン
プ・ライトドライバ４は、外部からデータ入出力ピン９
を介してレジスタ２３に取込まれた入力データＤＩを、
ビット線対１２，１２に転送する。

【００１８】このような構成の従来のＳＲＡＭの特徴的
な動作は次のとおりである。すなわち、アドバンス信号
ＡＤＶがＨレベルになると、クロック信号ＣＬＫの立上
りエッジごとにバーストカウンタ８４におけるアドレス
がインクリメントされる。それにより、内部アドレス信
号ＩＮＴ．ＡＤＤがインクリメントされるので、デコー
ダ２によって、異なるワード線１１が順次選択される。

【００１９】次に、図１２のＳＲＡＭにおける読出動作
を説明する。図１３は、図１２のＳＲＡＭの読出動作時
における各部の動作波形を示すタイミングチャートであ
る。

【００２０】図１２および図１３を参照して、読出動作
時においては、読出・書込制御信号／ＷＥがＨレベルに
固定される。クロック信号ＣＬＫが立上りエッジになっ
たときに、アドレスストローブ信号ＡＤＳがＨレベルに
なると、外部アドレス入力信号ＥＸＴ．ＡＤＤがレジス
タ８３に取込まれる。

【００２１】そして、クロック信号ＣＬＫが立上りエッ
ジであり、かつ、アドバンス信号ＡＤＶがＨレベルにな
るごとに、外部アドレス信号ＥＸＴ．ＡＤＤが示すアド
レスＡｎに基づく内部アドレス信号ＩＮＴ．ＡＤＤが示
すアドレスが、バーストカウンタ８４によってＡｎ，Ａ
ｎ＋１，Ａｎ＋１，…のようにインクリメントされる。

【００２２】それによって、クロック信号ＣＬＫの各サ
イクルごとに異なるワード線１１が選択される。このた
め、出力データＤＯは、Ｑｎ，Ｑｎ＋１，Ｑｎ＋２，…
の順に変化する。これにより、メモリセルアレイ１のメ
モリセルＭＣ，ＭＣ，…に記憶されたデータがバースト
出力される。

【００２３】次に、図１２のＳＲＡＭにおける書込動作
を説明する。図１４は、図１２のＳＲＡＭの書込動作時
における各部の動作波形を示すタイミングチャートであ
る。

【００２４】図１２および図１４を参照して、書込時に
おいては、読出・書込制御信号／ＷＥが、読出時と異な
り、パルス信号になる。さらに、入力データＤＩ（Ｄ
ｎ，Ｄｎ＋１，Ｄｎ＋２，…）が、パルス信号である読
出・書込制御信号／ＷＥに同期して入力される。

【００２５】外部アドレス信号ＥＸＴ．ＡＤＤが示すア
ドレスＡｎに基づく内部アドレスＩｎｔ．ＡＤＤは、読
出動作の場合と同様に変化する。このため、入力データ
ＤＩが、Ｄｎ，Ｄｎ＋１，Ｄｎ＋２，…の順に、メモリ
セルアレイ１におけるメモリセルＭＣ，ＭＣ，…に書込
まれる。

【００２６】次に、バースト動作を行なうことが可能な
従来のその他の半導体記憶装置について説明する。ここ
では、特に、その従来の半導体記憶装置のうちの読出回
路の部分について説明する。

【００２７】図１５は、バースト動作が可能なその他の
従来のＳＲＡＭの構成を示すブロック図である。この図
１５において、図１２と共通する部分には同一の参照符
号を付し、その説明を省略する。

【００２８】図１５の半導体記憶装置が図１２のものと
異なるのは、バーストカウンタ部８０が設けられていな
いこと、出力レジスタ５、マルチプレクサ７、バースト
カウンタ部８および内部レジスタ２０が設けられている
こと、ならびにメモリセルアレイ１が複数のメモリブロ
ックＭ０〜Ｍ３に分割されていることである。

【００２９】メモリセルアレイ１は、複数のメモリセル
（図１２のメモリセルＭＣ，ＭＣ，…参照）が複数列単
位の複数（ここでは４つ）のメモリブロックＭ０〜Ｍ３
に分割されている。この場合は、たとえばメモリセルア
レイ１が７２ビット単位で４つのメモリブロックＭ０〜
Ｍ３に分割されている。したがって、この図１５におい
ては、７２ビットのデータが１塊で示される。

【００３０】データ入出力ピン９は、メモリセルアレイ
１内の１本のワード線１１を選択するためのメモリアド
レス入力信号ＭＡＤＤを受ける。内部レジスタ２０は、
メモリアドレス信号ＭＡＤＤを所定のタイミング（たと
えばアドレスストローブ信号ＡＤＳに同期するタイミン
グ）で取込み、その取込んだアドレスを内部アドレス信
号ＩＮＴ．ＡＤＤとしてデコーダ２に供給する。

【００３１】デコーダ２は、内部アドレス信号ＩＮＴ．
ＡＤＤに応答して、メモリセルアレイ１内の１本のワー
ド線１１を選択する。センスアンプ４１は、いわゆるラ
ッチ型のセンスアンプであり、図１２におけるセンスア
ンプ・ライトドライバ４の一部を構成するものである。

【００３２】センスアンプ４１には、ワード線１１の選
択によってメモリブロックＭ０〜Ｍ３のそれぞれから同
時に読出されたデータがビット線（図２参照）上を一括
して伝達される。センスアンプ４１は、伝達されたデー
タをそれぞれ増幅する。

【００３３】出力レジスタ５は、センスアンプ４１によ
って増幅された複数のデータをそれぞれ記憶保持する複
数のＤフリップフロップによって構成される。この出力
レジスタ５においては、複数のＤフリップフロップがメ
モリセルアレイ１のメモリブロックＭ０〜Ｍ３のそれぞ
れに対応して４つのデータ保持ブロック５０〜５３に分
割されている。出力レジスタ５のデータ保持プロセス５
０〜５３の各々は、転送信号ＴＲを受け、その信号ＴＲ
に応答してデータを記憶保持する。

【００３４】入力ピン９２は、出力レジスタ５における
データ保持ブロック５０〜５３のうちの１つを選択する
ための外部チャンクアドレス信号ＥＸＴ．ＣＨＡを受け
る。

【００３５】バーストカウンタ部８は、外部チャンクア
ドレス信号ＥＸＴ．ＣＨＡを図１２の外部アドレス信号
ＥＸＴ．ＡＤＤの代わりに受ける他は、図１２のバース
トカウンタ部８０と同様の構成を有する。したがって、
ここでは、バーストカウンタ部８の詳細な構成について
の説明を省略する。

【００３６】バーストカウンタ部８は、外部チャンクア
ドレス信号ＥＸＴ．ＣＨＡにより指定された値をクロッ
ク信号ＣＬＫに応答してインクリメントする。そのイン
クリメントされたカウント結果が内部チャンクアドレス
信号ＩＮＴ．ＣＨＡである。

【００３７】マルチプレクサ７は、出力レジスタ５に保
持された４組の７２ビットのデータのうちの１組の７２
ビットのデータを、内部チャンクアドレス信号ＩＮＴ．
ＣＨＡに応答して選択して出力する。すなわち、マルチ
プレクサ７は、バーストカウンタ部８のカウント結果に
応答して、出力レジスタ５におけるデータ保持ブロック
５０〜５３のうちの１つのデータ保持ブロックを選択す
る。

【００３８】これにより、マルチプレクサ７は、内部チ
ャンクアドレス信号ＩＮＴ．ＣＨＡに応答して、データ
保持プロセス５０〜５３にそれぞれ保持された４組の７
２ビットのデータを順次データ入出力ピン９に転送す
る。

【００３９】このような構成により、図１５のＳＲＡＭ
では、読出時においてバースト動作が実行される。

【００４０】次に、図１５のＳＲＡＭの読出動作を詳細
に説明する。図１６は、図１５のＳＲＡＭの読出動作時
における各部の動作波形を示すタイミングチャートであ
る。この図１６のタイミングチャートにおいては、クロ
ック信号ＣＬＫの１サイクルごとにサイクル番号１，
２，３，…が付される。

【００４１】図１６を参照して、メモリアドレス信号Ｍ
ＡＤＤが示すアドレスＡｎは、クロック信号ＣＬＫの第
２サイクルにおける最初の立上りエッジに応答して内部
レジスタ２０に取込まれる。そのデータの取込みに応答
して、ワード線１１（ＷＬ）が第２〜第４サイクルの間
において選択状態になる。それに応答して、メモリセル
アレイ１からデータが読出され、その読出されたデータ
がセンスアンプ４１で増幅される。

【００４２】そして、第４サイクルにおいては、転送信
号ＴＲが所定期間Ｈレベルに立上がる。それに応答し
て、第４サイクルにおいて、出力レジスタ５におけるデ
ータ保持ブロック５０〜５３のそれぞれにセンスアンプ
４１からデータが同時に転送される。

【００４３】さらに、第５サイクルにおいて、外部チャ
ンクアドレス信号ＥＸＴ．ＣＨＡであるアドレスＡＣが
バーストカウンタ部８に取込まれる。そして、バースト
カウンタ部８において、第５サイクルからカウントが開
始される。これにより、第５〜第８サイクルにわたって
内部チャンクアドレス信号ＩＮＴ．ＣＨＡが、Ａｃ，Ａ
ｃ＋１，Ａｃ＋２，…と変化する。

【００４４】その結果、出力レジスタ５のデータ保持ブ
ロック５０〜５３にそれぞれ保持されたデータが、順
次、マルチプレクサ７からデータ入出力ピン９を介して
外部に出力される。

【００４５】したがって、出力データＤＯは、Ｄ（Ａ
ｎ），Ｄ（Ａｎ＋１），…として示されるように、第５
サイクル〜第８サイクルにわたってバースト出力され
る。

【００４６】また、メモリアドレス信号ＭＡＤＤとして
アドレスＡｎの次に入力されるアドレスＡｍに対応する
データの読出動作も、アドレスＡｎの読出動作の場合と
同様に実行される。

【００４７】しかし、前のアドレスＡｎに関連するデー
タのバースト出力が実行されている際には、出力レジス
タ５におけるデータ保持ブロック５０〜５３のそれぞれ
に、前のアドレスＡｎに関連するデータを保持しておく
必要がある。このため、次のアドレスＡｍに関連するデ
ータを読出すための転送信号ＴＲは、前のアドレスＡｎ
に関連するデータのバースト出力が終了した後の第９サ
イクルにおいてＨレベルになる。

【００４８】したがって、次のアドレスＡｍに関連する
出力データＤＯのバースト出力は、Ｄ（Ａｍ），Ｄ（Ａ
ｍ＋１），…として示されるように、前のアドレスＡｎ
に関連するバースト出力の終了後に１サイクル待って実
行される。このように、図１５に示されるＳＲＡＭにお
いても、データの読出に関するバースト動作を実行する
ことができる。

【００４９】

【発明が解決しようとする課題】しかし、前述したよう
なバースト動作を行なう従来のＳＲＡＭにおいては、次
のような問題があった。

【００５０】図１２に示された従来のＳＲＡＭにおいて
は、クロック信号ＣＬＫの各サイクルごとに、ワード線
１１が選択されてメモリセルアレイ１の各部が動作す
る。このため、データの出力を繰り返す周期（以下、デ
ータ転送周期と呼ぶ）を規定するクロックのサイクル時
間は、メモリセルアレイ１におけるワード線１１，１
１，…、ビット線対１２，１２，…およびメモリセルア
レイＭＣ，ＭＣ，…のそれぞれの動作の遅延時間によっ
て決定される。

【００５１】したがって、図１２のＳＲＡＭにおいて
は、動作の高速化を図るためにクロック信号ＣＬＫのサ
イクル時間を短くしようとしても、前述したメモリセル
アレイ１の各部で生じる遅延の合計時間よりもサイクル
時間を短くできない。このため、図１２のＳＲＡＭで
は、メモリセルアレイ１の各部で生じる動作の遅延が動
作の高速化を阻害するという問題があった。

【００５２】また、図１５に示されたＳＲＡＭにおいて
は、データのバースト出力のタイミングが、メモリセル
アレイ１の各部の遅延時間とは無関係になる。このた
め、メモリセルアレイ１の各部の動作遅延がメモリ全体
の動作の高速化を阻害することはない。しかし、図１５
のＳＲＡＭにおいては、前述したように、メモリセルア
レイ１から読出されたデータをバースト出力する場合
に、次のような問題が生じる。

【００５３】すなわち、先のメモリアドレスＡｎに関連
する一連のバースト出力と、その次のメモリアドレスＡ
ｍに関連する一連のバースト出力との間に、データが出
力されない期間（データ出力の切れ目）が生じる。

【００５４】このため、たとえば、４サイクルにわたる
一連のバースト出力ごとに、１サイクル期間のデータ出
力の切れ目が生じると仮定した場合には、一連のバース
ト出力を１周期とした場合のデータの転送周期が２０％
長くなる。すなわち、この場合には、データの転送レイ
トが２０％低下する。

【００５５】このように、図１５に示されたＳＲＡＭで
は、メモリセルアレイ１の各部の動作遅延による動作の
高速化の阻害は避けられるが、データの転送周期を十分
に短くすることができない。したがって、図１５のＳＲ
ＡＭでは、結果として、動作の高速化が十分に実現でき
ないという問題があった。

【００５６】この発明は以上のような問題を解決するた
めになされたものであり、次のような目的を有する。こ
の発明の目的は、バースト動作を行なう半導体記憶装置
において、メモリセルアレイの動作速度と無関係に動作
を十分に高速化することである。

【００５７】この発明の他の目的は、バースト動作を行
なう半導体記憶装置において、メモリセルアレイの動作
速度と無関係に読出動作を高速化し、かつ、データ出力
の切れ目をなくすことである。

【００５８】この発明のその他の目的は、バースト動作
を行なう半導体記憶装置において、メモリセルアレイの
動作速度と無関係に書込動作を高速化することである。

【００５９】

【課題を解決するための手段】請求項１に記載の本発明
は、半導体記憶装置であって、メモリセルアレイ、複数
の出力レジスタ、出力レジスタ選択手段、カウンタ手
段、データ出力ピンおよび出力データ転送手段を備え、
その複数の出力レジスタの各々が、複数の出力データ保
持ブロックを含む。

【００６０】メモリセルアレイは、複数行および複数列
に配置され、データを記憶する複数のメモリセルを有
し、それらのメモリセルが複数列単位の複数のブロック
に分割される。

【００６１】複数の出力レジスタは、各々がメモリセル
アレイにおける複数のブロックから読出されたデータを
保持する。複数の出力レジスタの各々に含まれる複数の
出力データ保持ブロックは、メモリセルアレイにおける
複数のブロックのそれぞれに対応して設けられ、対応す
るブロックから読出されたデータを保持する。

【００６２】出力レジスタ選択手段は、複数の出力レジ
スタのうちの１つの出力レジスタを選択する。カウンタ
手段は、外部からのクロック信号を受け、そのクロック
信号に同期してカウントを行なう。データ出力ピンは、
データを外部に出力するためのものである。

【００６３】出力データ転送手段は、クロック信号の複
数のサイクルにわたってデータを出力するために、出力
レジスタ選択手段により選択された出力レジスタにおけ
る複数の出力データ保持ブロックをカウンタ手段のカウ
ント結果に基づいて順次選択し、選択された出力データ
保持ブロックに保持されたデータを順次データ出力ピン
に転送する。

【００６４】請求項２に記載の本発明は、請求項１に記
載の半導体記憶装置において、出力レジスタ選択手段
が、選択する出力レジスタを示すアドレス入力信号を外
部から受け、そのアドレス入力信号に応答して１つの出
力レジスタを選択する。

【００６５】請求項３に記載の本発明は、半導体記憶装
置であって、メモリセルアレイ、複数の出力レジスタ、
書込レジスタ選択手段、読出レジスタ選択手段、カウン
タ手段、データ出力ピンおよび出力データ転送手段を備
え、その複数の出力レジスタの各々が、複数の出力デー
タ保持ブロックを含む。

【００６６】メモリセルアレイは、複数行および複数列
に配置され、データを記憶する複数のメモリセルを有
し、それらのメモリセルが複数列単位の複数のブロック
に分割される。

【００６７】複数の出力レジスタは、各々がメモリセル
アレイにおける複数のブロックから読出されたデータが
書込まれ、書込まれたデータを保持する。複数の出力レ
ジスタの各々に含まれる複数の出力データ保持ブロック
は、メモリセルアレイにおける複数のブロックのそれぞ
れに対応して設けられ、対応するブロックから読出され
たデータを保持する。

【００６８】書込レジスタ選択手段は、メモリセルアレ
イから複数の出力レジスタにデータを書込む際に、その
データが書込まれる１つの出力レジスタを選択する。読
出レジスタ選択手段は、複数の出力レジスタに保持され
たデータを読出す際に、データが読出される１つの出力
レジスタを選択する。

【００６９】カウンタ手段は、外部からのクロック信号
を受け、そのクロック信号に同期してカウントを行な
う。データ出力ピンは、データを外部に出力するための
ものである。

【００７０】出力データ転送手段は、クロック信号の複
数のサイクルにわたってデータを出力するために、読出
レジスタ選択手段により選択された出力レジスタにおけ
る複数の出力データ保持ブロックをカウンタ手段のカウ
ント結果に応答して順次選択し、選択された出力データ
保持ブロックに保持されたデータを順次データ出力ピン
に転送する。

【００７１】請求項４に記載の本発明は、請求項３に記
載の半導体記憶装置において、書込レジスタ選択手段
が、選択する出力レジスタを示す第１のアドレス入力信
号を外部から受け、その第１のアドレス入力信号に応答
して１つの出力レジスタを選択する。そして、読出レジ
スタ選択手段が、選択する出力レジスタを示す第２のア
ドレス入力信号を外部から受け、その第２のアドレス入
力信号に応答して１つの出力レジスタを選択する。

【００７２】請求項５に記載の本発明は、請求項３に記
載の半導体記憶装置において、複数の出力レジスタが、
少なくとも３つ設けられ、それらのうちの１つの出力レ
ジスタに、メモリセルアレイにおけるメモリセルのデー
タが固定的に保持される。

【００７３】請求項６に記載の本発明は、半導体記憶装
置であって、メモリセルアレイ、行選択手段、データ入
力ピン、入力レジスタおよび入力データ転送手段を備
え、その入力レジスタが、複数の入力データ保持ブロッ
クを含む。

【００７４】メモリセルアレイは、複数行および複数列
に配置され、データを記憶する複数のメモリセルを有
し、それらのメモリセルが複数列単位の複数のブロック
に分割される。行選択手段は、メモリアドレス入力信号
を受け、そのメモリアドレス入力信号に応答して、メモ
リセルアレイにおいてアクセスするメモリセルの行を選
択する。データ入力ピンは、複数の動作サイクルにわた
って外部から入力されるデータを受ける。

【００７５】入力レジスタは、データ入力ピンを介して
入力され、メモリセルアレイに書込まれるデータを保持
する。その入力レジスタに含まれる複数の入力データ保
持ブロックは、メモリセルアレイにおける複数のブロッ
クのそれぞれに対応して設けられ、各々が対応するブロ
ックに書込むためのデータを保持する。

【００７６】入力データ転送手段は、制御信号を受け、
その制御信号に応答して、入力レジスタの各入力データ
保持ブロックに保持されたデータを、メモリセルアレイ
において行選択手段によって選択されたメモリセルに転
送する。

【００７７】請求項７に記載の本発明は、請求項６に記
載の半導体記憶装置において、動作サイクルを規定する
クロック信号を外部から受け、そのクロック信号に同期
してカウントを行なうカウンタ手段をさらに備え、入力
レジスタが、カウンタ手段のカウント結果と、データを
保持する複数の入力データ保持ブロックとの予め定めら
れた関係に基づき、入力されるデータをカウント結果に
対応する入力データ保持ブロックに保持する。

【００７８】請求項８に記載の本発明は、請求項６に記
載の半導体記憶装置において、入力レジスタが、複数の
動作サイクルの各動作サイクルにおいて入力されるデー
タを保持する入力データ保持ブロックを示すチャンクア
ドレス入力信号を外部から受け、そのチャンクアドレス
入力信号が示す入力データ保持ブロックにデータを保持
する。

【００７９】請求項９に記載の本発明は、請求項６に記
載の半導体記憶装置において、複数の出力レジスタ、デ
ータ選択手段、カウンタ手段、データ出力ピンおよび出
力データ転送手段をさらに備え、その複数の出力レジス
タの各々が複数の出力データ保持ブロックを含む。

【００８０】複数の出力レジスタは、各々がメモリセル
アレイにおける複数のブロックから読出されたデータを
保持する。その複数の出力レジスタの各々に含まれる複
数の出力データ保持ブロックは、メモリセルアレイにお
ける複数のブロックのそれぞれに対応して設けられ、対
応するブロックから読出されたデータを保持する。

【００８１】データ選択手段は、複数の出力レジスタの
各々における複数の出力データ保持ブロックに保持され
たデータおよび入力レジスタにおける複数の入力データ
保持ブロックに保持されたデータを受け、それらのうち
の１つの出力レジスタまたは入力レジスタからのデータ
を、外部から供給される読出アドレス入力信号に応答し
て選択する。

【００８２】カウンタ手段は、外部からのクロック信号
を受け、そのクロック信号に同期してカウントを行な
う。データ出力ピンは、データを外部に出力するための
ものである。

【００８３】出力データ転送手段は、クロック信号の複
数のサイクルにわたってデータを出力するために、デー
タ選択手段により選択されたデータを順次データ出力ピ
ンに転送する。

【００８４】請求項１０に記載の本発明は、半導体記憶
装置であって、メモリセルアレイ、データ入力ピン、入
力レジスタ、複数の出力レジスタ、データ出力ピン、第
１の転送手段、第２の転送手段、第３の転送手段および
第４の転送手段を備え、入力レジスタが複数の入力デー
タ保持ブロックを含み、複数の出力レジスタの各々が複
数の出力データ保持ブロックを含む。

【００８５】メモリセルアレイは、複数行および複数列
に配置され、データを記憶する複数のメモリセルを有
し、それらのメモリセルが複数列単位の複数のブロック
に分割される。データ入力ピンは、複数の動作サイクル
にわたって外部から入力されるデータを受ける。

【００８６】入力レジスタは、データ入力ピンを介して
入力され、メモリセルアレイのメモリセルに書込まれる
データを保持する。その入力レジスタに含まれる複数の
入力データ保持ブロックは、メモリセルアレイにおける
複数のブロックのそれぞれに対応して設けられ、各々が
対応するブロックに書込むためのデータを保持する。

【００８７】複数の出力レジスタは、各々がメモリセル
アレイにおける複数のブロックから読出されたデータを
保持する。その複数の出力レジスタの各々に含まれる複
数の出力データ保持ブロックは、メモリセルアレイにお
ける複数のブロックのそれぞれに対応して設けられ、各
々が対応するブロックから読出されたデータを保持す
る。データ出力ピンは、データを外部に出力するための
ものである。

【００８８】第１の転送手段は、データ入力ピンを介し
て入力されたデータを入力レジスタに転送する。第２の
転送手段は、入力レジスタに保持されたデータをメモリ
セルアレイの複数のブロックに転送する。第３の転送手
段は、メモリセルアレイの複数のブロックから読出され
たデータを複数の出力レジスタに転送する。第４の転送
手段は、複数の出力レジスタに保持されたデータをデー
タ出力ピンに転送する。

【００８９】請求項１１に記載の本発明は、請求項１０
に記載の半導体記憶装置において、第２の転送手段によ
るデータの転送動作または第３の転送手段によるデータ
の転送動作と、第１の転送手段によるデータの転送動作
または第４の転送手段によるデータの転送動作とが同時
に行なわれる。

【００９０】

【作用】請求項１に記載の本発明によれば、メモリセル
アレイにおける複数のブロックから読出されたデータ
が、複数の出力レジスタの各々における対応するデータ
保持ブロックに保持される。

【００９１】出力レジスタ選択手段によって１つの出力
レジスタが選択される。選択された出力レジスタにおけ
る複数のデータ保持ブロックに保持されたデータは、出
力データ転送手段によってデータ出力ピンに転送され
る。そのデータの転送は、出力データ転送手段が、カウ
ンタ手段のカウント結果に応答して複数のデータ保持ブ
ロックのデータを順次選択することにより行なわれる。

【００９２】これにより、メモリセルアレイにおける複
数のブロックから読出されたデータが、バースト出力さ
れる。

【００９３】請求項２に記載の本発明によれば、出力レ
ジスタ選択手段が、外部から供給されるアドレス入力信
号に応答して１つの出力レジスタを選択する。これによ
り、出力レジスタの選択を外部から自由に行なえる。

【００９４】請求項３に記載の本発明によれば、メモリ
セルアレイにおける複数のブロックから読出されたデー
タが、複数の出力レジスタの各々における対応するデー
タ保持ブロックに保持される。

【００９５】複数の出力レジスタのうち、メモリセルア
レイの複数のブロックから読出されたデータが書込まれ
る１つの出力レジスタが、書込レジスタ選択手段によっ
て選択される。そして、複数の出力レジスタのうち、保
持したデータを読出す１つの出力レジスタが、読出レジ
スタ選択手段によって選択される。このように、データ
が書込まれる出力レジスタと、保持したデータを読出す
出力レジスタとが異なる選択手段によって選択される。

【００９６】選択された出力レジスタにおける複数のデ
ータ保持ブロックに保持されたデータは、出力データ転
送手段によってデータ出力ピンに転送される。そのデー
タの転送は、出力データ転送手段が、カウンタ手段のカ
ウント結果に応答して複数のデータ保持ブロックのデー
タを順次選択することにより行なわれる。

【００９７】これにより、メモリセルアレイにおける複
数のブロックから読出されたデータが、バースト出力さ
れる。

【００９８】請求項４に記載の本発明によれば、メモリ
セルアレイの複数のブロックから読出されたデータを出
力レジスタに書込む際に、書込レジスタ選択手段が、外
部から供給される第１のアドレス入力信号に応答して１
つの出力レジスタを選択する。

【００９９】出力レジスタに書込まれて保持されたデー
タを出力データから読出す際に、読出レジスタ選択手段
が、外部から供給される第２のアドレス入力信号に応答
して１つの出力レジスタを選択する。このように、デー
タが書込まれる出力レジスタと、保持したデータを読出
す出力レジスタとが、ともに外部から自由に選択され
る。

【０１００】請求項５に記載の本発明によれば、少なく
とも３つの出力レジスタのうちの１つの出力レジスタに
は、メモリセルアレイの複数のメモリセルに記憶されて
いるデータが固定的に保持される。したがって、よく使
用されるデータをそのように固定的に保持しておけば、
その１つの出力レジスタをキャッシュメモリのような使
用方式で使用することが可能である。

【０１０１】請求項６に記載の本発明によれば、複数の
ブロックに分割されたメモリセルアレイのメモリセルの
行が行選択手段によって選択される。入力レジスタにお
いては、複数の動作サイクルにわたってデータ入力ピン
を介して入力されるデータが、複数のデータ保持ブロッ
クにそれぞれ書込まれて保持される。

【０１０２】入力レジスタにおける複数のデータ保持ブ
ロックにそれぞれ保持されたデータは、入力データ転送
手段によって、メモリセルアレイにおける選択された行
の複数のメモリセルに転送される。

【０１０３】請求項７に記載の本発明によれば、入力レ
ジスタにおいては、外部からのクロック信号に同期した
カウンタ手段のカウント結果と、データ保持ブロックと
の予め定められた関係に基づいて、入力されるデータ
が、カウント結果に対応するデータ保持ブロックに保持
される。このように、メモリセルアレイのメモリセルへ
のデータの書込時にバースト動作が行なわれる。

【０１０４】請求項８に記載の本発明によれば、入力レ
ジスタにおいては、入力されるデータが、外部からのチ
ャンクアドレス入力信号に基づいて、対応するデータ保
持ブロックに保持される。

【０１０５】請求項９に記載の本発明によれば、入力レ
ジスタからメモリセルアレイの複数のメモリセルに転送
されるデータが、データ選択手段にも供給される。デー
タ選択手段には、メモリセルアレイの複数のブロックか
ら読出されて出力レジスタに保持されたデータも供給さ
れる。

【０１０６】データ選択手段によって、出力レジスタに
保持されたデータが選択された場合には、出力データ転
送手段により、出力レジスタに保持されたデータがデー
タ出力ピンに転送される。これにより、メモリセルアレ
イにおける複数のブロックから読出されたデータがバー
スト出力される。

【０１０７】一方、データ選択手段により、入力レジス
タに保持されたデータが選択された場合には、出力デー
タ転送手段によって、入力レジスタに保持されたデータ
がデータ出力ピンに転送される。これにより、入力ピン
から転送されたデータが、メモリセルアレイをバイパス
してバースト出力される。

【０１０８】請求項１０に記載の本発明によれば、複数
の入力データ保持ブロックを有する入力レジスタには、
データ入力ピンを介して外部から入力されたデータが第
１の転送手段によって転送される。これにより、入力レ
ジスタにデータが書込まれて保持される。

【０１０９】複数のブロックに分割されたメモリセルア
レイのメモリセルには、入力レジスタに保持されたデー
タが第２の転送手段によって転送される。これにより、
メモリセルアレイのメモリセルにデータが書込まれる。

【０１１０】複数の出力データ保持ブロックを有する出
力レジスタには、メモリセルアレイの複数のブロックか
ら読出されたデータが、第３の転送手段によって転送さ
れる。これにより、出力レジスタにデータが書込まれて
保持される。

【０１１１】データ出力ピンには、出力レジスタに保持
されたデータが、第４の転送手段によって転送される。
これにより、データがデータ出力ピンから外部に出力さ
れる。

【０１１２】請求項１１に記載の本発明によれば、第２
の転送手段によるデータの転送動作または第３の転送手
段によるデータの転送動作が、第１の転送手段によるデ
ータの転送動作または第４の転送手段によるデータの転
送動作と同時に行なわれることにより、データの転送動
作がオーバーラップして実行される。

【０１１３】

【実施例】以下、この発明の実施例を図面に基づいて詳
細に説明する。

【０１１４】第１実施例 まず、第１実施例について説明する。この第１実施例に
おいては、出力レジスタを２つ設けた例について説明す
る。

【０１１５】図１は、第１実施例によるバースト動作が
可能なＳＲＡＭの構成を示すブロック図である。この図
１において図１５と共通する部分には同一の参照符号を
付しその説明を省略する。

【０１１６】図１のＳＲＡＭが図１５のものと異なるの
は、２つの出力レジスタ５Ａおよび５Ｂ、マルチプレク
サ６０〜６３、制御回路７１ならびにデコーダ７２が設
けられていることである。

【０１１７】出力レジスタ５Ａおよび５Ｂの各々は、図
１５の出力レジスタ５と同様の構成を有するものであ
る。出力レジスタ５Ａは、メモリセルアレイ１における
メモリブロックＭ０〜Ｍ３のそれぞれに対応する４つの
データ保持ブロックＡ０〜Ａ３に分割されている。出力
レジスタ５Ｂも、メモリセルアレイ１におけるメモリブ
ロックＭ０〜Ｍ３のそれぞれに対応する４つのデータ保
持ブロックＢ０〜Ｂ３に分割されている。

【０１１８】メモリブロックＭ０から読出され、センス
アンプ４１で増幅された７２ビットのデータは、データ
保持ブロックＡ０およびＢ０に選択的に転送される。メ
モリブロックＭ１から読出され、センスアンプ４１で増
幅された７２ビットのデータは、データ保持ブロックＡ
１およびＢ１に選択的に転送される。

【０１１９】メモリブロックＭ２から読出され、センス
アンプ４１で増幅された７２ビットのデータは、データ
保持ブロックＡ２およびＢ２に選択的に転送される。メ
モリブロックＭ３から読出され、センスアンプ４１で増
幅された７２ビットのデータは、データ保持ブロックＡ
３およびＢ３に選択的に転送される。

【０１２０】出力レジスタ５Ａの各データ保持ブロック
は、後述する転送信号ＴＲＡを受け、その転送信号ＴＲ
Ａが活性化された場合に、センスアンプ４１から供給さ
れるデータを保持する。すなわち、転送信号ＴＲＡが活
性化された場合に出力レジスタ５Ａへのデータの転送が
行なわれる。

【０１２１】出力レジスタ５Ｂの各データ保持ブロック
は、後述する転送信号ＴＲＢを受け、その転送信号ＴＲ
Ｂが活性化された場合に、センスアンプ４１から供給さ
れるデータを保持する。すなわち、転送信号ＴＲＢが活
性化された場合に出力レジスタ５Ｂへのデータの転送が
行なわれる。

【０１２２】マルチプレクサ６０〜６３は、出力レジス
タ５Ａにおけるデータ保持ブロックＡ０〜Ａ３のそれぞ
れおよび出力レジスタ５Ｂにおけるデータ保持ブロック
Ｂ０〜Ｂ３のそれぞれに対応して設けられる。

【０１２３】マルチプレクサ６０〜６３の各々は、出力
レジスタ５Ａおよび５Ｂにおける対応するデータ保持ブ
ロックのそれぞれに保持されたデータを受け、後述する
選択信号ＳＥＬＡおよびＳＥＬＢに応答して、それらの
データを選択的にマルチプレクサ７に供給する。

【０１２４】制御回路７１は、出力レジスタ５Ａおよび
５Ｂを交互に選択するためにそれらの出力レジスタを区
別する内部状態を有する順序回路である。制御回路７１
は、クロック信号ＣＬＫを受ける。制御回路７１は、ク
ロック信号ＣＬＫに応答して、デコーダ７２を制御する
ための制御信号をデコーダ７２に供給し、マルチプレク
サ６０〜６３を制御するための選択信号ＳＥＬＡおよび
ＳＥＬＢをマルチプレクサ６０〜６３の各々に供給す
る。

【０１２５】ここで、選択信号ＳＥＬＡは、マルチプレ
クサ６０〜６３の各々において、対応する出力レジスタ
５Ａのデータ保持ブロックからのデータを選択的に出力
させるための信号である。

【０１２６】一方、選択信号ＳＥＬＢは、マルチプレク
サ６０〜６３の各々において、対応する出力レジスタ５
Ｂのデータ保持ブロックからのデータを選択的に出力さ
せるための信号である。

【０１２７】デコーダ７２は、制御回路７１からの制御
信号を受ける。デコーダ７２は、その制御信号に応答し
て、センスアンプ４１から出力レジスタ５Ａにデータを
転送させることを指示する転送信号ＴＲＡを出力レジス
タ５Ａに供給し、センスアンプ４１から出力レジスタ５
Ｂにデータを転送させることを指示する転送信号ＴＲＢ
を出力レジスタ５Ｂに供給する。

【０１２８】このように構成されたＳＲＡＭでは、出力
レジスタ５Ａと、出力レジスタ５Ｂとに交互にデータが
転送される。したがって、一方の出力レジスタからデー
タの出力が実行されている際に、他方の出力レジスタに
データを転送することが可能である。

【０１２９】次に、図１のＳＲＡＭの読出動作について
説明する。図２は、図１のＳＲＡＭの読出動作時におけ
る各部の動作波形を示すタイミングチャートである。以
下の説明においては、図１６のタイミングチャートにお
ける動作と同様の動作の説明は適宜省略する。

【０１３０】図２を参照して、第１〜第３サイクルにお
いては、図１６の第１〜第３サイクルと同様の動作が行
なわれる。そして、第４サイクルにおいて、転送信号Ｔ
ＲＡがＨレベルになる。それに応答して、出力レジスタ
５Ａのデータ保持ブロックＡ０〜Ａ３にそれぞれデータ
が転送されて保持される。

【０１３１】そして、第５〜第８サイクルでは、選択信
号ＳＥＬＡがＨレベルになる。それに応答して、出力レ
ジスタ５Ａのデータ保持ブロックＡ０〜Ａ３にそれぞれ
保持されたデータが、マルチプレクサ６０〜６３でそれ
ぞれ選択されて、マルチプレクサ７に供給される。

【０１３２】マルチプレクサ７では、マルチプレクサ６
０〜６３のそれぞれから供給されたデータを、外部チャ
ンクアドレス信号ＥＸＴ．ＣＨＡのアドレスＡｃに基づ
く内部チャンクアドレス信号ＩＮＴ．ＣＨＡに応答し
て、第５〜第８サイクルにおいてバースト出力する。

【０１３３】さらに、そのようなバースト出力の動作と
オーバーラップして、第８サイクルで転送信号ＴＲＢが
Ｈレベルになる。それに応答して、次にバースト出力す
べきデータが、出メモリセルアレイ１から力レジスタ５
Ｂのデータ保持ブロックＢ０〜Ｂ３にそれぞれ転送され
て保持される。

【０１３４】このようなデータの転送を行なうために、
メモリアドレス信号ＭＡＤＤに示される次のアドレスＡ
ｍが、図１６の場合よりも１サイクル前に入力される。
それに従って、内部アドレス信号ＩＮＴ．ＡＤＤおよび
ワード線１１（ＷＬ）も、図１６の場合よりも１サイク
ル早く変化する。

【０１３５】そして、第９〜第１２サイクルでは、選択
信号ＳＥＬＢがＨレベルになる。それに応答して、出力
レジスタ５Ｂのデータ保持ブロックＢ０〜Ｂ３にそれぞ
れ保持されたデータが、マルチプレクサ６０〜６３でそ
れぞれ選択されて、マルチプレクサ７に供給される。

【０１３６】マルチプレクサ７では、マルチプレクサ６
０〜６３のそれぞれから供給されたデータを、外部チャ
ンクアドレス信号ＥＸＴ．ＣＨＡのアドレスＡｄに基づ
く内部チャンクアドレス信号ＩＮＴ．ＣＨＡに応答し
て、第９サイクル〜第１２サイクルにおいてバースト出
力する。

【０１３７】その後の読出動作においても、出力レジス
タ５Ａおよび５Ｂに交互にデータが転送される。これよ
り、一方の出力レジスタに保持されたデータのバースト
出力が行なわれている際に、他方の出力レジスタにデー
タが転送される動作が繰り返し行なわれる。

【０１３８】このように、第１実施例によるＳＲＡＭに
おいては、出力レジスタを２つ設け、それらの出力レジ
スタを、データのバースト出力用と、メモリセルアレイ
１からのデータ転送用とに交互に用いることにより、切
れ目がないデータのバースト出力を実現することができ
る。そのような効果に加えて、第１実施例によるＳＲＡ
Ｍにおいては、次のような効果を得ることができる。

【０１３９】すなわち、メモリアドレス信号ＭＡＤＤの
アドレスが入力されてから、メモリセルアレイ１で読出
されたデータがセンスアンプ４１で十分に増幅されるま
でに要する時間と、クロック信号ＣＬＫのサイクル時間
との関係を分離することができる。

【０１４０】このため、データの転送周期をできる限り
短くすることができ、その結果として、読出動作を高速
化することができる。さらに、メモリセルアレイ１の動
作速度が遅くても、高速の読出動作を実現することがで
きるため、たとえば、メモリセルアレイ１の動作速度を
向上させるために利用される高価なプロセス技術である
ＢｉＣＭＯＳ技術を用いる必要がない。その結果とし
て、低コストのプロセス技術を用いた半導体記憶装置に
おいて高速の読出動作を実現することができる。

【０１４１】第２実施例 次に、第２実施例について説明する。この第２実施例に
おいては、出力レジスタを３つ以上設けた例について説
明する。

【０１４２】図３は、第２実施例によるバースト動作が
可能なＳＲＡＭの構成を示すブロック図である。この図
３において図１と共通する部分には同一の参照符号を付
しその説明を省略する。

【０１４３】図３のＳＲＡＭが図１のものと異なるのは
次の点である。出力レジスタ５Ａおよび５Ｂの代わりに
３つ以上の出力レジスタ５Ａ〜５Ｋが設けられる。マル
チプレクサ６０〜６３の代わりに、選択する対象の出力
レジスタの数が異なるマルチプレクサ６０ａ〜６３ａが
設けられる。制御回路７１が設けられていない。デコー
ダ７２の代わりに、デコーダ７３が設けられる。マルチ
プレクサ６０ａ〜６３ａを制御する選択信号ＳＥＬを発
生するデコーダ７４が設けられる。以上が図１のＳＲＡ
Ｍとの相違点である。

【０１４４】出力レジスタ５Ａ〜５Ｋの各々は、図１の
出力レジスタ５Ａおよび５Ｂと同様の構成を有する。デ
コーダ７３は、外部から入力ピン９５を介して書込レジ
スタアドレス信号ＷＲＡを受ける。

【０１４５】この書込レジスタアドレス信号ＷＲＡは、
出力レジスタ５Ａ〜５Ｋのうち、データを書込む対象の
出力レジスタを指定するためのものである。デコーダ７
３は、書込レジスタアドレス信号ＷＲＡに応答して、出
力レジスタ５Ａ〜５Ｋにそれぞれ転送信号ＴＲを供給す
る。

【０１４６】デコーダ７４は、外部から入力ピン９６を
介して読出レジスタアドレス信号ＲＲＡを受ける。この
読出レジスタアドレス信号ＲＲＡは、マルチプレクサ６
０ａ〜６３ａの各々において、データを読出す対象の出
力レジスタを指定するためのものである。デコーダ７４
は、読出レジスタアドレス信号ＲＲＡに応答して、出力
レジスタ５Ａ〜５Ｋのうちの１つを選択する選択信号Ｓ
ＥＬをマルチプレクサ６０ａ〜６３ａのそれぞれに供給
する。

【０１４７】マルチプレクサ６０ａ〜６３ａの各々は、
出力レジスタ５Ａ〜５Ｋのそれぞれにおいて対応するデ
ータ保持ブロックに保持されたデータを受ける。そし
て、マルチプレクサ６０ａ〜６３ａの各々は、選択信号
ＳＥＬに応答して、データを出力するための選択する１
つの出力レジスタを選択し、その選択レジスタでの対応
するデータ保持ブロックに保持されたデータをマルチプ
レクサ７へ供給する。

【０１４８】次に、図３のＳＲＡＭの読出動作について
説明する。図４は、図３のＳＲＡＭの読出動作時におけ
る各部の動作波形を示すタイミングチャートである。以
下の説明において、図２のタイミングチャートに示され
る動作と共通する部分の説明は省略する。

【０１４９】図４を参照して、クロック信号ＣＬＫの第
２サイクルの最初の立上りエッジで、メモリアドレス信
号ＭＡＤＤが示すアドレスＡｎが、内部レジスタ２０に
取込まれ、かつ、書込レジスタアドレス信号ＷＲＡが示
すアドレスＡｘがデコーダ７３に取込まれる。そのアド
レスＡｘは、出力レジスタ５Ａ〜５Ｋのうちの１つの出
力レジスタを指定するアドレスである。

【０１５０】そして、第４サイクルにおいて、書込レジ
スタアドレス信号ＷＲＡのアドレスＡｘで指定された１
つの出力レジスタにセンスアンプ４１で増幅されたデー
タが次のように転送される。すなわち、転送信号ＴＲ
（ｘ）がＨレベルになる。それに応答して、出力レジス
タ５Ａ〜５Ｋのうちの１つの出力レジスタにデータが転
送され、その出力レジスタにデータが保持される。

【０１５１】そして、データ入出力ピン９にデータを転
送する出力レジスタを選択するために、読出レジスタア
ドレス信号ＲＲＡがデコーダ７４に入力される。デコー
ダ７４では、読出レジスタアドレス信号ＲＲＡが示すア
ドレスＡｘに対応する出力レジスタを選択する選択信号
ＳＥＬ（ｘ）をマルチプレクサ６０ａ〜６３ａにそれぞ
れ供給する。

【０１５２】この場合の読出レジスタアドレス信号ＲＲ
ＡにおけるアドレスＡｘは、出力レジスタ５Ａ〜５Ｋの
うちの保持したデータを読出す１つの出力レジスタを指
定するアドレスである。

【０１５３】そして、選択信号ＳＥＬ（ｘ）に応答し
て、マルチプレクサ６０ａ〜６３ａが、１つの出力レジ
スタにおいて対応するデータ保持ブロックに保持された
データを選択し、選択したデータそれぞれマルチプレク
サ７に供給する。

【０１５４】そして、マルチプレクサ７は、バーストカ
ウンタ部８から供給される内部チャンクアドレス信号Ｉ
ＮＴ．ＣＨＡに応答して、マルチプレクサ６０ａ〜６３
ａから供給されたデータを順次データ入出力ピン９へ転
送する。これにより、データ入出力ピン９を介してデー
タがバースト出力される。

【０１５５】そして、第６サイクルにおいてメモリアド
レス信号ＭＡＤＤが示すアドレスＡｍおよび書込レジス
タアドレス信号ＷＲＡが示すアドレスＡｙが取込まれ、
それらのアドレスに対応して、前述した動作と同様の動
作が引続き行なわれることにより、アドレスＡｍに対応
するデータが切れ目なくバースト出力される。

【０１５６】この第２実施例によるＳＲＡＭでは、３つ
以上の出力レジスタが設けられているため、データのバ
ースト出力を切れ目なく実行することができる等の第１
実施例で得られる効果と同様の効果を得ることができ
る。

【０１５７】さらに、このように３つ以上の出力レジス
タを設けた場合、次のような制御を行なうことによりさ
らにその他の特徴的な効果を得ることができる。その制
御の詳細を、出力レジスタを３つ設けた場合を代表例と
して以下に説明する。

【０１５８】３つの出力レジスタのうち、１つの第１の
出力レジスタに、メモリセルアレイ１において頻繁に読
出される行のデータを固定的に保持させる。そして、残
りの２つの第２および第３の出力レジスタを用いて、前
述した第１実施例で説明したような切れ目がないバース
ト出力の動作を実行させる。

【０１５９】そして、第１の出力レジスタに保持された
データに対応するアドレスをアクセスする場合に、メモ
リセルアレイ１のメモリセルをアクセスせずに、その第
１の出力レジスタから、保持されたデータを出力させ
る。

【０１６０】このような制御を実行すれば、その第１の
出力レジスタからデータの読出を実行する期間中は、メ
モリセルアレイ１が使用されない。このため、その期間
中に、第１の出力レジスタの読出動作にオーバーラップ
して、メモリセルアレイ１のメモリセルへのデータの書
込動作またはメモリセルアレイ１のメモリセルから他の
出力レジスタへのデータの転送動作を実行することがで
きる。

【０１６１】このように、３つ以上の出力レジスタを設
けた場合には、頻繁に使用されるデータを、メモリセル
アレイ１のメモリセルをアクセスすることなく、出力レ
ジスタから取出せるため、読出動作をさらに高速化する
ことができる。その結果、半導体記憶装置の全体の性能
を向上させることができる。

【０１６２】このような動作を実行することができるの
は、書込レジスタアドレス信号ＷＲＡおよび読出レジス
タアドレス信号ＲＲＡをそれぞれ外部から供給するよう
にしたために、複雑な制御が外部から自由に実行させる
ことが可能であるからである。

【０１６３】コンピュータシステムを考えた場合、その
ような書込レジスタアドレス信号ＷＲＡおよび読出レジ
スタアドレス信号ＲＲＡは、たとえば、ホストＭＰＵ等
の外部のシステムから供給すればよい。

【０１６４】第３実施例 次に、第３実施例について説明する。この第３実施例で
は、複数の動作サイクルにわたって入力される一連のデ
ータを一括してメモリセルに書込むことを可能にする例
について説明する。

【０１６５】図５は、第３実施例によるバースト動作が
可能なＳＲＡＭの構成を示すブロック図である。この図
５において図１と共通する部分には同一の参照符号を付
しその説明を省略する。また、図５においては、図１に
示されたようなデータの読出に関する回路の図示を省略
し、データの書込に関する回路を図示する。

【０１６６】図５を参照して、この図５のＳＲＡＭが図
１と異なるのは次の点である。図１に示された出力レジ
スタ５Ａおよび５Ｂ、マルチプレクサ６０〜６３、制御
回路７１およびデコーダ７２等のデータの読出に関連す
る回路が図示されていない。そして、データの書込に関
連する回路として、入力レジスタ５Ｌ、ライトドライバ
４２および制御回路７５が設けられる。

【０１６７】入力レジスタ５Ｌは、図１の出力レジスタ
５Ａまたは５Ｂと同様の構成を有する。すなわち、メモ
リセルアレイ１のメモリブロックＭ０〜Ｍ３のそれぞれ
に対応する４つのデータ保持ブロックＬ０〜Ｌ３に分割
されている。

【０１６８】入力レジスタ５Ｌは、複数のサイクルにわ
たって入力される入力データＤＩを、データ入出力ピン
９を介して受ける。さらに、入力レジスタ５Ｌは、制御
信号として、バーストカウンタ部８からの内部チャンク
アドレス信号ＩＮＴ．ＣＨＡと、入力ピン９７を介して
入力されるレジスタ読出／書込制御信号Ｒ／ＷＲＣとを
受ける。

【０１６９】ここで、レジスタ読出／書込制御信号Ｒ／
ＷＲＣは、入力データＤＩを入力レジスタ５Ｌに書込む
か否かを制御するための信号である。入力レジスタ５Ｌ
は、レジスタ読出／書込制御信号Ｒ／ＷＲＣに応答して
入力データＤＩを書込むか否かが制御される。入力レジ
スタ５Ｌにおいて入力データＤＩを書込む場合には、内
部チャンクアドレス信号ＩＮＴ．ＣＨＡに応答して、複
数の動作サイクルにわたって入力データＤＩをデータ保
持ブロックＬ０〜Ｌ３に順次書込む。

【０１７０】入力レジスタ５Ｌでは、書込まれたデータ
を各データ保持ブロックに保持する。なお、図５におい
ては、入力レジスタ５Ｌの各データ保持ブロックが、７
２ビットのデータを保持する例を示してある。

【０１７１】入力レジスタ５Ｌのデータ保持ブロックＬ
０〜Ｌ３にそれぞれ保持されたデータは、所定のタイミ
ングで、ワードドライバ４２を介して対応するメモリブ
ロックＭ０〜Ｍ３に転送される。そして、それらの転送
されたデータは、メモリブロックＭ０〜Ｍ３内のメモリ
セルに書込まれる。

【０１７２】その場合のデータの転送動作は、制御回路
７５によって制御される。制御回路７５は、外部から入
力ピン９８を介してアレイ読出／書込制御信号Ｒ／ＷＡ
Ｃを受ける。そして、制御回路７５は、アレイ読出／書
込制御信号Ｒ／ＷＡＣに応答して、ライトドライバ制御
信号ＷＤをライトドライバ４２に供給する。

【０１７３】ライトドライバ４２は、ライトドライバ制
御信号ＷＤに応答して、入力レジスタ５Ｌのデータ保持
ブロックＬ０〜Ｌ３に保持されたデータをメモリセルア
レイ１のメモリブロックＭ０〜Ｍ３に同時に一括して転
送する。そして、メモリブロックＭ０〜Ｍ３に転送され
たデータは、デコーダ１１によって選択されたワード線
１１に接続された１行のメモリセルに書込まれる。

【０１７４】次に、図５のＳＲＡＭの書込動作を説明す
る。図６は、図５のＳＲＡＭの書込動作時における各部
の動作波形を示すタイミングチャートである。

【０１７５】図６を参照して、第２〜第５サイクルにお
いて、入力レジスタ５Ｌへのデータの書込が行なわれ
る。まず、第２サイクルにおける最初のクロック信号Ｃ
ＬＫの立上がりエッジで、外部チャンクアドレス信号Ｅ
ＸＴ．ＣＨＡが示すアドレスＡｎがバーストカウンタ部
８に取込まれる。そのアドレスＡｎは、ｎの値が入力レ
ジスタのＬ０〜Ｌ３の数字の部分に対応することを示し
ている。

【０１７６】したがって、外部チャンクアドレス信号Ｅ
ＸＴ．ＣＨＡに基づいてバーストカウンタ部８から出力
される内部チャンクアドレス信号ＩＮＴ．ＣＨＡが示す
アドレスＡｎ，Ａｎ＋１，Ａｎ＋２，Ａｎ＋３は、入力
レジスタ５Ｌにおけるデータ保持ブロックＬ０，Ｌ１，
Ｌ２，Ｌ３をそれぞれ指定する情報である。

【０１７７】アドレスＡｎが入力された後、レジスタ読
出／書込制御信号Ｒ／ＷＲＣがＬアクティブのパルスに
なる。このパルスは、内部チャンクアドレス信号ＩＮ
Ｔ．ＣＨＡが変化するごとにＬレベルになる。

【０１７８】入力レジスタ５Ｌでは、レジスタ読出／書
込制御信号Ｒ／ＷＲＣがＬレベルになるごとに、内部チ
ャンクアドレス信号ＩＮＴ．ＣＨＡが示すアドレスに対
応するデータ保持ブロックに入力データＤＩが順次書込
まれる。

【０１７９】そして、第６サイクルで、アレイ読出／書
込制御信号Ｒ／ＷＡＣが所定期間Ｌレベルになり、ワー
ド線制御信号ＷＤが第６〜第８サイクルにわたってＨレ
ベルになる。ライトドライバ制御信号ＷＤがＨレベルに
なると、入力レジスタ５Ｌに記憶されたデータが、ライ
トドライバ４２によって一括してメモリセルアレイ１に
おけるメモリブロックＭ０〜Ｍ３にそれぞれ転送され
る。

【０１８０】また、第６サイクルで、アレイ読出／書込
制御信号Ｒ／ＷＡＣがＬレベルになると同時に、メモリ
アドレス信号ＭＡＤＤに示されるアドレスＡｎが内部レ
ジスタ２０に取込まれる。

【０１８１】そして、そのアドレスＡｎに応答して、内
部アドレス信号ＩＮＴ．ＡＤＤに示されるアドレスＡｎ
がデコーダ２に供給される。それに応答して、第６〜第
８サイクルにわたって、ワード線１１（ＷＬ）がＨレベ
ルになる。このため、第６〜第８サイクルにおいて、メ
モリセルアレイ１に転送されたデータが、各メモリブロ
ックのメモリセルに書込まれる。

【０１８２】なお、図６においては、入力レジスタ５Ｌ
へのデータの書込終了直後の第６サイクルにおいて、メ
モリセルアレイ１へのデータの転送動作を開始させる制
御方法が示されている。

【０１８３】しかし、これに限らず、メモリセルアレイ
１へのデータの転送動作の開始時期は、第６サイクルよ
りも遅らせてもよい。その理由は、第６サイクル以降、
入力レジスタ５Ｌにはデータが保持されているため、い
つでもデータの転送が実行できるからである。

【０１８４】さらに、たとえば、メモリセルアレイ１の
メモリセルに書込むデータを遅くとも第８サイクルの始
まりまでに用意する必要がある場合は、メモリセルアレ
イへの書込動作の開始を、図６に示されている場合より
も２サイクル前に開始させることも可能である。

【０１８５】この第３実施例では、ＳＲＡＭにおいて、
入力レジスタ５Ｌをを設けたことにより、データの書込
においてバースト動作を実行することができる。このた
め、書込動作の速度を高速化することができる。さら
に、読出においてバースト出力を行なうＳＲＡＭに、こ
の実施例のような入力レジスタ５Ｌを設けた場合には、
データの書込速度を、データの読出速度と同じ速度まで
高速化することができる。

【０１８６】第４実施例 次に、第４実施例について説明する。この第４実施例に
おいては、第３実施例の変形例について説明する。

【０１８７】図７は、第４実施例によるバースト動作が
可能なＳＲＡＭの構成を示すブロック図である。この図
７において図５と共通する部分には同一の参照符号を付
し、その説明を省略する。

【０１８８】図７のＳＲＡＭが図５のものと異なるの
は、バーストカウンタ部８が設けられていないことおよ
び書込外部チャンクアドレス信号ＥＸＴ．ＣＨＡＷが入
力レジスタ５Ｌの制御信号として用いられることであ
る。

【０１８９】外部書込チャンクアドレス信号ＥＸＴ．Ｃ
ＨＡＷは、図６に示された内部チャンクアドレス信号Ｉ
ＮＴ．ＣＨＡと同様にクロック信号ＣＬＫの１サイクル
ごとにアドレスが変化する信号である。すなわち、外部
書込チャンクアドレス信号ＥＸＴ．ＣＨＡＷは、ＳＲＡ
Ｍの動作サイクルを規定するクロック信号ＣＬＫと同期
する信号である。この外部書込チャンクアドレス信号Ｅ
ＸＴ．ＣＨＡＷは、外部から入力ピン９９を介して入力
レジスタ５Ｌに供給される。

【０１９０】入力レジスタ５Ｌでは、外部書込チャンク
アドレス信号ＥＸＴ．ＣＨＡＷに応答して、データを書
込むデータ保持ブロックが順次変更される。

【０１９１】次に、図７のＳＲＡＭの読出動作を説明す
る。図８は、図７のＳＲＡＭの書込動作時における各部
の動作波形を示すタイミングチャートである。以下の説
明においては、図６に示されたタイミングチャートと同
様の動作の説明を省略する。

【０１９２】図８に示されるタイミングチャートが、図
６に示されるタイミングチャートと異なるのは、外部書
込チャンクアドレス信号ＥＸＴ．ＣＨＡＷである。図８
に示されるように、外部書込チャンクアドレス信号ＷＸ
Ｔ．ＣＨＡＷは、図６に示される内部チャンクアドレス
信号ＩＮＴ．ＣＨＡと同様にアドレスがクロック信号Ｃ
ＬＫに同期して変化する。

【０１９３】これにより、図７のＳＲＡＭでは、図５の
ＳＲＡＭと同様に、データの書込時においてバースト動
作を実行することができる。

【０１９４】このように、第４実施例によるＳＲＡＭで
は、第３実施例の場合と同様に、書込時に、バースト動
作をすることができる。したがって、第４実施例による
ＳＲＡＭでは、第３実施例の場合と同様の効果を得るこ
とができる。

【０１９５】それに加えて、第４実施例によるＳＲＡＭ
では、次のような特徴的な効果を得ることができる。メ
モリセルアレイ１におけるメモリセルへのデータの書込
動作は、必ずしも、バーストカウンタ部のカウント結果
に基づくバーストシーケンスに従って実行されるとは限
らない。

【０１９６】したがって、このように、外部から外部書
込チャンクアドレス信号ＥＸＴ．ＣＨＡＷを供給するこ
とにより、外部装置から書込時のバースト動作を自由に
制御することができる。

【０１９７】第５実施例 次に、第５実施例について説明する。この第５実施例で
は、以上に説明した実施例を組合せた例について説明す
る。詳しくは、この実施例５では、書込動作および読出
動作をオーバーラップさせて実行するＳＲＡＭの例につ
いて説明する。

【０１９８】図９は、第５実施例によるバースト動作が
可能なＳＲＡＭの構成を示すブロック図である。この図
９に示されるＳＲＡＭは、図３の出力レジスタ５Ａ〜５
Ｋを２つ（５Ａおよび５Ｂ）に変更したＳＲＡＭにおけ
るメモリセルアレイ１からのデータの読出動作に関連す
る回路（読出回路）と、図７のＳＲＡＭにおいてメモリ
セルアレイ１へのデータの書込動作に関連する回路（書
込回路）とを組合せたものである。ただし、これらの読
出回路および書込回路を組合せたことに対応して、制御
回路７６が新たに設けられている。

【０１９９】したがって、図９のＳＲＡＭにおいては、
図３および図７のそれぞれと共通する部分に同一の参照
符号を付してある。そして、以下の説明においては、そ
のような共通する部分の説明を省略する。

【０２００】図９を参照して、制御回路７６は、外部か
らアレイ読出／書込制御信号Ｒ／ＷＡＣを受け、その信
号に応答して、センスアンプ４１と、ライトドライバ４
２とを選択的に動作させる。センスアンプ４１は読出時
に選択され、ライトドライバ４２は書込時に選択され
る。ここで、アレイ読出／書込制御信号Ｒ／ＷＡＣは、
センスアンプ４１と、ライトドライバ４２とを選択する
ための信号である。

【０２０１】このように構成された図９のＳＲＡＭにお
いては、メモリセルアレイ１からのデータの読出時およ
びメモリセルアレイ１へのデータの書込時のそれぞれに
おいてバースト動作が実行される。

【０２０２】次に、図９のＳＲＡＭにおけるデータの書
込動作および読出動作について説明する。図１０は、図
９のＳＲＡＭの書込動作時および読出動作時における各
部の動作波形を示すタイミングチャートである。以下の
説明においては、これまでに示した実施例と共通する動
作の説明を省略する。

【０２０３】図１０のタイミングチャートには、大きく
分けて次の３つの動作が示される。すなわち、メモリセ
ルアレイ１におけるアドレスＡｚへのデータの書込動
作、メモリセルアレイ１におけるアドレスＡｎからのデ
ータの読出動作およびメモリセルアレイ１におけるアド
レスＡｍからのデータの読出動作の３つの動作である。

【０２０４】これらの３つの動作は、各々が次のような
動作に分けられる。アドレスＡｚへのデータの書込動作
は、次の２つの動作に分けられる。すなわち、その２つ
の動作とは、第２〜第５サイクルにわたって実行され
る、入力レジスタ５Ｌへのデータの書込の動作ａ１と、
第１１〜第１３サイクルにわたって実行される、入力レ
ジスタ５Ｌからメモリセルアレイ１へのデータの転送の
動作ａ２とである。

【０２０５】アドレスＡｎからのデータの読出動作は、
次の２つの動作に分けられる。すなわち、その２つの動
作とは、第３〜第５サイクルにわたって実行される、メ
モリセルアレイ１から出力レジスタ５Ａまたは５Ｂへの
データの転送の動作ｂ１と、第６〜第９サイクルにわた
って実行される、出力レジスタ５Ａまたは５Ｂからデー
タ入出力ピン９へのデータの転送の動作ｂ２とである。

【０２０６】アドレスＡｍからのデータの読出動作は、
次の２つの動作に分けられる。すなわち、その２つの動
作とは、第７〜第９サイクルにわたって実行されるメモ
リセルアレイ１から出力レジスタ５Ａまたは５Ｂへのデ
ータの転送の動作ｃ１と、第１０〜第１３サイクルにわ
たって実行される出力レジスタ５Ａまたは５Ｂからデー
タ入出力ピン９へのデータの転送の動作ｃ２とである。

【０２０７】図１０に示された動作のうち、データの書
込動作および読出動作の各々は、これまでに示した実施
例と同様であるため、次の点を除いて詳細な説明を省略
する。

【０２０８】図９のＳＲＡＭでは、メモリセルアレイ１
に対する読出動作および書込動作において、センスアン
プ４１と、ライトドライバ４２とを選択的に動作させる
必要がある。アレイ読出／書込制御信号Ｒ／ＷＡＣがＨ
レベルの場合は、センスアンプ４１が選択的に動作し、
アレイ読出／書込制御信号Ｒ／ＷＡＣがＬレベルの場合
は、ライトドライバ４２が選択的に動作する。

【０２０９】このように構成された図９のＳＲＡＭにお
いては、データの書込時およびデータの読出時におい
て、ともにバースト動作を実行することができる。

【０２１０】さらに、図９のＳＲＡＭにおいて特徴的な
ことは次の点である。すなわち、メモリセルアレイ１か
ら出力レジスタ５Ａまたは５Ｂへのデータの転送動作
（ｂ１，ｃ１）または入力レジスタ５Ｌからメモリセル
アレイ１へのデータの転送動作（ａ２）と、出力レジス
タ５Ａまたは５Ｂからデータ入出力ピン９へのデータの
転送動作（ｂ２，ｃ２）またはデータ入出力ピン９から
入力レジスタ５Ｌへのデータの転送動作（ａ１）とをオ
ーバーラップして実行させることができる。

【０２１１】このように図９のＳＲＡＭでは、このよう
なオーバーラップ動作が実行できるため、メモリセルア
レイ１の使用効率を向上することができ、その結果、Ｓ
ＲＡＭのシステムの高性能化を図ることができる。

【０２１２】第６実施例 次に、第６実施例について説明する。この第６実施例に
おいては、入力レジスタに保持されており、まだメモリ
セルアレイに書込まれていないデータを高速で読出すこ
とが可能な例について説明する。

【０２１３】図１１は、第６実施例によるバースト動作
が可能なＳＲＡＭの構成を示すブロック図である。図１
１において図９と共通する部分には同一の参照符号を付
しその説明を適宜省略する。

【０２１４】図１１のＳＲＡＭが図９のものと異なるの
は、次の点である。デコーダ７３の代わりにデコーダ７
７が設けられている。マルチプレクサ６０〜６３の代わ
りにマルチプレクサ６４〜６７が設けられている。デコ
ーダ７４の代わりにデコーダ７８が設けられている。入
力レジスタ５Ｌに保持されたデータの転送先が、ライト
ドライバ４２と、マルチプレクサ６４〜６７とであるこ
とである。以上が主な相違点である。

【０２１５】読出レジスタアドレス信号ＲＲＡに基づい
て、デコーダ７８は、マルチプレクサ６４〜６７の各々
が、入力される３つのデータのうちの１つを選択するた
めの選択信号を出力する。マルチプレクサ６４〜６７
は、それぞれ図９のマルチプレクサ６０〜６３に対応す
るものである。

【０２１６】入力レジスタ５Ｌのデータ保持ブロックＬ
０〜Ｌ３に保持されたデータは、ライトドライバ４２に
供給される他、マルチプレクサ６４〜６７にそれぞれ供
給される。

【０２１７】マルチプレクサ６４は、データ保持ブロッ
クＡ０，Ｂ０およびＬ０に保持されたデータをそれぞれ
受ける。マルチプレクサ６５は、データ保持ブロックＡ
１，Ｂ１およびＬ１に保持されたデータをそれぞれ受け
る。マルチプレクサ６６は、データ保持ブロックＡ２，
Ｂ２およびＬ２に保持されたデータをそれぞれ受ける。
マルチプレクサ６７は、データ保持ブロックＡ３，Ｂ３
およびＬ３に保持されたデータをそれぞれ受ける。

【０２１８】マルチプレクサ６４〜６７の各々は、出力
レジスタ５Ａおよび５Ｂならびに入力レジスタ５Ｌのう
ち１つのレジスタからのデータを、デコーダ７８からの
選択信号に応答して選択的にマルチプレクサ７へ供給す
る。

【０２１９】このような構成により、図１１のＳＲＡＭ
においては、入力レジスタ５Ｌに保持されており、まだ
メモリセルアレイ１のメモリセルに書込まれていないデ
ータを、データ入出力ピン９から外部へ出力することが
できる。したがって、入力されたデータを高速で外部に
取出すことができる。

【０２２０】

【発明の効果】請求項１に記載の本発明によれば、複数
のブロックに分割されたメモリセルアレイから読出され
たデータが、各々が複数の出力データ保持ブロックを有
する複数の出力レジスタに保持される。このため、各出
力レジスタに異なるデータを保持させることができる。

【０２２１】そして、１つの出力レジスタが選択され、
その出力レジスタにおける複数の出力データ保持ブロッ
クに保持されたデータが、カウンタ手段のカウント結果
に応答して順次データ出力ピンに転送される。これによ
り、データがバースト出力される。

【０２２２】１つの出力レジスタに保持されたデータを
バースト出力する際には、メモリセルアレイのメモリセ
ルから読出されたデータをその他の出力レジスタに転送
する動作を実行させることができる。したがって、バー
スト出力すべき複数組のデータのバースト出力を順次切
れ目なく実行することができる。

【０２２３】このようなバースト出力を行なう結果、メ
モリセルアレイから外部へのデータの読出動作をメモリ
セルアレイの動作速度と無関係に高速化することができ
る。

【０２２４】請求項２に記載の本発明によれば、出力レ
ジスタ選択手段は、外部から供給されるアドレス入力信
号に応答して１つの出力レジスタを選択する。したがっ
て、外部から自由に出力レジスタを選択する制御を行な
うことができる。

【０２２５】請求項３に記載の本発明によれば、複数の
ブロックに分割されたメモリセルアレイから読出された
データが、各々が複数の出力データ保持ブロックを有す
る複数の出力レジスタのうち、書込のために選択された
１つの出力レジスタに保持される。このため、各出力レ
ジスタに異なるデータを保持させることができる。

【０２２６】そして、複数の出力レジスタのうち、読出
のために選択された１つの出力レジスタにおける複数の
出力データ保持ブロックに保持されたデータが、カウン
タ手段のカウント結果に応答して順次データ出力ピンに
転送される。

【０２２７】これにより、データがバースト出力され
る。１つの出力レジスタに保持されたデータのバースト
出力の際には、メモリセルアレイから読出されたデータ
をその他の出力レジスタに転送する動作を実行させるこ
とができる。したがって、バースト出力すべき複数組の
データのバースト出力を順次切れ目なく実行することが
できる。

【０２２８】このようなバースト出力を行なう結果、メ
モリセルアレイから外部へのデータの読出動作を、メモ
リセルアレイの動作速度と無関係に高速化することがで
きる。

【０２２９】請求項４に記載の本発明によれば、書込レ
ジスタ選択手段が、外部から供給される第１のアドレス
入力信号に応答して１つの出力レジスタを選択し、読出
レジスタ選択手段が、外部から供給される第２のアドレ
ス入力信号に応答して１つの出力レジスタを選択する。

【０２３０】このように、出力レジスタについてのデー
タの書込およびデータの読出における出力レジスタの選
択を、外部からのアドレス入力信号に基づいて制御でき
る。このため、外部から自由に半導体記憶装置内の制御
を行なうことができる。

【０２３１】請求項５に記載の本発明によれば、少なく
とも３つの出力レジスタのうちの１つの出力レジスタ
に、メモリセルアレイにおけるメモリセルのデータが固
定的に保持される。これにより、頻繁に読出されるデー
タを出力レジスタに固定的に保持しておけば、その１つ
の出力レジスタをキャッシュメモリのように使用するこ
とができる。このため、メモリセルアレイから外部への
データの読出動作を高速化することができる。

【０２３２】請求項６に記載の本発明によれば、複数の
入力レジスタにおいて、複数の動作サイクルにわたって
データ入力ピンを介して入力されるデータが、複数の入
力データ保持ブロックにそれぞれ書込まれて保持され
る。そして、そのように保持されたデータは、メモリセ
ルアレイの各ブロックのメモリセルに一括転送される。

【０２３３】このように入力レジスタを設け、メモリセ
ルアレイの各ブロックのメモリセルにデータを一括転送
することにより、外部からメモリセルアレイのメモリセ
ルへのデータの書込動作をメモリセルアレイの動作速度
と無関係に高速化することができる。

【０２３４】請求項７に記載の本発明によれば、入力レ
ジスタにおいて、外部からのクロック信号に同期して、
カウンタ手段のカウント結果と、入力データ保持ブロッ
クとの予め定められた関係に基づいて、入力されるデー
タがそのカウント結果に対応する入力データ保持ブロッ
クに保持される。

【０２３５】したがって、書込動作において、データを
バースト入力することができる。このため、外部からメ
モリセルアレイのメモリセルへのデータの書込動作をメ
モリセルアレイの動作速度と無関係に高速化することが
できる。

【０２３６】請求項８に記載の本発明によれば、入力レ
ジスタにおいては、外部から入力されるデータが、外部
からのチャンクアドレス入力信号に対応するデータ保持
ブロックに保持される。その結果、外部からデータをバ
ースト入力する際のタイミングを外部から自由に制御す
ることができる。

【０２３７】請求項９に記載の本発明によれば、出力レ
ジスタに保持されたデータの他に、メモリセルアレイの
メモリセルに転送されるデータと同じデータが、データ
選択手段に供給される。

【０２３８】したがって、メモリセルアレイのメモリセ
ルに記憶されたデータを読出す場合は、出力レジスタに
保持されたデータを選択的にバースト出力できる。一
方、入力レジスタに保持された状態でまだメモリセルア
レイに書込まれていないデータを読出す場合は、入力レ
ジスタに保持されたデータを選択的にバースト出力でき
る。

【０２３９】このように、入力レジスタに保持された状
態でまだメモリセルアレイに書込まれていないデータを
バースト出力できるので、データを高速で外部へ取出す
ことができる。

【０２４０】請求項１０に記載の本発明によれば、デー
タ入出力ピンから入力レジスタのデータの転送、入力レ
ジスタからメモリセルアレイの複数のブロックへのデー
タの転送、メモリセルアレイの複数のブロックから複数
の出力レジスタへのデータの転送、および複数の出力レ
ジスタからデータ出力ピンへのデータの転送が実行され
る。

【０２４１】このため、メモリセルアレイから外部への
データの読出を複数の出力レジスタを介して行なうこと
ができ、かつ、外部からメモリセルアレイへのデータの
書込を入力レジスタを介して行なうことができる。その
結果、データの読出動作およびデータの書込動作をとも
にメモリセルアレイの動作速度と無関係に高速化するこ
とができる。

【０２４２】請求項１１に記載の本発明によれば、入力
レジスタからメモリセルアレイの複数のブロックへのデ
ータの転送動作またはメモリセルアレイの複数のブロッ
クから複数の出力レジスタへのデータの転送動作と、デ
ータ入力ピンから入力レジスタへのデータの転送動作ま
たは複数の出力レジスタからデータ出力ピンへのデータ
の転送動作とが、同時に実行される。

【０２４３】このように半導体記憶装置内におけるデー
タの転送動作をオーバーラップてし行なうことができる
ため、メモリセルアレイの使用効率を高めることができ
る。

【図面の簡単な説明】

【図１】 第１実施例によるバースト動作が可能なＳＲ
ＡＭの構成を示すブロック図である。

【図２】 図１のＳＲＡＭの読出動作時における各部の
動作波形を示すタイミングチャートである。

【図３】 第２実施例によるバースト動作が可能なＳＲ
ＡＭの構成を示すブロック図である。

【図４】 図３のＳＲＡＭの読出動作時における各部の
動作波形を示すタイミングチャートである。

【図５】 第３実施例によるバースト動作が可能なＳＲ
ＡＭの構成を示すブロック図である。

【図６】 図５のＳＲＡＭの書込動作時における各部の
動作波形を示すタイミングチャートである。

【図７】 第４実施例によるバースト動作が可能なＳＲ
ＡＭの構成を示すブロック図である。

【図８】 図７のＳＲＡＭの書込動作時における各部の
動作波形を示すタイミングチャートである。

【図９】 第５実施例によるバースト動作が可能なＳＲ
ＡＭの構成を示すブロック図である。

【図１０】 図９のＳＲＡＭの書込動作および読出動作
時における各部の動作波形を示すタイミングチャートで
ある。

【図１１】 第６実施例によるバースト動作が可能なＳ
ＲＡＭの構成を示すブロック図である。

【図１２】 バースト動作が可能な従来のＳＲＡＭの構
成を示すブロック図である。

【図１３】 図１２のＳＲＡＭの読出動作時における各
部の動作波形を示すタイミングチャートである。

【図１４】 図１２のＳＲＡＭの書込動作時における各
部の動作波形を示すタイミングチャートである。

【図１５】 バースト動作が可能なその他の従来のＳＲ
ＡＭの構成を示すブロック図である。

【図１６】 図１５のＳＲＡＭの読出動作時における各
部の動作波形を示すタイミングチャートである。

【符号の説明】

１ メモリセルアレイ、２，７２〜７４ デコーダ、
７，６０〜６７，６０ａ〜６３ａ マルチプレクサ、８
バーストカウンタ部、５Ａ〜５Ｋ 出力レジスタ、５
Ｌ 入力レジスタ、Ａ０〜Ａ３，Ｂ０〜Ｂ３，Ｋ０〜Ｋ
３，Ｌ０〜Ｌ３データ保持ブロック、Ｍ０〜Ｍ３ メモ
リブロック。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数行および複数列に配置され、データ
   を記憶する複数のメモリセルを有し、それらのメモリセ
   ルが複数列単位の複数のブロックに分割されたメモリセ
   ルアレイと、 各々が前記メモリセルアレイにおける前記複数のブロッ
   クから読出されたデータを保持する複数の出力レジスタ
   とを備え、 前記複数の出力レジスタの各々は、前記メモリセルアレ
   イにおける前記複数のブロックのそれぞれに対応して設
   けられ、対応する前記ブロックから読出されたデータを
   保持する複数の出力データ保持ブロックを含み、 前記複数の出力レジスタのうちの１つの出力レジスタを
   選択する出力レジスタ選択手段と、 外部からのクロック信号を受け、そのクロック信号に同
   期してカウントを行なうカウンタ手段と、 前記データを外部に出力するためのデータ出力ピンと、 前記クロック信号の複数のサイクルにわたって前記デー
   タを出力するために、前記出力レジスタ選択手段により
   選択された出力レジスタにおける前記複数の出力データ
   保持ブロックを前記カウンタ手段のカウント結果に基づ
   いて順次選択し、選択された出力データ保持ブロックに
   保持されたデータを順次前記データ出力ピンに転送する
   出力データ転送手段とをさらに備えた、半導体記憶装
   置。
2. 【請求項２】 前記出力レジスタ選択手段は、選択する
   前記出力レジスタを示すアドレス入力信号を外部から受
   け、そのアドレス入力信号に応答して１つの前記出力レ
   ジスタを選択する、請求項１記載の半導体記憶装置。
3. 【請求項３】 複数行および複数列に配置され、データ
   を記憶する複数のメモリセルを有し、それらのメモリセ
   ルが複数列単位の複数のブロックに分割されたメモリセ
   ルアレイと、 各々が、前記メモリセルアレイにおける前記複数のブロ
   ックから読出されたデータが書込まれ、書込まれたデー
   タを保持する複数の出力レジスタとを備え、 前記複数の出力レジスタの各々は、前記メモリセルアレ
   イにおける前記複数のブロックのそれぞれに対応して設
   けられ、対応する前記ブロックから読出されたデータを
   保持する複数の出力データ保持ブロックを含み、 前記メモリセルアレイから前記複数の出力レジスタにデ
   ータを書込む際に、そのデータが書込まれる１つの前記
   出力レジスタを選択する書込レジスタ選択手段と、 前記複数の出力レジスタに保持されたデータを読出す際
   に、データが読出される１つの前記出力レジスタを選択
   する読出レジスタ選択手段と、 外部からのクロック信号を受け、そのクロック信号に同
   期してカウントを行なうカウンタ手段と、 データを外部に出力するためのデータ出力ピンと、 前記クロック信号の複数のサイクルにわたって前記デー
   タを出力するために、前記読出レジスタ選択手段により
   選択された出力レジスタにおける前記複数の出力データ
   保持ブロックを前記カウンタ手段のカウント結果に応答
   して順次選択し、選択された出力データ保持ブロックに
   保持されたデータを順次前記データ出力ピンに転送する
   出力データ転送手段とをさらに備えた、半導体記憶装
   置。
4. 【請求項４】 前記書込レジスタ選択手段は、選択する
   前記出力レジスタを示す第１のアドレス入力信号を外部
   から受け、その第１のアドレス入力信号に応答して１つ
   の前記出力レジスタを選択し、 前記読出レジスタ選択手段は、選択する前記出力レジス
   タを示す第２のアドレス入力信号を外部から受け、その
   第２のアドレス入力信号に応答して１つの前記出力レジ
   スタを選択する、請求項３記載の半導体記憶装置。
5. 【請求項５】 前記複数の出力レジスタは、少なくとも
   ３つ設けられ、それらのうちの１つの出力レジスタに前
   記メモリセルアレイにおけるメモリセルのデータが固定
   的に保持される、請求項３記載の半導体記憶装置。
6. 【請求項６】 複数行および複数列に配置され、データ
   を記憶する複数のメモリセルを有し、それらのメモリセ
   ルが複数列単位の複数のブロックに分割されたメモリセ
   ルアレイと、 メモリアドレス入力信号を受け、そのメモリアドレス入
   力信号に応答して前記メモリセルアレイにおいてアクセ
   スするメモリセルの行を選択する行選択手段と、 複数の動作サイクルにわたって外部から入力されるデー
   タを受けるデータ入力ピンと、 前記データ入力ピンを介して入力され、前記メモリセル
   アレイのメモリセルに書込まれるデータを保持する入力
   レジスタとを備え、 前記入力レジスタは、前記メモリセルアレイにおける複
   数のブロックのそれぞれに対応して設けられ、各々が対
   応する前記ブロックに書込むためのデータを保持する複
   数の入力データ保持ブロックを含み、 制御信号を受け、その制御信号に応答して、前記入力レ
   ジスタの各入力データ保持ブロックに保持されたデータ
   を、前記メモリセルアレイにおいて前記行選択手段によ
   って選択されたメモリセルに転送する入力データ転送手
   段をさらに備えた、半導体記憶装置。
7. 【請求項７】 前記動作サイクルを規定するクロック信
   号を外部から受け、そのクロック信号に同期してカウン
   トを行なうカウンタ手段をさらに備え、 前記入力レジスタは、前記カウンタ手段のカウント結果
   と、前記データを保持する前記複数の入力データ保持ブ
   ロックとの予め定められた関係に基づき、入力されるデ
   ータを前記カウント結果に対応する入力データ保持ブロ
   ックに保持する、請求項６記載の半導体記憶装置。
8. 【請求項８】 前記入力レジスタは、前記複数の動作サ
   イクルの各動作サイクルにおいて入力されるデータを保
   持する入力データ保持ブロックを示すチャンクアドレス
   入力信号を外部から受け、そのチャンクアドレス入力信
   号が示す入力データ保持ブロックに前記データを保持す
   る、請求項６記載の半導体記憶装置。
9. 【請求項９】 各々が前記メモリセルアレイにおける前
   記複数のブロックから読出されたデータを保持する複数
   の出力レジスタをさらに備え、 前記複数の出力レジスタの各々は、前記メモリセルアレ
   イにおける前記複数のブロックのそれぞれに対応して設
   けられ、対応する前記ブロックから読出されたデータを
   保持する複数の出力データ保持ブロックを含み、 前記複数の出力レジスタの各々における複数の出力デー
   タ保持ブロックに保持されたデータおよび前記入力レジ
   スタにおける複数の入力データ保持ブロックに保持され
   たデータを受け、それらのうちの１つの出力レジスタま
   たは入力レジスタからのデータを、外部から供給される
   読出アドレス入力信号に応答して選択するデータ選択手
   段と、 外部からのクロック信号を受け、そのクロック信号に同
   期してカウントを行なうカウンタ手段と、 データを外部に出力するためのデータ出力ピンと、 前記クロック信号の複数のサイクルにわたって前記デー
   タを出力するために、前記データ選択手段により選択さ
   れたデータを順次前記データ出力ピンに転送する出力デ
   ータ転送手段とをさらに備えた、請求項６記載の半導体
   記憶装置。
10. 【請求項１０】 複数行および複数列に配置され、デー
    タを記憶する複数のメモリセルを有し、それらのメモリ
    セルが複数列単位の複数のブロックに分割されたメモリ
    セルアレイと、 複数の動作サイクルにわたって外部から入力されるデー
    タを受けるデータ入力ピンと、 前記データ入力ピンを介して入力され、前記メモリセル
    アレイのメモリセルに書込まれるデータを保持する入力
    レジスタとを備え、 前記入力レジスタは、前記メモリセルアレイにおける前
    記複数のブロックのそれぞれに対応して設けられ、各々
    が対応する前記ブロックに書込むためのデータを保持す
    る複数の入力データ保持ブロックを含み、 前記メモリセルアレイにおける前記複数のブロックから
    読出されたデータを保持する複数の出力レジスタをさら
    に備え、 前記複数の出力レジスタの各々は、前記メモリセルアレ
    イにおける前記複数のブロックのそれぞれに対応して設
    けられ、各々が対応する前記ブロックから読出されたデ
    ータを保持する複数の出力データ保持ブロックを含み、 データを外部に出力するためのデータ出力ピンと、 前記データ入力ピンを介して入力されたデータを前記入
    力レジスタに転送する第１の転送手段と、 前記入力レジスタに保持されたデータをメモリセルアレ
    イの複数のブロックに転送する第２の転送手段と、 前記メモリセルアレイの複数のブロックから読出された
    データを前記複数の出力レジスタに転送する第３の転送
    手段と、 前記複数の出力レジスタに保持されたデータを前記デー
    タ出力ピンに転送する第４の転送手段とをさらに備え
    た、半導体記憶装置。
11. 【請求項１１】 前記第２の転送手段によるデータの転
    送動作または前記第３の転送手段によるデータの転送動
    作と、前記第１の転送手段によるデータの転送動作また
    は前記第４の転送手段によるデータの転送動作とが同時
    に行なわれる、請求項１０記載の半導体記憶装置。