JP2008181663A - 半導体記憶装置 - Google Patents

Abstract

【課題】小型化および消費電力の低減を図りながら、動作速度を向上することが可能な半導体記憶装置を提供する。
【解決手段】この半導体記憶装置は、互いに交差するように配置された複数のビット線対ＢＬおよび／ＢＬ、および、複数のワード線ＷＬと、ビット線対ＢＬおよび／ＢＬとワード線ＷＬとに接続され、データの入力および出力を行うための単一のポートを有するシングルポートＳＲＡＭセル６と、ワード線ＷＬに接続され、ロウアドレスを選択する第１ロウデコーダ１ａおよび第２ロウデコーダ１ｂと、ビット線対ＢＬおよび／ＢＬに接続され、カラムアドレスを選択する第１カラムデコーダ２ａおよび第２カラムデコーダ２ｂとを備えている。また、ワード線ＷＬは、複数のローカルワード線４に分割されている。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを含む半導体記憶装置に関する。

従来、データの入力および出力を行うための単一のポートを有するシングルポートＳＲＡＭセルを用いた半導体記憶装置が知られている。図８は、従来の一例によるシングルポートＳＲＡＭセルを示した回路図である。図８を参照して、従来の一例によるシングルポートＳＲＡＭセル１０６は、４つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１０５〜ＮＴ１０８）および２つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１０５およびＰＴ１０６）の合計６つのトランジスタから構成されており、フリップフロップ回路を基本構成としている。

図８に示した従来の一例によるシングルポートＳＲＡＭセルを用いた半導体記憶装置の動作としては、まず、初期状態において、ワード線ＷＬの電位はＬレベルに保持されている。これにより、初期状態では、ｎチャネルトランジスタＮＴ１０７およびＮＴ１０８のゲートの電位はＬレベルに保持されるので、ｎチャネルトランジスタＮＴ１０７およびＮＴ１０８はオフ状態に保持されている。この状態で、ノードＮＤ１０５の電位がＨレベルであるとともに、ノードＮＤ１０６の電位がＬレベルである場合には、ｎチャネルトランジスタＮＴ１０６およびｐチャネルトランジスタＰＴ１０６のゲートの電位は、Ｈレベルになるので、ｎチャネルトランジスタＮＴ１０６はオン状態になるとともに、ｐチャネルトランジスタＰＴ１０６はオフ状態になる。このとき、ｎチャネルトランジスタＮＴ１０８は、オフ状態であるので、ｎチャネルトランジスタＮＴ１０６を介して接地電位が供給されることにより、ノードＮＤ１０６の電位は、Ｌレベルに保持される。

そして、ノードＮＤ１０６の電位がＬレベルに保持されることにより、ｎチャネルトランジスタＮＴ１０５およびｐチャネルトランジスタＰＴ１０５のゲートの電位は、Ｌレベルになるので、ｎチャネルトランジスタＮＴ１０５はオフ状態になるとともに、ｐチャネルトランジスタＰＴ１０５はオン状態になる。このとき、ｎチャネルトランジスタＮＴ１０７は、オフ状態であるので、ｐチャネルトランジスタＰＴ１０５を介して正電圧Ｖｃｃが供給されることにより、ノードＮＤ１０５は、Ｈレベルに保持される。

上記のように、シングルポートＳＲＡＭセル１０６では、ｎチャネルトランジスタＮＴ１０７およびＮＴ１０８をオフ状態に保持することにより、ノードＮＤ１０５の電位およびノードＮＤ１０６の電位を保持することが可能となる。そして、ロウアドレスを選択するＨレベルの信号をワード線ＷＬに供給すると、ｎチャネルトランジスタＮＴ１０７およびＮＴ１０８のゲートの電位がＨレベルに上昇するので、ｎチャネルトランジスタＮＴ１０７およびＮＴ１０８はオン状態になる。これにより、ビット線ＢＬおよび／ＢＬを介して、シングルポートＳＲＡＭセル１０６に対してデータの書き込みおよび読み出しを行うことが可能となる。

しかしながら、図８に示した従来の一例によるシングルポートＳＲＡＭセルを用いた半導体記憶装置では、所定のワード線ＷＬを選択してＨレベルの信号を供給すると、そのワード線ＷＬに接続された全てのシングルポートＳＲＡＭセル１０６のｎチャネルトランジスタＮＴ１０７およびＮＴ１０８がオン状態になる。これにより、Ｈレベルの信号を供給したワード線ＷＬに接続される全てのシングルポートＳＲＡＭセル１０６に接続される全てのビット線対ＢＬおよび／ＢＬが活性化される。このように、所定のワード線ＷＬを選
択してＨレベルの信号を供給すると、全てのビット線対ＢＬおよび／ＢＬが活性化されるので、一方の系統から所定のシングルポートＳＲＡＭセル１０６にアクセスしている間は、他方の系統からどのシングルポートＳＲＡＭセル１０６に対してもアクセスすることはできない。このため、一方の系統からのアクセス中は、他方の系統からのアクセスはウェイト状態になるので、図８に示した従来の一例によるシングルポートＳＲＡＭセルを用いた半導体記憶装置では、半導体記憶装置の動作速度を向上するのは困難であるという不都合があった。

そこで、図８に示した従来の一例によるシングルポートＳＲＡＭセルを用いた半導体記憶装置の不都合を解消するために、２つの異なる系統から同時にデータの書き込みおよび読み出しを行うことが可能なデュアルポートＳＲＡＭセルを用いることにより、動作速度を向上させた半導体記憶装置が種々提案されている（たとえば、特許文献１参照）。

図９は、特許文献１に開示された従来の一般的なデュアルポートＳＲＡＭセルを示した回路図である。図９を参照して、従来の提案された一例によるデュアルポートＳＲＡＭセル１１６は、６つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１１５〜ＮＴ１２０）および２つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１１５およびＰＴ１１６）の合計８つのトランジスタから構成されている。また、このデュアルポートＳＲＡＭセル１１６は、図８に示した従来の一例によるシングルポートＳＲＡＭセル１０６と異なり、データの入力および出力を行うためのポートを２つ備えている。この２つのポートは、それぞれ、ｎチャネルトランジスタＮＴ１１７およびＮＴ１１８と、ｎチャネルトランジスタＮＴ１１９およびＮＴ１２０とによって構成されている。また、ｎチャネルトランジスタＮＴ１１７およびＮＴ１１８によって構成されたポートには、ビット線対ＢＬ１および／ＢＬ１と、ワード線ＷＬ１とが接続されている。ｎチャネルトランジスタＮＴ１１９およびＮＴ１２０によって構成されたポートには、ビット線対ＢＬ２および／ＢＬ２と、ワード線ＷＬ２とが接続されている。なお、ｎチャネルトランジスタＮＴ１１５、ｎチャネルトランジスタＮＴ１１６、ｐチャネルトランジスタＰＴ１１５およびｐチャネルトランジスタＰＴ１１６は、図８に示したｎチャネルトランジスタＮＴ１０５、ｎチャネルトランジスタＮＴ１０６、ｐチャネルトランジスタＰＴ１０５およびｐチャネルトランジスタＰＴ１０６と同様のフリップフロップ回路を基本構成としている。

次に、図９に示した従来の提案された一例によるデュアルポートＳＲＡＭセルを用いた半導体記憶装置の動作としては、まず、ｎチャネルトランジスタＮＴ１１５およびＮＴ１１６と、ｐチャネルトランジスタＰＴ１１５およびＰＴ１１６とにより、ノードＮＤ１１５およびＮＤ１１６の電位を保持する動作は、図８に示したシングルポートＳＲＡＭセルを用いた半導体記憶装置の動作と同様である。そして、ロウアドレスを選択するＨレベルの信号をワード線ＷＬ１に供給すると、ｎチャネルトランジスタＮＴ１１７およびＮＴ１１８のゲートの電位がＨレベルに上昇するので、ｎチャネルトランジスタＮＴ１１７およびＮＴ１１８はオン状態になる。これにより、ビット線対ＢＬ１および／ＢＬ１を介して、デュアルポートＳＲＡＭセル１１６にデータの書き込みおよび読み出しを行うことが可能となる。また、ロウアドレスを選択するＨレベルの信号をワード線ＷＬ２に供給すると、ｎチャネルトランジスタＮＴ１１９およびＮＴ１２０のゲートの電位がＨレベルに上昇するので、ｎチャネルトランジスタＮＴ１１９およびＮＴ１２０はオン状態になる。これにより、ビット線対ＢＬ２および／ＢＬ２を介して、デュアルポートＳＲＡＭセル１１６にデータの書き込みおよび読み出しを行うことが可能となる。この場合、ワード線ＷＬ１にＨレベルの信号を供給したとしても、ビット線対ＢＬ２および／ＢＬ２は活性化されないとともに、ワード線ＷＬ２にＨレベルの信号を供給したとしても、ビット線対ＢＬ１および／ＢＬ１は活性化されないので、一方のポートから所定のデュアルポートＳＲＡＭセル１１６にアクセスしている間に他方のポートから所定のデュアルポートＳＲＡＭセル１１６以外のデュアルポートＳＲＡＭセル１１６にアクセスすることができる。このように
、デュアルポートＳＲＡＭセル１１６を用いた半導体記憶装置では、異なる２つのデュアルポートＳＲＡＭセル１１６に対して、ビット線対ＢＬ１および／ＢＬ１と、ビット線対ＢＬ２および／ＢＬ２との２つの異なる系統から同時にデータの書き込みおよび読み出しを行うことができるので、半導体記憶装置に対して、２つの異なる系統から同時にアクセスすることが可能となる。これにより、一方の系統からのアクセス中に、他方の系統からのアクセスがウェイト状態になるのを抑制することができるので、半導体記憶装置の動作速度を向上することができる。
特開平５−１０９２７９号公報

しかしながら、図９に示した従来の提案されたデュアルポートＳＲＡＭセルを用いた半導体記憶装置では、１つのデュアルポートＳＲＡＭセル１１６が有する２つのポートに対応して、２組のビット線対ＢＬ１、／ＢＬ１、および、ＢＬ２、／ＢＬ２と、２本のワード線ＷＬ１およびＷＬ２とを設ける必要があるので、シングルポートＳＲＡＭセルを用いた半導体記憶装置に比べて、ビット線およびワード線の数が２倍に増大するという不都合がある。これにより、ビット線およびワード線を配置するスペースが増大するという不都合がある。また、デュアルポートＳＲＡＭセル１１６は、８つのトランジスタ（ｎチャネルトランジスタＮＴ１１５〜ＮＴ１２０およびｐチャネルトランジスタＰＴ１１５およびＰＴ１１６）で構成されるので、６つのトランジスタで構成されるシングルポートＳＲＡＭセルに比べてトランジスタの数が多くなるという不都合がある。これにより、トランジスタの数が多くなる分、デュアルポートＳＲＡＭセル１１６は、シングルポートＳＲＡＭセルに比べて、セル面積が大きくなるという不都合がある。このように、図９に示したデュアルポートＳＲＡＭセルを用いた半導体記憶装置では、ビット線およびワード線を配置するスペースが増大するとともに、デュアルポートＳＲＡＭセル１１６のセル面積が大きくなるので、半導体記憶装置を小型化するのが困難であるという不都合がある。

また、図９に示したデュアルポートＳＲＡＭセルを用いた半導体記憶装置では、ワード線ＷＬ１およびＷＬ２には、複数のデュアルポートＳＲＡＭセル１１６が接続されているので、所定のワード線ＷＬ１およびＷＬ２に同時にＨレベルの信号を供給した場合には、そのワード線ＷＬ１およびＷＬ２に接続される全てのデュアルポートＳＲＡＭセル１１６が活性化する。このため、活性化したデュアルポートＳＲＡＭセル１１６に接続される全てのビット線ＢＬ１、／ＢＬ１、ＢＬ２および／ＢＬ２が活性化するので、半導体記憶装置の消費電力を低減するのが困難であるという不都合がある。なお、図８に示した従来のシングルポートＳＲＡＭセルを用いた半導体記憶装置も同様の不都合がある。

このように、デュアルポートＳＲＡＭセル１１６を用いることにより半導体記憶装置の動作速度を向上させる場合には、半導体記憶装置の小型化および消費電力の低減が困難であるという問題点があった。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、小型化および消費電力の低減を図りながら、動作速度を向上することが可能な半導体記憶装置を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面における半導体記憶装置は、互いに交差するように配置された複数のビット線および複数のワード線と、ビット線とワード線とに接続され、データの入力および出力を行うための単一のポートを有するシングルポートＳＲＡＭセルと、ワード線に接続され、ロウアドレスを選択する第１ロウデコーダおよび第２ロウデコーダと、ビット線に接続され、カラムアドレスを選択する第１カラムデコー
ダおよび第２カラムデコーダとを備えている。また、ワード線は、複数のローカルワード線に分割されている。

上記一の局面による半導体記憶装置では、第１ロウデコーダおよび第２ロウデコーダと、第１カラムデコーダおよび第２カラムデコーダとを設けるとともに、ワード線を複数のローカルワード線に分割することによって、第１ロウデコーダおよび第１カラムデコーダにより選択されたアドレスと、第２ロウデコーダおよび第２カラムデコーダにより選択されたアドレスとに対応するローカルワード線のみを活性化することができる。これにより、別々のアドレス（カラムアドレス）に対応した２つの異なるローカルワード線を、それぞれ、同時に活性化することができる。このため、同時に活性化された２つの異なるローカルワード線が接続される２つのシングルポートＳＲＡＭセルを、それぞれ、同時に活性化することができる。これにより、２つのシングルポートＳＲＡＭセルに接続される２つの異なるビット線のみを同時に活性化することができるので、２つの異なるビット線を介して２つのシングルポートＳＲＡＭセルに、それぞれ、同時にデータの書き込みおよび読み出しを行うことができる。このため、半導体記憶装置に対して、２つの異なる系統から同時にアクセスすることが可能になる。その結果、一方の系統からのアクセス中に、他方の系統からのアクセスがウェイト状態になるのを抑制することができるので、半導体記憶装置の動作速度を向上することができる。

また、上記一の局面では、ワード線を複数のローカルワード線に分割することによって、第１ロウデコーダおよび第２ロウデコーダにより選択されたロウアドレスと、第１カラムデコーダおよび第２カラムデコーダにより選択されたカラムアドレスとに対応するローカルワード線のみを活性化することができるので、分割しないワード線を用いた従来の半導体記憶装置と異なり、１本のワード線が活性化するのに伴って全てのビット線が活性化するのを抑制することができる。これにより、ワード線が活性化するのに伴って活性化されるビット線の数を低減することができるので、その分、半導体記憶装置の消費電力を低減することができる。また、シングルポートＳＲＡＭセルを用いて半導体記憶装置を構成することによって、デュアルポートＳＲＡＭセルを用いて半導体記憶装置を構成する場合に比べて、ビット線の数およびトランジスタの数が少ない分、シングルポートＳＲＡＭセルが形成されるメモリセルアレイ領域の面積を小さくすることができる。その結果、デュアルポートＳＲＡＭセルを用いて半導体記憶装置を構成する場合に比べて、半導体記憶装置をより小型化することができる。

上記一の局面による半導体記憶装置において、好ましくは、ローカルワード線は、第１ロウデコーダおよび第１カラムデコーダのアドレス選択信号と、第２ロウデコーダおよび第２カラムデコーダのアドレス選択信号とに応答して活性化される。このように構成すれば、容易に、第１ロウデコーダおよび第１カラムデコーダにより選択されたアドレスと、第２ロウデコーダおよび第２カラムデコーダにより選択されたアドレスとに対応するローカルワード線のみを活性化することができる。これにより、容易に、別々のアドレス（カラムアドレス）に対応した２つの異なるローカルワード線を、それぞれ、同時に活性化することができる。

上記一の局面による半導体記憶装置において、好ましくは、ワード線は、第１ロウデコーダおよび第１カラムデコーダにより選択された第１アドレスと、第２ロウデコーダおよび第２カラムデコーダにより選択された第２アドレスとの各々に対応する２つのローカルワード線が、それぞれ、同時に活性化するように構成されている。このように構成すれば、同時に活性化された第１アドレスのローカルワード線および第２アドレスのローカルワード線の各々に接続される２つのシングルポートＳＲＡＭセルを、同時に活性化することができる。これにより、２つのシングルポートＳＲＡＭセルの各々に接続される２つの異なるビット線を介して、２つのシングルポートＳＲＡＭセルに、それぞれ、同時にデータ
の書き込みおよび読み出しを行うことができる。このため、容易に、半導体記憶装置に対して、２系統から同時にアクセスすることが可能になる。

上記一の局面による半導体記憶装置において、好ましくは、第１ロウデコーダおよび第１カラムデコーダのアドレスを選択する２つの信号の論理積と、第２ロウデコーダおよび第２カラムデコーダのアドレスを選択する２つの信号の論理積との少なくとも一方の論理積を取って活性化した信号を、ローカルワード線に供給するサブデコード回路をさらに備えている。このように構成すれば、第１ロウデコーダおよび第１カラムデコーダからアドレス選択信号を対応するサブデコード回路に供給するとともに、第２ロウデコーダおよび第２カラムデコーダからアドレス選択信号を対応するサブデコード回路に供給することにより、容易に、第１ロウデコーダおよび第１カラムデコーダと、第２ロウデコーダおよび第２カラムデコーダとにより選択された２つのアドレスのローカルワード線のみを活性化することができる。

この場合、好ましくは、サブデコード回路は、ローカルワード線毎に設けられており、ビット線の延びる方向に沿って隣接する２つのサブデコード回路は、互いに、サブデコード回路を構成するトランジスタの一部を共有している。このように構成すれば、１つのサブデコード回路を構成するトランジスタの数を低減することができるので、その分、サブデコード回路の大きさを小さくすることができる。

上記一の局面による半導体記憶装置において、好ましくは、実質的に同時に入力した所定の容量のデータを所定のビット単位毎に別サイクル、かつ、別アドレスに書き込むためのアクセス手段をさらに備えている。このように構成すれば、容易に、半導体記憶装置に対して同時に入力した所定の容量のデータを所定のビット単位毎に別々のサイクルで書き込むことができるとともに、同時に入力した所定の容量のデータを所定のビット単位毎に別々のアドレスのシングルポートＳＲＡＭセルに書き込むことができる。

この場合において、好ましくは、アクセス手段は、所定のビット単位毎に、個別にデータの書き込みまたは読み出しを行う。このように構成すれば、所定のビット単位のデータの書き込み中に、書き込みを行うビット単位以外のビット単位のデータの読み出しを行うことができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）を含むカードリーダの構成を示した模式図である。この第１実施形態によるＳＲＡＭ−ＩＰを含むカードリーダ５０は、図１に示すように、ＵＳＢケーブル５１を介してパーソナルコンピュータ（以下、「パソコン」という）５２に接続されている。このパソコン５２は、データを記憶するためのハードディスク５２ａを備えている。また、カードリーダ５０は、データの記録媒体であるフラッシュカード５３を装着することができるように構成されている。また、カードリーダ５０は、マイクロコンピュータ（以下、「マイコン」という）５４と、ＳＲＡＭ−ＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｙ）５５とを備えている。ここで、ＳＲＡＭ−ＩＰ５５は、チップ内に組み込まれるＳＲＡＭの機能ブロックを意味する。このＳＲＡＭ−ＩＰ５５は、パソコン５２のハードディスク５２ａおよびフラッシュカード５３から出力されたデータを一時的にストックする機能を有する。なお、ＳＲＡＭ−ＩＰ５５の詳細については後述する。また、マイコン５４は、パソコン５２のハードディスク５２ａとフラッシュカード５３およびＳＲＡＭ−ＩＰ５５との間のデータのやり取りを制御するために設けられている。

また、第１実施形態によるＳＲＡＭ−ＩＰ５５を含むカードリーダ５０の動作としては、フラッシュカード５３からパソコン５２のハードディスク５２ａにデータを転送する場合には、まず、フラッシュカード５３に記録されたデータが、カードリーダ５０のマイコン５４に出力される。マイコン５４に出力されたデータは、マイコン５４がＳＲＡＭ−ＩＰ５５にアクセスすることにより、ＳＲＡＭ−ＩＰ５５に書き込まれる。そして、ＳＲＡＭ−ＩＰ５５に書き込まれたデータは、マイコン５４がＳＲＡＭ−ＩＰ５５にアクセスすることにより、ＳＲＡＭ−ＩＰ５５から読み出される。ＳＲＡＭ−ＩＰ５５から読み出されたデータは、マイコン５４およびＵＳＢケーブル５１を介してパソコン５２に出力される。そして、パソコン５２に出力されたデータは、パソコン５２のハードディスク５２ａに記憶される。

一方、パソコン５２のハードディスク５２ａからフラッシュカード５３にデータを転送する場合には、まず、パソコン５２のハードディスク５２ａに記録されたデータが、ＵＳＢケーブル５１を介して、カードリーダ５０のマイコン５４に出力される。マイコン５４に出力されたデータは、マイコン５４がＳＲＡＭ−ＩＰ５５にアクセスすることにより、ＳＲＡＭ−ＩＰ５５に書き込まれる。そして、ＳＲＡＭ−ＩＰ５５に書き込まれたデータは、マイコン５４がＳＲＡＭ−ＩＰ５５にアクセスすることにより、ＳＲＡＭ−ＩＰ５５から読み出される。ＳＲＡＭ−ＩＰ５５から読み出されたデータは、マイコン５４からフラッシュカード５３に出力されることにより、フラッシュカード５３に記録される。

図２は、本発明の第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の構成を示した平面図である。図３は、図２に示した第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）のサブデコード回路の論理回路を示した図である。図４は、図２に示した第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の回路図である。なお、図４に示した回路図は、図２中の破線で囲った領域Ａの回路図に相当する。図５は、図４に示した第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の回路図のシングルポートＳＲＡＭセル部分を示した拡大回路図である。次に、図２〜図５を参照して、本発明の第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の構成について説明する。

この第１実施形態によるＳＲＡＭ−ＩＰ５５は、図２に示すように、ロウアドレスを選択する２つの第１ロウデコーダ１ａおよび第２ロウデコーダ１ｂと、カラムアドレスを選択する２つの第１カラムデコーダ２ａおよび第２カラムデコーダ２ｂとを備えている。また、ＳＲＡＭ−ＩＰ５５は、シングルポートＳＲＡＭセルなどが形成されるメモリセルアレイ領域３を備えている。このメモリセルアレイ領域３は、１６個のブロック３ａに分割されている。また、メモリセルアレイ領域３には、互いに交差するように複数のビット線対ＢＬおよび／ＢＬと、複数のワード線ＷＬとが配置されている。なお、図２では、メモリセルアレイ領域３の１つのブロック３ａに対して１組のビット線対ＢＬおよび／ＢＬのみを示したが、第１実施形態では、１つのブロック３ａに対して３２組のビット線対ＢＬおよび／ＢＬが設けられている。また、図２では、ワード線ＷＬの一部のみを示したが、第１実施形態では、１２８本のワード線ＷＬが設けられている。

ここで、第１実施形態では、各ワード線ＷＬは、メモリセルアレイ領域３の１６個に分割されたブロック３ａに対応して１６本のローカルワード線４に分割されている。また、図２中の斜線領域Ｂには、図３に示すような入力が反転されたＡＮＤ−ＯＲ回路からなる論理回路を構成するサブデコード回路５ａおよび５ｂ（図４参照）が形成されている。また、図３の論理回路のうちの一方のＡＮＤ回路には、第１ロウデコーダ１ａ（図２参照）のロウアドレス選択信号および第１カラムデコーダ２ａのカラムアドレス選択信号が入力され、他方のＡＮＤ回路には、第２ロウデコーダ１ｂのロウアドレス選択信号および第２カラムデコーダ２ｂのカラムアドレス選択信号が入力される。これにより、第１ロウデコ
ーダ１ａ（図２参照）のロウアドレス選択信号および第１カラムデコーダ２ａのカラムアドレス選択信号の論理積と、第２ロウデコーダ１ｂのロウアドレス選択信号および第２カラムデコーダ２ｂのカラムアドレス選択信号の論理積とのうちのいずれか一方の論理積を取って活性化した信号が、ＯＲ回路からローカルワード線４（図２参照）に出力される。具体的には、第１ロウデコーダ１ａ（図２参照）のロウアドレス選択信号および第１カラムデコーダ２ａのカラムアドレス選択信号が共にＬレベルの場合、または、第２ロウデコーダ１ｂのロウアドレス選択信号および第２カラムデコーダ２ｂのカラムアドレス選択信号が共にＬレベルの場合には、ＯＲ回路からローカルワード線４（図２および図４参照）にＨレベルの信号が出力される。

また、ＳＲＡＭ−ＩＰ５５のメモリセルアレイ領域３（図２参照）の１つのブロック３ａの斜線領域Ｂには、図４に示すように、各ローカルワード線４毎に、１つのサブデコード回路５ａ（５ｂ）が設けられている。また、サブデコード回路５ａおよび５ｂは、ビット線対ＢＬおよび／ＢＬの延びる方向に沿って設けられている。このサブデコード回路５ａおよび５ｂの両側には、複数のビット線対ＢＬおよび／ＢＬが配置されている。また、ビット線対ＢＬおよび／ＢＬに交差するように複数のローカルワード線４が設けられている。また、サブデコード回路５ａおよび５ｂは、それぞれ、異なるローカルワード線４に接続されている。なお、図４では、５組のビット線対ＢＬおよび／ＢＬのみを示したが、第１実施形態では、メモリセルアレイ領域３（図２参照）の１つのブロック３ａに対して３２組のビット線対ＢＬおよび／ＢＬが設けられている。また、図４では、２本のローカルワード線４のみを示したが、第１実施形態では、１つのブロック３ａに対して、１２８本のローカルワード線４が設けられている。また、図４では、２つのサブデコード回路５ａおよび５ｂのみを示したが、第１実施形態では、１２８本設けられたローカルワード線４のそれぞれに対応して１２８個のサブデコード回路５ａ（５ｂ）が設けられている。

また、図４に示すように、サブデコード回路５ａは、４つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１〜ＮＴ４）と、４つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１〜ＰＴ４）とから構成されている。ｎチャネルトランジスタＮＴ１のソースは、接地されており、ゲートには、第１ロウデコーダ１ａ（図２参照）からロウアドレス選択信号ＲＯＷ１１が供給される。また、ｎチャネルトランジスタＮＴ１のドレインは、ｎチャネルトランジスタＮＴ２のソースに接続されている。また、ｎチャネルトランジスタＮＴ２のゲートには、第２カラムデコーダ２ｂ（図２参照）のカラムアドレス選択信号ＣＬ２が供給される。また、ｎチャネルトランジスタＮＴ２のドレインは、ｐチャネルトランジスタＰＴ１のドレインに接続されている。また、ｎチャネルトランジスタＮＴ２のドレインとｐチャネルトランジスタＰＴ１のドレインとの間のノードＮＤ２は、ローカルワード線４に接続されている。また、ｐチャネルトランジスタＰＴ１のゲートには、第１ロウデコーダ１ａ（図２参照）からロウアドレス選択信号ＲＯＷ１１が供給される。また、ｐチャネルトランジスタＰＴ１のソースは、ｐチャネルトランジスタＰＴ２のドレインに接続されている。ｐチャネルトランジスタＰＴ２のゲートには、第１カラムデコーダ２ａ（図２参照）のカラムアドレス選択信号ＣＬ１が供給される。また、ｐチャネルトランジスタＰＴ２のソースには、正電圧Ｖｃｃが供給される。

また、ｎチャネルトランジスタＮＴ３のソースは、接地されており、ゲートには、第１カラムデコーダ２ａ（図２参照）のカラムアドレス選択信号ＣＬ１が供給される。また、ｎチャネルトランジスタＮＴ３のドレインは、ｎチャネルトランジスタＮＴ４のソースに接続されている。ｎチャネルトランジスタＮＴ３のドレインと、ｎチャネルトランジスタＮＴ４のソースとの間のノードＮＤ３は、ｎチャネルトランジスタＮＴ１のドレインとｎチャネルトランジスタＮＴ２のソースとの間のノードＮＤ１と接続されている。また、ｎチャネルトランジスタＮＴ４のゲートには、第２ロウデコーダ１ｂ（図２参照）からロウアドレス選択信号ＲＯＷ２１が供給される。また、ｎチャネルトランジスタＮＴ４のドレ
インは、ｐチャネルトランジスタＰＴ３のドレインに接続されている。また、ｎチャネルトランジスタＮＴ４のドレインと、ｐチャネルトランジスタＰＴ３のドレインとの間のノードＮＤ４は、ローカルワード線４に接続されている。また、ｐチャネルトランジスタＰＴ３のゲートには、第２ロウデコーダ１ｂ（図２参照）のロウアドレス選択信号ＲＯＷ２１が供給される。また、ｐチャネルトランジスタＰＴ３のソースは、ｐチャネルトランジスタＰＴ４のドレインに接続されている。ｐチャネルトランジスタＰＴ４のゲートには、第２カラムデコーダ２ｂ（図２参照）からカラムアドレス選択信号ＣＬ２が供給される。また、ｐチャネルトランジスタＰＴ４のソースには、正電圧Ｖｃｃが供給される。また、ビット線対ＢＬおよび／ＢＬの延びる方向に沿って、サブデコード回路５ａに隣接するように別のサブデコード回路５ｂが設けられている。このサブデコード回路５ｂの構成は、上記したサブデコード回路５ａの構成と同様である。

ここで、第１実施形態では、サブデコード回路５ａとサブデコード回路５ｂとは、互いに、ｐチャネルトランジスタＰＴ２とｐチャネルトランジスタＰＴ４とを共有している。具体的には、サブデコード回路５ａにおけるｐチャネルトランジスタＰＴ２は、サブデコード回路５ｂにおけるｐチャネルトランジスタＰＴ４に相当する。また、サブデコード回路５ａにおけるｐチャネルトランジスタＰＴ４は、サブデコード回路５ｂにおけるｐチャネルトランジスタＰＴ２に相当する。

また、ローカルワード線４と、ビット線対ＢＬおよび／ＢＬとが交差する位置には、それぞれ、１つのシングルポートＳＲＡＭセル６が配置されている。このシングルポートＳＲＡＭセル６は、ビット線対ＢＬおよび／ＢＬと、ローカルワード線４とに接続されている。また、シングルポートＳＲＡＭセル６は、図５に示すように、４つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ５〜ＮＴ８）および２つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ５およびＰＴ６）の合計６つのトランジスタを備えている。ｎチャネルトランジスタＮＴ５のソースは、接地されており、ドレインは、ｐチャネルトランジスタＰＴ５のドレインに接続されている。また、ｐチャネルトランジスタＰＴ５のソースには、正電圧Ｖｃｃが供給される。

また、ｎチャネルトランジスタＮＴ６のソースは、接地されており、ドレインは、ｐチャネルトランジスタＰＴ６のドレインに接続されている。また、ｎチャネルトランジスタＮＴ６のドレインとｐチャネルトランジスタＰＴ６のドレインとの間のノードＮＤ６には、ｎチャネルトランジスタＮＴ５およびｐチャネルトランジスタＰＴ５のゲートが接続されている。また、ｐチャネルトランジスタＰＴ６のソースには、正電圧Ｖｃｃが供給される。また、ｎチャネルトランジスタＮＴ６およびｐチャネルトランジスタＰＴ６のゲートは、ｎチャネルトランジスタＮＴ５のドレインとｐチャネルトランジスタＰＴ５のドレインとの間のノードＮＤ５に接続されている。

また、ｎチャネルトランジスタＮＴ７のソースまたはドレインの一方は、ノードＮＤ５に接続されており、ソースまたはドレインの他方は、ビット線ＢＬに接続されている。また、ｎチャネルトランジスタＮＴ８のソースまたはドレインの一方は、ノードＮＤ６に接続されており、ソースまたはドレインの他方は、反転ビット線／ＢＬに接続されている。また、ｎチャネルトランジスタＮＴ７およびＮＴ８のゲートは、ローカルワード線４に接続されている。これらのｎチャネルトランジスタＮＴ７およびＮＴ８によって、シングルポートＳＲＡＭセル６の単一のポートが構成されている。

図６は、本発明の第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の動作を説明するための平面図である。次に、図６を参照して、本発明の第１実施形態によるＳＲＡＭ−ＩＰの動作について説明する。

本発明の第１実施形態によるＳＲＡＭ−ＩＰ５５の動作としては、図６に示すように、第１ロウデコーダ１ａからロウアドレス選択信号ＲＯＷ１１が出力されるとともに、第１カラムデコーダ２ａからカラムアドレス選択信号ＣＬ１が出力される。そして、この第１ロウデコーダ１ａのロウアドレス選択信号ＲＯＷ１１と、第１カラムデコーダ２ａのカラムアドレス選択信号ＣＬ１とに応答して、第１アドレスのローカルワード線４ａがＨレベルの電位になる。その一方で、第２ロウデコーダ１ｂからロウアドレス選択信号ＲＯＷｎｎが出力されるとともに、第２カラムデコーダ２ｂからカラムアドレス選択信号ＣＬｎが出力される。そして、この第２ロウデコーダ１ｂのロウアドレス選択信号ＲＯＷｎｎと、第２カラムデコーダ２ｂのカラムアドレス選択信号ＣＬｎとに応答して、第２アドレスのローカルワード線４ｂがＨレベルの電位になる。

このように、第１実施形態では、第１ロウデコーダ１ａおよび第１カラムデコーダ２ａにより選択された第１アドレスと、第２ロウデコーダ１ｂおよび第２カラムデコーダ２ｂにより選択された第２アドレスとの各々に対応する２つのローカルワード線４ａおよび４ｂを、同時にＨレベルの電位にすることが可能である。これにより、ローカルワード線４ａおよび４ｂと、選択された２組のビット線対ＢＬおよび／ＢＬとの間に配置された２つのシングルポートＳＲＡＭセル６に対して、同時にアクセスすることが可能となる。ただし、この第１実施形態によるＳＲＡＭ−ＩＰ５５では、同じビット線対ＢＬおよび／ＢＬに繋がる２つのシングルポートＳＲＡＭセル６には、同時にアクセスすることはできず、ビット線対ＢＬおよび／ＢＬが異なる２つのシングルポートＳＲＡＭセル６についてのみアクセス可能である。つまり、第１実施形態では、カラムアドレスが異なる２つのシングルポートＳＲＡＭセル６について同時にアクセス可能である。

次に、図４〜図６を参照して、第１ロウデコーダ１ａ、第２ロウデコーダ１ｂ、第１カラムデコーダ２ａおよび第２カラムデコーダ２ｂにより選択されたローカルワード線４がＨレベルの電位になる際のサブデコード回路５ａおよびシングルポートＳＲＡＭセル６の動作について説明する。まず、初期状態では、図６に示した第１ロウデコーダ１ａ、第２ロウデコーダ１ｂ、第１カラムデコーダ２ａおよび第２カラムデコーダ２ｂから、それぞれ、図４に示すように、Ｈレベルの信号ＲＯＷ１１、ＲＯＷ２１、ＣＬ１およびＣＬ２が、サブデコード回路５ａに入力されている。これにより、ｎチャネルトランジスタＮＴ１〜ＮＴ４およびｐチャネルトランジスタＰＴ１〜ＰＴ４のゲートの電位は、Ｈレベルになるので、ｎチャネルトランジスタＮＴ１〜ＮＴ４はオン状態になるとともに、ｐチャネルトランジスタＰＴ１〜ＰＴ４はオフ状態になる。このため、ノードＮＤ２およびノードＮＤ４には、ｎチャネルトランジスタＮＴ１〜ＮＴ４を介して接地電位（ＧＮＤ）が供給されるので、ノードＮＤ２およびノードＮＤ４の電位はＬレベルになる。これにより、初期状態では、ローカルワード線４の電位はＬレベルになっている。また、この初期状態では、ローカルワード線４の電位がＬレベルであることにより、シングルポートＳＲＡＭセル６（図５参照）のｎチャネルトランジスタＮＴ７およびＮＴ８がオフ状態になっている。これにより、シングルポートＳＲＡＭセル６に対して、ビット線対ＢＬおよび／ＢＬからデータの書き込みおよび読み出しができない状態になっているので、初期状態では、ビット線対ＢＬおよび／ＢＬは不活性な状態になっている。

次に、第１ロウデコーダ１ａ（図６参照）からサブデコード回路５ａ（図４参照）に入力されているロウアドレス選択信号ＲＯＷ１１がＬレベルになる。これにより、ｎチャネルトランジスタＮＴ１およびｐチャネルトランジスタＰＴ１のゲートの電位はＬレベルになるので、ｎチャネルトランジスタＮＴ１はオフ状態になるとともに、ｐチャネルトランジスタＰＴ１はオン状態になる。その一方で、第１カラムデコーダ２ａ（図６参照）からサブデコード回路５ａ（図４参照）に入力されているカラムアドレス選択信号ＣＬ１がＬレベルになる。これにより、ｎチャネルトランジスタＮＴ３およびｐチャネルトランジスタＰＴ２のゲートの電位はＬレベルになるので、ｎチャネルトランジスタＮＴ３がオフ状
態になるとともに、ｐチャネルトランジスタＰＴ２がオン状態になる。

このとき、ｎチャネルトランジスタＮＴ２およびＮＴ４は、オン状態に保持されるとともに、ｐチャネルトランジスタＰＴ３およびＰＴ４は、オフ状態に保持されているので、ｐチャネルトランジスタＰＴ１およびＰＴ２を介して、ノードＮＤ２に正電圧Ｖｃｃが供給されることにより、ノードＮＤ２の電位はＨレベルに上昇する。これにより、ローカルワード線４の電位はＨレベルになる。ローカルワード線４の電位がＨレベルになると、図５に示すように、シングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ７およびＮＴ８のゲートの電位がＨレベルに上昇するので、ｎチャネルトランジスタＮＴ７およびＮＴ８はオン状態になる。これにより、ビット線対ＢＬおよび／ＢＬからシングルポートＳＲＡＭセル６にデータの書き込みおよび読み出しを行うことが可能となるので、ビット線対ＢＬおよび／ＢＬが活性化される。

第１実施形態では、上記のように、第１ロウデコーダ１ａおよび第２ロウデコーダ１ｂと、第１カラムデコーダ２ａおよび第２カラムデコーダ２ｂとを設けるとともに、ワード線ＷＬを複数のワード線４に分割することによって、第１ロウデコーダ１ａおよび第１カラムデコーダ２ａにより選択されたアドレスと、第２ロウデコーダ１ｂおよび第２カラムデコーダ２ｂにより選択されたアドレスとに対応するローカルワード線４ａおよび４ｂのみをＨレベルの電位にすることができる。これにより、別々のアドレス（カラムアドレス）に対応した２つの異なるローカルワード線４ａおよび４ｂを、それぞれ、同時にＨレベルの電位にすることができる。このため、同時にＨレベルの電位にされた２つの異なるローカルワード線４ａおよび４ｂが接続される２つのシングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ７およびＮＴ８を、同時にオン状態にすることができる。これにより、２つのシングルポートＳＲＡＭセル６に接続される２組の異なるビット線対ＢＬおよび／ＢＬのみを同時に活性化することができるので、２組の異なるビット線対ＢＬおよび／ＢＬを介して、２つのシングルポートＳＲＡＭセル６に、それぞれ、同時にデータの書き込みおよび読み出しを行うことができる。このため、ＳＲＡＭ−ＩＰ５５に対して、２つの異なる系統から同時にアクセスすることが可能になる。その結果、一方の系統からのアクセス中に、他方の系統からのアクセスがウェイト状態になるのを抑制することができるので、ＳＲＡＭ−ＩＰ５５の動作速度を向上させることができる。これにより、図１に示したカードリーダ５０において、パソコン５２のハードディスク５２ａとフラッシュカード５３との間でデータのやり取りをする場合に、ＳＲＡＭ−ＩＰ５５に対して、データを書き込むためのアクセスと、ＳＲＡＭ−ＩＰ５５に書き込まれたデータを読み出すためのアクセスとを同時に行うことができるので、カードリーダ５０の動作速度を向上させることができる。

また、第１実施形態では、ワード線ＷＬを複数のローカルワード線４に分割することによって、第１ロウデコーダ１ａおよび第２ロウデコーダ１ｂにより選択されたロウアドレスと、第１カラムデコーダ２ａおよび第２カラムデコーダ２ｂにより選択されたカラムアドレスとに対応するローカルワード線４ａおよび４ｂのみをＨレベルの電位にすることができるので、分割しないワード線ＷＬを用いた従来の半導体記憶装置と異なり、１本のワード線ＷＬの電位がＨレベルになるのに伴って全てのビット線対ＢＬおよび／ＢＬが活性化するのを抑制することができる。これにより、ワード線ＷＬの電位がＨレベルになるのに伴って活性化されるビット線対ＢＬおよび／ＢＬの数を低減することができるので、その分、ＳＲＡＭ−ＩＰ５５の消費電力を低減することができる。その結果、第１実施形態によるＳＲＡＭ−ＩＰ５５を含むカードリーダ５０（図１参照）の消費電力を低減することができる。

また、第１実施形態では、シングルポートＳＲＡＭセル６を用いてＳＲＡＭ−ＩＰ５５を構成することによって、デュアルポートＳＲＡＭセルを用いてＳＲＡＭ−ＩＰ５５を構
成する場合に比べて、ビット線対ＢＬおよび／ＢＬの数、および、トランジスタの数が少ない分、シングルポートＳＲＡＭセル６が形成されるメモリセルアレイ領域３の面積を小さくすることができる。その結果、デュアルポートＳＲＡＭセルを用いてＳＲＡＭ−ＩＰ５５を構成する場合に比べて、ＳＲＡＭ−ＩＰ５５をより小型化することができる。

また、第１実施形態では、ビット線対ＢＬおよび／ＢＬの伸びる方向に沿って隣接する２つのサブデコード回路５ａおよび５ｂが、互いに、サブデコード回路５ａ（５ｂ）を構成するｐチャネルトランジスタＰＴ２およびＰＴ４を共有することによって、サブデコード回路５ａ（５ｂ）を構成するトランジスタの数を低減することができるので、その分、サブデコード回路５ａおよび５ｂの大きさを小さくすることができる。

（第２実施形態）
図７は、本発明の第２実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の構成を示した平面図である。図７を参照して、本発明の第２実施形態の構成について説明する。この第２実施形態では、上記第１実施形態と異なり、同時に入力した所定の容量のデータを１バイト（８ビット）単位毎に別サイクルで、かつ、別アドレスに書き込むためのアクセス手段を有する半導体記憶装置（ＳＲＡＭ−ＩＰ）について説明する。

この第２実施形態によるＳＲＡＭ−ＩＰ６５の構成としては、図７に示すように、ＳＲＡＭ−ＩＰ６５の第２カラムデコーダ２ｂに、データの入力および出力を行うための４つ（４バイト分）の入出力回路部１０が接続されている。なお、図７では、図面の簡略化のため１つ（１バイト分）の入出力回路部１０の構成のみを示している。この入出力回路部１０は、本発明の「アクセス手段」の一例である。また、各々の入出力回路部１０は、それぞれ、８つの回路部１１〜１８を含んでいる。この８つの回路部１１〜１８は、それぞれ、ラッチ回路Ｌ０ａ〜Ｌ７ａおよびＬ０ｂ〜Ｌ７ｂと、センスアンプＳＡ０〜ＳＡ７とを備えている。また、ラッチ回路Ｌ０ａ〜Ｌ７ａは、それぞれ、入力回路ＤＩＮ０〜ＤＩＮ７に接続されているとともに、データ線ＤＬ０〜ＤＬ７を介して第２カラムデコーダ２ｂに接続されている。また、センスアンプＳＡ０〜ＳＡ７は、それぞれ、データ線ＤＬ０〜ＤＬ７を介して第２カラムデコーダ２ｂに接続されているとともに、ラッチ回路Ｌ０ｂ〜Ｌ７ｂを介して、出力回路ＤＯＵＴ０〜ＤＯＵＴ７に接続されている。また、各々の入出力回路部１０には、それぞれ、ライトイネーブル信号ＷＥ０〜ＷＥ３が供給される。この入出力回路部１０に供給されるライトイネーブル信号ＷＥ０〜ＷＥ３は、それぞれ、ラッチ回路Ｌ０ａ〜Ｌ７ａに入力されるように構成されている。また、ラッチ回路Ｌ０ａ〜Ｌ７ａは、入出力回路部１０の回路部１１〜１８に入力されたデータを一時的に保持するために設けられている。また、各々のラッチ回路Ｌ０ａ〜Ｌ７ａは、Ｌレベルのライトイネーブル信号ＷＥ０〜ＷＥ３が入力された場合には、保持しているデータをデータ線ＤＬ０〜ＤＬ７に出力する一方、Ｈレベルのライトイネーブル信号ＷＥ０〜ＷＥ３が入力された場合には、保持しているデータをデータ線ＤＬ０〜ＤＬ７に出力しないように構成されている。また、センスアンプＳＡ０〜ＳＡ７は、シングルポートＳＲＡＭセル（図示せず）からの出力信号を増幅する機能を有する。また、ラッチ回路Ｌ０ｂ〜Ｌ７ｂの制御は、ライト制御信号や入力ラッチ信号と同様に、バイト単位毎に制御されている。これにより、リードしたデータを、データをリードしたサイクルの次のサイクルやさらに次のサイクルまで出力し続けることも可能である。なお、これ以外のＳＲＡＭ−ＩＰ６５の構成は、上記した第１実施形態によるＳＲＡＭ−ＩＰ５５の構成と同様である。

次に、第２実施形態によるＳＲＡＭ−ＩＰ６５の動作としては、まず、外部からＳＲＡＭ−ＩＰ６５に同時に所定の容量のデータが入力されると、その所定の容量のデータはバイト単位毎に４つのデータＤ０〜Ｄ３に分割される。そして、バイト単位毎に４つに分割されたデータＤ０〜Ｄ３は、それぞれ、４つの入出力回路部１０の回路部１１〜１８に入力される。具体的には、８ビットの４つのデータＤ０〜Ｄ３は、それぞれ、１バイト目〜
４バイト目の入力回路ＤＩＮ０〜ＤＩＮ７を介して回路部１１〜１８の各々のラッチ回路Ｌ０ａ〜Ｌ７ａに入力される。このとき、４つの入出力回路部１０の全てのラッチ回路Ｌ０ａ〜Ｌ７ａには、Ｈレベルのライトイネーブル信号ＷＥ０〜ＷＥ３を入力する。これにより、データＤ０〜Ｄ３は、４つの入出力回路部１０の各々の回路部１１〜１８のラッチ回路Ｌ０ａ〜Ｌ７ａで一旦保持される。

この際、第２実施形態では、ライトイネーブル信号ＷＥ０〜ＷＥ３を制御することにより、同時に入力された所定の容量のデータをバイト単位毎に分割したデータＤ０〜Ｄ３を、それぞれ、別サイクルで、かつ、別アドレスに書き込むことが可能である。具体的には、まず、第１サイクルにおいて、データＤ０〜Ｄ３のうちＤ０のみを第１アドレスに書き込む場合には、第１ロウデコーダ１ａおよび第１カラムデコーダ１ｂにより第１アドレスのシングルポートＳＲＡＭセル（図示せず）を活性化させる。そして、この状態で、データＤ０を保持している１バイト目の入出力回路部１０にＬレベルのライトイネーブル信号ＷＥ０を入力するとともに、２バイト目〜４バイト目の他の入出力回路部１０にＨレベルのライトイネーブル信号ＷＥ１〜ＷＥ３をそれぞれ入力する。これにより、Ｌレベルのライトイネーブル信号ＷＥ０が入力された１バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａから、それぞれ、対応するデータ線ＤＬ０〜ＤＬ７に８ビットのデータＤ０が出力される一方、Ｈレベルのライトイネーブル信号ＷＥ１〜ＷＥ３がそれぞれ入力された２バイト目〜４バイト目の入出力回路部１０の各々のラッチ回路Ｌ０ａ〜Ｌ７ａからデータＤ１〜Ｄ３は出力されない。そして、１バイト目のデータ線ＤＬ０〜ＤＬ７に出力された８ビットのデータＤ０は、第２カラムデコーダ２ｂとビット線対ＢＬおよび／ＢＬとを介して、活性化された第１アドレスのシングルポートＳＲＡＭセル（図示せず）に書き込まれる。

そして、次の第２サイクルにおいて、第１アドレスと異なる第２アドレスのシングルポートＳＲＡＭセル（図示せず）を活性化させるとともに、Ｌレベルのライトイネーブル信号ＷＥ１をデータＤ１を保持する２バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａに入力する。これにより、第１サイクルでは出力されなかった８ビットのデータＤ１が、データＤ１を保持する２バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａから対応するデータ線ＤＬ０〜ＤＬ７に出力される。そして、データ線ＤＬ０〜ＤＬ７に出力された８ビットのデータＤ１は、第２カラムデコーダ２ｂと、ビット線対ＢＬおよび／ＢＬとを介して、活性化された第２アドレスのシングルポートＳＲＡＭセル（図示せず）に書き込まれる。さらに次の第３サイクルでは、第２アドレスと異なる第３アドレスのシングルポートＳＲＡＭセル（図示せず）を活性化させるとともに、Ｌレベルのライトイネーブル信号ＷＥ２をデータＤ２を保持する３バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａに入力することにより、８ビットのデータＤ２が第３アドレスのシングルポートＳＲＡＭセル（図示せず）に書き込まれる。さらに次の第４サイクルでは、第３アドレスと異なる第４アドレスのシングルポートＳＲＡＭセル（図示せず）を活性化させるとともに、Ｌレベルのライトイネーブル信号ＷＥ３をデータＤ３を保持する４バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａに入力することにより、８ビットのデータＤ３が第４アドレスのシングルポートＳＲＡＭセル（図示せず）に書き込まれる。

このように、第２実施形態では、サイクル毎に異なるアドレスのシングルポートＳＲＡＭセルを活性化するとともに、１バイト目〜４バイト目の４つの入出力回路部１０の各々のラッチ回路Ｌ０ａ〜Ｌ７ａに、順次、Ｌレベルのライトイネーブル信号ＷＥ０〜ＷＥ３を入力することにより、ＳＲＡＭ−ＩＰ６５に外部から同時に入力された所定の容量のデータをバイト単位毎に別サイクルで、かつ、別アドレスに書き込むことができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範
囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１実施形態では、本発明による半導体記憶装置をチップ内に組み込まれる機能ブロックとしてのＳＲＡＭ−ＩＰに適用した例について説明したが、本発明はこれに限らず、通常のＳＲＡＭチップに適用してもよい。

また、上記実施形態では、本発明による半導体記憶装置（ＳＲＡＭ−ＩＰ）を含むカードリーダについて説明したが、本発明はこれに限らず、本発明による半導体記憶装置（ＳＲＡＭ−ＩＰ）を、パソコンのＵＳＢポートに直接差し込むことにより、パソコンからデータの書き込みおよび読み出しを行うことが可能な、いわゆるＵＳＢメモリに含ませるようにしてもよい。

また、上記第１実施形態では、サブデコード回路５ａとサブデコード回路５ｂとが、互いに、ｐチャネルトランジスタＰＴ２とｐチャネルトランジスタＰＴ４とを共有するようにしたが、本発明はこれに限らず、ビット線の延びる方向に沿って隣接する２つのサブデコード回路が、互いに、サブデコード回路を構成するトランジスタの一部を共有しないように構成してもよい。

また、上記第２実施形態では、外部から同時に入力した所定の容量のデータをバイト単位毎に分割したデータＤ０〜Ｄ３を、それぞれ、別サイクルで、かつ、別アドレスのシングルポートＳＲＡＭセルに書き込む例について説明したが、本発明はこれに限らず、別々のサイクルで半導体記憶装置（ＳＲＡＭ−ＩＰ）に入力したデータを、同時にシングルポートＳＲＡＭセルに書き込むようにしてもよい。具体的には、まず、４つの入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａに、それぞれ、Ｈレベルのライトイネーブル信号ＷＥ０〜ＷＥ３を入力する。この状態で、第１サイクルでは、１バイト目のデータＤ０を１つ目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａに入力する。このとき、１バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａには、Ｈレベルのライトイネーブル信号ＷＥ０が入力されているので、第１サイクルでは、データＤ０は、１つ目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａから対応するデータ線ＤＬ０〜ＤＬ７に出力されない。そして、次の第２サイクルでは、データＤ１を２バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａに入力する。このとき、２バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａには、Ｈレベルのライトイネーブル信号ＷＥ１が入力されているので、第２サイクルでは、データＤ１は、２バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａから対応するデータ線ＤＬ０〜ＤＬ７に出力されない。

そして、次の第３サイクルでは、データＤ２を３バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａに入力する。このとき、３バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａには、Ｈレベルのライトイネーブル信号ＷＥ２が入力されているので、第３サイクルでは、データＤ２は、３バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａから対応するデータ線ＤＬ０〜ＤＬ７に出力されない。そして、次の第４サイクルでは、データＤ３を４バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａに入力する。このとき、４バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａには、Ｈレベルのライトイネーブル信号ＷＥ３が入力されているので、第４サイクルでは、データＤ３は、４バイト目の入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａから対応するデータ線ＤＬ０〜ＤＬ７に出力されない。そして、次の第５サイクルにおいて、１バイト目〜４バイト目の４つの入出力回路部１０の各々のラッチ回路Ｌ０ａ〜Ｌ７ａにＬレベルのライトイネーブル信号ＷＥ０〜ＷＥ３を入力する。これにより、１バイト目〜４バイト目の４つの入出力回路部１０のラッチ回路Ｌ０ａ〜Ｌ７ａに保持されたデータＤ０〜Ｄ３は、それぞれ、対応するデータ線ＤＬ０〜ＤＬ７に同時に出力される。そして、対応するデータ線ＤＬ
０〜ＤＬ７に同時に出力されたデータＤ０〜Ｄ３は、第２カラムデコーダ２ｂと、ビット線対ＢＬおよび／ＢＬとを介して、所定の活性化されたシングルポートＳＲＡＭセルに書き込まれる。このように、別々のサイクルでＳＲＡＭ−ＩＰに入力したデータを、同時にシングルポートＳＲＡＭセルに書き込むことができる。

また、上記第２実施形態では、ＳＲＡＭ−ＩＰ６５に入力された所定の容量のデータをバイト単位毎に分割して別サイクルで、かつ、別アドレスに書き込むために、４つの入出力回路部１０の各々に８つの回路部１１〜１８を設けた例について説明したが、本発明はこれに限らず、４つの入出力回路部に８つ以外の任意の数の回路部を設けてもよい。これにより、外部からＳＲＡＭ−ＩＰに入力された所定の容量のデータを、８ビット以外の任意のビット単位毎に分割して別サイクルで、かつ、別アドレスに書き込むようにしてもよい。

また、上記第２実施形態では、４つ（４バイト分）の入出力回路部１０の各々から個別に、別サイクルで、かつ、別アドレスにデータを書き込む例について説明したが、本発明はこれに限らず、４つの入出力回路部の内、たとえば、２バイト目と３バイト目の入出力回路部からシングルポートＳＲＡＭセルにデータの書き込みを行うのと同時に、１バイト目と４バイト目の入出力回路部を介してシングルポートＳＲＡＭセルからデータの読み出しを行うようにしてもよい。また、上記の場合において、バイト（８ビット）単位ではなく、１つの入出力回路部に８つ以外の任意の数の回路部を設けることによって、８ビット以外の任意のビット単位毎に、個別にデータの書き込みと読み出しを同時に行うようにしてもよい。

本発明の第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）を含むカードリーダの構成を示した模式図である。 本発明の第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の構成を示した平面図である。 図２に示した第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）のサブデコード回路の論理回路を示した図である。 図２に示した第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の回路図である。 図４に示した第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の回路図のシングルポートＳＲＡＭセル部分を示した拡大回路図である。 本発明の第１実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の動作を説明するための平面図である。 本発明の第２実施形態による半導体記憶装置（ＳＲＡＭ−ＩＰ）の構成を示した平面図である。 従来の一例によるシングルポートＳＲＡＭセルを示した回路図である。 従来の一般的なデュアルポートＳＲＡＭセルを示した回路図である。

符号の説明

１ａ 第１ロウデコーダ
１ｂ 第２ロウデコーダ
２ａ 第１カラムデコーダ
２ｂ 第２カラムデコーダ
４ ローカルワード線
６ シングルポートＳＲＡＭセル
５５、６５ ＳＲＡＭ−ＩＰ（半導体記憶装置）

Claims (5)

1. 異なる系統から同時に書き込みまたは読み出しができるポートを有する半導体記憶装置において、
   実質的に同時に入力した所定の容量のデータを所定のビット単位に分割し、前記所定のビット単位を、同時または別サイクルで、且つ、別アドレスに書き込むためのアクセス手段を備える、半導体記憶装置。
2. 前記ポートは、
   互いに交差するように配置された複数のビット線および複数のワード線と、
   前記ビット線と前記ワード線とに接続され、データの入力および出力を行うためのＳＲＡＭセルと、
   前記ワード線に接続され、ロウアドレスを選択する第１ロウデコーダおよび第２ロウデコーダと、
   前記ビット線に接続され、カラムアドレスを選択する第１カラムデコーダおよび第２カラムデコーダと、
   を備え、
   前記ワード線が複数のローカルワード線に分割されている、請求項１に記載の半導体記憶装置。
3. 前記ローカルワード線は、前記第１ロウデコーダおよび前記第１カラムデコーダのアドレス選択信号と、前記第２ロウデコーダおよび前記第２カラムデコーダのアドレス選択信号との少なくとも一方に応答して活性化される、請求項２に記載の半導体記憶装置。
4. 前記ワード線は、前記第１ロウデコーダおよび前記第１カラムデコーダにより選択された第１アドレスと、前記第２ロウデコーダおよび前記第２カラムデコーダにより選択された第２アドレスとの各々に対応する２つの前記ローカルワード線が、それぞれ、同時に活性化するように構成されている、請求項２または３に記載の半導体記憶装置。
5. 前記アクセス手段は、所定のビット単位毎に、個別にデータの書き込みまたは読み出しを行う、請求項１〜４のいずれか一項に記載の半導体記憶装置。

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