JPS63300492A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体メモリ装置に関し、特に、ワード線駆動
方法を改良したデュアルポート型スタティックラムに関
する。

〈従来の技術〉 従来デュアルポート型のＳＲＡＭ　（スタティックラン
ダムアクセスメモリ）は、マルチプロセッサシステムな
どにおいて複数のプロセッサに共有なメモリとして使わ
れている。第４図にマルチプロセッサシステムのブロッ
ク図を示す、デュアルポート型ＳＲＡＭはプロセッサと
のインタフェースに使用するポートを２組有しており、
１組のボ−トはプロセッサＡに接続されており、アドレ
ス信号、書き込み／読み出し信号、チップセレクト信号
、出力イネーブル信号等をプロセッサから受は取り、ア
ドレス信号で指定された番地のデータの出し入れを行な
っている。もう１組のポートはプロセッサＢに接続され
ており、同様にアドレス。

制御信号をプロセッサから受は取りデータの出し入れを
行なっている。このときプロセッサＡ、プロセッサＢの
作業効率を高めるためにこのデュアルポートＳＲＡＭは
プロセッサＡ、プロセッサＢのアクセスする番地が異な
るときには同時かつ非同期に双方のプロセッサがアクセ
スできるように構成されている。

第５図を用いてデュアルポートＳＲＡＭの従来の構成例
を詳細に説明する。従来例は図示されているようにデュ
アルポート型のメモリセルを用いて、双方のポートＡ、
Ｂからの同時アクセスを可能にしていた。すなわちメモ
リセルは従来の６素子にトランスファーゲートを１組追
加した８素子で構成されており、追加したトランスファ
ーゲートのゲート駆動用のワード線と、追加したトラン
スファーゲートのドレイン端子に接続されたディジット
線対とがさらに追加されている。従って、両方のポート
からのアドレス信号に基づき、それぞれのワード線、デ
ィジット線が選択可能であり、両ポートからの同時アク
セスが可能となっている。

ところが、両方のポートから供給されるアクセス番地が
一致した場合、特に、一方が書き込みを行なった場合に
は読み出しデータが途中で変化することになる。また、
双方が逆情報を書き込んだ場合には、書き込みデータが
不定となったりするので、一般的にはポートＡ、Ｂから
供給されるアドレスについてアドレス検出回路を設けて
おき、双方のアドレスが一致した場合にはアービター（
仲裁）回路によってアクセス要求の早い順に片方ずつア
クセス要求を受は入れるようにしている。このとき後播
になった方のポートにはウェイト信号を出力し、アクセ
スを待たせるようにしていた。

〈発明の解決しようとする問題点〉 上述した従来のデュアルポート型ＳＲＡＭはメモリセル
そのものをデュアルポート化していたので、双方のポー
トからのアクセス番地が一致しない限り双方のポートか
らアクセスできるという点で非常に効率の良いメモリで
あったが、各セルは８素子を必要としており、素子数が
増加したのみならず、ワード線、ディジット線とも２倍
に増加するので、単位セルはデュアルポート化していな
い単位セルに比べてほぼ縦・横の寸法が２倍に広がり、
メモリの大容量化（単位セル数を増加させる）が困難で
あるという問題点を有していた０例えば、デュアルポー
ト化しなければ２５６にビットのメモリセルが集積でき
る場合でもデュアルポート化すると６４にビット程度の
メモリセルしか集積できなかった。

〈問題点を解決するための手段〉 本発明は行列状に配置された複数のメモリセルと、第１
ポートから供給される第１列アドレス信号をデコードし
て第１ブロック選択要求信号を発生させる第１カラムデ
コーダと、第２ポートから供給される第２列アドレス信
号をデコードして第２ブロック選択要求信号を発生させ
る第２カラムデコーダと、第１ブロック選択要求信号と
、第２ブロック選択要求信号とを調整して第１ブロック
選択信号か第２ブロック選択信号かを出力するアービタ
ー回路と、第１ポートから供給される第１行アドレス信
号をデコードする第１ロウデコーダと、第２ポートから
供給される第２アドレス信号をデコードする第２ロウデ
コーダとを含み、上記第１ロウデコーダの出力信号と上
記第１ブロック選択信号とのアンド論理出力か上記第２
ロウデコーダの出力信号と上記第２ブロック選択信号の
アンド論理出力かで、上記カラムデコーダと上記ロウデ
コーダとで選択されたメモリセルに接続されたワード線
を駆動するようにしたことを特徴としている。

〈実施例〉 次に本発明の実施例について図面を参照して説明する。

第１Ａ図に本発明の第１実施例の論理回路図を示す。説
明を容易にするために半導体メモリ装置は４行×２列で
合計８アドレス分のメモリセルを有していることとする
。第１のカラムデコーダ１１．１２は第１のポートから
のカラムアドレスを入力し、そのハイ、ロウレベルの組
合せにより２列の内の１列を選択するように構成されて
いる。

第２のカラムデコーダ１３．１４は第２のポートからの
カラムアドレスを入力し、そのハイ、ロウレベルの組合
せにより２列の内の１列を選択するように構成されてい
る。第１のカラムデコーダは第１のブロック選択要求信
号ＳＲＩを出力し、第２のカラムデコーダは第２のブロ
ック選択要求信号ＳＲ２を出力する。同じ列を選択する
第１のカラムデコーダの出力と第２のカラムデコーダの
出力はアービター回路１５．１６に入力しそのハイレベ
ルになる時期の早い順に、第１のブロック選択信号ＳＥ
１か第２のブロック選択信号ＳＥ２の一方をハイレベル
にする。第１のロウデコーダ１７〜２０は第１のポート
から２本のロウアドレスを入力し、そのハイ、ロウレベ
ルの組合せにより、４行の内の１行を選択するように構
成される。第２のロウデコーダ２１〜２４は同様に第２
のポートから２本のロウアドレスを入力し、そのハイ。

ロウレベルの組合せにより４行の内の１行を選択するよ
うに構成される０選択された行のメモリセル２８〜３５
は選択されたロウデコーダの出力信号に直接駆動されず
にロウデコーダ出力信号とアービター回路出力との論理
により選択的に活性化されるワード線３６〜４３により
駆動される。

ゲート２５〜２７はワード線駆動回路の１つを構成して
いる。すなわち第１行第１列に位置するワード線及びメ
モリセルは、第１行の第１ロウデコーダ出力信号と第１
列の第１のブロック選択信号のアンド論理か、第１行の
第２ロウデコーダ出力信号と第１列の第２のブロック選
択信号のアンド論理のいずれかで駆動され、アクセスさ
れる。同様に第１行第２列に位置するワード線およびメ
モリセルは第１行の第１ロウデコーダ出力信号と第２列
の第１ブロック選択信号のアンド論理か、第１行の第２
ロウデコーダ出力信号と第２列第２ブロツク選択信号の
アンド論理のいずれかで駆動され、アクセスされる。第
１Ｂ図にメモリセル２８〜３５の具体的構成を示す。第
１Ｂ図からも明らかなように各メモリセル２８〜３５は
６素子で構成されており、メモリセルの占有面積は従来
に比べ減少している。第ｎ′行第ｍ′列（ｎ’　＝１゜
２．３，４．ｍ’−１，２）に位置するワード線及びメ
モリセルは第ｎ２行の第１ロウデコーダ出力信号と第ｍ
′列の第１ブロック選択信号のアンド論理か、第ｎ１行
の第２ロウデコーダ出力信号と第ｍ′列の第２ブロック
選択信号のアンド論理によって駆動され、アクセスされ
る。同一列に並ぶメモリセルは共通に同一のディジット
線対４４．４５に接続される。ディジット線対の一端は
、その列の第１ブロック選択信号によって制御されるト
ランスファーゲート４８を経て第１のデータ・バス５０
か、あるいはその列の第２ブロック選択信号によって制
御されるトランスファーゲート４９を経て第２のデータ
・バス５１に接続される。

第１のデータ・バス５０は第１ポートからのデータ・バ
スで、センスアンプ５２を経て出力端子Ｄｏｕｔに出力
されるか、第１ポートの入力バッファ５４の出力が接続
されている。第２のデータ・バス５１は第２ポートから
のデータ・バスで、同様にセンスアンプ５３を経て第２
ポートの出力端子Ｄｏｕｔに出力されるか、第２ポート
の入力バッファ５４の出力が接続されている。第１図に
おいて、４６．４７は負荷抵抗を示している。

以下、第１Ａ図を参照して動作説明を行なう。

まず第１ポートの３本のアドレス信号が全てハイレベル
で、第２ポートではカラムアドレスはロウレベルでロウ
アドレスはハイレベルであったとする。この場合第１ポ
ートのカラムアドレスがハイレベルなので、第１列の第
１カラムデコーダ１１が選択され第１ブロック選択要求
信号ＳＲＩがハイレベルとなる。また第２ポートからの
カラムアドレスはロウレベルなので、第２列の第２カラ
ムデコーダ１４が選択レベルとなり第２列の第２ブロッ
ク選択要求信号がハイレベルとなる。この結果第１列の
アービター回路は第１ブロック選択要求信号がハイレベ
ルなので第１ブロック選択信号がハイレベルとなり、ま
た第２列のアービター回路は第２ブロック選択要求信号
がハイレベルなので第２ブロック選択信号がハイレベル
となる。一方、ロウデコーダの方はアドレスがどちらの
ポート側もハイレベルであるため第１行の第１ロウデコ
ーダ１７及び第１行の第２ロウデコーダ２１が選択され
ハイレベルを出力する。その結果ワード線選択の論理回
路により第１行第１列のワード線３６と、第１行第２列
のワード線４０とが選択され、そこに接続されるメモリ
セル２８．３２がアクセスされる。同時に第１列では第
１ブロック選択信号のハイレベルにより、ディジット線
が第１のデータ・バスに接続され第１ポートからのデー
タの書き込みあるいは読出しが行なわれる。また第２列
では第２ブロック選択信号のハイレベルにより、ディジ
ット線が第２のデータ・バスに接続され、第２ポートか
らのデータの書き込みあるいは読出しが第１ポートから
のアクセスと同時に行なわれる。

次に両方のポートからのアクセスアドレスが全てハイレ
ベルの場合を説明する。この場合第１行の第１ロウデコ
ーダ及び第１行の第２ロウデコーダが選択され、ハイレ
ベルを出力することは前の説明と同じであるが、第１列
に位置する第１カラムデコーダ１１、第２カラムデコー
ダ１３が共に選択されて第１ブロック選択要求信号ＳＲ
Ｉ及び第２ブロック選択要求信号ＳＲ２が共にハイレベ
ルとなり、アービター回路１５に入力する。アービター
回路１５では２つの入力信号の内、先にハイレベルにな
った側のブロック選択信号をハイレベルにする０例えば
第１ポート側のカラムアドレス信号が先に入力し、その
結果、第１ブロック選択要求信号ＳＲＩが第２ブロック
選択要求信号ＳＲ２より先にハイレベルになったとすれ
ば、第１ブロック選択信号がハイレベルとなりの第２ブ
ロック選択信号はロウレベルのままでいる。その結果、
第１行第１列に位置するワード線３６が選択レベルとな
り、かつ、第１ブロック選択信号のハイレベルにより第
１列のディジット線４４が第１のデータ・バス５０に接
続され、第１ポート側から第１行第１列のメモリセル２
８に対してアクセスが行なわれる。第２ポートもこのと
き第１行、第１列のメモリセルに対してアクセスを要求
しているがアービター回路１５において優先権が取れな
かったためにウェイト状態になっている。第１図ではウ
ェイト信号は省略されている。

第１ポートからのアクセスが終了すると第１列に位置す
る第１カラムデコーダ１１が非選択レベルとなり第１ブ
ロック選択要求信号ＳＲＩをロウレベルにする。その結
果アービター回路１５への入力は第２ブロック選択要求
信号ＳＲ２のみハイレベルとなるので、第１列のアービ
ター回路１５は今度は第１ブロック選択信号ＳＥＬをロ
ウレベルにすると共に第２ブロック選択信号ＳＥ２をハ
イレベルにする。よって第１行の第２ロウデコーダのハ
イレベル出力と第１列の第２ブロック選択信号のハイレ
ベル出力により引き続き第１行第１列のワード線３６が
駆動されるとともに、第１列のディジット線４４は第２
ブロック選択信号のハイレベルにより第２のデータ・バ
ス５１に接続され、第２ポート側から第１行第１列に位
置するメモリセル２８に対してアクセスが行なわれる。

以上の動作をまとめると、第１ポートからのアクセスと
第２ポートからのアクセスが異なる列（ブロック）に対
して行なわれる場合には両ポートから同時アクセスが行
なわれ、同じ列（ブロック）に対して行なわれる場合に
はアービター回路から与えられる優先順位に従って片方
ずつ順番にアクセスする０以上は説明を容易にするため
４行２列のメモリセルを有する場合について述べたが、
行及び列の数は任意に拡張が可能である。またアービタ
ー回路は１つの列に対して１個を対応させていたが、複
数の列に対して１個を対応させることも可能である。

このことを第２図を用いて説明する。第２図は５行、１
６ｘＬ列のメモリセルを有した本発明の第２実施例に係
るデュアルポート型ＳＲＡＭの−例を示す論理回路図で
ある。メモリセルは１６列単位で１つのブロックにまと
められており、合計しブロックで構成されている。Ｌは
２以上の整数なら任意の数で可能であるがアドレス構成
の都合上好ましくはＰを１以上の任意の整数として２Ｐ
乗になるように選ぶのが望ましい。また、本実施例では
１ブロツクは１６列で構成しているが１以上の任意の整
数にすることが可能である。但しアドレス構成の都合上
好ましくはＰ′を１以上の任意の整数として２Ｐ’乗に
なるように選ぶのが望ましい。第２図においてはメモリ
セルをＬブロックに分割し、１つのブロックを１６列に
て構成しているのでカラムアドレスはブロックを選択す
るカラムアドレス１，１０１，１０４と１つのブロック
中の列を選択するカラムアドレス２，１０３゜１０６と
により構成される。第２図ではカラムアドレス２は４本
で構成されている。各ポートのカラムアドレス１の信号
は、その組合せにより対応するブロックが選択されるよ
うにカラムデコーダ１０７．１０８に入力する。カラム
デコーダ１０７は例えばポート１のカラムアドレス１信
号が全てハイレベルのときにハイレベルを出力するよう
に構成される。カラムデコーダ１０８は同様にポート２
のカラムアドレス１信号が全てハイレベルのときにハイ
レベルを出力するように構成される。

アービター１０９はカラムデコーダ１０７または１０８
の出力信号が入力しており、それらの少なくとも一方が
ハイレベルのときそれに対応して出力１１２１か１１２
２の一方がハイレベルを出力するように構成される。カ
ラムアドレス２は選択されたブロックにおける１６列の
中から１列を選択するためのアドレスとして使われ、カ
ラムスイッチ１１５．１１６を駆動する信号を発生させ
るカラムデコーダ１１７〜１１９に入力する。カラムア
ドレス２の信号は各ブロックに対応するカラムデコーダ
１１７〜１１９にそれぞれ入力するが、そのカラムデコ
ーダにはアービターからのブロック選択信号（例えば１
１２１と１１２２）がデコーダのイネーブル信号として
入力しており選択されたブロックのカラムデコーダのみ
動作を行ないカラムアドレス２のアドレスの組合せに対
応してカラムスイッチをオンさせる信号を発生する。そ
の結果ブロックを選択したポート側のデータ・バスにカ
ラムアドレス２により選択されたディジット線が接続さ
れ、ロウデコーダ出力とアービターからのブロック選択
信号により駆動されるワード線上のメモリセルに対して
アクセスを行なうことができる。以上のように、第２図
においてはアービターはカラムアドレス１の組合せの数
だけ設けられており、アービターの出力信号により選択
されたブロックの中ではさらにカラムアドレス２に対応
した列が選択されるように構成される。第２図に示す例
においては、ポート１側のカラムアドレス１により選択
されるブロックと、ポート２側のカラムアドレス１によ
り選択されるブロックが異なる場合には両方のポートか
らの同時アクセスが可能であり、両ポートが同じブロッ
クをアクセスした場合にはアービターにより優先順位が
決定し優先順位に基づきシリアルにアクセスが行なわれ
る。

第１図、第２図におけるアービター回路の具体的構成例
を第３図に示す。３０１及び３０２は第１ポート、第２
ポートのカラムデコーダに相当し、出力３０７には第１
ポートのブロック選択要求信号が出力し、出力３０８に
は第２ポートのブロック選択要求信号が出力する。３０
３はアンドゲートであり、３０７の第１ポートのブロッ
ク選択要求信号と第２ポートのブロック選択信号３１０
の反転信号とが入力し、出力３０９は第１ポートのブロ
ック選択信号となる。３０４は別のアンドゲートで３０
８の第２ポートのブロック選択要求信号と３０９の第１
ポートのブロック選択信号の反転信号とが入力し第２ポ
ートのブロック選択信号を３１０に出力する。３０５，
３０６は別のアンドゲートで、３０５は３０７の信号と
３０９の反転信号を入力し出力３１１は第１ポートのウ
ェイト信号として使われる。３０６は３０８の信号と３
１０の反転信号が入力し、出力３１２は第２ポートのウ
ェイト信号として使われる。

以下、動作を説明する。第１ポート、第２ポートのカラ
ムアドレス１がそのブロックを選択していないときには
デコーダの出力信号３０７，３０８はロウレベルであり
、その信号が加わるアンドゲート３０３〜３０６はすべ
てロウレベルを出力する０次に第１ポートのカラムアド
レス１が選択レベルとなりデコーダ３０１が出力３０７
にハイレベルを出力するとアンドゲート３０３にはすべ
てハイレベルが入力し、出力３０９をハイレベルとする
。出力３０９がハイレベルとなるとアンドゲート３０４
はその反転信号が加わっているので入力３０８のレベル
によらず出力３１０はロウレベルを出力する。従ってデ
コーダ出力３０７がハイレベルとなった後にデコーダ出
力３０８がハイレベルとなってもアービター出力３１０
はロウレベルを維持する。このときアンドゲート３０６
は入力がすべてハイレベルとなるのでハイレベルとなり
第２ポートのウェイト信号として使われる。

第１ポート側のアクセスが終了してカラムアドレス１が
切り換るとデコーダ出力３０７がロウレベルとなり、ア
ンドゲート３０３の出力３０９はロウレベルとなる。こ
のときアンドゲート３０４は面入力ともハイレベルが加
わるので出力３１０がハイレベルとなり、同時にアンド
ゲート３０６の一出力３１２はロウレベルとなり第２ポ
ートのウェイト状態が解除され第２ポートのそのブロッ
クに対するアクセスが開始される。基本的にデコーダ出
力信号３０７，３０８の内、早くハイレベルとなった方
の要求が受は入れられ、そのポート側のアービター出力
であるブロック選択信号がハイレベルとなるように動作
する。

〈発明の作用および効果〉 以上説明したように本発明は、選択するブロック単位で
第１ポート側のアクセスを優先するか、第２ポート側の
アクセスを優先するかの優先付けを行ない、両方のポー
トが互いに異なるブロックをアクセス要求しているとき
には両者を同時にアクセスさせることを可能とさせ、両
方のポートが同じブロックをアクセス要求しているとき
には優先順位結果に基づき順番にアクセスを行なわせる
。

したがって本発明によれば従来８素子で構成していた単
位メモリセルを６素子で構成することができるので、チ
ップ上の占有面積が少なくてよく。

半導体メモリ装置の大容量化が可能である。

【図面の簡単な説明】

第１Ａ図は本発明の第１実施例の構成を示す論理回路図
、第１Ｂ図はメモリセルの回路図、第２図は本発明の第
２実施例の構成を示す論理回路図、 第３図は第１及び第２実施例に用いられているアービタ
ー回路の論理構成を示す論理回路図、第４図はデュアル
ポート型スタティックＲＡＭを使用したマルチプロセッ
サシステムのブロック図、 第５図は従来のデュアルポート型スタティックＲＡＭを
示す回路図である。 １１．１２・・・・・第１カラムデコーダ、１３．１４
・・・・・第２カラムデコーダ、１５．１６・・・・・
アービター回路、１７〜２０・・・・・第１ロウデコー
ダ、２１〜２４・・・・・第２ロウデコーダ、２５〜２
７・・・・・ワード線駆動回路、２８〜３５・・・・・
メモリセル、 ３６〜４３・・・・・ワード線、 ４６．４７・・・・・ディジット線の負荷抵抗、４８．
４９・・・・・ディジット線を第１のデータバスまたは
第２のデータバスに 接続するためのトランスファゲート、 ５０．５１・・・・・第１及び第２のデータバス、５２
．５３・・・・・センスアンプ、 ５４．５５・・・・・入カバソファ、 １０１．１０４・・・ポート１、ポート２のカラムアド
レス１信号、 １０２．１０５・・・ポート１、ポート２のロウアドレ
ス信号、 １０３．１０６・・・ポート１、ポート２のカラムアド
レス２信号、 １０７．１０８．１１０ ・・・・・ブロック選択カラムデコー ダ、 １０９．１１１・・・アービター、 １１２１．１１２２ ・・・・・第１ポートブロック選択信 号及び第２ポートブロック選択信号、 １１３．１１４・・・ロウデコーダ、 １１５．１１６・・・カラムスイッチ、１１７．１１８
．１１９ ・・・・・１ブロツク中の列選択用 カラムデコーダ、 ３０１．３０２・・・第１ポート、第２ポートのブロッ
ク選択カラムデコーダ、 ３０３〜３０６・・・アンドゲート、 ３０７．３０８・・・第１ポートブロック選択要求信号
及び第２ポートブロック選択要求信号。 特許出願人　　　　　日本電気株式会社代理人　　弁理
士　　桑　井　清　− 第１Ｂ図 第１ｒ−ト　　　　不２ポート

Claims (1)

【特許請求の範囲】
1. 　行列状に配置された複数のメモリセルと、第１ポート
   から供給される第１列アドレス信号をデコードして第１
   ブロック選択要求信号を発生させる第１カラムデコーダ
   と、第２ポートから供給される第２列アドレス信号をデ
   コードして第２ブロック選択要求信号を発生させる第２
   カラムデコーダと、第１ブロック選択要求信号と、第２
   ブロック選択要求信号とを調整して第１ブロック選択信
   号か第２ブロック選択信号かを出力するアービター回路
   と、第１ポートから供給される第１行アドレス信号をデ
   コードする第１ロウデコーダと、第２ポートから供給さ
   れる第２アドレス信号をデコードする第２ロウデコーダ
   とを含み、上記第１ロウデコーダの出力信号と上記第１
   ブロック選択信号とのアンド論理出力か上記第２ロウデ
   コーダの出力信号と上記第２ブロック選択信号のアンド
   論理出力かで、上記カラムデコーダと上記ロウデコーダ
   とで選択されたメモリセルに接続されたワード線を駆動
   するようにしたことを特徴とする半導体メモリ装置。