JPS5930295A - 半導体メモリのアクセス方式 - Google Patents
半導体メモリのアクセス方式Info
- Publication number
- JPS5930295A JPS5930295A JP57140313A JP14031382A JPS5930295A JP S5930295 A JPS5930295 A JP S5930295A JP 57140313 A JP57140313 A JP 57140313A JP 14031382 A JP14031382 A JP 14031382A JP S5930295 A JPS5930295 A JP S5930295A
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- JP
- Japan
- Prior art keywords
- bit
- shift register
- input
- column decoder
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体によるランダムアクセスメモリにおける
アクセス方式に関する。
アクセス方式に関する。
（ｂ） 技術の背景
半導体メモリは半導体製造および回路技術の発展によシ
得られた性能ならびにコストの改善が進むに従い情報シ
ステムを構成する重要な回路素子として多量に使用され
るようになった。更に大容量化高速化が期待されている
。
得られた性能ならびにコストの改善が進むに従い情報シ
ステムを構成する重要な回路素子として多量に使用され
るようになった。更に大容量化高速化が期待されている
。
（Ｃ）従来技術と問題点
従来の半導体メモリにおけるアクセス方式として第１図
にスタテック形ＲＡＭによるブロック図第２図はそのタ
イムチャートおよび第３図はメモリセルマトリックスと
センスアンプの接続側図を示す。第１図において１はメ
モリセルアレイ、２ばロウデコーダ、３はカラムデコー
ダ、４はセンスアンプ、５ａは入力データバツ７ア、５
ｂは出カテータバノファ、ＢＵＦＦ／ｌＮ１＝ｔバッフ
ァインバータおよびＡＮＤは論理積回路である。また第
３図において１１はメモリセル、１２は単位センスアン
プ回路およびＴｒはゲートトランジスタである。メモリ
セルアレイ１は！ｎビット×ｎビット例えばこ＼では１
６Ｘ１６ピノトのメモリセ！ｖ１１より構成され、ＢＵ
ＦＦ／ＩＮＶを介しロウデコーダ２の入力端子Ａ５Ｚｆ
〜３に与えられた入力信号をデコードして１６個のワー
ド線の中から１個のワード線を選択してメモリセル１１
の真補側入出力端子をそれぞれ入出力用のビット線に接
続する。他のカラムデコーダ３の入力端子Ａ、〜、に与
えられた残りのアドレス信号をデコードして１６対のビ
ット線の中から１対を選択して別途の外部よシ与えられ
る入力データバッファ５ａを介し書込むが該幽する単位
センスアンプ回路１２のゲートトランジスタＴｒを選択
してメモリセル１１の持つ記憶内容を単位センスアンプ
回路１２よシ増幅しその読取逆信号を出カバソファ５ｂ
を介し送出する。このように従来のアクセス方法では１
回のアクセスで１ビツトのデータを入出力するように使
用されてお９１個のワード線が選択されて１ワ・−ド１
６ビツトのメモリセル１１のデータを書込み読出すのに
１６回をかけてロウデコーダ２は１６回同一のワード線
を選択し続け、カラムデコーダ３は逐一そのアクセスす
るビット線毎にアドレスを変えて書込みあるいは単位セ
ンスアンプ回路１２を切換えて読出しているので１ワー
ド１６ビツトの入出力順序を特にランダムとする時には
都合が良いが通常１ワードは例えば４ビツト、８ビツト
・・・・・・と２ｎビツトに繰めて取扱い入出力＋１１
ｉ１序が頭から順に配列されている時にも同様の方法を
繰返すのでアクセス時間がランダムにアクセスする時と
同じ時間を必要とする不便さがある。
にスタテック形ＲＡＭによるブロック図第２図はそのタ
イムチャートおよび第３図はメモリセルマトリックスと
センスアンプの接続側図を示す。第１図において１はメ
モリセルアレイ、２ばロウデコーダ、３はカラムデコー
ダ、４はセンスアンプ、５ａは入力データバツ７ア、５
ｂは出カテータバノファ、ＢＵＦＦ／ｌＮ１＝ｔバッフ
ァインバータおよびＡＮＤは論理積回路である。また第
３図において１１はメモリセル、１２は単位センスアン
プ回路およびＴｒはゲートトランジスタである。メモリ
セルアレイ１は！ｎビット×ｎビット例えばこ＼では１
６Ｘ１６ピノトのメモリセ！ｖ１１より構成され、ＢＵ
ＦＦ／ＩＮＶを介しロウデコーダ２の入力端子Ａ５Ｚｆ
〜３に与えられた入力信号をデコードして１６個のワー
ド線の中から１個のワード線を選択してメモリセル１１
の真補側入出力端子をそれぞれ入出力用のビット線に接
続する。他のカラムデコーダ３の入力端子Ａ、〜、に与
えられた残りのアドレス信号をデコードして１６対のビ
ット線の中から１対を選択して別途の外部よシ与えられ
る入力データバッファ５ａを介し書込むが該幽する単位
センスアンプ回路１２のゲートトランジスタＴｒを選択
してメモリセル１１の持つ記憶内容を単位センスアンプ
回路１２よシ増幅しその読取逆信号を出カバソファ５ｂ
を介し送出する。このように従来のアクセス方法では１
回のアクセスで１ビツトのデータを入出力するように使
用されてお９１個のワード線が選択されて１ワ・−ド１
６ビツトのメモリセル１１のデータを書込み読出すのに
１６回をかけてロウデコーダ２は１６回同一のワード線
を選択し続け、カラムデコーダ３は逐一そのアクセスす
るビット線毎にアドレスを変えて書込みあるいは単位セ
ンスアンプ回路１２を切換えて読出しているので１ワー
ド１６ビツトの入出力順序を特にランダムとする時には
都合が良いが通常１ワードは例えば４ビツト、８ビツト
・・・・・・と２ｎビツトに繰めて取扱い入出力＋１１
ｉ１序が頭から順に配列されている時にも同様の方法を
繰返すのでアクセス時間がランダムにアクセスする時と
同じ時間を必要とする不便さがある。
（ｄ） 発明の目的
本発明は上記の不便さを除去するため連続して構成され
る複数ビットのデータの読取多動作をまとめて読取るた
め１回のロウデコーダの１選択サイクル当りカラムデコ
ーダの選択するビラトラ１２１Ｎに連続してデータを送
出するようセンスアンプを制御して少くとも読取少時に
おけるビット当シのアクセス時間を大幅に澱少させる手
段を挾供しようとするものである。
る複数ビットのデータの読取多動作をまとめて読取るた
め１回のロウデコーダの１選択サイクル当りカラムデコ
ーダの選択するビラトラ１２１Ｎに連続してデータを送
出するようセンスアンプを制御して少くとも読取少時に
おけるビット当シのアクセス時間を大幅に澱少させる手
段を挾供しようとするものである。
（ｅｌｌ 発明の構成
この目的はｍビット×ｎワードのメモリセルマトリック
スにワード線を選択するロウデコーダ、ビット線を選択
するカラムデコーダ、センスアンプ等を備えて々る半導
体メモリにおいて、並列入出力機能を有するシフトレジ
スタ、錠シフトレジスタのシフト制御手段を備えてなシ
、カラムデコータノ各アドレス声力と該シフトレジスタ
の各ビット入力ふ・よびシフトレジスタの各ビット出力
とセンスアンプのビットライン接続ゲートを対応せしめ
て接続し、カラムデコーダの選択する入力ビツト信号を
該シフトレジスタに入力すると共に別途入力するシフト
制御信号にょシフト制御手段を介しシフトレジスタにお
けるデータを逐一シフト制御して該センスアンプを順次
作動せしめ、ロウデコーダによる選択動作１ｆイクルに
おいて同一ワードのｎビットデータよシ任意のビットを
頭とする連続複数ビットのデータを逐一選択して出力さ
せることを特徴とする半導体メモリのアクセス方式を提
供することによって達成することが出来る。
スにワード線を選択するロウデコーダ、ビット線を選択
するカラムデコーダ、センスアンプ等を備えて々る半導
体メモリにおいて、並列入出力機能を有するシフトレジ
スタ、錠シフトレジスタのシフト制御手段を備えてなシ
、カラムデコータノ各アドレス声力と該シフトレジスタ
の各ビット入力ふ・よびシフトレジスタの各ビット出力
とセンスアンプのビットライン接続ゲートを対応せしめ
て接続し、カラムデコーダの選択する入力ビツト信号を
該シフトレジスタに入力すると共に別途入力するシフト
制御信号にょシフト制御手段を介しシフトレジスタにお
けるデータを逐一シフト制御して該センスアンプを順次
作動せしめ、ロウデコーダによる選択動作１ｆイクルに
おいて同一ワードのｎビットデータよシ任意のビットを
頭とする連続複数ビットのデータを逐一選択して出力さ
せることを特徴とする半導体メモリのアクセス方式を提
供することによって達成することが出来る。
（ｆ） 発用１の実施例
以下本発明の一呆施例について図面を参照しつつ説明す
る。第４図は本発明の一実施例における半導体メモリの
アクセス方式によるブロック図、細５図はそのタイムチ
ャートおよび第６図は本発明の一実施しリにおける半導
体メモリのアクセス方式に用いるシフトレジスタの回線
結１’、／３図である。
る。第４図は本発明の一実施例における半導体メモリの
アクセス方式によるブロック図、細５図はそのタイムチ
ャートおよび第６図は本発明の一実施しリにおける半導
体メモリのアクセス方式に用いるシフトレジスタの回線
結１’、／３図である。
図において１はメモリセルマトリックス、２はロウデコ
ーダ、３はカラムデコーダ、４はセンスアンプ、５ａは
入力データバッファ、５ｂは出力データバソファ、６は
シフトレジスタ、７はシフト制御部、ｎＵＩｉ”Ｆ／Ｉ
ＮＶはバッファインバータ、ＩＮＶはインバータおよび
ＡＮＤは論理積回路である。図中の図面符号で従来と共
通の符号は同一の機能を有する構成部材である。書込み
時においては従来と同様その動作に変シない。読取少時
はロウデコ−ダ２のワード線選択は従来と変シなく行わ
れるが、カラムデコーダ３が従来と同様の選択を行った
後カラムデコーダ３の出力が直接センスアンプ４のゲー
トトランジスタＴｒのゲートに与えられていたのと異シ
、本発明においてはカラムデコーダ３の各出力はシフト
レジスタ６の各ビットに対応して接続され、且シフトレ
ジスタ６の各出力はそれぞれＴｒのゲートた対応して接
続されているので１カラムデコーダ３の出力信号はシフ
トレジスタを介してＴｒに与えられ選択されたワード線
に属する複数のメモリセル１１の内核Ｔｒの接続する１
対のビット線Ｉ１０およびＩｌｏに連結されたメモリセ
ル１１の記憶内容を単位センスアンプ回路１２を介し出
力データバッファ５ｂに出方する。
ーダ、３はカラムデコーダ、４はセンスアンプ、５ａは
入力データバッファ、５ｂは出力データバソファ、６は
シフトレジスタ、７はシフト制御部、ｎＵＩｉ”Ｆ／Ｉ
ＮＶはバッファインバータ、ＩＮＶはインバータおよび
ＡＮＤは論理積回路である。図中の図面符号で従来と共
通の符号は同一の機能を有する構成部材である。書込み
時においては従来と同様その動作に変シない。読取少時
はロウデコ−ダ２のワード線選択は従来と変シなく行わ
れるが、カラムデコーダ３が従来と同様の選択を行った
後カラムデコーダ３の出力が直接センスアンプ４のゲー
トトランジスタＴｒのゲートに与えられていたのと異シ
、本発明においてはカラムデコーダ３の各出力はシフト
レジスタ６の各ビットに対応して接続され、且シフトレ
ジスタ６の各出力はそれぞれＴｒのゲートた対応して接
続されているので１カラムデコーダ３の出力信号はシフ
トレジスタを介してＴｒに与えられ選択されたワード線
に属する複数のメモリセル１１の内核Ｔｒの接続する１
対のビット線Ｉ１０およびＩｌｏに連結されたメモリセ
ル１１の記憶内容を単位センスアンプ回路１２を介し出
力データバッファ５ｂに出方する。
以上は従来の動作に変シないがカラムデコーダ３の出力
は必ず食出カビット中１ケ所だけと＼では１６ビツト中
１ビツトだけが高レベルとなって選択されるので例えば
第６図に示すようにカラムデコーダ３の第２ビツト目が
選択されてシフトレジスタの第２ビツト目に高レベルを
セットし、他のビットはすべてに低レベルがセットされ
る０こ＼で従来と異なる別の入力端子シフト制御ＳＣよ
シ第５図に示すようにロウデコーダ２が同一サイクルで
同一のワード線を選択したｔ′＞シフト制御信号をシフ
ト制御部７に入力すれは、シフト制御部７はシフト制御
信号の立上シおよび立下シの都度シフトレジスタ６のデ
ータを例えば右方向に１ビツトづつシフトさせるので、
高レベルビット位置のシフトに従ってセンスアンプ４に
おけるＴｒのゲートに与えられる位置もＰ、から順にＰ
−２Ｐ４と移動し、出力データバッファ５ｂへ出力され
る。
は必ず食出カビット中１ケ所だけと＼では１６ビツト中
１ビツトだけが高レベルとなって選択されるので例えば
第６図に示すようにカラムデコーダ３の第２ビツト目が
選択されてシフトレジスタの第２ビツト目に高レベルを
セットし、他のビットはすべてに低レベルがセットされ
る０こ＼で従来と異なる別の入力端子シフト制御ＳＣよ
シ第５図に示すようにロウデコーダ２が同一サイクルで
同一のワード線を選択したｔ′＞シフト制御信号をシフ
ト制御部７に入力すれは、シフト制御部７はシフト制御
信号の立上シおよび立下シの都度シフトレジスタ６のデ
ータを例えば右方向に１ビツトづつシフトさせるので、
高レベルビット位置のシフトに従ってセンスアンプ４に
おけるＴｒのゲートに与えられる位置もＰ、から順にＰ
−２Ｐ４と移動し、出力データバッファ５ｂへ出力され
る。
即ち最初にロウデコーダ２とカラムデコーダ３によって
選択されるワード線とそのｎ番目のメモリセル１１の記
憶内容をアクセスタイムｔａｃｃ後に得られることに変
シないが本発明の実施例では既に選択されている同一ワ
ード線に接続されて各対のビット線Ｉ１０およびＩ１０
迄は出力されている各メモリセル１１の記憶内容を順に
ｎの次はｎ＋１゜ｎ＋２と出力させることが出来る。こ
のように最初のｎにおいてはアクセスタイムｔａｃｃを
伴うが以后のｎ＋１．、 ｎ＋２・・・・・・にはアク
セスタイムｔａｃｃを伴うことなくシフトレジスタ６の
シフト動作に伴って次々にメモリセル１１の記憶するデ
ータが得られるので従来に比較して高速の読取り動作を
行う。以上は単位センスアンプ回路１２の入力側におい
てその接続を制御する形によったが出力側にゲート制御
を施しても同様に同一ワード線におけるメモリセル１１
の記憶内容を順に読出す仁とが出来ることはいう迄もな
り０ □□□）発明の詳細 な説明したように本発明によれば従来の半導体メモリに
おける読取シ動作においてはｉサイクル当シ１ビットの
データだけの読取シに対し、ｌサイクルの動作の中で同
一ワード内におけるデータを選択した位置から順に連続
して複数ビットを、読取りに伴うアクセス時間をビット
毎に増加することなく読取りの実時間のみの増加で高速
に読取って出力する半導体メモリのアクセス方式が得ら
れるので有用である。
選択されるワード線とそのｎ番目のメモリセル１１の記
憶内容をアクセスタイムｔａｃｃ後に得られることに変
シないが本発明の実施例では既に選択されている同一ワ
ード線に接続されて各対のビット線Ｉ１０およびＩ１０
迄は出力されている各メモリセル１１の記憶内容を順に
ｎの次はｎ＋１゜ｎ＋２と出力させることが出来る。こ
のように最初のｎにおいてはアクセスタイムｔａｃｃを
伴うが以后のｎ＋１．、 ｎ＋２・・・・・・にはアク
セスタイムｔａｃｃを伴うことなくシフトレジスタ６の
シフト動作に伴って次々にメモリセル１１の記憶するデ
ータが得られるので従来に比較して高速の読取り動作を
行う。以上は単位センスアンプ回路１２の入力側におい
てその接続を制御する形によったが出力側にゲート制御
を施しても同様に同一ワード線におけるメモリセル１１
の記憶内容を順に読出す仁とが出来ることはいう迄もな
り０ □□□）発明の詳細 な説明したように本発明によれば従来の半導体メモリに
おける読取シ動作においてはｉサイクル当シ１ビットの
データだけの読取シに対し、ｌサイクルの動作の中で同
一ワード内におけるデータを選択した位置から順に連続
して複数ビットを、読取りに伴うアクセス時間をビット
毎に増加することなく読取りの実時間のみの増加で高速
に読取って出力する半導体メモリのアクセス方式が得ら
れるので有用である。
第４図は従来における半導体メモリのアクセス方式によ
るブロック図、第２図はそのタイムチャート、第３図は
メモリセルマトリックスとセンスアンプの接続図、第４
図は本発明の一実施例における半導体メモリのアクセス
方式によるブロック図、第５図はそのタイムチャート、
第６図は第４図におけるシフトレジスタの回路結線図を
示す。 図において１はメモリセルマトリックス、２はロウデコ
ーダ、３はカラムデコーダ４はセンスアンプ、５ｂは出
力データバッファ、６はシフトレジスタ、７はシフト制
御部、１１はメモリセル、１２は単位センスアンプ回路
およびＴｒはゲートトランジスタである。
るブロック図、第２図はそのタイムチャート、第３図は
メモリセルマトリックスとセンスアンプの接続図、第４
図は本発明の一実施例における半導体メモリのアクセス
方式によるブロック図、第５図はそのタイムチャート、
第６図は第４図におけるシフトレジスタの回路結線図を
示す。 図において１はメモリセルマトリックス、２はロウデコ
ーダ、３はカラムデコーダ４はセンスアンプ、５ｂは出
力データバッファ、６はシフトレジスタ、７はシフト制
御部、１１はメモリセル、１２は単位センスアンプ回路
およびＴｒはゲートトランジスタである。
Claims (1)
- ｍピッ）Ｘｎ７−ドのメモリセルマトリックスにワード
線を選択するロウデコーダ、ビット線を選択するカラム
デコーダ、センスアンプ等を備えてなる半導体メモリに
おいて、並列入出力機能を有するシフトレジスタ、該シ
フトレジスタのシフト制御手段を備えてなシ、カラムデ
コーダの各アドレス出力と該シフトレジスタの各ビット
入力およびシフトレジスタの各ピント出力とセンスアン
プのビットライン接続ゲートを対応せしめて接続し、カ
ラムデコーダの選択する入力ビット信号を該シフトレジ
スタに入力すると共に別途入力するシフト制御信号によ
シフト制御手段を介しシフトレジスタにおけるデータを
シフト制御して該センスアンプを順次作動せしめ、ロウ
デコーダによる選択動作１サイクルにおいて同一ワード
のｎビットデータよシ任意のビットを頭とする連続複数
ビットのデータを逐一選択して出力させることを特徴と
する半導体メモリのアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140313A JPS5930295A (ja) | 1982-08-12 | 1982-08-12 | 半導体メモリのアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57140313A JPS5930295A (ja) | 1982-08-12 | 1982-08-12 | 半導体メモリのアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5930295A true JPS5930295A (ja) | 1984-02-17 |
Family
ID=15265891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57140313A Pending JPS5930295A (ja) | 1982-08-12 | 1982-08-12 | 半導体メモリのアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930295A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117187A (ja) * | 1985-11-15 | 1987-05-28 | Mitsubishi Electric Corp | ２ポ−ト半導体記憶装置 |
| JPH04228170A (ja) * | 1985-01-22 | 1992-08-18 | Texas Instr Inc <Ti> | データ処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
-
1982
- 1982-08-12 JP JP57140313A patent/JPS5930295A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04228170A (ja) * | 1985-01-22 | 1992-08-18 | Texas Instr Inc <Ti> | データ処理装置 |
| JPH04228174A (ja) * | 1985-01-22 | 1992-08-18 | Texas Instr Inc <Ti> | 半導体メモリ |
| JPH04228175A (ja) * | 1985-01-22 | 1992-08-18 | Texas Instr Inc <Ti> | データ処理装置 |
| JPS62117187A (ja) * | 1985-11-15 | 1987-05-28 | Mitsubishi Electric Corp | ２ポ−ト半導体記憶装置 |
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