JPH04228170A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【従来の技術及び問題点】ビデオ装置では、表示される
情報が「画素」と呼ばれる別々の要素に分割されている
。単位面積当たりの画素の数が得られる解像度を定める
。単純な白黒装置では、この各々の画素は１つのデータ
・ビットで構成することが出来る。これに対して異なる
色及び強度レベルを持つ画素を用いる更に複雑な装置は
、ずっと多くのデータ・ビットを必要とする。メモリに
記憶されている画素情報を表示する為、データをメモリ
から読取り、その後中間記憶媒質に直列形式で構成する
。表示装置の各々の水平走査線を走査する時、画素デー
タが直列に出力され、ビデオ情報に変換される。例えば
、各々の白黒画素に対する記憶データは、走査線の予定
の位置に対応し、「白」レベル又は「黒」レベルの何れ
かに対するビデオ出力を決定する。画素データを直列形
式にすることが、米国特許第４，３２２，６３５号、同
第４，３４７，５８７号及び１９８３年１２月３０日に
出願された係属中の米国特許出願通し番号第５６７，０
４０号（何れもテキサス・インスツルメンツ・インコー
ポレイテットに譲渡されている）に記載されている。

【０００２】ビデオ・メモリを設計する時、設計技術者
が当面する２つの主な制約は、走査線当たりに必要な画
素の数と走査速度とである。これによって、画素情報を
メモリにどの様にマッピングするか、並びに記憶されて
いる画素情報をアクセスして直列に出力する速度が決ま
る。典型的には、ビデオ・メモリは「画素マッピング」
形であって、１行のメモリ素子又はその部分が所定の走
査線又はその一部分の画素情報と直接的に対応する。例
えば、走査線当たり２５６個の画素を持つ白黒装置では
、１行当たり２５６個のメモリ素子を持つメモリが用い
られる。行の情報をアクセスして、直列シフト・レジス
タに記憶し、所定の走査線の間それから直列に出力出来
る様にする。こうして走査線当たり１回のメモリ・アク
セスしか必要としない。直列シフト・レジスタから表示
装置にデータが出力される間、表示データを更新する為
に、メモリからデータがアクセスされる。このデータは
、隣合う走査線の間の帰線機関の間、シフト・レジスタ
に転送される。従って、メモリ素子の行及び列の数が、
走査線当たりの画素の数、画素当たりの情報ビットの数
及び表示装置に使われる走査線の数によって決定される
。直列シフト・レジスタの動作が米国特許第４，３２２
，６３５号及び同第４，３４７，５８７号に更に詳しく
記載されており、典型的なビット・マッピング形ビデオ
・メモリが係属中の米国特許出願通し番号第５６７，０
４０号に記載されている。画素マッピング形ビデオ・メ
モリを用いる用途では、多数の個別メモリがアレーとし
て配置されていて、１回のアクセス動作が予定の画素パ
ターンを出力する様になっている。これによって、１回
のアクセス時間の間に多数の画素及び／又は画素当たり
のビットを出力することが出来、こうして所定の一組の
情報をアクセスするのに要する時間を短縮する。このア
レー形式は個々のメモリに関連するシフト・レジスタを
カスケード接続したり或いは並列に配置することを必要
とすることがある。

【０００３】画素マッピング形の多重ビデオ・メモリを
使い易くする為、１個の半導体チップに１つより多くの
メモリを設けることが望ましい。経済性並びに市場性の
観点から活力のある装置を作る為には、集積した各々の
メモリは、同じチップ上にある他のメモリに対して或る
程度独立に動作することが出来、しかも出来るだけ多く
の制御機能を共有しなければならない。これは、周辺回
路とチップ自体の間のインターフェイス接続に必要な集
積回路ピンの数を減少する為、並びに回路の密度を下げ
る為に必要である。画素マッピング形の多重ビデオ・メ
モリを１個の半導体チップに集積化した時、各々のメモ
リの直列入力及び出力に対して独立にアクセスが出来る
と共に、メモリの即時読取／書込みモードを独立に制御
出来ることが望ましい。この為には、読取／書込み制御
機能に対する別個のピンの他に、メモリ毎に別々の直列
入力及び直列出力インターフェイス・ピンが必要であり
、この為実用的でない多重ピン・パッケージになる。 更に、種々の独立の機能を持たせる為に必要な制御回路
が、チップ回路の密度を増大させる。多重メモリを集積
化した半導体チップに伴う上に述べた欠点の為、周辺回
路とインターフェイス接続する為に最小限の数のピンを
用いて制御機能を共有しながら、所定のチップ内にある
各々のメモリの高度の独立の制御が活かされる様にした
多重メモリ・チップを提供することが望ましい。

【０００４】

【問題点を解決する為の手段及び作用】この発明はビデ
オ表示装置に対する画素情報を記憶する半導体メモリを
提供する。このメモリは第１のメモリ・アレーと、この
第１のメモリ・アレーと同一の、別個の第２のメモリ・
アレーとを有する。各々のメモリ・アレーは、行及び列
に分けて配置した複数個のメモリ素子で構成される。両
方のメモリ・アレーの或る行を選択し、その中に記憶さ
れているデータを転送ゲートを介して関連する第１及び
第２の直列シフト・レジスタに出力する為に行デコーダ
を設ける。各々の直列シフト・レジスタは直列出力及び
直列入力を持っていて、第１のシフト・レジスタの直列
出力が第２のシフト・レジスタの直列入力に接続される
。第１のシフト・レジスタの直列入力が専用信号ピンを
介して外部回路にインターフェイス接続され、第２のシ
フト・レジスタの直列出力が専用信号ピンを介して外部
回路とインターフェイス接続される。この為、第１及び
第２のシフト・レジスタと共に、第１及び第２のアレー
にあるデータがカスケード接続される。

【０００５】この発明の別の実施例では、第１のシフト
・レジスタの入力及び出力を専用ＩＣピンに対して多重
化し、第２のシフト・レジスタの直列入力及び出力を第
２の専用信号ピンに多重化する。直列入力又は直列出力
を外部回路とインターフェイス接続するかどうかを決定
する為の外部信号を供給する。循環形シフト・レジスタ
はデータを外へシフトさせ、その入力へ戻すことが出来
る様にする。この発明の更に別の実施例では、カスケー
ド接続されたシフト・レジスタ及び循環形シフト・レジ
スタが、マスクによってプログラムし得る特徴を利用す
ることにより、同じ半導体チップ上に設けられる。半導
体装置を製造する前に、循環形シフト・レジスタ又はカ
スケード接続形シフト・レジスタの構成の何れを選択す
るかをマスクで変更する。

【０００６】この発明の別の特徴として、各々のアレー
は、行及び列に分けて配置された同じ数のメモリ素子を
持っている。共通の行デコーダ及び共通の列デコーダを
設けて行及び列アドレスを受取る。各々のアレーには別
々の入力／出力バッファを付設して、関連するアレーと
の間でデータを転送すると共に、外部の源とインターフ
ェイス接続する。各々の入力／出力バッファに付設した
禁止回路を設けて、禁止信号を受取ったことに応答して
、関連するアレーに対するデータ転送を禁止する。各々
のアレーには別々の禁止信号が関係していて、関係した
禁止信号が発生されると、関連するアレーにあるアクセ
スされたメモリ素子への転送が禁止される。この発明の
別の実施例では、禁止信号をバッファの入力ポートで受
取り、ラッチに記憶する為に多重化する。これによって
、禁止信号が、短い持続時間の間存在して、更新される
まで、記憶される様になる。

【０００７】この発明の別の実施例では、各々のアレー
に関連する各々の禁止信号に対して別々の端子を設ける
。この時、禁止信号はデータ転送を禁止する持続時間の
間存在することを許す。この発明の更に別の特徴として
、行アドレスを受取ってデコードして、メモリ素子の１
つの行を選択する行デコーダを設ける。列アドレスを受
取ってデコードし、メモリ素子の１つの列を選択する列
デコーダを設ける。列及び行デコーダが一緒に作用して
、ランダムアクセス・モードでアレーの１つのメモリ素
子を選択する。アレーの列の数と等しい複数個のシフト
・ビットを持ち、その間に転送ゲートを設けた直列シフ
ト・レジスタを設ける。転送ゲートが、アクセスされた
行にある全てのメモリ素子からのデータを、シフト・レ
ジスタのシフト・ビットに記憶する為に転送する様に作
用し得る。そこからデータを出力するシフト・ビットを
選択するタップ回路を設ける。タップ位置が列デコーダ
に入力されて、それによってデコードされるアドレスに
よって決定される。この後、データがシフト・レジスタ
のタップ点から外へシフトさせられる。タップ点は、列
デコーダに入力されたタップ・アドレスによって設定さ
れる任意のシフト・ビットの出力である。制御回路が、
列デコーダの出力信号が列アドレスをデコードするか、
或いはシフト・レジスタの出力を選択する為のタップ・
デコード信号となるかを制御する。

【０００８】更に別の特徴として、行アドレスを受取っ
てデコードし、アレー内のアドレスされた行のメモリ素
子をアクセスする。アレーの近くには複数個のシフト・
ビットを持つ直列シフト・レジスタが配置されている。 シフト・レジスタの各々のシフト・ビットがアレーの各
列と関連している。転送回路がシフト・レジスタとアレ
ーの間に配置されていて、その間のデータ転送を制御す
る。クロック回路が外部シフト・クロックを受取り、外
部シフト・クロックの周波数で、シフト・レジスタ内で
データをシフトさせる為の内部シフト・クロックを発生
する。制御回路が外部転送制御信号を受取って、転送回
路におけるデータ転送を制御する。シフト禁止回路を設
けて、データの完全な転送が行なわれたことを保証する
為、外部転送信号を受取ってから予定の持続時間の間、
内部シフト・クロックによってシフト・レジスタのシフ
ト動作が行なわれることを禁止する。

【０００９】この発明の別の実施例では、アレー内のデ
ータのアクセスを開始する為に外部行アドレス・ストロ
ーブ信号を発生する。行アドレス・ストローブ信号が存
在する持続時間の間、アクセス状態を続ける。完全なア
クセスが行なわれる前のデータ転送を禁止する為、禁止
回路を設ける。これによって外部転送信号が完全なアク
セスより前に発生しても、予定の時点までシフト・レジ
スタに予め記憶されているデータが乱されることはない
。この発明の別の実施例では、外部転送信号を受取って
から予定の持続時間の間、アクセス時間を延長する回路
を設ける。この時間延長回路は行アドレス・ストローブ
信号とは独立に作用し、この予定の持続時間が切れる前
に、行アドレス・ストローブ信号が消えても、データの
アクセスが保たれる様にする。この発明が更によく理解
され、その利点が理解される様に、次に図面について説
明する。

【００１０】

【実施例】４重メモリ・アレー 図１には、４つのメモリ・アレー１０，１２，１４，１
６（以下これを「４重メモリ・アレー」と呼ぶ）で構成
された半導体メモリが示されている。各々のメモリ・ア
レー１０乃至１６が、直列アクセス及びランダム・アク
セスの両方を持つ様に構成された読取／書込みメモリで
構成されている。何れのアクセスもダイナミック・ラン
ダムアクセス形のセル・アレーを用いることが出来る。 全てのアレー１０乃至１６が１つの半導体チップ上にあ
り、このチップは標準形のデュアル・イン・ライン・パ
ッケージに取付けるのが普通である。この形式のメモリ
が全般的に米国特許第４，０８１，７０１号に記載され
ている。各々のアレーは全般的に両半分に分割されてい
て、各半分に同じ数のメモリ・セルがあって、メモリ素
子の別異の行及び列を定めている。夫々１つの列に関連
する１行のセンスアップが両半分の間に配置されていて
、１行が作動されると、各々のセンスアンプに出力が出
る様になっている。この後、適当なデコーダ回路を用い
て、アドレス・データ・ビットの全部又は選ばれたもの
を出力するが、これは後で説明する。

【００１１】各々のメモリ・アレー１０乃至１６が「ビ
ット・マッピング」形に構成されている。即ち、メモリ
に記憶されるデータ・ビットの相対位置が、表示装置上
の画素の物理的な位置と対応する。例えば、ビット・マ
ッピング形アレーの内の１つの第１行及び第１列に記憶
されたデータがビデオ表示装置の１番目の走査線の最初
の画素に対応する。１つのアレーしか使わない場合、隣
合う画素がアレーの第１行及び第２列に記憶されたデー
タに対応する。然し多重アレーを用いる場合、所定のア
レー内の隣合う列が、ｎを並列のアレーの数として、表
示装置でｎ番目毎の画素に対応する。こういう形式のメ
モリが、１９８３年１２月３０日に出願された係属中の
米国特許出願通し番号第５６７，１４０号、エレクトロ
ニック・デザイン誌，第３１巻第１５号（１９８３年）
所載のノバク及びピンカムの論文「インサイド・グラフ
ィック・システムズ、フロム・トップ・トゥ・ボトム」
、同誌第３１巻第１６号（１９８３年）所載のウイリア
ムソン及びリッケルトの論文「デディケイテット・プロ
セッサ・シュリンクス・グラフィック・システムズ・ト
ゥ・スリー・チップス」、及び同誌第３１巻第１７号（
１９８３年）所載のピンカム、ノバク及びグッタークの
論文「ビデオＲＡＭエクセルズ・アット・ファースト・
グラフィックス」に詳しく記載されている。

【００１２】メモリ・アレー１０乃至１６は、破線で示
した１個の半導体チップ上に全て入っている。アドレス
Ａ０−Ａ７をアドレス・バッファ１８で受取り、このバ
ッファの出力が行アドレス・ラッチ２０及び列アドレス
・ラッチ２２に入力される。行アドレス・ラッチ２０が
行アドレス・ストローブ信号反転ＲＡＳによって制御さ
れ、列アドレス・ラッチ２２が列アドレス・ストローブ
信号反転ＣＡＳによって制御される。行アドレス・ラッ
チ２０が行アドレス・バス２４に出力し、列アドレス・
ラッチ２２の出力が列アドレス・バス２６に出力される
。各々のメモリ・アレー１０乃至１６には、行アドレス
・バス２４からラッチされた行アドレスを受取る行デコ
ーダ２８と、列アドレス・バス２６からラッチされた列
アドレスを受取る列デコーダ３０が付設されている。 行及び列デコーダを別々に示してあるが、各々のアレー
１０乃至１６が共通の行デコーダ及び共通の列デコーダ
を共有しており、これは後で説明する。

【００１３】各々のメモリ・アレー１０乃至１６にはＩ
／Ｏデータ線で構成されたデータ入力／出力（Ｉ／Ｏ）
回路３２が付設されている。アレー１０に付設されたＩ
／Ｏデータ線が”　Ｉ／Ｏ０　”で表わされ、アレー１
２に付設されたＩ／Ｏ線が”　Ｉ／Ｏ１　”で表わされ
、アレー１４に付設されたＩ／Ｏ線が”　Ｉ／Ｏ２　”
で表わされ、アレー１６に付設されたＩ／Ｏ線が”　Ｉ
／Ｏ３　”によって表わされる。更に、直列シフト・レ
ジスタ３４がアレー１０に付設され、直列シフト・レジ
スタ３６がアレー１２に付設され、直列シフト・レジス
タ３８がアレー１４に付設され、直列シフト・レジスタ
４０がアレー１６に付設される。

【００１４】各々のシフト・レジスタ３４乃至４０には
夫々タップ・ラッチ４２，４４，４６，４８が付設され
ている。タップ・ラッチ４２，４８は、それから出力す
る為に、関連したシフト・レジスタ３４乃至４０のシフ
ト・ビットを選択する様に夫々作用し得る。タップ・ラ
ッチ４２乃至４８がタップ・ラッチ・バス５０にインタ
ーフェイス接続される。タップ・ラッチ・バス５０がタ
ップ・ラッチ・デコード回路５２の出力に接続されてい
る。タップ・ラッチ・デコード回路５２がアドレス・バ
ス２６からラッチされた列アドレスを受取ってデコード
する。好ましい実施例では、タップ・ラッチ・デコード
回路５２及び列デコーダ３０は共有の機能であり、１つ
のデコード回路しか必要としない。後で説明するが、デ
コードされた出力をタップ・ラッチ・バス５０に載せる
か、列・デコード・バス２６に載せるかを決定する制御
回路を設ける。

【００１５】各々のシフト・レジスタ３４乃至４０が直
列に配置された複数個のシフト・ビットで構成され、そ
の中の各々のシフト・ビットが関連するアレーの別々の
列に付設されている。各々のアレー１０乃至１６の個別
の列と関連するシフト・レジスタ３４乃至４０の間のイ
ンターフェイス接続の為に転送ゲート５４が設けられて
いる。このデータ転送は夫々のメモリ・アレーにある各
々のセンスアンプの出力から、夫々のシフト・レジスタ
のシフト・ビットに装入する場合であってもよいし、或
いはシフト・レジスタから関連するアレーにデータを転
送するものであってもよい。転送ゲート５４はアドレス
された行にある全てのデータをシフト・レジスタに転送
して、それから直列出力することが出来る様にするが、
これは後で更に説明する。転送ゲート及び直列シフト・
レジスタの動作が米国特許第４，３３０，８５２号に詳
しく記載されている。

【００１６】タップ・ラッチ４２の出力がシフト・レジ
スタ３４の直列出力を構成し、この出力が単極双投スイ
ッチ５６の一方の入力に入力される。このスイッチはタ
ップ・ラッチ４２の出力をシフト・レジスタ３４の直列
入力とシフト・レジスタ３６の直列入力の間で切換える
ことが出来る様にする。同様に、シフト・レジスタ３８
の選ばれた出力であるタップ・ラッチ４６の出力が単極
双投スイッチ５８に入力され、このスイッチがシフト・
レジスタ３８の直列入力とアレー１６に付設されたシフ
ト・レジスタ４０の直列入力との間で選択する。シフト
・レジスタ３６の出力を選択するタップ・ラッチ４４が
、単極双投スイッチ６０を介してシフト・レジスタ３６
の直列入力にフィードバックされ、タップ・ラッチ４８
の出力も単極双投スイッチ６２を介してシフト・レジス
タ４０の直列入力にフィードバックされる。各々のスイ
ッチ５６乃至６２は金属マスクによってプログラム可能
な特徴であり、これは半導体メモリの製造時に選択され
る。図面ではスイッチとして示してあるが、これらは実
際には、装置を製造する前に、マスクで接続され又は切
離される一連の線である。

【００１７】スイッチ５６乃至６２によって２つの動作
モードが得られる。第１のモードでは、タップ・ラッチ
４２の出力が関連するシフト・レジスタ３４の直列入力
に接続され、タップ・ラッチ４６の出力が関連するシフ
ト・レジスタ３８の直列入力に接続される様に、スイッ
チ５６，５８が接続される。同様に、スイッチ６０，６
２が閉じると、タップ・ラッチ４４，４８の出力が夫々
シフト・レジスタ３６，４０の直列に接続される。こう
して各々のシフト・レジスタ３４乃至３８が「循環形」
シフト・レジスタとして構成される。

【００１８】第２の動作モードでは、スイッチ５６がシ
フト・レジスタ３４のタップ出力をシフト・レジスタ３
６の直列入力に接続する様に構成され、スイッチ５８が
シフト・レジスタ３８のタップ出力をシフト・レジスタ
４０の直列入力に接続する様に構成される。スイッチ６
０，６２は開放位置をとり、シフト・レジスタ３６，４
０におけるデータの循環を禁止する。この第２の動作モ
ードは実質的にシフト・レジスタ３４と３６、及びシフ
ト・レジスタ３８と４０をカスケード接続する。

【００１９】２つのモードでシフト・レジスタとインタ
ーフェイス接続する為、信号ピン“　　Ｓ１　”がタッ
プ・ラッチ４４の出力に接続され、信号ピン”　Ｓ０　
”がシフト・レジスタ３４の直列入力とインターフェイ
ス接続され、信号ピン”　Ｓ２　”がシフト・レジスタ
３８の直列入力とインターフェイス接続され、信号ピン
”　Ｓ３　”がタップ・ラッチ４８の出力とインターフ
ェイス接続される。第１の動作モードでは、ピンＳ１　
がシフト・レジスタ３６の直列入力及び出力の両方と多
重化され、ピンＳ０　がシフト・レジスタ３４の直列入
力及び出力と多重化され、ピンＳ２　がシフト・レジス
タ３８の直列入力及び出力と多重化され、ピンＳ３　が
シフト・レジスタ４０直列入力及び出力と多重化される
。関連するシフト・レジスタに対して選択的にデータを
入力し又はそれから出力データを受取る為に、直列出力
付能信号反転ＳＯＥに応答して、ピンＳ０　乃至Ｓ３　
から関連したシフト・レジスタにデータを入力し又は出
力することが出来る様に、バッファが設けられている。 この様な多重化機能は後で図５について説明する。

【００２０】第２の動作モードでは、ピンＳ１　がタッ
プ・ラッチ４４の出力に接続され、ピンＳ０　がシフト
・レジスタ３４の入力に接続され、シフト・レジスタ３
４及び３６がカスケード接続される。ピンＳ２　がシフ
ト・レジスタ３８の入力に接続され、ピンＳ３　がタッ
プ・ラッチ４８の出力に接続され、シフト・レジスタ３
８及び４０がカスケード接続される。このモードでは、
データをシフト・レジスタ３４に直列に入力して、シフ
ト・レジスタ３６のタップ出力から取出すことが出来る
。同様に、データをシフト・レジスタ３８に直列に入力
して、シフト・レジスタ４０のタップ出力から取出すこ
とが出来る。スイッチ５６乃至６２は、メモリ・アレー
１０乃至１６に付設された各々のシフト・レジスタを１
本の多重化入力／又は出力で選択的にアクセスするか、
或いはその代りに、２つのアレーに付設されたシフト・
レジスタを、各々のカスケード接続された対に対する専
用入力及び専用出力とカスケード接続するかの選択が得
られる様にする。こうして、集積回路パッケージに４つ
のピンしか必要としない。この各々の形式並びにその使
い方は後で更に詳しく説明する。

【００２１】前に述べた様に、各々のメモリ・アレー１
０乃至１６が共通の行デコーダ及び共通の列デコーダを
共有する。行アドレス及び関連する信号反転ＲＡＳが各
々のアレー１０乃至１６にあるアドレスされる行を作動
し、列アドレス及び関連する信号反転ＣＡＳが各々のア
レー１０乃至１６のアドレスされる列を作動する。この
時、ビット線と、データＩ／Ｏ回路３２又はシフト・レ
ジスタ３４乃至４０の何れかとの間でデータ転送を行な
うことができる。共通の列及び行デコーダを共有にした
ことにより、ランダム読取又はランダム書込み機能は、
全てのアレー１０乃至１６に対して同時にデータの読取
又は書込みを行なうことを必要とする。１つ又は更に多
くのアレー１０乃至１６に対して選択的にデータを書込
む為には、別個の列デコード回路及び関連した周辺制御
回路を必要とする。これは所定のチップ上の回路の密度
を著しく増大させる。この発明では、選択されなかった
アレーの同じ場所にあるデータを乱さずに、４つのアレ
ー１０乃至１６の内の選ばれた１つのメモリの所望の場
所に別個に書込む為に、２つの方法を用いる。第１の方
法は「書込みマスク」の特徴と呼び、これは選択されな
かったアレーに対する書込みを禁止する。第２の方法は
「別々反転ＣＡＳ」と呼び、書込むアレーを選択する為
に、別々の別アドレス・ストローブ反転ＣＡＳ０　、反
転ＣＡＳ１　、反転ＣＡＳ２　、反転ＣＡＳ３　を利用
する。後で説明するが、この両方の特徴が半導体チップ
に取入れてあるが、金属マスクを変えることにより、製
造時に１つだけが働く様にする。

【００２２】任意のアレー１０乃至１６又はその任意の
組合せにあるデータを選択的に変更する為、Ｉ／Ｏバッ
ファ６６とＩ／Ｏ線Ｉ／Ｏ０　乃至Ｉ／Ｏ３　の間にイ
ンターフェイス接続される付能回路６４を設ける。付能
回路６４が調停器６８からの出力によって制御される。 調停器６８は書込みマスクの特徴又は別々の反転ＣＡＳ
の特徴のどちらを使うかを判定する。付能回路６４がア
レー１０乃至１６に関連した何れかのＩ／Ｏ出力を不作
動にする様に制御された場合、関連するビット線にある
データを「書替える」ことは出来ない。付能されたＩ／
Ｏ線だけが関連するビット線を作動することが出来、関
連するメモリ素子にデータを書込むことが出来る。

【００２３】書込みマスク・モードでは、４つのデータ
・ピンＤ０　乃至Ｄ３　を多重化して、これによって付
能信号Ｗ０　，Ｗ１　，Ｗ２　，Ｗ３　をそれと多重化
することが出来る様にする。信号Ｗ０　乃至Ｗ３　はメ
モリ・アレー１０乃至１６の内のどれに関連するＩ／Ｏ
ポートを付能するかを決定する。後で詳しく説明するが
、書込みマスクの特徴の欠点は、各々の信号反転ＲＡＳ
に対して、信号Ｗ０　乃至Ｗ３　の一組の値しかラッチ
することが出来ないことである。その後、選ばれたアレ
ー内の場所だけに書込むことが出来る。これはページ・
モードで動作する時に問題になる。

【００２４】金属マスクを変更して別々反転ＣＡＳの特
徴を選択した時、調停器６８が４つの信号反転ＣＡＳを
識別する。このモードでは、行が信号反転ＲＡＳによっ
て選択され、その後反転ＣＡＳ信号の内の所望の１つ反
転ＣＡＳ０　乃至反転ＣＡＳ３　がそれに対して入力さ
れる。従って、所定の行アクセスに対し、列アドレス及
びアレー１０乃至１６内の任意の１つの列を選択するこ
とが出来る。ページ・モードで動作するには、１回の行
アクセスしか必要とせず、所定の行アクセスの間、信号
反転ＣＡＳを制御して、任意の１つのアレー１０乃至１
６又はその任意の組合せの列を選択することが出来る。 チップにはクロック及び制御発生器６９も設けられてい
て、転送ゲート及びシフト・レジスタ３４乃至４０を作
動するのに必要となる様な種々のクロック信号及び制御
信号を発生する。クロック及び制御発生器６９に対する
２つの信号入力が、シフト・レジスタ・クロックに対す
る信号ＳＣＬＫと、転送出力付能信号に対する信号反転
ＴＲ／反転ＱＥである。

【００２５】図２には、図１のメモリに対する書込みサ
イクルの時間線図が示されており、書込みマスクの特徴
を例示している。普通のＲＡＭでは、反転ＲＡＳが低に
なる時、行アドレス・ラッチ２２の行アドレスがラッチ
される。予定の持続時間の後、列アドレスがアドレス・
バッファ１８に入れられ、反転ＣＡＳが低になって、列
アドレスを列アドレス・ラッチ２２にラッチする。書込
みモードでは、行アドレスがラッチされた後、書込み／
付能信号反転ＷＥが低レベルに変えられる。書込みマス
クの特徴では、反転ＲＡＳが低になる前に、信号反転Ｗ
Ｍ／反転ＷＥが低になる。これによって調停器６８がデ
ータ入力にあって、信号Ｗ０　乃至Ｗ３　を表わす任意
のデータをラッチすることが出来る。ＲＡＳの毎回の変
化で、マスクされたデータが１回だけラッチされるから
、各々の行アドレスに対し、一組のマスクされたデータ
だけをラッチすることが出来る。前に述べた様に、所定
の行アドレスの間、異なるアレーを選択することが出来
ないので、これはページ・モードで動作する時は欠点で
ある。

【００２６】カスケード接続したシフト・レジスタ図３
には、４つのメモリ７０，７２，７４，７６で構成され
たアレーが示されている。各々のメモリ７０乃至７６は
、その中に４つのビット・メモリ・アレーが入っている
点で、図１のメモリと同様である。メモリ７０乃至７６
はカスケード接続したシフト・レジスタを用いて第２の
動作モードで動作する。従って、カスケード接続した各
対のシフト・レジスタは、このカスケード接続した対に
対する直列入力としての専用ピンと、このカスケード接
続した対の直列出力に対する専用ピンとを持っており、
カスケード接続した対とインターフェイス接続する為に
、集積回路パッケージには４つのピンを必要とする。例
として、メモリ７０にあるカスケード接続された２対が
メモリ７２にあるカスケード接続された２対とカスケー
ド接続されている。メモリ７４にあるカスケード接続さ
れた２対が互いにカスケード接続され、メモリ７６にあ
るカスケード接続された２対が互いにカスケード接続さ
れている。この形式に関係なく、電気的な形は同じであ
り、相互接続の物理的な配置だけが変わっている。

【００２７】マイクロプロセッサ（図面に示してない）
からバス８０を介して信号を受取って、メモリ７０乃至
７６内にある各々のメモリ・アレーの別々反転ＣＡＳ機
能又は書込みマスクの特徴の何れかを制御するデータ更
新回路７８が設けられている。これらの出力を反転ＣＡ
Ｓａ　／Ｗａ　乃至反転ＣＡＳｐ　／Ｗｐ　と記してあ
る。これらの信号がメモリ７０乃至７６内の別々のメモ
リ・アレーに関連していて、画素データを更新する為に
、ランダム・モードでこれらのアレーに選択的に書込み
をするが、詳しいことは後で説明する。

【００２８】メモリ７０乃至７６内にある画素マッピン
グ形の各々のアレーには、アレー内の相対位置を示す文
字が記入されている。メモリ７０内のカスケード接続さ
れた１対が”　Ｄ”及び”　Ｈ”と記されている。この
カスケード接続の対がメモリ７２内のアレー”　Ｌ”及
び”　Ｐ”とカスケード接続される。メモリ７０内にあ
る他方のアレーの対が”　Ｃ”及び”　Ｇ”と記されて
おり、これがメモリ７２内にある他方のアレーの対”　
Ｋ”及び”　Ｏ”とカスケード接続されている。メモリ
７４内のカスケード接続されたアレーが”　Ｂ”，”　
Ｆ”，”　Ｊ”及び”　Ｎ”と記されており、メモリ７
６内のカスケード接続されたアレーが”　Ａ”，”　Ｅ
”，”　Ｉ”及び”　Ｍ”と記されている。従って、図
３のアレーは、アレーＡ，Ｂ，Ｃ及びＤが並列に配置さ
れ、それらの直列出力が４ビット直列シフト・レジスタ
８２の４つの並列入力に接続される。このシフト・レジ
スタの直列出力が表示装置に入力する為に処理される。 残りのカスケード接続されたアレーＥ−Ｈ，Ｉ−Ｌ及び
Ｍ−Ｐが並列にカスケード接続され、カスケード接続さ
れたアレーＡ乃至Ｄの全ての素子が４ビット・シフト・
レジスタ８２に出力した後、アレーＥ−Ｈからの全ての
シフト・レジスタ・データが続くと云う様になっている
。これを「対称画素マッピング」と呼ぶ。

【００２９】図４には、図３の対称画素アレーを用いた
ビデオ表示装置の一部が示されている。対称アレーの１
行のデータをアクセスする時、最初に行アドレスを供給
し、その後列アドレスを供給する。各列のビット線に出
るデータが転送ゲート５４によって各々のアレーＡ乃至
Ｐの夫々のシフト・レジスタに転送される。一旦データ
が夫々のシフト・レジスタに並列装入されると、全ての
シフト・レジスタが共通のシフト・クロックによるクロ
ック動作により、データを４ビット・シフト・レジスタ
８２に同期的にシフトさせる。２５６ビット幅のアレー
及び対応する２５６ビット幅のシフト・レジスタでは、
各々の位置は特定の列に対応して”　００”乃至”　２
５５”と記される。各々のアレーＡ乃至Ｐの最初のシフ
ト・ビット出力が列アドレス００に対応する。４ビット
・シフト・レジスタ８２に装入される最初のデータは、
最初はアレーＡ−Ｄの列００に記憶されているデータで
ある。データが４ビット・シフト・レジスタ８２に装入
された後、シフト・クロックの４倍のデータ速度でシフ
トして出て行く。従って、４ビット・シフト・レジスタ
８２から出力される最初のデータは、アレーＡの列００
、行００にあるデータであり、その後アレーＢの列００
、行００のデータが続く。アレーＡ，Ｂ，Ｃ及びＤの列
００に対応するデータが４ビットシフト・レジスタ８２
から出力されて、最初の走査線を形成した後、次に行０
０、列０１に対応するデータがシフト・レジスタ８２に
装入され、２番目の走査線を形成する。レジスタＡ乃至
Ｄに関連するシフト・レジスタにある全てのデータが出
力されるまで、こういうことが続けられる。この全ての
データが出力される為には、２５６個のシフト・クロッ
クと、４ビット・シフト・レジスタ８２の１０２４回の
シフトとが必要である。

【００３０】この例では、表示装置は２５６ブロックの
長さを持っていて、これは最初の走査線では、１０２４
個の画素で構成される。次の走査線では、最初はアレー
Ｅ−Ｈに関連しているシフト・レジスタからのデータが
、アレーＡ−Ｄに付設されたシフト・レジスタに直列に
装入される。次に、このデータが４ビット・シフト・レ
ジスタ８２に直列に装入される。次の走査線はアレーＩ
−Ｌに関連するシフト・レジスタにある全てのデータに
関連し、４番目の走査線は、アレーＭ−Ｐに関連するシ
フト・レジスタにあるデータで構成される。これが２５
６個の画素を持つアレーを形成し、各々がＡ−Ｐで表わ
した画素を持っている。行アドレス００に関連する全て
のデータがシフト・レジスタから出力された後、行０１
がアクセスされ、データが関連するシフト・レジスタに
転送され、走査線５乃至８が表示されて、画素アレーの
２番目の行を形成する。

【００３１】図３の対称アレーを利用することにより、
１回のメモリ・アクセス時間で、任意の１つの画素アレ
ーで１６個の隣合う画素を書替えることが出来る。画素
マッピング形の１つのメモリ・アレーしか用いない場合
、１６個の画素データを変えるには、１６回のメモリ・
アレーが必要になろう。対称画素アレーでは、メモリ・
アレーＡ−Ｐの１回のランダム・アクセスを行なえばよ
く、データ更新回路７８を作動して、その行及び列アド
レスで所望のパターンに書替えるべきアレーを選択する
。

【００３２】例えば、図４に参照符号８４で示すパター
ンを表示装置に描き出す場合、普通の装置では、パター
ン８４を構成する各々の行をアクセスし、列アドレスを
変えて、適当な画素メモリ位置を変更する。これはメモ
リにページ動作モードを必要とする。その後、行アドレ
スを変え、今述べた工程を繰返す。パターン８４は、行
００、列００にある画素アレーの画素Ｈ，Ｌ，Ｐと列０
１、行００にある画素アレーの画素Ｅ，Ｆ，Ｊ，Ｎと、
列００、行０１にある画素アレーの画素Ｄ，Ｈ，Ｌと、
列０１、行０１にある画素アレーの画素Ｂ，Ｆ，Ｉ，Ｊ
とで構成されている。普通の装置であれば、６回の行ア
クセスが必要であり、各々の行アクセスは、パターン８
４を形成する様に、全ての画素データを書換える為に、
２回の列アクセスを必要とする。然し、図３の対称画素
マッピング形のアレーでは、パターン８４を形成するの
に４回のアクセスしか必要としない。この装置は最初に
、全てのメモリ・アレーＡ−Ｐの行００、列００にある
メモリ・セルをアクセスし、書込みの為にメモリ・アレ
ーＨ，Ｌ，Ｐだけを付能する。図３のメモリ７０乃至７
６に対して書込みマスクの特徴が選択されている場合、
行００、列０１に対する付能された画素アレーを変える
前に、新しい行アクセスが必要になる。然し、別々反転
ＣＡＳの特徴を選択した場合、ページ・モードを利用し
、行００、列０１の画素情報を更新する為に、１回の行
アクセスしか行なわない。

【００３３】４つの画素マッピング形アレーを収容した
半導体チップの内部のカスケード接続したシフト・レジ
スタを用いることにより、４×４アレーを作るのに４つ
のピンしか必要としない。この為、画素２個の幅又はそ
の任意の倍数の幅を持つ、対称アレーを持つ任意の形を
とれる。従って、図３に示す様に、４×４の対称画素ア
レーを用いることが出来るし、或いは１６×１６の画素
アレーさえ用いることが出来る。

【００３４】多重タップ出力を持つ円形シフト・レジス
タ 図５には、２５６ビット・シフト・レジスタ８６と関連
する２５６ビット・タップ・ラッチ８８及び関連する２
５６素子転送ゲート９０のブロック図が示されている。 シフト・レジスタ８６はシフト・レジスタ３４乃至４０
と同様であり、タップ・ラッチ８８はタップ・ラッチ４
２乃至４８と同様であり、転送ゲート９０は図１の転送
ゲート５４と同様である。転送ゲートが入力にビット線
Ｂ／Ｌ００−Ｂ／Ｌ２５５を受取り、その出力がシフト
・レジスタ８６の”　００”乃至”　２５５”と記した
個別のシフト・ビットに接続される。直列入力がシフト
・ビット２５５に入力され、直列出力がシフト・ビット
００から出力される。タップ・ラッチ８８は任意の１つ
のシフト・ビット００乃至２５５で直列出力をタップ式
に取出す様に作用し得る。

【００３５】シフト・ビット００からのシフト出力が３
状態バッファ９２に入力され、その出力が単極双投スイ
ッチ９４に接続される。スイッチ９４はスイッチ６０，
６２と同様である。前に述べた様に、シフト・レジスタ
が単極双投スイッチ５６，５８を持つシフト・レジスタ
３４，３８と同様に構成されていれば、スイッチ９４を
使わなくてもよい。スイッチ９４の出力がシフト・ビッ
ト２５５の直列入力に接続される。タップ・ラッチの出
力が３状態バッファ９６に入力され、その出力がピンＳ
１　−Ｓ３　の内の１つに接続される。これらのピンは
Ｓｉ　と呼び、ここで”　ｉ”は”　１”から”　３”
までである。 ピンＳｉ　が３状態バッファ９８にも入力され、その出
力がシフト・ビット２５５の直列入力に接続される。こ
の入力はＳＩＮと記してあり、タップ・ラッチの出力を
ＳＯＵＴと記してある。３状態バッファ９２，９６，９
８が信号反転ＳＯＥによって制御される。信号反転ＳＯ
Ｅが高である時、バッファ９２，９６が不作動であり、
バッファ９８が付能される。これによってピンＳｉ　が
直列入力ピンとして作用することが出来る。反転ＳＯＥ
が低である時、バッファ９８が不作動になり、バッファ
９２，９６が付能される。これによってシフト・レジス
タ８６が循環形シフト・レジスタとして構成され、シフ
ト・ビット００の出力がシフト・ビット２５５に入力さ
れ、タップ・ラッチの出力がピンＳｉ　に接続される。 この形式では、ピンＳｉ　が直列出力ピンの１つとして
作用する。前に述べた様に、スイッチ９４が開くのは、
１個の半導体チップにある２つのシフト・レジスタがカ
スケード接続されるマスクの特徴を選択した時だけであ
る。

【００３６】好ましい実施例では、タップ・ラッチ８８
の出力からではなく、直列出力がシフト・ビット００か
らシフト・ビット２５５に常にフィードバックされるこ
とに注意されたい。然し、タップ点からフィードバック
してもよい。シフト・ビット００からフィードバックす
る時、タップ・ラッチを作動して、シフト・レジスタ８
６内の任意の１つのシフト・ビットから出力を選択して
も、データが循環する順序に影響はない。例えば、シフ
ト・ビット６４を出力シフト・ビットとして選択して、
出力に現れる最初のビットが最初はシフト・ビット６４
に記憶されていたデータであり、その後は最初は残りの
シフト・ビット６５−２５５に記憶されていたデータが
続く様にしてもよい。然し、シフト・クロックが引続い
てデータをシフトさせるのにつれて、シフト・ビット２
５５に記憶されているデータの後に、最初はシフト・ビ
ット００に記憶されていたデータが続く。こうして、タ
ップ位置に関係なく、シフト・レジスタ８６に記憶され
ていた最初のデータ順序を保つことが出来る。

【００３７】カウンタ（図面に示してない）がシフト・
クロックの数を計数して、カウント出力を発生する。メ
モリを制御する外部マイクロプロセッサが、シフト・レ
ジスタ８６にデータ転送をする時、カウンタにリセット
を出し、その後カウントを監視する。マイクロプロセッ
サはその後、予定のシフト回数だけ遅延して、予定のカ
ウントで、データをメモリに転送することが出来る。例
えば、メモリの所定の行にある全てのデータを１つの画
素だけシフトさせることが望ましい場合、初期位置から
シフト・クロックの２５５カウントだけを計数し、その
後データをビット線に転送しさえすればよい。これによ
って実効的にデータが１つだけシフトさせられる。

【００３８】次に図６ａ及びｂについて説明すると、表
示装置の３つの別々のフレームに対する表示装置の選ば
れた走査線が示されている。フレームは表示装置の全て
の走査線を走査するのに要する時間と定義する。フレー
ムをフレーム１，フレーム２及びフレーム３と呼び、図
示の走査線は走査線”　Ｎ”と呼ぶ。図示例では表示装
置の各々の走査線に２５６個の画素があり、２５６ビッ
ト幅のメモリに付設されたシフト・レジスタが用いられ
ている。シフト・レジスタにデータを転送した後、その
タイミングは、２５６回のシフトを行なってシフト・レ
ジスタに入っている全てのデータを、所定の走査線に対
して、表示装置に出力する様になっている。フレーム１
では、最初の画素がシフト・ビット００に対応し、これ
は列００に記憶されているデータにも対応する。走査線
の終りで外にシフトする最後のデータ・ビットはシフト
・ビット２５５に対応し、これは列２５５に対応する。 データを１つだけシフトさせる為、カウンタ（図に示し
てない）がシフト・クロック・サイクルの数を計数し、
その走査線の予定のシフト・カウントに対応する行アド
レスでシフト・レジスタからメモリへの転送を行なう。 図６ａに示す例では、２５５個のシフト・クロックの後
にシフト・レジスタからメモリへのデータ転送を行なう
必要がある。このカウントでは、最初はシフト・ビット
００にあったデータが現在ではシフト・ビット０１にあ
る。２５５のカウントで転送すると、データが右に１つ
の画素位置だけシフトし、データが次に高い列アドレス
にシフトしたことに対応する。従って、次のフレームで
、メモリからシフト・レジスタへのデータ転送により、
このシフトしたデータが出力される。シフト・レジスタ
からメモリへの転送が２５５のカウント毎に行なわれる
場合、ことごとくの走査で、データは右に１つの画素だ
けシフトした様に見える。従って、同じ走査線の走査３
では、画素はフレーム１に比べて右に２つの画素だけシ
フトしている。

【００３９】１位置だけ左へシフトするには、１のシフ
ト・カウントの後、シフト・レジスタからメモリへのデ
ータ転送が行なわれる。この結果、最初はシフト・ビッ
ト００にあったデータがシフト・ビット２５５に来て、
最初はシフト・ビット０１にあったデータがシフト・ビ
ット００に来る様になり、この結果表示装置の各々の走
査で、１ビットだけ左にシフトする。これが図６ｂに示
されている。図７ａには、図６ａ及び図６ｂのフレーム
と同様な走査線Ｎの逐次的な３フレームが示されている
。然し、この例では、表示装置の各々の走査線にある画
素の数が１９２の倍数であり、これに対してシフト・レ
ジスタ及びメモリは２５６ビット幅である。タップ・ラ
ッチ８８のタップはシフト・ビット６４からビットを取
出す様に定められていて、走査線の最初のビットはシフ
ト・ビット６４にあるデータであり、最後の画素はシフ
ト・ビット２５５にあるデータに対応する様にする。 データを１だけ右にシフトするのに必要な変更は、タッ
プをシフト・ビット６４からシフト・ビット６３に変え
ることだけである。これがフレーム２に明らかである。 この時、最初の画素はシフト・ビット６３にあるデータ
に対応し、最後のデータ・ビットはシフト・ビット２５
４にあるデータに対応する。次のフレーム、即ちフレー
ム３では、タップを再び下向きにインクレメントし、シ
フト・ビット６２に来る様にする。タップを移すことに
より、表示装置を「パン」することが出来る。然し、表
示装置をパンすることが出来るのも、タップがシフト・
ビット００に来るまでであり、この時表示装置はシフト
・ビット００及びシフト・ビット１９１の間のデータに
対応する。

【００４０】直列シフト・レジスタ８６にあるよりも少
ない画素を持つ表示装置を用いて、絶えず変化する背景
を表示するには、この循環形シフト・レジスタをタップ
・ラッチ８８と共に用いることが出来る。これが図７ｂ
に示されており、この時タップが最初のフレーム、即ち
フレーム１ではシフト・ビット６４に定められ、その後
に続く次の２つのフレームでは、夫々シフト・ビット６
５及びシフト・ビット６６にインクレメントされる。シ
フト・レジスタが循環形シフト・レジスタであるから、
シフト・ビット６５から１９２回のシフトにより、シフ
ト・ビット００に記憶されていたデータが出力される。 同様に、フレーム３では、シフト・レジスタ８６のタッ
プをシフト・ビット６６に設けることにより、シフト・
ビット００及びシフト・ビット０１に記憶されているデ
ータが、シフト後の走査線の最後の２つの画素に対応す
る。

【００４１】シフト・レジスタとタップ・ラッチ図８に
は図５のシフト・レジスタ８６にある１個のシフト・ビ
ットの回路図が示されている。直列入力を”　ＩＮ”と
呼び直列出力を”　ＯＵＴ”と呼ぶ。直列入力がＰ−チ
ャンネルＦＥＴ１０４及びＮ−チャンネルＦＥＴ１０６
のゲートに接続される。トランジスタ１０６のソースが
ＶＳＳに接続され、ドレインがＮ−チャンネル・トラン
ジスタ１０８のソースに接続される。トランジスタ１０
４のソースがＶＤＤに接続され、そのドレインがＰ−チ
ャンネル・トランジスタ１１０のドレインに接続される
。トランジスタ１１０のドレイン及びトランジスタ１０
８のドレインが節１１２に接続され、トランジスタ１１
０のゲートがＳＲ１に接続され、トランジスタ１０８の
ゲートがＳＲ２に接続される。前に述べた様に、ＳＲ１
及びＳＲ２はシフト・クロックの反転形及び非反転形で
ある。トランジスタ１０４乃至１１０がシフト・ビット
の第１段を構成する。第２段はＰ−チャンネル・トラン
ジスタ１１４，１１６とＮ−チャンネル・トランジスタ
１１８，１２０とで構成される。トランジスタ１１４，
１２０がトランジスタ１０４，１０６と同様に構成され
、トランジスタ１１６，１１８がトランジスタ１１０，
１１８と夫々同様に構成される。トランジスタ１１４，
１２０のゲートが節１１２に接続され、トランジスタ１
１６のドレイン及びトランジスタ１１８のドレインが直
列出力に接続される。キャパシタ１２２が節１１２及び
ＶＳＳの間に接続され、キャパシタ１２４が直列出力と
ＶＳＳの間に接続される。キャパシタ１２２，１２４は
記憶静電容量を表わす。

【００４２】動作について説明すると、データがシフト
・ビットの出力にあるキャパシタ１２４に入力され、こ
れがトランジスタ１０４，１０６のゲート２に接続され
る。このデータは、ＳＲ１が低でＳＲ２が高である時、
クロック動作によって節１１２に送られる。データが論
理低レベルである場合、トランジスタ１０４が導電し、
データが論理高レベルである場合、トランジスタ１０６
が導電する。ＳＲ１が高レベルに戻り、ＳＲ２が低レベ
ルに戻る時、データがキャパシタ１２２に記憶される。 節１１２から直列出力へデータを転送する為、ＳＲ１を
トランジスタ１１８のゲートに印加し、ＳＲ２をトラン
ジスタ１１６のゲートに供給する。この為、ＳＲ１が高
であることに対応してＳＲ２が低である時、データが転
送される。これは節１１２へのデータ転送とは反対の形
である。

【００４３】図９には直列接続された３つのシフト・ビ
ット１２６，１２８，１３０が示されている。各々シフ
ト・ビットで、トランジスタ１０４，１０６を反転増幅
器の記号１３２で示し、トランジスタ１１４，１２０を
反転増幅器の記号１３４で示してある。転送サイクルで
は、ビット線が各々のシフト・ビットの直列出力に接続
され、ＳＲ１が低で、ＳＲ２が高である。これによって
実効的にビット線のデータが次に続くシフト・ビットに
対する増幅器１３４の入力に接続される。その後ビット
線（図面に示してない）を切離し、信号がキャパシタ１
２４に記憶される。シフト・クロックが状態を変える時
、夫々のシフト・ビットの出力にある信号が次のシフト
・ビットの出力に転送される。

【００４４】図１０には、２５６ビット・シフト・レジ
スタにあるシフト・ビット２５５，２５４及び２５３の
回路図が示されている。直列入力がシフト・ビット２５
５に入力される。各々のシフト・ビットの出力がナンド
・ゲート１３３に入力され、このゲートの他方の入力が
、タップ・ラッチ・デコード回路５２の出力に対応する
タップ・ラッチ信号に接続される。各々のナンド・ゲー
ト１３３の出力が通過トランジスタ１３５のドレインに
接続され、このトランジスタのソースが線１３６に接続
される。各々のシフト・ビットに関連する各々のトラン
ジスタ１３５のゲートがタップ・ラッチ信号に接続され
る。例えば、シフト・ビット２５５に関連するタップ・
ラッチ信号がＴＰ２５５であり、シフト・ビット２５４
に関連するタップ・ラッチ信号がＴＰ２５４であり、シ
フト・ビット２５３に関連するタップ・ラッチ信号がＴ
Ｐ２５３である。

【００４５】ナンド・ゲート１３３は何れもＮ−チャン
ネル・トランジスタ１３８を持ち、そのソースがＶＳＳ
に接続され、そのドレインがＮ−チャンネル・トランジ
スタ１４０のソースに接続され、且つそのゲートがタッ
プ・ラッチ信号に接続される。トランジスタ１４０のド
レインがＰ−チャンネル・トランジスタ１４２のドレイ
ンに接続され、そのゲートが夫々のシフト・レジスタの
出力に接続される。トランジスタ１４２のソースがＶＤ
Ｄに接続され、そのゲートが関連するシフト・レジスタ
の出力に接続される。タップ・ラッチ信号が存在する時
、トランジスタ１３８がＶＳＳに通ずる低抵抗通路を作
り、トランジスタ１４０のドレインに出る出力はシフト
・レジスタの出力の関数である。真のナンド関数ではな
いが、トランジスタ１３８がターンオフになると、関連
する通過トランジスタ１３５もターンオフになる。この
形式によって得られるナンド関数は、選択されていない
タップの消費電力を少なくする。

【００４６】ラッチ信号ＴＰ２５５−ＴＰ００を発生す
る為のラッチ回路が、交差結合したインバータ１４４，
１４６で構成される。各々のインバータの出力が他方の
入力に接続され、論理状態を記憶する様になっている。 インバータ１４４の入力及びインバータ１４６の出力が
節１４８に接続される。節１４８がＮ−チャンネル・ト
ランジスタ１５０及びＰ−チャンネル・トランジスタ１
５２のドレインに接続され、これらのトランジスタのソ
ースが、列アドレス２５５に対応するデコード線Ｙ２５
５に接続される。節１４８が直列抵抗１５４を介して通
過トランジスタ１３４のゲートに接続される。トランジ
スタ１５０のゲートがラッチ信号ＬＣＨに接続され、ト
ランジスタ１５２のゲートが反転ラッチ信号反転ＬＣＨ
に接続される。動作について説明すると、信号ＬＣＨ及
びデコード信号が存在することにより、論理高信号が交
差結合のインバータ１４４，１４６にラッチされ、こう
してラッチ信号ＴＰ２５５をその中に記憶する。

【００４７】シフト・ビット２５４は関連した１対の交
差結合のインバータ１５６，１５８を持ち、シフト・ビ
ット２５３は関連した１対の交差結合したインバータ１
６０，１６２を持っている。デコード信号Ｙ２５４が並
列の１対のＮ−及びＰ−チャンネル・トランジスタ１６
４，１６６に入力され、デコード信号Ｙ２５３が１対の
Ｎ−及びＰ−チャンネル・トランジスタ１６８，１７０
を介して、交差結合した１対のインバータ１６０，１６
２に入力される。シフト・ビット２５４，２５３に対し
て、夫々直列抵抗１７２，１７４が設けられている。

【００４８】この発明の重要な一面として、タップ点が
列アドレス・デコーダによってデコードされたアドレス
によって決定される。従って、列をアドレスすると共に
、直列アクセス・シフト・レジスタの直列出力を構成す
る特定のタップ点をアドレスする両方の為に、１つのデ
コーダしか必要としない。これは、シフト・レジスタの
タップに対するデコード機能を持たす為に必要な回路の
大きさを著しく小さくする。従来の装置は、どのタップ
を選択するかを決定する為に別個のデコーダを用いてい
た。更に、レジスタにある各々のシフト・ビットを選択
することが出来、こうして種々の用途に対して一層大き
な融通性が得られる。

【００４９】物理的な配置 図１１には、メモリ・アレー１０と関連する転送ゲート
５４、シフト・レジスタ３４、タップ・ラッチ４２及び
列デコーダ３０のチップにおける相互接続と大体の物理
的な配置とを示す簡略ブロック図が示されている。例と
して、列００及び列０１だけがそれに関連する出力回路
と共に示されている。列００が列アドレス００に対する
反転及び非反転ビット線を出力し、Ｂ／Ｌ００がＮ−チ
ャンネル・トランジスタ１７６のドレインに接続され、
反転Ｂ／Ｌ００がＮ−チャンネル・トランジスタ１７８
のドレインに接続される。トランジスタ１７６のソース
がＩ／Ｏ１　と記したＩ／Ｏ線に接続され、トランジス
タ１７８のソースが反転Ｉ／Ｏ１　と記した反転Ｉ／Ｏ
線に接続される。トランジスタ１７６，１７８のゲート
が共に列デコード線００に接続され、列アドレス００が
選択された時にそれを作動する。同様に、Ｎ−チャンネ
ル・トランジスタ１８０がビット線Ｂ／Ｌ０１及びＩ／
Ｏ線の間に接続され、Ｎ−チャンネル・トランジスタ１
８２が反転Ｂ／Ｌ０１及びＩ／Ｏ１　線の間に接続され
る。トランジスタ１８０，１８２のゲートが列デコード
線０１に接続される。

【００５０】転送ゲート５４が通過トランジスタ１８４
を持ち、そのドレインが非反転ビット線に接続され且つ
そのソースが夫々のシフト・ビットの入力に接続される
。転送ゲート回路５４にある全てのトランジスタ１８４
のゲートが転送制御線ＳＣＴに接続される。タップ・ラ
ッチ４２が各々のシフト・ビットに対するラッチとなり
、これは関連した列デコード線によって制御される。 例えば列デコード線００がタップ・ラッチＴＬ００の制
御入力に接続される。タップ・ラッチＴＬ００の出力が
通過トランジスタ（１８６）のゲートに入力される。こ
の通過トランジスタのドレインがシフト・ビット００の
出力に接続され、そのソースが線ＳＯＵＴに接続される
。同様な通過トランジスタ１８８がシフト・ビット０１
の出力と端子ＳＯＵＴの間に接続され、そのゲートがタ
ップ・ラッチＴＬ０１に接続される。

【００５１】図１２には、図１のメモリの物理的な配置
の好ましい実施例が示されており、各々のメモリ・アレ
ー１０乃至１６が２５６行を持ち、関連する各々のシフ
ト・レジスタ３０乃至４０が２５６個のシフト・ビット
を持っている。これまでの図面と同じ部分には同じ参照
数字を用いている。メモリ・アレー１０乃至１２がアレ
ー１９０及び１９２に組合わされている。アレー１９０
が列００乃至列１２７を持ち、アレー１９２が列１２８
乃至列２５５を持っている。各々のアレー１９０乃至１
９６は、Ｉ／Ｏ線Ｉ／Ｏ０　乃至Ｉ／Ｏ３　の内の２つ
に対応するメモリ・セルの半分の列を持っている。同じ
アドレスを持つ列が互いに隣接する様に、列は織込みに
なっている。例えばアレー１０の列００がアレー１９０
内の最初の物理的な列であり、アレー１２の列００がア
レー１９０内の２番目の物理的な列である。Ｉ／Ｏ線が
、アレー１０に対しては添字”　０”で示され、アレー
１２では”　１”で示されており、何れも適当な列アド
レスに関係している。半導体チップの反対側にアレー１
９４及びアレー１９６が設けられていて、メモリ・アレ
ー１４及び１６にある素子の列で構成される。アレー１
９４が列０乃至列１２７を持ち、アレー１９６が列１２
８乃至２５５を持っている。図面には示してないが、ア
レー１９０及び１９２とアレー１９４及び１９６とは、
行デコーダによって隔てられている。

【００５２】アレー１０及び１２に関連するシフト・レ
ジスタ３４及び３６がアレー１９０及び１９２に隣合っ
て配置されており、夫々の列に関連するシフト・ビット
が接続されている。図面を見易くする為に、転送ゲート
回路５４は示してない。シフト・レジスタ３８，４０が
アレー１９４，１９６に隣合わせて配置され、そのシフ
ト・ビットが夫々の列の出力に接続されている。シフト
・レジスタ３４乃至４０が両半分に分割され、片半分が
シフト・ビット００乃至１２７に対してアレー１９０及
び１９４に関連し、残り半分がシフト・ビット１２８乃
至２５５に対してアレー１９２及び１９６と関連を有す
る。

【００５３】タップ・ラッチ４２及び４４が組合されて
１つのタップ・ラッチ１９８となり、これが列デコーダ
３０とシフト・レジスタ３４，３６の間に配置されてい
る。タップ・ラッチ４６，４８が組合されて１つのタッ
プ・ラッチ２００となり、これが列デコーダ３０とシフ
ト・レジスタ３８，４０の間に配置されている。ランダ
ムアクセスＩ／Ｏ回路及び転送ゲートが、第１１図に示
す様に、シフト・レジスタと夫々のアレー１９０乃至１
９６の間に配置されている。

【００５４】図１３にはメモリから関連する直列シフト
・レジスタにデータを転送する為の時間線図が示されて
いる。この転送を行なうには、反転ＲＡＳが低レベルに
変化する時、信号反転ＴＲ／反転ＱＥが低レベルである
ことが必要である。信号反転Ｗが高になって、データを
メモリからシフト・レジスタに転送する為の読取転送動
作を表示し、この後反転ＲＡＳが低になって、適当な行
アドレスを選択する。予定の持続時間の後、ビット線が
分離され、データが各列の関連するセンスアンプの出力
に記憶される。この後信号反転ＴＲ／反転ＱＥが高にな
り、こうして転送ゲート５４対する信号ＳＣＴを発生し
、各列のビット線をシフト・レジスタにある関連するシ
フト・ビットと接続する。反転ＴＲ／反転ＱＥの立上り
が臨時の矢印２０２で示す様に、次のシフト・クロック
信号ＳＣＬＫの立上りが発生するまでの最低限の時間を
も決定する。好ましい実施例では、これは約１０ｎｓで
ある。これによってビット線からのデータがシフト・ビ
ットの入力に入り、その中にデータが装入する。ＳＣＬ
Ｋの立上りで、臨時の矢印２０４で示す様に、データが
シフト・ビットの出力に転送される。反転ＴＲ／反転Ｑ
Ｅの立上りで、全ての古いデータがシフト・ビットに記
憶された状態から除かれ、新しいデータがその中に記憶
される。然し、ＳＣＬＫの立上りが発生してから予定の
時間が経つまで、最初のデータ・ビットは外へシフトし
ない。

【００５５】図１４にはシフト・レジスタからメモリに
記憶する為にデータを転送する為の時間線図が示されて
いる。このデータは直列入力に入力し、中へシフトさせ
、その後メモリに転送してもよいし、或いはメモリ内の
１つの行からシフト・レジスタにシフトし、その後メモ
リの異なる行へ転送してもよい。シフト・レジスタとメ
モリの間の転送を開始する為、反転ＲＡＳよりも前に反
転ＴＲ／反転ＱＥが低になる。信号反転Ｗが低であって
、シフト・レジスタからメモリにデータを転送する書込
み転送動作であることを示す。この後、反転ＲＡＳが低
レベルになって、行アドレスを読取り、書込み転送動作
を開始すると共に、シフト・クロックを禁止する。予定
の持続時間の後、反転ＴＲ／反転ＱＥが高になってデー
タ転送を開始し、シフト・ビットの出力を夫々のビット
線と接続する。この時シフト・ビットに存在するデータ
がビット線に転送され、内部センスアンプ（図に示して
ない）によって感知され、ラッチされて、メモリに記憶
される。転送信号の立上りが発生してから予定の持続時
間の後、シフト・クロックが再開する。シフト動作の前
に、データの転送が完全に行なわれる様に保証する為、
シフト・クロックの立上りを遅延させることが出来る。 図１４に示す時間線図では、ＳＩＮ及びＳＯＵＴの両方
に対し、ピンＳ０　乃至Ｓ３　が多重化される様にメモ
リが構成されている。従って、夫々のシフト・レジスタ
にデータを入力する為には、信号反転ＳＯＥが高信号レ
ベルになければならない。

【００５６】書込みマスク／別々ＣＡＳ図１５には、図
１の付能回路６４、Ｉ／Ｏバッファ６６、及び別々反転
ＣＡＳ入力反転ＣＡＳ０　乃至反転ＣＡＳ３　と書込み
マスクの特徴との間を区別する調停器６８の簡略ブロッ
ク図が示されている。Ｉ／Ｏバッファ６６は別々のＩ／
Ｏバッファ２０８，２１０，２１２，２１４で構成され
ており、これらが入力Ｗ０　／Ｄ０　乃至Ｗ３　／Ｄ３
　に接続されている。Ｉ／Ｏバッファ２０８乃至２１４
はデータだけを受取り又は出力する様に作用し得る。信
号Ｗ０　乃至Ｗ３　が夫々別々の単極双投スイッチ２１
６に入力されるが、その内の１つしか示してない。スイ
ッチ２１６の出力がＤ形フリップフロップ２１８のデー
タ入力に接続され、スイッチ２１６はデータ入力をアー
スと夫々の入力Ｗ０　乃至Ｗ３　との間で切換える様に
作用し得る。簡単の為、入力Ｗ０　に関連する回路だけ
を説明する。フリップフロップ２１８のクロック入力が
クロック信号φＲ１に接続され、そのクリア入力が信号
反転φＲ１に接続されている。反転φＲ１は予定の時間
だけ遅延させた反転ＲＡＳである。この遅延が非反転回
路２２０によって行なわれ、反転回路２２２によってφ
Ｒ１が発生される。フリップフロップ２１８のＱ出力が
信号Ｗ０　′である。図面に示してないフリップフロッ
プの残りの出力はＷ１　′，Ｗ２　′，Ｗ３　′である
。

【００５７】信号Ｗ０　′が調停回路２２４に入力され
て、メモリを製造する際、書込みマスク又は別々反転Ｃ
ＡＳの特徴のどちらを選択するか、並びに付能回路６４
によってどのＩ／Ｏ回路２０８乃至２１４を付能するか
の両方を決定する。信号反転ＣＡＳ０　乃至反転ＣＡＳ
３　が、４つの単極双投スイッチで構成されたスイッチ
２２６の１つの入力に入力される。これらのスイッチの
出力が４つのインバータからなる回路２２８の別々の入
力に接続される。各々の信号反転　ＣＡＳ０　乃至反転
ＣＡＳ３　がスイッチ回路２２６にある１つの単極双投
スイッチと関連していて、このスイッチは出力をＶＳＳ
と信号反転ＣＡＳ０　乃至反転ＣＡＳ３　の間で切換え
るように作用し得る。インバータ回路２２８にある各々
のインバータの出力を各々の信号反転ＣＡＳ０　乃至反
転ＣＡＳ３　に対応して、Ｗ０　″，Ｗ１　″，Ｗ２　
″，Ｗ３　″と記してある。簡単の為、Ｗ０　″回路に
関連する回路だけを図面に示してある。この信号が調停
回路２２４に入力される。

【００５８】信号反転ＣＡＳ０　，反転ＣＡＳ１　，　
反転ＣＡＳ２　が単極双投スイッチ２３０，２３２，２
３４に夫々入力される。スイッチ２３０乃至２３４の出
力が４入力ナンド・ゲート２３６の別々の入力に入力さ
れる。信号反転ＣＡＳ３　が４入力ナンド・ゲート２３
６の残りの入力に入力されるスイッチ２３０乃至２３４
はナンド・ゲート２３６の関連する３つの入力を夫々の
信号反転ＣＡＳ０　乃至反転　ＣＡＳ２　又はＶＤＤの
何れかと接続する様に作用し得る。これらのスイッチが
スイッチ・バンク２２６にあるスイッチと共に、書込み
マスクの特徴に関連している。この書込みマスクの特徴
は、半導体装置を製造する時に決定される。装置を別々
ＣＡＳ信号によって制御する場合、スイッチ２３０乃至
２３４及びスイッチ・バンク２２６にあるスイッチがＶ
ＤＤから切離され、夫々の信号反転ＣＡＳ０　乃至反転
ＣＡＳ３　に接続される。同様に、信号Ｗ０　乃至Ｗ３
　に関連するスイッチ２１６がアースに接続される。図
１５の全てのマスクによってプログラム可能なスイッチ
の位置は別々反転ＣＡＳの特徴の場合について示してあ
る。書込みマスク・モードで動作する時、装置を製造す
る際に、全てのスイッチの反対側の位置が選ばれる。然
し、これらの装置は、金属マスクの永久的な構成を必要
とせずに、利用者が選択出来る様にすることが出来るこ
とを承知されたい。

【００５９】ナンド・ゲート２３６の高出力は、信号反
転ＣＡＳ０　乃至反転ＣＡＳ３　の何れかが低になる時
、何時でも存在する。信号反転ＣＡＳ３　にはスイッチ
が関連していないから、書込みマスクの特徴が選択され
た時、これがＣＡＳ入力を構成し、スイッチ２３０乃至
２３４がＶＤＤに接続される。ナンド・ゲート２３６の
出力が３入力アンド・ゲート２３８の１つの入力に入力
される。 アンド・ゲートの１つの入力が信号φＲ２に接続され、
残りの入力インバータ２４０を介して入力反転ＷＭ／反
転ＷＥに接続される。信号φＲ２は、信号反転φＲ１を
バッファ２２３で遅延させることによって発生される。 アンド・ゲート２３８の出力が書込み信号を構成し、こ
の信号が調停回路２２４に入力される。信号反転ＣＡＳ
０　乃至反転ＣＡＳ３　の内の１つが低であり、信号反
転ＷＭ／反転ＷＥが低であり、且つ信号φＲ１が発生さ
れる時、何時でも書込み信号が発生される。

【００６０】信号反転ＷＭ／反転ＷＥが、書込みマスク
・ラッチを構成するＤ形フリップフロップ２４２のＤ入
力にも入力される。フリップフロップ２４２のクロック
入力が信号φＲ１に接続され、そのプリセット入力が信
号反転φＲ１に接続される。フリップフロップ２４２の
Ｑ出力を反転ＷＭ′と記してあり、反転Ｑ出力をＷＭ′
と記してある。信号φＲ１が発生される前に、入力反転
ＷＭ／反転ＷＥの信号が低になる時、何時でもこのデー
タがクロック動作によって出力に通され、これは書込み
マスクの特徴を選択したことに対応する。標準的な書込
み機能を実施する時には、何時でも、反転ＲＡＳが低に
なり、φＲ１が発生された後、フリップフロップ２４２
のＤ入力の信号が低になる。この状態では、フリップフ
ロップ２４２の出力の状態は変らない。信号ＷＭ′がア
ンド・ゲート２４４の一方の入力に入力され、このゲー
トの他方の入力が、アンド・ゲート２３８から出力され
る書込み信号に接続される。アンド・ゲート２４４の出
力をＥＮと記してあって、付能機能を表わしており、調
停回路２２４に入力される。フリップフロップ２４２か
ら出力される信号ＷＭ′も調停回路２２４に入力される
。

【００６１】調停回路２２４は単極双投スイッチ２４６
を持ち、これが信号Ｗ０　′乃至ｗ０　″を受取り、そ
の出力が３入力アンド・ゲート２４８の１つの入力に接
続されている。スイッチ２４６はスイッチ２１６と同様
なマスクによって選択し得る特徴であり、バンク２２６
にあるスイッチ及びスイッチ２３０乃至２３４は製造時
にプログラムされる。スイッチ２４６はアンド・ゲート
２４８に入力する為に、信号ｗ０　″及びＷ０　′の間
で選択する様に作用し得る。書込みマスクの特徴が選択
された時、信号Ｗ０′がスイッチ２４６によって選択さ
れ、別々ＣＡＳの特徴が選択された時、信号ｗ０　″が
選択される。アンド・ゲート２４８の残りの２つの入力
が書込み信号とＶＤＤとに接続される。アンド・ゲート
２４８の出力がオア・ゲート２５０の一方の入力に接続
され、その他方の入力がアンド・ゲート２４４から出力
される信号ＥＮに接続される。

【００６２】動作について説明すると、調停回路２２４
は、信号反転ＣＡＳ０　乃至反転ＣＡＳ２　の内の１つ
が存在するか或いは書込みマスクの特徴が選択されたこ
とに応答して、オア・ゲート２５０から出力を発生する
。書込みマスクの特徴を用いる時、端子反転ＷＭ／反転
ＷＥの入力の信号をＤ形フリップフロップ２４２にラッ
チして、フリップフロップ２４２の反転Ｑ出力の信号Ｗ
Ｍ′として、高信号を出力しなければならない。信号反
転ＷＭ／反転ＷＥがアンド・ゲート２３８にも高信号を
送る。この後でアンド・ゲート２３８の出力に書込み信
号が発生されると、３入力アンド・ゲート２４８の内の
２つの入力が高信号レベルになる。信号Ｗ０　が存在し
てフリップフロップ２１８にラッチされて信号Ｗ０　′
を発生する時、アンド・ゲートの出力が高になり、こう
してオア・ゲート２５０の出力を高レベルにする。書込
みマスクの特徴が選択されていない別々ＣＡＳモードで
は、何れか１つの信号反転ＣＡＳに論理低レベルが存在
すると、ナンド・ゲート２３６の出力が高レベルになり
、これによって、入力反転ＷＭ／反転ＷＥに書込み信号
が存在し且つ反転ＲＡＳが発生されたことに応答してφ
Ｒ１が発生された時には、何時でもアンド・ゲート２３
８の出力に書込み信号が発生される。別々反転ＣＡＳモ
ードでは、スイッチ２４３及び２４５が、フリップフロ
ップ２４２の出力から切離されるので、アンド・ゲート
２４４の一方の入力が低であり、信号ＥＮを低に保ち、
スイッチ２４５に関連するアンド・ゲート２４８の入力
は高信号レベルに保たれる。従って、アンド・ゲート２
４８は書込み信号とスイッチ２４６によって切換えられ
る信号Ｗ０　″とによって制御される。この為、調停回
路２２４は、信号Ｗ０　′に応答して、オア・ゲート２
５０から出力を発生するだけである。

【００６３】調停回路のオア・ゲート２５０の出力が３
状態バッファ２５２に入力される。この３状態バッファ
は付能回路６４の一部分であって、線Ｄ０　に関連する
Ｉ／Ｏバッファ２０８に接続されている。３状態バッフ
ァ２５２は入のデータに対してだけ用いられ、出のデー
タに対してはバッファ２５４が用いられる。調停回路２
２４によって制御される３状態バッファ２５２により、
入のデータだけがバッファ作用を受ける。同様に、調停
回路２５６，２５８，２６０が３状態バッファ２６２，
２６４，２６６を付設してあって、バッファ２１０，２
１２，２１４からの夫々の入のデータを選択的に付能す
る。調停回路２５６乃至２６０は調停回路２２４と同様
であり、信号Ｗ１　″−Ｗ３　″、信号Ｗ１　′−Ｗ３
　′又は信号ＥＮによって制御される。書込みマスクの
特徴を利用し得る時に信号ＥＮが存在するが、付能され
ない時は、４つのＩ／Ｏバッファ２０８乃至２１４の全
部が付能される。各々の調停回路２５６乃至２６０が、
調停回路２２４にあるスイッチ２４６と同様な、その内
部のマスクによってプログラム可能なスイッチを持って
いる。

【００６４】図１６には、別々反転ＣＡＳの特徴の時間
線図が示されている。別々反転ＣＡＳの特徴を利用する
時、反転ＲＡＳが低になって行アドレスを選択する。そ
の後、信号反転ＣＡＳ０　乃至反転ＣＡＳ３　の内の１
つ又は更に多くが低になって、列アドレス・ラッチに列
アドレスを装入する。更に、信号反転ＣＡＳ０　乃至反
転ＣＡＳ３　が、選ばれた行の選ばれた列にデータを書
込むことが出来る様にする為に、どのＩ／Ｏバッファが
付能されるかを決定する。選択された時、選ばれた１つ
のアレーにあるその列位置にデータが書込まれ、その後
反転ＣＡＳが高レベルに戻る。例として、最初の列アド
レスが４つの信号反転ＣＡＳ０　乃至反転ＣＡＳ３　の
全部が時刻Ｔ１　に低になることと関係している。時刻
Ｔ２　に、信号反転ＣＡＳが高信号レベルに戻る。反転
ＲＡＳが低のままであると、別の列アドレスがアドレス
線Ａ０乃至Ａ７に加えられ、時刻Ｔ３　に反転ＣＡＳ０
　乃至反転ＣＡＳ２　が低レベルに変化する。この結果
、アレーの２つの位置だけにデータを書込む為に、Ｉ／
Ｏバッファの内の２つだけが付能される。時刻Ｔ４　に
信号反転ＣＡＳ０　及び反転ＣＡＳ２　が高レベルに戻
り、その後別の列アドレスが、反転ＣＡＳ１　及び反転
ＣＡＳ２　が低になる時刻Ｔ５　に列アドレス・ラッチ
にラッチされる。これによって、信号反転ＣＡＳ１　及
び反転ＣＡＳ２　に関連するアレーに対してだけ、デー
タの書込みが出来る。

【００６５】別々反転ＣＡＳの特徴を利用することによ
り、書込みマスクの特徴と比較して、メモリはページ・
モードで動作させることが出来、この為、１行が選択さ
れ、その後列アドレスが変えられ、各々の列がアクセス
された後に書込みが行なわれる。これによって、共通の
列及び行デコーダを共有する１つのチップ上にある多重
アレーで画素情報の更新が出来る。図１５について説明
した回路がないと、チップ上の各々のアレーに対して別
々の列デコーダが必要であり、この為、半導体回路の密
度並びに複雑性が高まる。

【００６６】走査線中央の装入 メモリから直列シフト・レジスタにデータを転送する時
、シフト・レジスタにある全てのデータが、シフト・レ
ジスタに再装入する前に、最初に表示装置に出力された
或いはどこかに記憶されることが重要である。通常、シ
フト・レジスタは所定の走査線にある画素の数に合わせ
てマッピングされるので、これは問題にならない。例え
ば、２５６ビットのシフト・レジスタは、ｎを或る整数
として、線幅が２５６×ｎである表示装置に直接的にマ
ッピングされる。その場合、メモリからシフト・レジス
タへの転送は帰線時間の間に行なうことが出来、この為
全てのデータがシフト・レジスタを出て行くことを保証
すると共に、シフト・レジスタに新しいデータを装入す
るのに十分な時間が得られる。

【００６７】従来、シフト・クロックは、帰線時間の間
並びにメモリからシフト・レジスタへのデータ転送の間
、禁止されており、その後次の走査線が始まった時にシ
フト動作を開始している。然し、或る表示装置は各々の
走査線の画素長が、シフト・レジスタの幅の倍数ではな
い。例えば、画素長が９６０であると、９６０ビット幅
のメモリが必要である。夫々２５６ビット幅のシフト・
レジスタを付設した４つの直列アクセス・メモリの対称
アレーを用いた場合、走査線には、各々のシフト・レジ
スタにあるシフト・ビットの内の２４０個だけが必要で
ある。各々のシフト・レジスタにある残りの１６ビット
はそのデータを捨てるか、或いは次の走査線の最初の６
４個の画素として出力される。然し、これは走査線の中
央で、メモリから関連するシフト・レジスタへのデータ
転送を必要とする。普通の走査速度は画素当たり約１２
ｎｓである。この為、シフト・レジスタは４８ｎｓの速
度でデータをシフトさせることが必要になる。この為、
データを４８ｎｓ以内に装入しなければならない。 データをビット線からシフト・ビットに転送するのに要
する時間は、普通のメモリでは約５ｎｓ乃至１０ｎｓで
ある。ビット線から夫々のシフト・ビットの入力へデー
タを転送するのに十分な時間が許されていないと、デー
タが無効になることがある。従って、１シフト・サイク
ルの間、適当なデータ転送を行なう為には、転送サイク
ルの開始と次のデータ・シフトの間の時間関係が重要で
ある。

【００６８】図１のメモリにあるクロック及び制御発生
器６９は、信号反転ＴＲ及びシフト・クロックに対する
タイミング関係に厳しい条件を利用者が加えなくても、
適正なデータ転送を行なう為の回路になっている。即ち
、この発明の回路は、シフト・クロックの最後のサイク
ルに対する信号反転ＴＲのタイミングに若干のずれがあ
っても差支えない。この様にずれがあっても差支えない
ことにより、実際の転送順序が行なわれる為の最適時間
の前又は後に、信号反転ＴＲが発生してもよく、これを
次に説明する。

【００６９】図１７には、走査線中央の装入の特徴に対
する回路の回路図が示されている。信号反転ＴＲがイン
バータ２８０，２８２を介して、反転ＴＲ′と記した節
２８３に入力されると共に、インバータ２８４を介して
フリップフロップ２８６のＤ入力に入力される。このフ
リップフロップは転送ラッチである。フリップフロップ
２８６のＱ出力がＴＲＬと記されており、反転Ｑ出力が
反転ＴＲＬと記されている。フリップフロップ２８６は
、信号反転ＲＡＳの内部形式である信号ＲＡＳＩによっ
てクロック動作が行なわれる。後で説明するが、信号反
転ＲＡＳＩは、開始する時は反転ＲＡＳと同一であるが
、反転ＲＡＳＩは、反転ＲＡＳが高になった後も予定の
持続時間の間、低に止どまる様に制御することが出来る
。反転ＲＡＳＩが、前に図１５について説明した信号反
転φＲ１及びφＲ１と同様な信号反転φＲ１′及びφＲ
１′を発生する。フリップフロップ２８６のプリセット
入力が信号反転φＲ１′に接続される。出力ＴＲＬが３
入力アンド・ゲート２８８の１つの入力に接続される。 このアンド・ゲートの１つの入力が信号反転ＴＲ′であ
る節２８３に接続される。アンド・ゲート２８８の出力
がノア・ゲート２９０の１つの入力に接続され、その出
力が信号反転ＳＴＰを構成する。これはシフト・クロッ
クを停止又は禁止する信号である。ノア・ゲート２９０
の他方の入力が遅延転送信号ＸＦＲＤに接続される。信
号ＸＦＲＤがアンド・ゲート２８８の反転入力に接続さ
れる。遅延転送信号ＸＦＲＤは転送信号ＸＦＲから発生
され、遅延ゲート２９２で遅延させられる。信号ＸＦＲ
がナンド・ゲート２９６の出力に発生される。ナンド・
ゲート２９６の１つの入力が反転ＸＦＲＤ信号に接続さ
れ、１つの入力が信号　”ＸＢＯＯＴ”に接続され、残
りの入力がアンド・ゲート２８８の出力に接続される。 信号ＸＢＯＯＴは、ワード線をＶＤＤより高くブート作
用によって上げる為に、普通のダイナミック・メモリで
発生される信号である。従って、転送順序が開始され且
つＸＢＯＯＴが高になる時、ナンド・ゲート２９６の出
力が低である。インバータ２８４の出力及びナンド・ゲ
ート６の出力の両方が低である時にだけ、ノア・ゲート
２９４の出力が低であり、こうしてＸＢＯＯＴが発生す
るまで、転送信号の発生を防止する。ビット線が予定の
レベルに分離するまでの時間が経つまで、ＸＢＯＯＴは
発生しないから、ビット線が安定化するまで、ビット線
がシフト・ビットの入力に接続されない。これは、ビッ
ト線が安定化する時間が経つ前に、転送信号が発生した
ことによって、無効データが発生されることを防止する
。

【００７０】信号反転ＷＥがフリップフロップ２９８の
Ｄ入力に入力される。このフリップフロップのＱ出力が
反転ＳＲＷと記されており、反転Ｑ出力がＳＲＷと記さ
れている。フリップフロップ２９８は信号反転φＲ１′
によってクロック動作が行なわれ、プリセット入力が信
号反転φＲ１′に接続される。反転ＲＡＳＩが低になる
ことが起こる前に、信号反転ＷＥが低である時にだけ、
信号ＳＲＷが高レベルに変化する。高信号反転ＳＲＷは
読取転送を表わし、この時データがメモリからシフト・
レジスタに転送される。高信号ＳＲＷは書込み転送を表
わし、この時データがシフト・レジスタからメモリに転
送される。読取転送モードではワード線を選択し、次に
転送を行なうことが必要であるが、書込み転送モードで
は、最初にＳＣＴを選択し、次にワード線を介して転送
を行なうことが必要である。

【００７１】信号ＳＲＷがナンド・ゲート３００の１つ
の入力及びナンド・ゲート３０２の１つの入力に入力さ
れる。ナンド・ゲート３００，３０２の他方の入力が信
号ＴＲＬに接続されている。信号反転ＳＲＷがノア・ゲ
ート３０４の１つの入力及びオア・ゲート３０６の１つ
の入力に接続される。ノア・ゲート３０４及びオア・ゲ
ート３０６の他方の入力が信号反転ＴＲＬに接続される
。ナンド・ゲート３００の出力がアンド・ゲート３０６
，３１０の１つの入力に接続される。ノア・ゲート３０
４の出力がアンド・ゲート３１２，３１４の１つの入力
に接続される。アンド・ゲート３０８，３１４の他方の
入力が信号反転ＡＸ０　に接続され、アンド・ゲート３
１０，３１２の他方の入力が信号反転ＡＸ０　に接続さ
れる。信号ＡＸ０　は行アドレス信号の最下位ビットに
よって制御される。アンド・ゲート３０８の出力が３状
態バッファ３１６の付能入力に接続され、アンド・ゲー
ト３１０の出力が３状態バッファ３１８の付能入力に接
続される。アンド・ゲート３１２の出力が３状態バッフ
ァ３２０の付能入力に接続され、アンド・ゲート３１４
の出力が３状態バッファ３２１の付能入力に接続される
。バッファ３１８，３２０の出力が一緒に接続されてＸ
１Ａと記されており、バッファ３１６，３２１の出力が
一緒に接続されてＸ１Ｂと記されている。Ｘ１　と記し
た信号がバッファ３１６，３１８に入力され、ノア・ゲ
ート２９４の出力からの信号ＸＦＥＲがバッファ３２０
，３２１の入力に接続される。信号Ｘ１　は、普通の回
路で普通に発生されるワード線駆動信号である。ナンド
・ゲート３０２の出力が３状態バッファ３２２の付能入
力に接続され、オア・ゲート３０６の出力が３状態バッ
ファ３２４の付能入力に接続される。バッファ３２２が
その入力に信号ＸＦＲを受取って、転送ゲート５４に接
続される信号ＳＣＴを発生し、バッファ３２４がその入
力に信号Ｘ１を受取って転送ゲート５４に対する信号Ｓ
ＣＴをその出力に発生する。

【００７２】動作について説明すると、低信号ＳＲＷが
存在することは読取転送を表わし、転送信号が発生する
前にワード線が高であることを必要とする。ナンド・ゲ
ート３００の出力が高であり、こうしてアンド・ゲート
３０８，３１５を付能する。ノア・ゲート３０４の出力
が低であり、アンド・ゲート３１２，３１４を不作動に
する。アンド・ゲート３１２，３１４がバッファ３２１
，３２０を制御して、ＡＸ０　及び反転ＡＸ０　の状態
の関数として信号ＸＦＲを選択する。ＳＲＷが高である
書込み転送モードでは、ノア・ゲート３０４の出力が高
であり、ナンド・ゲート３００の出力が低であり、バッ
ファ３１６，３１８の動作を制御するアンド・ゲート３
０８，３１０が選択解除になる。転送信号ＳＣＴがオア
・ゲート３０６及びナンド・ゲート３０２の状態により
、信号ＸＦＲ又は信号Ｘ１　の関数として制御される。 信号反転ＳＲＷが高であるか或いは信号反転ＴＲＬが高
であるとき、オア・ゲート３０６が高信号を出力する。 ＴＲＬが低であるかＳＲＷが低である時、ナンド・ゲー
ト３０２が高論理信号を出力する。

【００７３】転送信号が発生した時には、何時でも、夫
々のシフト・ビットにデータを転送し又はその入力から
データを転送するのに十分な時間が得られる様に、信号
ＳＣＴを予定の期間の間動作状態に保つことが必要であ
る。信号反転ＴＲが（反転ＲＡＳが高になるのに較べて
）遅く発生する場合に備えて、反転ＲＡＳが低レベルか
ら高レベルに変わるのを予定の持続時間の間遅延させる
。これは内部機能であって、半導体メモリの外部の反転
ＲＡＳの実際の論理レベルに影響しない。半導体チップ
に対する信号反転ＲＡＳ及び他の反転ＲＡＳ制御信号と
直列に配置された禁止回路３２６を設ける。前に述べた
様に、これを反転ＲＡＳＩと記してある。反転ＲＡＳが
アンド・ゲート３２８の一方の入力にも入力され、この
アンド・ゲートの他方の入力がインバータ２８４から出
力される信号反転ＴＲに接続される。アンド・ゲート３
２８の出力が遅延回路３３０に入力され、この遅延回路
の出力が禁止回路３２６を制御する。反転ＲＡＳが高に
なり且つ反転ＴＲが高になって、転送が行なわれている
ことを示す時、アンド・ゲート３２８が信号を出力する
。反転ＴＲの立上りが発生してから予定の持続時間が経
つまで、反転ＲＡＳは他の回路に対して高になることが
禁止される。反転ＲＡＳの立上りより十分な時間前に反
転ＴＲの立上りが発生する場合、反転ＲＡＳＩの立上り
が反転ＲＡＳ立上りと一致する。反転ＲＡＳＩもインバ
ータ３３１に入力されてφＲ１′を発生すると共に、バ
ッファ３３３にも入力されて反転φＲ１′を発生する。

【００７４】図１８には、メモリからシフト・レジスタ
へデータを装入する時の時間線図が示されている。反転
ＴＲの立上りが発生した時、それが矢印３３２で示す様
に、信号ＳＣＴを生ずる。然し、図１７のナンド・ゲー
ト２９６に対する入力信号で示す様に、信号ＸＢＯＯＴ
が発生されるまで、信号ＳＣＴを発生することが出来な
い。従って、ビット線が十分に分離されるまで、転送を
開始することが出来ない。ビット線が分離し始める後ま
で、ＸＢＯＯＴが発生しないから、ビット線が分離する
前に、転送動作が開始されない様に保証される。信号反
転ＴＲの立上りが、矢印３３４で示す様に、停止クロッ
ク信号反転ＳＴＰの状態を低レベルに変える。この信号
は約５ｎｓ乃至１０ｎｓの予定の遅延時間の間、低に止
どまり、その後高信号レベルに変化する。停止クロック
信号が低論理レベルにある間、波形ＳＣＬＫの次のクロ
ックの前縁が禁止される。然し、反転ＴＲの立上りが、
停止クロックの前縁よりも十分な時間前に発生する場合
、信号ＳＣＬＫの前縁の発生には影響しない。信号ＳＣ
ＬＫの立上りがデータをシフト・ビットにシフトさせ、
信号ＳＯＵＴで示す様に、新しいデータがシフト・レジ
スタの出力に現れる。

【００７５】信号反転ＴＲが早期に発生する時、ビット
線が安定化する後まで、信号ＳＣＴを発生しない様にす
ることが必要である。早期の転送信号が反転ＴＲ波形の
立上り３３６に示されている。これはビット線が十分に
分離する時より前に起こる。然し、ＸＢＯＯＴの立上り
３３８が発生する時まで、信号ＳＣＴが発生されない。 この時、破線で示す様に、信号ＳＣＴが発生される。信
号ＳＣＴの遅延を“Ｄ１”で示してある。

【００７６】反転ＴＲ波形の立上りが遅く発生する時、
サイクルが終る前に、シフト・ビットへのデータ転送が
出来る様にする予定の時間の間、信号ＳＣＴを動作状態
に保ち、ビット線を分離された状態に保つことが必要で
ある。更に、シフト・レジスタへの完全なデータ転送が
行なわれるまで、シフト・レジスタに於けるデータの直
列シフト動作を禁止することも必要である。遅い転送信
号が反転ＴＲ波形の立上り３４０で示されており、これ
によって反転ＳＴＰ波形の立下り３４２が生ずる。前に
述べた様に、信号反転ＳＴＰが再び高レベルに戻るまで
、次の信号ＳＣＬＫの立上りが発生しない。これが立上
り３４４で示されており、立上り３４６で示す様に、信
号ＳＣＬＫが高になることが出来る様にする。立下り３
４２と立上り３４４の間の持続時間は、ビット線から夫
々のシフト・レジスタにデータを転送するのに十分な時
間が得られる様にする。これは、新しいデータをシフト
・レジスタの出力へとクロック動作で送出すＳＣＬＫの
前縁が発生する前に起こらなければならない。ＳＣＴを
オンに保つ他に、ビット線を適正なデータ状態に保つこ
とも必要であり、これは低レベルから高レベルへの反転
ＲＡＳＩの内部変化を遅延させることによって達成され
る。このことが矢印３４８によって示されており、これ
は前に図１７について説明した禁止回路３２６の結果で
ある。

【００７７】要約すれば、その中のビットを表示装置の
画素に直接的に対応する位置にマッピングした画素マッ
ピング形の４つのメモリを用いた半導体メモリを提供し
た。各々のメモリ・アレーには直列シフト・レジスタが
付設されていて、その間でデータ転送を行なう為の転送
ゲートがある。直列シフト・レジスタは、各々のシフト
・レジスタに対して直列入力アクセス又は直列出力アク
セスを持つ循環形に接続し、シフト・レジスタ当たり１
つのピンしか必要としない様にすることが出来る。この
代りに、シフト・レジスタをカスケード接続して、２対
のカスケード接続されたシフト・レジスタ／アレーがあ
る様にし、各対が１つの直列入力及び１つの直列出力を
持っていて、アレー当たり１つのピンしか必要としない
様にすることも出来る。各々のシフト・レジスタは任意
の出力位置からタップで取出すことが出来る。その位置
は列デコード線から受取るデコードされたアドレスによ
って決定され、この為タップ点を決定する為に余分のデ
コーダ回路を必要としない。別々のデコーダ回路を必要
とせずに、４つのアレー内の位置に別々の書込みが出来
る様にする回路を設けてある。４つのアレー全部が同じ
行及び列デコーダを共有する。この回路は書込みマスク
形式又は別々列アドレス・ストローブの何れかを用いる
。装置を製造する前に、その特徴に対して金属マスクを
選択することにより、何れかの特徴を利用することが出
来る。シフト・クロックの最後のサイクルの間、メモリ
からシフト・レジスタへのデータ転送が出来る様にする
回路を設け、シフト動作を一時的に終了せずに、新しい
データが古いデータに直ぐ続くことが出来る様にする。

【００７８】好ましい実施例を詳しく説明したが、特許
請求の範囲によって定められたこの発明の範囲内で、種
々の変更を加えることが出来ることは云うまでもない。

【００７９】以上の説明に関連して、更に下記の項を開
示する。 （１）　　ビデオ表示装置に対する画素情報を記憶する
半導体メモリに於て、行及び列に分けて配置されていて
、表示装置内の予定の画素位置と関連する複数個のメモ
リ素子を持つ第１のメモリ・アレーと、行及び列に分け
て配置されていて、表示装置の予定の画素位置と関連す
る複数個のメモリ素子を持つ第２のメモリ・アレーとを
有し、該第１及び第２のメモリ・アレーは同一であり、
更に、行アドレスを受取って前記第１及び第２のメモリ
・アレーの両方のメモリ素子の１つの行を選択する行デ
コード手段と、前記第１のメモリ・アレーの選択された
メモリ素子からのデータを直列形式で記憶する第１の直
列アクセス手段と、前記第２のメモリ・アレーの選択さ
れたメモリ素子からのデータを直列形式で記憶する第２
の直列アクセス手段とを有し、該第１及び第２の直列ア
クセス手段は別々の直列入力及び別々の直列出力を持っ
ていると共に外部の源から制御されてその中でデータを
直列にシフトさせる様になっており、更に、前記第１及
び第２のアレーの選択されたメモリ素子からのデータを
前記第１及び第２の直列アクセス手段の夫々１つに、又
は該直列アクセス手段から前記第１及び第２のアレーの
選択されたメモリ素子にデータを転送する転送手段と、
前記直列出力からのデータをその直列入力に循環させる
か、或いは前記第１の直列アクセス手段の直列出力を前
記第２の直列アクセス手段の直列入力に接続して、前記
第１及び第２の直列アクセス手段をカスケード接続する
様に、前記第１及び第２のアクセス手段を構成する手段
とを有する半導体メモリ。

【００８０】（２）　　第（１）項に記載した半導体メ
モリに於て、列アドレスを受取って、前記第１及び第２
のメモリ・アレーの両方にあるメモリ素子の１つの列を
選択する列デコード手段と、行及び列アドレスによって
定められた、前記第１及び第２の両方のメモリ・アレー
内の選ばれた１つのメモリ素子にデータを入力するラン
ダム読取／書込み手段とを有する半導体メモリ。

【００８１】（３）　　第（１）項に記載した半導体メ
モリに於て、前記第１及び第２の直列アクセス手段が、
前記第１及び第２のメモリ・アレーの夫々１つにある列
の数と同じ数の複数個のシフト・ビットを持つ直列シフ
ト・レジスタで構成され、前記第１及び第２のメモリ・
アレーの内の夫々１つにある各々の選ばれたメモリ素子
が前記転送手段によって夫々１つのシフト・ビットに転
送される半導体メモリ。

【００８２】（４）　　第（１）項に記載した半導体メ
モリに於て、前記第１及び第２のアクセス手段とメモリ
に対する外部周辺回路の間のインターフェイス接続を行
なう第１及び第２のインターフェイス手段を有し、前記
構成する手段が、データを循環させる様に構成された時
の前記第１及び第２のアクセス手段の動作を多重化する
手段を持っていて、前記第１のインターフェイス手段が
前記第１アクセス手段に付設されて、前記第１のアクセ
ス手段に対して直列データを入力するか又はそれから直
列データ出力を受取る様に多重化され、且つ前記第２の
インターフェイス手段が前記第２のアクセス手段に付設
されて、それに対して直列データを入力するか又はそれ
から直列出力データを受取る様に多重化される様になっ
ており、前記第１のインターフェイス手段はカスケード
接続モードに構成された時の前記第１の直列アクセスに
直列データを入力し、前記第２のインターフェイス手段
は前記第２の直列アクセス手段からの直列出力データを
受取る半導体メモリ。

【００８３】（５）　　第（１）項に記載した半導体メ
モリに於て、前記構成する手段が第１及び第２の位置を
持つ第１のスイッチ手段を有し、該第１の位置は前記第
１のアクセス手段の直列出力をその直列入力に接続する
様に作用することが出来、前記第２の位置は前記第１の
アクセス手段の直列出力を前記第２のアクセス手段の直
列入力に接続する様に作用することが出来、更に前記構
成する手段が、第１及び第２の位置を持つ第２のスイッ
チ手段を有し、該第１の位置は前記直列アクセス手段の
出力をその直列入力に接続する様に作用することが出来
、前記第２の位置は前記第２の直列アクセス手段の直列
出力からのデータがその直列入力に循環することを禁止
する様に作用することが出来、更に前記構成する手段が
、前記第１及び第２のスイッチ手段を前記第１の位置又
は前記第２の位置の何れかに定める手段を有する半導体
メモリ。

【００８４】（６）　　第（５）項に記載した半導体メ
モリに於て、半導体メモリの外部の周辺回路と前記第１
のアクセス手段の直列入力の間をインターフェイス接続
する第１のインターフェイス手段と、半導体メモリの外
部の回路と前記第２のアクセス手段の直列出力の間をイ
ンターフェイス接続する第２のインターフェイス手段と
を有する半導体メモリ。

【００８５】（７）　　第（５）項に記載した半導体メ
モリに於て、前記第１及び第２のスイッチ手段が、半導
体メモリを製造する際、マスクの特徴として前記第１の
状態又は第２の状態の何れかにプログラムされる半導体
メモリ。

【００８６】（８）　　ビデオ表示装置に対する画素情
報を記憶する半導体メモリに於て、行及び列に分けて配
置されていて、表示装置の予定の画素位置と関連する複
数個のメモリ素子を持つ第１のメモリ・アレーと、該第
１のメモリ・アレーと同一であって、行及び列に分けて
配置されていて、表示装置の予定の画素位置と関連して
いる複数個のメモリ素子を持つ第２のメモリ・アレーと
、行アドレスを受取って、前記第１及び第２のメモリ・
アレーの両方にあるメモリ素子の１つの行を同時に選択
する行アクセス手段と、前記第１のメモリ・アレーの選
ばれたメモリ素子からのデータを直列形式で列の順序に
配置して記憶する第１の直列シフト手段と、前記第２の
メモリ・アレーの選ばれたメモリ素子からのデータをそ
の中の列の順序に従って直列形式で記憶する第２の直列
シフト手段とを有し、前記第１及び第２のシフト手段は
直列入力及び直列出力を持っていて、その中のシフト動
作が外部の源から制御されて、その中でデータを直列に
シフトさせる様になっており、更に、前記第１のシフト
手段の直列入力及び出力を、その内部動作により、前記
半導体メモリの外部の回路とインターフェイス接続する
外部ポートに多重化する第１の多重化手段と、前記第２
のシフト手段の直列入力又は出力の何れかを、その内部
の作用により、半導体メモリの外部の回路とインターフ
ェイス接続する第２のインターフェイス・ポートに接続
する第２の多重化手段とを有し、前記第１及び第２の多
重化手段は半導体メモリに対して外部の源からの１個の
信号によって作動されて、両方の直列入力又は両方の直
列出力の何れかを選ぶことが出来る様になっており、更
に、前記第１及び第２のアレーの選ばれたメモリ素子か
らのデータを前記第１及び第２のシフト手段の内の夫々
１つに転送するか、又は前記第１及び第２のシフト手段
からのデータを前記第１及び第２のアレーの夫々１つに
転送する転送手段を有する半導体メモリ。

【００８７】（９）　　第（８）項に記載した半導体メ
モリに於て、前記シフト手段が複数個のシフト・ビット
を持つ直列シフト・レジスタで構成され、各々のシフト
・ビットの入力が前記第１及び第２のアレーの夫々１つ
の内の１つの列に関連していて、それからデータを受取
るか、又は前記転送手段に応答してそれに対してデータ
を転送する様になっている半導体メモリ。

【００８８】（１０）　　夫々行及び列に分けて配置さ
れた同じ数のメモリ素子を持つ複数個のメモリ・アレー
と、行アドレス及び列アドレスを受取って、各々のアレ
ーの１つのメモリ素子を選択し、選択されるメモリ素子
は夫々共通の行及び列位置を持つ様な共通のデコード手
段と、各々の前記アレーに付設されていて、データを前
記選択されたメモリ素子に転送するか又は前記選択され
たメモリ素子からデータを取出す出力手段と、禁止され
たアレーに関連する前記選択されたメモリ素子に予め記
憶されているデータが乱されることがない様に、選ばれ
たアレーに対するデータの転送並びに前記選択されたメ
モリ素子の内の関連した１つに対するその後の記憶を禁
止する禁止手段とを有する半導体メモリ。

【００８９】（１１）　　第（１０）項に記載した半導
体メモリに於て、前記共通のデコード手段が、行アドレ
スを受取って、各々のアレーにあるメモリ素子の１つの
行を選択する共通の行デコード手段と、列アドレスを受
取って、各々のアレーで選択されるメモリ素子が共通の
位置を持つ様に、各々のアレーにあるメモリ素子の１つ
の列を選択する共通の列デコード手段とで構成されてい
る半導体メモリ。

【００９０】（１２）　　第（１０）項に記載した半導
体メモリに於て、前記列アドレスの前に行アドレスが先
行し、前記共通のデコード手段は、メモリ素子の行を選
択する為に行アドレスをラッチする手段、並びに行アド
レスがラッチされた後に列アドレスをラッチする手段を
持っていて、所定のバッチ行アドレスに対して後の列ア
ドレスをラツチすることが出来る様にした半導体メモリ
。

【００９１】（１３）　　第（１２）項に記載した半導
体メモリに於て、前記禁止手段が、各各のアレーに関連
した禁止信号を受取る手段を持ち、該禁止信号は禁止し
ようとするアレーに対してだけ存在し、更に前記禁止手
段が、前記禁止信号を受取ったことに応答して前記出力
手段を制御して、前記禁止信号を受取ったアレーにある
選択されたメモリ素子に対するデータの転送を、該アレ
ーに関連する１つの出力手段を禁止することによって防
止する手段を有する半導体メモリ。

【００９２】（１４）　　第（１３）項に記載した半導
体メモリに於て、前記禁止信号を受取った後に、受取っ
た禁止信号を記憶する手段を有し、記憶される禁止信号
と関連する出力手段はそれを介してのデータ転送を禁止
する様に制御される半導体メモリ。

【００９３】（１５）　　第（１４）項に記載した半導
体メモリに於て、前記禁止信号が行アドレスより先行し
、前記禁止信号を変更するには、新しい行及び列アドレ
スを発生することを必要とする様にした半導体メモリ。

【００９４】（１６）　　第（１４）項に記載した半導
体メモリに於て、前記行アドレスが前記禁止信号を受取
ることよりも先行し、前記禁止信号が前記列アドレスよ
りも先行して、行アドレスを受取った後に禁止信号を変
更することが出来る様にすると共に、禁止されるアレー
は、所定の行アドレスに対し、新しい列アドレスを発生
する前に変更することが出来る様にした半導体メモリ。

【００９５】（１７）　　第（１４）項に記載した半導
体メモリに於て、前記禁止信号が、禁止される出力手段
を介してのデータ転送が禁止される持続時間の間、外部
の源から発生される半導体メモリ。

【００９６】（１８）　　第（１０）項に記載した半導
体メモリに於て、前記出力手段が各々のアレーに付設さ
れた入力／出力バッファを有し、各々のバッファは外部
のデータ源とインターフェイス接続される１つの出力ポ
ート、該出力ポートからのデータを関連した１つのアレ
ーに転送するデータ入力ポート、及び関連する１つのア
レーからのデータを前記出力ポートに転送するデータ出
力ポートを持っており、前記データ入力ポートが前記禁
止手段によって制御されて、それを介してのデータ転送
を禁止する様にした半導体メモリ。

【００９７】（１９）　　夫々行及び列に分けて配置さ
れた同じ数のメモリ素子を持つ複数個のメモリ・アレー
と、行アドレスを受取って、各々の前記アレーの内、受
取った行アドレスに対応する１つの行を選択する共通の
行デコーダと、列アドレスを受取って、各々のアレーの
内、受取った列アドレスに対応する１つの列を選択する
共通の列デコーダとを有し、各々の前記アレーに於ける
行及び列の選択により、各々のアレー内でアクセスすべ
きメモリ素子の位置が定められ、更に、各々のアレーに
付設された入力／出力バッファを有し、各々のバッファ
は、外部の源からデータを受取ると共に該源によってデ
ータを転送するインターフェイス端子、関連した１つの
アレーにあるアクセスされたメモリ素子にデータを転送
するデータ入力ポート、及び関連した１つのアレーにあ
るアクセスされたメモリ素子からのデータを受取るデー
タ出力ポートを持っており、更に、外部の源から禁止信
号を受取る手段を有し、各々の前記アレー及び関連する
バッファには１つの禁止信号が関連しており、更に、関
連したアレーにあるアクセスされる１つのメモリ素子に
記憶されたデータが変化しないままでいるように、受取
った禁止信号に関連する１つのバッファのデータ入力ポ
ートを介してのデータ転送を禁止する手段を有する半導
体メモリ。

【００９８】（２０）　　第（１９）項に記載した半導
体メモリに於て、前記受取る手段が、前記禁止信号を受
取った後に、該禁止信号を記憶する手段を有し、該禁止
信号を記憶することによって前記禁止する手段を制御す
る半導体メモリ。

【００９９】（２１）　　第（２０）項に記載した半導
体メモリに於て、前記入力／出力バッファのインターフ
ェイス端子を多重化して、前記記憶する手段に入力する
為に、関連する１つの禁止信号を受取る手段を有し、該
多重化手段はインターフェイス端子のデータ転送の前に
前記禁止信号を受取る様に作用し得る半導体メモリ。

【０１００】（２２）　　第（１９）項に記載した半導
体メモリに於て、前記受取る手段が各各の禁止信号に付
設された専用端子を有し、前記禁止信号は、それに関連
するアレーを禁止すべき持続時間の間存在する半導体メ
モリ。

【０１０１】（２３）　　第（１９）項に記載した半導
体メモリに於て、前記禁止信号を受取る手段が、各々の
禁止信号に付設されていて、禁止信号を受取る専用端子
と、前記入力／出力バッファの各々のインターフェイス
端子に付設された多重化手段と、該多重化手段の出力に
接続されていて、該多重化手段から受取った禁止信号を
記憶する記憶手段とを有し、前記多重化手段は前記禁止
信号に関連するバッファのインターフェイス端子で該禁
止信号を受取り、前記バッファのインターフェイス端子
で受取った禁止信号が前記記憶手段に記憶され、更に、
前記禁止信号を前記バッファのインターフェイス端子で
受取ったか前記専用端子で受取ったかを決定する調停手
段を有し、前記禁止信号は前記専用端子又は前記バッフ
ァのインターフェイス端子の何れかに転送され、該専用
端子は前記禁止信号がデータ転送を禁止する持続時間の
間存在することが出来る様にし、前記記憶手段は、禁止
期間の持続時間の間、禁止信号が存在することを必要と
しないで、前記バッファのインターフェイス端子を多重
化することが出来る様にする半導体メモリ。

【０１０２】（２４）　　第（１９）項に記載した半導
体メモリに於て、列アドレスを受取る前に行アドレスを
受取る半導体メモリ。 （２５）　　第（２４）項に記載した半導体メモリに於
て、行アドレスを受取る前に前記禁止信号が発生されて
、前記禁止信号を更新する度に、新しい行アドレス及び
列アドレスを発生しなければならない様にした半導体メ
モリ。

【０１０３】（２６）　　第（２４）項に記載した半導
体メモリに於て、前記行アドレスを受取った後且つ列ア
ドレスを受取る前に、前記禁止信号が発生されて、前記
禁止信号を更新した後は新しい列アドレスだけを発生す
ることが必要になるようにし、行アドレスは同じままで
あってよい様にする半導体メモリ。

【０１０４】（２７）　　半導体チップ上の複数個のア
レーを動作させる方法に於て、行アドレス及び列アドレ
スを受取って、各々アレーにある１つのメモリ素子を選
択し、各々の選択されたメモリ素子は共通の行及び列位
置を持っており、外部の源からの禁止信号を受取り、各
々の禁止信号は１つのアレーと関連しており、その中に
予め記憶されているデータが乱されることがない様に、
受取った禁止信号と関連するアレーにある選択されたメ
モリ素子に対するデータ転送を禁止し、外部の源から受
取った禁止信号は、それに対してデータ転送を禁止する
アレーに対してだけ存在している様にする工程を含む方
法。

【０１０５】（２８）　　第（２７）項に記載した方法
に於て、禁止信号を受取った後、該禁止信号を記憶して
、禁止信号が短い持続時間の間だけ存在すればよい様に
する方法。（２９）　　第（２７）項に記載した方法に
於て、各々の禁止信号を半導体チップに対する別々の端
子で受取り、該禁止信号がデータ転送を禁止する持続時
間の間存在している方法。

【０１０６】（３０）　　行及び列に分けて配置されて
いてデータを記憶する複数個のメモリ素子を持つメモリ
・アレーと、行アドレスを受取ってデコードして、メモ
リ素子の１つの行を選択する行デコード手段と、列アド
レスを受取ってデコードして、メモリ素子の１つの列を
選択する列デコード手段とを有し、前記行及び列デコー
ド手段が、アクセスされたメモリ素子にデータを転送し
又は該素子からデータを転送する為に、前記アレー内の
１つのメモリ素子を選択する様に一緒に作用し、更に、
前記アレーのアドレスされた行にあるメモリ素子の全て
のデータを選択的にアクセスすると共に、アクセスされ
たデータを直列に出力することが出来る様に、前記アレ
ー内の列の順序に従った直列形式でアクセスされたデー
タを記憶するシフト・レジスタ手段と、該シフト・レジ
スタ手段の直列形式の中で、そこからデータを直列出力
する位置を選択するタップ手段とを有し、前記列デコー
ド手段は外部タップ・アドレスを受取ってデコードして
、そこからデータを直列形式で出力すべきデータ位置に
対応するタップ・デコード情報を発生し、該タップ・デ
コード情報が前記タップ手段に記憶され、前記タップ・
デコード情報が前記シフト・レジスタ手段内の任意のデ
ータ位置を定め、更に、前記直列形式内のタップ出力と
最後のデータの間にあるデータだけが出力される様に、
前記シフト・レジスタ手段のタップ出力からデータを外
へシフトさせる制御手段を有する半導体メモリ。

【０１０７】（３１）　　第（３０）項に記載した半導
体メモリに於て、前記シフト・レジスタ手段が、前記ア
レーの列の数と同じ数の複数個のシフト・ビットを持つ
直列シフト・レジスタと、該直列シフト・レジスタの各
々のシフト・ビットの入力をアドレスされた行にあるア
クセスされたメモリ素子に選択的に接続して、関連する
シフト・ビットとの間のデータ転送を行なう転送手段と
を有し、該転送手段が前記制御手段によって制御される
半導体メモリ。

【０１０８】（３２）　　第（３１）項に記載した半導
体メモリに於て、前記タップ手段が、前記タップ・デコ
ード情報を記憶するラッチ手段を有し、該タップ・デコ
ード情報は前記シフト・レジスタ内のどのシフト・ビッ
トの出力をタップで取出すかを決定し、更に、前記タッ
プ手段が、複数個の通過ゲートを持ち、各々の通過ゲー
トが関連する１つのシフト・ビットの出力及び１個の出
力節の間に接続されていて、前記ラッチ手段に記憶され
るタップ・デコード情報によって制御され、選ばれた１
つの通過ゲートが作動されると、関連する１つのシフト
・ビットの出力が前記出力節に接続される様にした半導
体メモリ。

【０１０９】（３３）　　行及び列に分けて配置されて
いてデータを記憶する同じ数のメモリ素子を夫々持つ複
数個のメモリ・アレーと、行アドレスを受取ってデコー
ドし、各々のアレーにあるメモリ素子の１つの行を選択
する行デコード手段と、列／タップ・アドレスを受取っ
てデコードすると共に、第１のモードでは列デコード信
号を発生し、且つ第２のモードではタップ・デコード信
号を発生する様に作用し得る列／タップ・デコード手段
とを有し、前記行デコード手段及び前記／タップ・デコ
ード手段は、前記第１のモードでは、各々のアレーにあ
るアクセスされたメモリ素子との間でデータ転送を行な
う為に、１つのメモリ素子をアクセスする様に作用する
ことが出来、更に、各々のアレーに付設されていて、関
連する１つのアレーにあるアドレスされた行の全てのメ
モリ素子をアクセスする転送手段と、各々の転送手段に
付設されていて、該転送手段によってデータをアクセス
した列の順序に対応する直列形式で、アクセスされたデ
ータを記憶するシフト・レジスタ手段と、前記列／タッ
プ手段が第２のモードで動作することに応答して、前記
レジスタ手段内の直列形式の内、そこからデータを出力
すべき位置を選択するように作用し得るタップ手段と、
前記列／タップ・デコード手段の第１のモード又は第２
のモードを選択する制御手段とを有し、前記タップ・デ
コード信号が前記直列形式内の任意の位置をタップ出力
として定め、前記列／タップ・デコード手段が前記タッ
プ・デコード信号を発生する第２のモードでは、前記制
御手段が前記転送手段を制御して、アクセスされたデー
タを前記シフト・レジスタ手段及び前記タップ手段に転
送させると共に、前記タップ・デコード信号によって決
定されたタップ位置を、そこから出力する為に、選択す
る様に作用することが出来、前記シフト・レジスタ手段
はその中を介し且つ前記タップ位置を通って直列形式の
データをシフトさせる様に制御される半導体メモリ。

【０１１０】（３４）　　第（３３）項に記載した半導
体メモリに於て、前記シフト・レジスタ手段は、関連す
る１つのアレーにある列の数と同じ数だけあって、夫々
関連するアレーの１つの列に付設された複数個のシフト
・ビットを持つ直列シフト・レジスタで構成されている
半導体アレー。

【０１１１】（３５）　　第（３３）項に記載した半導
体メモリに於て、前記転送手段が、関連する１つのアレ
ーにある各々の列並びに各々の関連シフト・ビットの入
力に付設された複数個の通過ゲートで構成されていて、
前記制御手段に応答して、前記アレーの各列にあるアク
セスされた１つのメモリ素子の出力を関連する１つのシ
フト・ビットの入力に接続する様に作用し得る半導体ア
レー。

【０１１２】（３６）　　第（３４）項に記載した半導
体メモリに於て、前記タップ手段が、前記列／タップ・
デコード手段から出力されたタップ・デコード信号を記
憶する手段と、各々のシフト・ビットの出力及び共通の
出力節の間に接続された複数個の通過ゲートとを有し、
各々の通過ゲートが前記ラッチ手段に記憶されたタップ
・デコード信号によって制御されて、夫々シフト・ビッ
トの出力を前記共通節に接続する半導体メモリ。

【０１１３】（３７）　　第（３３）項に記載した半導
体メモリに於て、前記列／タップ・デコード手段が、前
記列／タップ・アドレスを記憶する列／タップ・ラッチ
と、該列／タップ・ラッチの内容をデコードして対応す
る列デコード信号又はタップ・デコード信号を発生する
デコーダとを有し、該デコーダは関連する１つのアレー
の列の数と等しい複数個のデコード信号の内の１つを発
生する様に作用することが出来、所定の列／タップ・ア
ドレスに対して１つの出力デコード線だけが作動される
半導体メモリ。

【０１１４】（３８）　　第（３３）項に記載した半導
体メモリに於て、前記制御手段が前記シフト・レジスタ
手段からのデータを、前記タップ手段によって選択され
たタップ点を介して、該タップ点から、関連するアレー
にある最上位の１つの列のデータ出力まで、昇順でシフ
トさせる様に作用し得る半導体メモリ。

【０１１５】（３９）　　行及び列に分けて配置された
メモリ素子を持つ半導体メモリ・アレーからデータを直
列にアクセスする方法に於て、行アドレスをデコードし
て、メモリ素子の１つの行を選択し、列／タップ・アド
レスをデコードして、第１のモードでは列デコード信号
、そして第２のモードではタップ・デコード信号を出力
し、第１のモードでは、前記選択された行の列デコード
信号によって定められる１つのメモリ素子を選択し、第
２のモードでは、全てのメモリ素子からのデータを直列
シフト・レジスタのシフト・ビットに転送し、該シフト
・ビットがアクセスされたデータを直列形式に配置し、
前記タップ・デコード信号に対応するシフト・ビットで
前記シフト・レジスタにタップを付けて、シフト・レジ
スタに記憶されているデータを直列出力する為のタップ
点とし、前記シフト・レジスタを制御して、その中に記
憶されているデータを前記タップ点から外へシフトさせ
る工程を含む方法。

【０１１６】（４０）　　第（３９）項に記載した方法
に於て、第２のモードでは、タップ・デコード信号をタ
ップ・ラッチに記憶し、各々のシフト・レジスタの出力
を関連する通過ゲートを介して共通節に接続する工程を
含み、各々の通過ゲートがラッチされたタップ・デコー
ド信号によって制御される方法。

【０１１７】（４１）　　行及び列に分けて配置された
複数個のメモリ素子を持つメモリ・アレーと、外部行ア
ドレスを受取ってデコードし、前記アレー内のメモリ素
子の行をアクセスすると共に、予定の持続時間の間、ア
ドレスされた素子に対するアクセスを保つ行アドレス手
段と、各々のビットが前記アレーの１つの列に関連して
いる様な複数個のビットを持つ直列出力レジスタと、ア
クセスされた各々のメモリ素子に入っているデータを関
連するビットに装入する装入手段と、外部クロック信号
を受取って、該外部クロック信号の周波数で前記レジス
タ内でデータを移動させる内部クロック信号を発生する
クロック手段と、外部転送信号を受取って、前記装入手
段を制御して、前記内部クロックのサイクルの合間にデ
ータを前記直列出力レジスタに装入して、前記直列出力
レジスタ内でデータを移動する前に、データが完全に装
入される様に保証する制御手段とを有する半導体メモリ
。

【０１１８】（４２）　　第（４１）項に記載した半導
体メモリに於て、前記制御手段が、前記レジスタ及びメ
モリ素子のアクセスされた行の間のデータ転送が完了す
ることを保証する様に、前記外部転送信号を受取ってか
ら予定の持続時間の間、前記クロック手段が前記直列出
力レジスタ内でデータを移動することを禁止する手段を
有する半導体メモリ。

【０１１９】（４３）　　第（４１）項に記載した半導
体メモリに於て、前記制御手段が、メモリ素子が全部ア
クセスされるまで、前記装入手段によるデータの装入を
禁止する手段を有し、該禁止する手段は、アドレスされ
たメモリ素子に於けるデータの全部のアクセスより前に
、前記転送信号を受取ったことに応答して作動される半
導体メモリ。

【０１２０】（４４）　　第（４１）項に記載した半導
体メモリに於て、前記行アドレス手段が外部行アドレス
・ストローブ信号に応答して動作してデータをアクセス
し、該予定のアクセス時間が前記行アドレス・ストロー
ブ信号の持続時間によって決定される半導体メモリ。

【０１２１】（４５）　　第（４４）項に記載した半導
体メモリに於て、前記制御手段が、予定の持続時間の間
、アドレスされたメモリ素子に対するアクセスを保つ為
に、前記行アドレス・ストローブを無効にする手段を有
し、該無効にする手段は前記転送信号を受取ったことに
応答して作用して、前記レジスタにデータが完全に装入
されることを保証するのに十分な長さの時間の間、アク
セスが保たれる様にする半導体メモリ。

【０１２２】（４６）　　行及び列に分けて配置された
複数個のメモリ素子を持つメモリ・アレーと、外部行ア
ドレスを受取ってデコードし、前記アレー内のメモリ素
子の１行をアクセスする行アドレス手段と、前記アレー
の各列に夫々関連する複数個のシフト・ビットを持つ直
列シフト・レジスタと、前記アレー内のアドレスされた
メモリ素子と関連するシフト・ビットの間でデータを転
送する転送手段と、外部シフト・クロック信号を受取っ
て、該外部シフト・クロック信号の周波数で前記シフト
・レジスタ内でデータをシフトさせる内部シフト・クロ
ックを発生するクロック手段と、外部転送制御信号を受
取って、データを転送する為に前記転送手段を制御する
制御手段と、データの完全な転送が行なわれることを保
証する様に、前記外部転送信号を受取ってから予定の持
続時間の間、前記クロツク手段による前記シフト・レジ
スタのシフト動作を禁止するシフト禁止手段とを有する
半導体メモリ。

【０１２３】（４７）　　第（４６）項に記載した半導
体メモリに於て、前記転送手段がデータを前記メモリ・
アレーから前記シフト・レジスタに転送するだけである
半導体メモリ。

【０１２４】（４８）　　第（４６）項に記載した半導
体メモリに於て、前記行アドレス手段が外部行アドレス
・ストローブ信号に応答して、アドレスされた行のメモ
リ素子をアクセスし、アクセス時間の持続時間が、前記
外部行アドレス・ストローブ信号が存在する持続時間に
よって決定される半導体メモリ。 （４９）　　第（４８）項に記載した半導体メモリに於
て、アドレスされたメモリ素子に於けるデータの完全な
アクセスより前に、前記外部転送信号が起こり得る為に
、メモリ素子が完全にアクセスされるまで、前記転送手
段がデータを転送することを禁止する転送禁止手段を有
する半導体メモリ。

【０１２５】（５０）　　第（４８）項に記載した半導
体メモリに於て、前記アレー内のアドレスされたメモリ
素子のデータが前記外部行アドレス・ストローブ信号と
は無関係にアクセスされる持続時間を延長する手段を有
し、該延長する手段は外部転送信号を受取ったことに応
答して、前記外部行アドレス・ストローブ信号がなくな
ったことと無関係に、データの完全な転送が保証される
様に、予定の持続時間の間、アドレスされたメモリ素子
に対するアクセスを保つ様に作用し得る半導体メモリ。

【０１２６】（５１）　　第（５０）項に記載した半導
体メモリに於て、前記延長する手段が、前記外部行アド
レス・ストローブ信号及び前記外部転送信号を受取って
、前記行アドレス・ストローブ信号がなくなり且つ前記
外部転送信号が存在する時、遅延制御信号を出力する手
段と、前記遅延制御信号が発生した時、予定の持続時間
の間、遅延信号を発生する遅延手段と、前記アレーのア
ドレスされた行のメモリ素子にあるデータに対するアク
セスを保つ手段とを有する半導体メモリ。

【０１２７】（５２）　　第（４６）項に記載した半導
体メモリに於て、前記クロック手段が、前記内部シフト
・クロック信号の立上りで前記シフト・レジスタ内のデ
ータをシフトさせ、前記シフト禁止手段が前記予定の持
続時間の間、内部シフト・クロック信号の立上りの発生
を遅延させる半導体メモリ。

【０１２８】（５３）　　第（４６）項に記載した半導
体メモリに於て、前記転送手段が、前記アレーの関連す
るアドレスされたメモリ素子と、前記シフト・ビットの
入力との間に配置された複数個の通過ゲートを有し、該
通過ゲートは第１のモードではデータ転送を阻止すると
共に、第２のモードではデータ転送を許す様に作用し、
前記制御手段が前記第１のモードからデータを転送する
第２のモードへモードを変える半導体メモリ。

【０１２９】（５４）　　直列アクセス・メモリ・アレ
ーのメモリ素子と直列シフト・レジスタのシフト・ビッ
トの間でデータを転送する方法に於て、外部行アドレス
信号を受取ってデコードし、アドレスされた行のメモリ
素子にあるデータをアクセスし、外部転送信号を受取り
、外部転送信号を受取ったことに応答して、前記シフト
・レジスタのシフト・ビットと前記アレーのアドレスさ
れたメモリ素子の間でデータを転送し、外部シフト・ク
ロック信号を受取って、該シフト・クロックの速度でデ
ータを前記シフト・レジスタ内でシフトさせ、データの
完全な転送が行なわれる様に保証する為に、外部転送信
号を受取ってから予定の持続時間の間、前記シフト・レ
ジスタに於けるデータのシフト動作を禁止する工程を含
む方法。

【０１３０】（５５）　　第（５４）項に記載した方法
に於て、データの転送が前記アレー内のアドレスされた
メモリ素子からシフト・レジスタに対してだけ行なわれ
る方法。 （５６）　　第（５４）項に記載した方法に於て、デー
タをアクセスする工程が、外部行アドレス・ストローブ
信号を受取って、それに応答してデータをアクセスする
ことを含み、データをアクセスする持続時間が、行アド
レス・ストローブ信号が存在する持続時間によって決定
される方法。

【０１３１】（５７）　　第（５６）項に記載した方法
に於て、データの完全なアクセスより前に外部転送信号
が起こり得る為、外部転送信号の発生とは無関係に、デ
ータが完全にアクセスされるまで、データの転送を禁止
する工程を含む方法。

【０１３２】（５８）　　第（５６）項に記載した方法
に於て、データの完全な転送が保証される様にデータ・
アクセスが保たれる様に、行アドレス・ストローブ信号
とは無関係に、外部転送信号が発生した後の予定の持続
時間の間、データに対するアクセスを保つ工程を含む方
法。

【図面の簡単な説明】

【図１】この発明の画素マッピング形の４つのメモリ・
アレーを持つ半導体チップの簡略ブロック図。

【図２】書込みマスクの特徴に従って選ばれたメモリ・
セルにデータを書込む時の時間線図。

【図３】対称画素メモリ・アレーのブロック図。

【図４】図３のアレーに対する表示装置のマップの一部
分を示す図。

【図５】シフト・レジスタ及びタップ・ラッチのブロッ
ク図。

【図６】ａ及びｂはソフト・パンニングを用いる表示装
置の３つの異なる走査に対する１本の走査線の図。

【図７】ａ及びｂはシフト・レジスタのタップ位置を変
えた時の、表示装置の異なる３つの走査に対する１本の
走査線の図。

【図８】シフト・レジスタの１つのシフト・ビットの回
路図。

【図９】直列接続された３つのシフト・ビットの回路図
。

【図１０】直列シフト・レジスタの一部分とタップ・ラ
ッチの回路図。

【図１１】タップ・ラッチ、シフト・レジスタ及び列デ
コード回路の間のインターフェイスの簡略ブロック図。

【図１２】画素マッピング形の４つのメモリ・アレーに
あるメモリ素子及び関連するシフト・レジスタ及びタッ
プ・ラッチの好ましい配置を示す簡略ブロック図。

【図１３】メモリからシフト・レジスタにデータを転送
する時の時間線図。

【図１４】シフト・レジスタからメモリにデータをシフ
トする時の時間線図。

【図１５】半導体チップ上にある４つのアレーの内、個
別のアレーをアドレスする回路のブロック図。

【図１６】別々の列アドレス・ストローブを用いてメモ
リを個別にアドレスする時の時間線図。

【図１７】走査線中央の装入を行なう回路の回路図。

【図１８】走査線中央の装入を行なう時の時間線図。

【主な符号の説明】１０，１２，１４，１６　　メモリ
・アレー ２８　　行デコーダ ３４，３６，３８，４０　　直列シフト・レジスタ５４
　　転送回路 ５６，５８，６０，６２　　スイッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　行及び列に分けて配置された複数個の
   メモリ素子を持つメモリ・アレーと、外部行アドレスを
   受取ってデコードし、前記アレー内のメモリ素子の行を
   アクセスすると共に、所定の持続時間の間、アドレスさ
   れた素子に対するアクセスを保つ行アドレス手段と、各
   々のビットが前記アレーの１つの列に関連している様な
   複数個のビットを持つ直列出力レジスタと、アクセスさ
   れた各々のメモリ素子に入っているデータを関連するビ
   ットに装入する装入手段と、外部クロック信号を受取っ
   て、該外部クロック信号の周波数で前記レジスタ内でデ
   ータを移動させる内部クロック信号を発生するクロック
   手段と、外部転送信号を受取って、前記装入手段を制御
   して、前記内部クロックのサイクルの合間にデータを前
   記直列出力レジスタに装入して、前記直列出力レジスタ
   内でデータを移動する前に、データが完全に装入される
   様に保証する制御手段とを有する半導体メモリ。
2. 【請求項２】　　行及び列に分けて配置された複数個の
   メモリ素子を持つメモリ・アレーと、外部行アドレスを
   受取ってデコードし、前記アレー内のメモリ素子の１行
   をアクセスする行アドレス手段と、前記アレーの各列に
   夫々関連する複数個のビットを持つ直列レジスタと、前
   記アレー内のアドレスされたメモリ素子と関連するビッ
   トの間でデータを転送する転送手段と、外部クロック信
   号を受取って、該外部クロック信号の周波数で前記レジ
   スタ内でデータを移動させる内部クロックを発生するク
   ロック手段と、外部転送制御信号を受取って、データを
   転送する為に前記転送手段を制御する制御手段と、デー
   タの完全な転送が行なわれることを保証する様に、前記
   外部転送信号を受取ってから予定の持続時間の間、前記
   クロック手段による前記レジスタの移動動作を禁止する
   移動禁止手段とを有する半導体メモリ。
3. 【請求項３】　　直列アクセス・メモリ・アレーのメモ
   リ素子と直列レジスタのビットの間でデータを転送する
   方法に於て、行アドレス信号を与え、アドレスされた行
   のメモリ素子にあるデータをアクセスし、外部転送信号
   を受取り、外部転送信号を受取ったことに応答して、前
   記レジスタのビットと前記アレーのアドレスされたメモ
   リ素子の間でデータを転送し、外部クロック信号を受取
   って、該クロックの速度でデータを前記レジスタ内で移
   動させ、データの完全な転送が行なわれる様に保証する
   為に、外部転送信号を受取ってから所定の持続時間の間
   、前記レジスタに於けるデータの移動動作を禁止する工
   程を含む方法。