DE3588156T2

DE3588156T2 - Halbleiterspeicher mit Serienzugriff

Info

Publication number: DE3588156T2
Application number: DE19853588156
Authority: DE
Inventors: Daniel F. Richmond Texas 77469 Anderson; Karl M. Houston Texas 77099 Guttag; Raymond Missouri City Texas 77489 Pinkham; Frederick A. Houston Texas 77072 Valente; Jerry R. Sugar Land Texas 77478 Vanaken
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1985-01-22
Filing date: 1985-12-17
Publication date: 1998-01-08
Anticipated expiration: 2005-12-18
Also published as: JPH04228173A; EP0523760A2; DE3587309T2; DE3588186T2; JPH04228175A; JPH0743929B2; JPH04228174A; EP0523760B1; EP0523759B1; DE3587309D1; EP0523759A3; EP0189576A3; DE3588186D1; CN86100419A; EP0523760A3; CN1005662B; EP0189576A2; DE3588156D1; JPH04228172A; JPH0612606B2

Description

Die Erfindung betrifft einen Haibleiterspeicher gemäß dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zum Betreiben mehrerer Matrizen eines Halbleiterchips gemäß Anspruch 14.
Ein Haibleiterspeicher der eingangs genannten Art ist in EP- A-0 097 778 offenbart.

HINTERGRUND DER ERFINDUNG

Bei Videosystemen ist die angezeigte Information in als "Pixel" bezeichnete diskrete Elemente eingeteilt, wobei die Anzahl der Pixel pro Flächeneinheit die verfügbare Auflösung bestimmt. Jedes dieser Pixel für ein einfaches Schwarz-Weiß- System kann bezüglich eines Datenbits definiert werden; demgegenüber sind bei einem komplexeren System, bei dem Pixel mit unterschiedlichen Farben und Intensitätswerten verwendet werden, erheblich mehr Datenbits erforderlich. Um die im Speicher gespeicherte Pixelinformation anzuzeigen, werden Daten aus dem Speicher gelesen und dann in einem Zwischenspeichermedium in einem seriellen Format organisiert. Wenn jede horizontale Zeile der Anzeige abgetastet wird, werden die Pixeldaten seriell ausgelesen und in Videomformationen umgewandelt. Beispielsweise entsprechen die für jedes Schwarz-Weiß-Pixel gespeicherten Daten einer vorgegebenen Position der Abtastzeile, und sie bestimmen die Videoausgabe für einen "weißen" oder einen "schwarzen" Wert. Das serielle Formatieren von Pixeldaten ist im Redwine erteilten US-Patent 4 322 635, im Rao erteilten US-Patent 4 347 587 und in der am 30. Dezember 1983 eingereichten US-Patentanmeldung mit der laufenden Einreichungsnummer 567 040, die alle auf Texas Instruments Incorporated übertragen wurden, beschrieben.
Zwei der wesentlichen dem Entwickler eines Videospeichers auferlegten Zwangsbedingungen sind durch die Anzahl der für eine Abtastzeile erforderlichen Pixel und die Abtastrate gegeben. Dies bestimmt, wie die Pixelinformation dem Speicher zugeordnet wird sowie die Rate, bei der auf die gespeicherte Pixelinformation zugegriffen werden muß und diese seriell ausgegeben werden muß. Typischerweise sind Videospeicher "pixelweise organisiert", so daß eine Zeile von Speicherelementen oder ein Teil davon direkt der Pixelinformation einer gegebenen Abtastzeile oder einem Teil davon entspricht. Beispielsweise würde bei einem Schwarz-Weiß-System mit 256 Pixeln pro Abtastzeile ein Speicher verwendet werden, der 256 Speicherelemente pro Zeile aufweist. Auf diese Information in der Zeile wird zugegriffen, und sie wird in einem seriellen Schieberegister gespeichert, um in einer gegebenen Abtastzeile seriell aus diesem ausgegeben zu werden, wobei nur ein Speicherzugriff pro Abtastzeile erforderlich ist. Während Daten aus dem seriellen Schieberegister zur Anzeige ausgegeben werden, wird auf Daten im Speicher zugegriffen, um die Anzeigedaten zu aktualisieren. Diese Daten werden in der Rücklaufzeit zwischen benachbarten Abtastzeilen zum Schieberegister übertragen. Daher ist die Anzahl der Zeilen und Spalten von Speicherelementen durch die Anzahl der Pixel pro Abtastzeile, die Anzahl der Informationsbits pro Pixel und die Anzahl der Abtastzeilen der Anzeige bestimmt. Die Arbeitsweise des seriellen Schieberegisters ist in näheren Einzelheiten in den US-Patenten 4 322 635 und 4 347 587 beschrieben, wobei ein typischer bitweise organisierter Videospeicher in der US-Patentanmeldung mit der laufenden Einreichungsnummer 567 040 beschrieben ist.
Bei Anwendungen, bei denen pixelweise organisierte Videospeicher verwendet werden, ist eine große Anzahl einzelner Speicher in Matrizen angeordnet, so daß eine einzige Zugriffsoperation ein vorgegebenes Pixelmuster ausgibt. Hierdurch wird das Ausgeben einer großen Anzahl von Pixeln und/oder Bits pro Pixel in einer einzigen Zugriffszeit ermöglicht, wodurch die zum Zugreifen auf einen gegebenen Informationssatz erforderliche Zeit verringert wird. Es kann für diese Matrixkonfiguration erforderlich sein, daß die den einzelnen Speichern zugeordneten Schieberegister entweder hintereinandergeschaltet oder parallel angeordnet sind.
Um die Verwendung einer Vielzahl pixelweise organisierter Videospeicher zu erleichtern, ist es wünschenswert, mehr als einen Speicher auf einem einzelnen Halbleiterchip vorzusehen. Um in wirtschaftlicher Hinsicht und hinsichtlich der Vermarktung ein verwendbares Bauelement zu schaffen, muß jeder der integrierten Speicher ein gewisses Maß eines unabhängigen Betriebs bezüglich den anderen Speichern auf demselben Chip behalten und dennoch so viele Steuerfunktionen wie möglich mitverwenden. Dies ist erforderlich, um die Anzahl der zum Koppeln der peripheren Schaltungsanordnung und des Chips selbst erforderlichen Anschlußstifte der integrierten Schaltung und auch die Schaltungsdichte zu verringern. Wenn eine Vielzahl von pixelweise organisierten Videospeichern auf einem einzigen Halbleiterchip integriert ist, ist es wünschenswert, einen unabhängigen Zugriff auf die seriellen Ein- und Ausgänge eines jeden der Speicher zu haben und auch eine unabhängige Steuerung der Direkt-Lese-/Schreib-Betriebsarten für die Speicher zu haben. Hierbei wären für jeden Speicher zusätzlich zu separaten Anschlußstiften für die Lese- /Schreib-Steuerfunktionen separate serielle Eingangs- und serielle Ausgangs-Kopplungs-Anschlußstifte erforderlich, was zu einem praktisch nicht verwendbaren Gehäuse mit zahlreichen Anschlußstiften führt. Weiterhin würde die Dichte der Chip- Schaltungsanordnung durch die zum Erzielen der verschiedenen unabhängigen Funktionen erforderliche Steuer-Schaltungsanordnung erhöht werden.
Es ist angesichts der obenerwähnten Nachteile integrierter Halbleiterchips mit einer Vielzahl von Speichern wünschenswert, einen Chip mit einer Vielzahl von Speichern zu schaffen, der bei Verwendung einer minimalen Anzahl von Anschlußstiften zur Kopplung mit peripheren Schaltungsanordnungen gemeinsam verwendete Steuerfunktionen aufweist, wobei jedoch ein hohes Maß einer unabhängigen Steuerung eines jeden der Speicher in einem gegebenen Chip erhalten bleibt.

ZUSAMMENFASSUNG DER ERFINDUNG

Der Halbleiterspeicher ist gemäß der Erfindung mit den Merkmalen des kennzeichnenden Teils des Anspruchs 1 versehen.
Der Halbleiterspeicher enthält mehrere Speichermatrizen. Jede der Matrizen weist eine gleiche Anzahl in Zeilen und Spalten angeordneter Speicherelemente auf. Ein gemeinsamer Zeilendecodierer und ein gemeinsamer Spaltendecodierer sind zum Empfangen der Zeilen- und Spaltenadressen vorgesehen. Ein separater Ein-/Ausgabepuffer ist jeder der Matrizen zum Übertragen von Daten in die zugeordnete Matrix und aus der zugeordneten Matrix heraus, und zum Herstellen einer Kopplung mit einer externen Quelle zugeordnet. Eine Blockierschaltung ist vorgesehen, die jedem der Ein-/Ausgabepuffer zum Blockieren einer Datenübertragung in die zugeordnete Matrix auf den Empfang eines Blockiersignals hin zugeordnet ist. Jede der Matrizen weist ein ihr zugeordnetes separates Blockiersignal auf, so daß die Erzeugung des zugeordneten Blockiersignals die Übertragung zum angesteuerten Speicherelement in der zugeordneten Matrix blockiert.
Bei einer anderen Ausführungsform dieses Merkmals der Erfindung werden die Blockiersignale am Eingangsport der Puffer empfangen und zum Speichern in einem Zwischenspeicher multiplexiert. Dies ermöglicht es, daß die Blockiersignale für eine Schiebe-Zeitdauer vorhanden sind und bis zur Aktualisierung gespeichert werden.
Bei einer anderen Ausführungsform dieses Merkmals ist für jedes der jeder der Matrizen zugeordneten Blockiersignale ein separater Anschluß vorgesehen. Die Blockiersignale dürfen dann während der Zeitdauer des Blockierens der Datenübertragung vorhanden sein.

KURZBESCHREIBUNG DER ZEICHNUNG

Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende Beschreibung Bezug genommen, die zusammen mit den begleitenden Zeichnungen gelesen werden sollte, wobei
in FIGUR 1 ein schematisches Blockdiagramm eines Halbleiterchips dargestellt ist, der vier pixelweise organisierte Speichermatrizen gemäß der vorliegenden Erfindung aufweist;
in FIGUR 2 Zeitablaufdiagramme zum Schreiben von Daten in ausgewählte der Speicherzellen gemäß dem Maskenschreibmerkmal dargestellt sind;
in FIGUR 3 ein Blockdiagramm einer symmetrischen Pixelspeichermatrix dargestellt ist;
in FIGUR 4 ein Teil der Anzeigezuordnung für die Matrix aus FIGUR 3 dargestellt ist;
INFIGUR 5 ein schematisches Blockdiagramm des Schieberegisters und Entnahmespeichers dargestellt ist;
in den FIGUREN 6a und 6b ein Diagramm einer Abtastzeile für drei verschiedene Anzeige-Abtastvorgänge dargestellt ist, bei denen ein weiches Schwenken verwendet wird;
in den FIGUREN 7a und 7b ein Diagramm einer Abtastzeile für drei verschiedene Anzeige-Abtastvorgänge dargestellt ist, bei denen das Schieberegister an verschiedenen Positionen abgegriffen wird;
in FIGUR 8 ein schematisches Diagramm eines Schiebebits des Schieberegisters dargestellt ist;
in FIGUR 9 ein schematisches Diagramm dreier seriell geschalteter Schiebebits dargestellt ist;
in FIGUR 10 ein schematisches Diagramm eines Teils des seriellen Schieberegisters -und des Entnahmespeichers dargestellt ist;
in FIGUR 11 ein schematisches Blockdiagramm der Schnittstelle zwischen dem Entnahmespeicher, dem Schieberegister und den Spaltendecodierschaltungen dargestellt ist;
in FIGUR 12 ein schematisches Blockdiagramm des bevorzugten Layouts der Speicherelemente in den vier pixelweise organisierten Speichermatrizen und den zugeordneten Schieberegistern und Entnahmespeichern dargestellt ist;
in FIGUR 13 ein Zeitablaufdiagramm zur Übertragung von Daten aus dem Speicher in das Schieberegister dargestellt ist;
in FIGUR 14 ein Zeitablaufdiagramm zum Verschieben von Daten aus dem Schieberegister in den Speicher dargestellt ist;
in FIGUR 15 ein schematisches Blockdiagramm der Schaltungsanordnung zum einzelnen Adressieren einzelner der vier Matrizen auf dem Halbleiterchip dargestellt ist;
in FIGUR 16 Zeitablaufdiagramme zum einzelnen Adressieren der Speicher mit separaten Spaltenadressen-Anwahlsignalen dargestellt sind;
in FIGUR 17 ein schematisches Diagramm der Schaltung für ein Mittelleitungsladen dargestellt ist; und
in FIGUR 18 ein Zeitablaufdiagramm für das Mittelleitungsladen dargestellt ist.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Vierfach-Speichermatrix

In FIGUR 1 ist ein nachfolgend als "Vierfach-Speichermatrix" bezeichneter aus vier Speichermatrizen 10, 12, 14 und 16 bestehender Halbleiterspeicher dargestellt. Jede der Speichermatrizen 10-16 besteht aus einem Schreib-/Lesespeicher, der so organisiert ist, daß auf ihn sowohl seriell als auch direkt zugegriffen werden kann, wobei bei beiden eine Zellenmatrix des dynamischen Direktzugriffstyps verwendet werden kann. Alle Matrizen 10-16 sind in einem Halbleiterchip enthalten, der gewöhnlich in einem Standard-DIL-Gehäuse befestigt ist. Speicher dieses Typs sind allgemein im White u.a. erteilten und auf Texas Instruments Incorporated übertragenen US-Patent 4 081 701 beschrieben. Jede der Matrizen ist im allgemeinen in zwei Hälften aufgeteilt, wobei sich in jeder Hälfte eine gleiche Anzahl von Speicherzellen befindet, um abgesetzte Zeilen und Spalten von Speicherelementen festzulegen. Eine Zeile von Leseverstärkern, von denen ein jeder einer Spalte zugeordnet ist, ist zwischen den beiden Hälften derart angeordnet, daß durch Aktivieren einer Zeile ein Ausgangssignal an jedem der Leseverstärker auftritt. Geeignete Decodierschaltungen werden daraufhin verwendet, um alle oder ausgewählte Adreßdatenbits auszugeben, wie nachfolgend beschrieben wird.
Jede der Speichermatrizen 10-16 ist in einer bitweise organisierten" Konfiguration angeordnet; d.h., daß eine relative Position eines Bits im Speicher gespeicherter Daten einer realen Position eines Pixels auf einer Anzeige entspricht. Beispielsweise könnten die in der ersten Zeile und der ersten Spalte einer der bitweise organisierten Matrizen gespeicherten Daten dem ersten Pixel in der ersten Abtastzeile der Videoanzeige entsprechen. Bei Verwendung nur einer Matrix würde das benachbarte Pixel den in der ersten Zeile und der zweiten Spalte der Matrix gespeicherten Daten entsprechen. Falls jedoch mehrere Matrizen verwendet werden, entsprechen benachbarte Spalten in einer gegebenen Matrix jedem n-ten Pixel der Anzeige, wobei n die Anzahl der parallelen Matrizen ist. Dieser Speichertyp ist vollständig in der am 30. Dezember 1983 eingereichten und auf Texas Instruments Incorporated übertragenen US-Patentanmeldung mit der laufenden Einreichungsnummer 567 040, in "Inside Graphic Systems, From Top to Bottom", Electronic Design, Band 31, Nr. 15 (1983) von Novak und Pinkham, in "Dedicated Processor Shrinks Graphic Systems To Three Chips", Electronic Design, Band 31, Nr. 16 (1983) von Williamson und Rickert und in "Video Ram Excells At Fast Graphics", Electronic Design, Band 31, Nr. 17 (1983) von Pinkham, Novak & Guttag beschrieben.
Die Speichermatrizen 10-16 sind alle in einem durch eine gepunktete Linie bezeichneten einzigen Halbleiterchip enthalten. Eine Adresse A0-A7 wird in einem Adressenpuffer 18 empfangen, dessen Ausgabe in einen Zeilenadressen-Zwischenspeicher 20 und einen Spaltenadressen-Zwischenspeicher 22 eingegeben wird. Der Zeilenadressen-Zwischenspeicher 20 wird durch das Zeilenadressen-Anwahlsignal gesteuert, und der Spaltenadressen-Zwischenspeicher 22 wird durch das Spaltenadressen-Anwahlsignal gesteuert. Die Ausgabe des Zeilenadressen-Zwischenspeichers 20 wird an einen Zeilenadreßbus 24 übergeben, und die Ausgabe des Spaltenadressen-Zwischenspeichers 22 wird an einen Spaltenadreßbus 26 übergeben. Jeder der Speichermatrizen 10-16 ist ein Zeilendecodierer 28 zum Empfangen der gespeicherten Zeilenadresse von einem Zeilenadreßbus 24 sowie ein Spaltendecodierer 30 zum Empfangen der gespeicherten Spaltenadresse vom Spaltenadreßbus 26 zugeordnet. Wenngleich die Zeilen- und Spaltendecodierer als getrennt dargestellt sind, verwendet jede der Matrizen 10-16 einen gemeinsamen Zeilendecodierer und einen gemeinsamen Spaltendecodierer, wie weiter unten beschrieben wird.
Jeder der Speichermatrizen 10-16 ist eine Daten-Ein-/Ausgabeschaltung (Daten-E/A-Schaltung) 32 zugeordnet, die aus E/A- Datenleitungen besteht. Die der Matrix 10 zugeordneten E/A- Datenleitungen sind mit "E/A&sub0;" bezeichnet, die der Matrix 12 zugeordneten E/A-Leitungen sind mit "E/A&sub1;" bezeichnet, die der Matrix 14 zugeordneten E/A-Leitungen sind mit "E/A&sub2;" bezeichnet, und die der Matrix 16 zugeordneten E/A-Leitungen sind mit "E/A&sub3;" bezeichnet. Weiterhin ist ein serielles Schieberegister 34 der Matrix 10 zugeordnet, ein serielles Schieberegister 36 der Matrix 12 zugeordnet, ein serielles Schieberegister 38 der Matrix 14 zugeordnet und ein serielles Schieberegister 40 der Matrix 16 zugeordnet.
Jedem der Schieberegister 34-40 ist ein jeweiliger Entnahmespeicher 42, 44, 46 bzw. 48 zugeordnet. Die Entnahmespeicher 42-48 können so betrieben werden, daß sie jeweils das Schiebebit der zugeordneten Schieberegister 34-40 auswählen, um es aus diesen auszugeben. Die Entnahmespeicher 42-48 sind mit einem Entnahmespeicherbus 50 gekoppelt, der an den Ausgang einer Entnahmespeicher-Decodierschaltung 52 angeschlossen ist. Die Entnahmespeicher-Decodierschaltung 52 empfängt die gespeicherte Spaltenadresse vom Adressenbus 26, um diese zu decodieren. In der bevorzugten Ausführungsform stellen die Entnahmespeicher-Decodierschaltung 52 und der Spaltendecodierer 30 geteilte Funktionen dar, so daß nur eine Decodierschaltung erforderlich ist. Eine Steuerschaltung ist vorgesehen, um zu bestimmen, ob die decodierte Ausgabe auf den Entnahmespeicherbus 50 oder den Spaltendecodierbus 26 gegeben worden ist, wie nachfolgend beschrieben wird.
Jedes der Schieberegister 34-40 besteht aus mehreren seriell angeordneten Schiebebits, wobei jedes Schiebebit aus diesen einer separaten Spalte in der zugeordneten Matrix zugeordnet ist. Ein Übertragungsgatter 54 ist zum Herstellen einer Kopplung zwischen den einzelnen Spalten einer jeden der Matrizen 10-16 und den zugeordneten Schieberegistern 34-40 vorgesehen. Diese Übertragung von Daten kann entweder vom Ausgang eines jeden der Leseverstärker in den jeweiligen Speichermatrizen erfolgen, um in die Schiebebits der jeweiligen Schieberegister zu laden, oder sie kann die Übertragung von Daten vom Schieberegister zur zugeordneten Matrix ermöglichen. Die Übertragungsgatter 54 ermöglichen die Übertragung aller Daten in der adressierten Zeile in das Schieberegister, um aus diesem seriell auszugeben, wie weiter unten beschrieben wird. Die Arbeitsweise der Übertragungsgatter und der seriellen Schieberegister ist im US-Patent 4 330 852 detailliert beschrieben.
Die Ausgabe des Entnahmespeichers 42 enthält die serielle Ausgabe des Schieberegisters 34, und diese Ausgabe wird in einen Eingang eines einpoligen Umschalters 56 eingegeben, der es ermöglicht, daß der Ausgang des Entnahmespeichers 42 zwischen dem seriellen Eingang des Schieberegisters 34 und dem seriellen Eingang des Schieberegisters 36 umgeschaltet wird. In ähnlicher Weise wird die Ausgabe des Entnahmespeichers 46, die die ausgewählte Ausgabe des Schieberegisters 38 ist, ebenfalls in einen einpoligen Umschalter 58 eingegeben, der zwischen dem seriellen Eingang des Schieberegisters 38 und dem seriellen Eingang des der Matrix 16 zugeordneten Schieberegisters 40 auswählt. Der den Ausgang des Schieberegisters 36 auswählende Entnahmespeicher 44 wird durch einen einpoligen Ein- und Ausschalter 60 zum seriellen Eingang des Schieberegisters 36 zurückgeführt, und der Ausgang des Entnahmespeichers 48 wird ebenfalls durch einen einpoligen Ein- und Ausschalter 62 zum seriellen Eingang des Schieberegisters 40 zurückgeführt. Jeder der Schalter 56-62 ist eine durch eine Metallmaske programmierbare Option, die während der Herstellung des Halbleiterspeichers ausgewählt wird. Wenngleich sie als Schalter dargestellt sind, sind sie tatsächlich eine Gruppe von Leitungen, die vor der Herstellung des Bauelements auf der Maske verbunden oder getrennt werden.
Die Schalter 56-62 ermöglichen zwei Betriebsarten. In der ersten Betriebsart sind die Schalter 56 und 58 so geschaltet, daß der Ausgang des Entnahmespeichers 42 zum seriellen Eingang des zugeordneten Schieberegisters 34 zurückgeführt ist und der Ausgang des Entnahmespeichers 46 zum seriellen Eingang des zugeordneten Schieberegisters 38 zurückgeführt ist. In ähnlicher Weise sind die Schalter 60 und 62 geschlossen, so daß die Ausgänge der Entnahmespeicher 44 und 48 zu den seriellen Eingängen der jeweiligen Schieberegister 36 und 40 zurückgeführt sind. Auf diese Weise ist jedes der Schieberegister 34-38 als ein "Umlauf"-Schieberegister konfiguriert.
In der zweiten Betriebsart ist der Schalter 56 so konfiguriert, daß er den abgegriffenen Ausgang des Schieberegisters 34 an den seriellen Eingang des Schieberegisters 36 anschließt, und der Schalter 58 so konfiguriert, daß er den abgegriffenen Ausgang des Schieberegisters 38 an den seriellen Eingang des Schieberegisters 40 anschließt. Die Schalter 60 und 62 sind in der geöffneten Position so konfiguriert, daß der Datenumlauf in den Schieberegistern 36 und 40 blokkiert wird. In dieser zweiten Betriebsart sind die Schieberegister 34 und 36 und die Schieberegister 38 und 40 im wesentlichen hintereinandergeschaltet angeordnet.
Um in zwei Betriebsarten eine Kopplung zu den Schieberegistern herzustellen, ist ein mit "S&sub1;" bezeichneter Signalanschlußstift an den Ausgang des Entnahmespeichers 44 angeschlossen, ein Signalanschlußstift "S&sub0;" an den seriellen Eingang des Schieberegisters 34 gekoppelt, ein Signalanschlußstift "S&sub2;" an den seriellen Eingang des Schieberegisters 38 gekoppelt und ein mit "S&sub3;" bezeichneter Signalanschlußstift an den Ausgang des Entnahmespeichers 48 gekoppelt. In der ersten Betriebsart ist der Anschlußstift S&sub1; mit dem seriellen Ein- und Ausgang des Schieberegisters 36, der Anschlußstift S&sub0; mit dem seriellen Ein- und Ausgang des Schieberegisters 34, der Anschlußstift S&sub2; mit dem seriellen Ein- und Ausgang des Schieberegisters 38 und der Anschlußstiftstift S&sub3; mit dem seriellen Ein- und Ausgang des Schieberegisters 40 multiplexiert verbunden. Puffer sind vorgesehen, so daß Daten als Antwort auf das serielle Ausgangsfreigabesignal an den Anschlußstiften S&sub0;-S&sub3; in die zugeordneten Schieberegister eingegeben oder aus diesen ausgegeben werden können, um Daten selektiv einzugeben oder vom zugeordneten Schieberegister ausgegebene Daten zu empfangen. Diese multiplexierten Funktionen werden weiter unten mit Bezug auf FIGUR 5 beschrieben.
In der zweiten Betriebsart ist der Anschlußstift S&sub1; an den Ausgang des Entnahmespeichers 44 angeschlossen, und der Anschlußstift S&sub0; an den Eingang des Schieberegisters 34 angeschlossen, wobei die Schieberegister 34 und 36 hintereinandergeschaltet sind. Der Anschlußstift S&sub0; ist an den Eingang des Schieberegisters 38 angeschlossen, und der Anschlußstift S&sub3; ist an den Ausgang des Entnahmespeichers 48 angeschlossen, wobei die Schieberegister 38 und 40 hintereinandergeschaltet sind. In dieser Betriebsart können Daten seriell in das Schieberegister 34 eingegeben werden und aus dem abgegriffenen Ausgang des Schieberegisters 36 entnommen werden. In ähnlicher Weise können Daten seriell in das Schieberegister 38 eingegeben und aus dem abgegriffenen Ausgang des Schieberegi sters 40 entnommen werden.
Die Schalter 56-62 bieten die Option, selektiv auf jedes der den Speichermatrizen 10-16 an einem einzigen multiplexierten Ein-/Ausgang zugeordneten Schieberegister zuzugreifen oder statt dessen die zugeordneten Schieberegister zweier der Matrizen mit einem zweckgebundenen Eingang und einem zweckgebundenen Ausgang für jedes hintereinandergeschaltete Paar hintereinanderzuschalten. Auf diese Weise sind nur vier Anschlußstifte am Gehäuse der integrierten Schaltung erforderlich. Jede dieser Konfigurationen sowie die Anwendungen von ihnen werden weiter unten in näheren Einzelheiten beschrieben.
Für jede der Speichermatrizen 10-16 werden, wie weiter oben beschrieben wurde, ein gemeinsamer Zeilendecodierer und ein gemeinsamer Spaltendecodierer verwendet. Eine Zeilenadresse und das zugeordnete -Signal aktivieren die adressierte Zeile in jeder der Matrizen 10-16, und eine Spaltenadresse und das zugeordnete -Signal aktivieren die adressierte Spalte in jeder der Matrizen 10-16. Eine Datenübertragung kann dann zwischen den Bitleitungen und den Daten-E/A-Schaltungen 32 oder den Schieberegistern 34-40 vorgenommen werden. Durch gemeinsames Verwenden eines gemeinsamen Spalten- und Zeilendecodierers würde eine direkte Lese- oder eine direkte Schreibfunktion ein gleichzeitiges Lesen von Daten aus allen Matrizen 10-16 oder ein gleichzeitiges Schreiben von Daten in sie erfordern. Um Daten selektiv in eine oder mehrere der Matrizen 10-16 zu schreiben, könnten separate Spaltendecodierschaltungen und zugeordnete periphere Steuerschaltungseinrichtungen erforderlich sein. Hierdurch würde die Schaltungsdichte auf einem gegebenen Chip erheblich erhöht werden. Gemäß der vorliegenden Erfindung werden zwei Verfahren zum separaten Schreiben an eine gewünschte Stelle in einem ausgewählten der Speicher der vier Matrizen 10-16 verwendet, ohne Daten an der gleichen Stelle in der nicht ausgewählten der Matrizen zu stören. Das erste Verfahren wird als "Maskenschreibmerkmal" bezeichnet, durch das ein Schreiben in nicht ausgewählte Matrizen blockiert wird, und das zweite Verfahren wird als "separates " bezeichnet, und es werden bei diesem separate Spaltenadressen-Anwahlsignale und
verwendet, um die Matrix auszuwählen, in die zu schreiben ist. Wie weiter unten beschrieben wird, sind diese beiden Merkmale auf dem Halbleiterchip ausgeführt, aber nur eines wird während der Herstellung durch Ändern der Metallmaske aktiviert.
Um Daten in jeder der Matrizen 10-16 oder jeder Kombination von diesen selektiv zu ändern, ist eine Freigabeschaltung 64 vorgesehen, um zwischen einem E/A-Puffer 66 und den E/A- Leitungen E/A&sub0; - E/A&sub3; eine Kopplung herzustellen. Die Freigabeschaltung 64 wird durch Ausgaben eines Zuteilers 68 gesteuert, der bestimmt, ob das Maskenschreibmerkmal oder das Merkmal des separaten verwendet wird. Falls die Freigabeschaltung 64 so gesteuert wird, daß irgendeiner der den Matrizen 10-16 zugeordneten E/A-Ausgänge deaktiviert wird, können die Daten auf der zugeordneten Bitleitung nicht "überschrieben" werden. Nur bei den freigegebenen E/A- Leitungen können die zugeordneten Bitleitungen aktiviert werden, so daß Daten in das zugeordnete Speicherelement geschrieben werden können.
In der Maskenschreib-Betriebsart sind die vier Datenanschlußstifte W-D&sub3; multiplexiert verbunden, so daß Freigabesignale W&sub0;, W&sub1;, W und W&sub3; mit diesen multiplexiert werden können. Die Signale W&sub0;-W&sub3; bestimmen, bei welchen der Speichermatrizen 10- 16 die zugeordneten E/A-Ports freizugeben sind. Wie weiter unten in näheren Einzelheiten beschrieben wird, besteht der Nachteil des Maskenschreibmerkmals darin, daß nur ein Satz von Werten für die Signale W&sub0;-W&sub3; für jedes -Signal gespeichert werden kann. Danach können nur Stellen in den ausge wählten Matrizen beschrieben werden. Dies stellt ein Problem dar, wenn im Seitenmodus gearbeitet wird.
Wenn die Metallmaske zum Auswählen des Merkmals des separaten geändert wird, unterscheidet der Zuteiler 68 zwischen den vier -Signalen. In dieser Betriebsart wird die Zeile mit dem -Signal ausgewählt, und es wird dann das gewünschte der CAS-Signale
in diese eingegeben. Die Spaltenadresse und irgendeine der Spalten in den Matrizen 10- 16 können für einen gegebenen Zeilenzugriff ausgewählt werden. Es ist nur ein Zeilenzugriff erforderlich, um im Seitenmodus zu arbeiten, und die -Signale können während eines gegebenen Zeilenzugriffs gesteuert werden, um Spalten aus einer der Matrizen 10-16 oder einer beliebigen Kombination von diesen auszuwählen.
Ein Takt- und Steuergenerator 69 ist auch auf dem Chip vorgesehen, um die verschiedenen Takt- und Steuersignale, wie das zum Aktivieren des Übertragungsgitters und der Schieberegister 34-40 erforderliche, zu erzeugen. Zwei der in den Takt- und Steuergenerator 69 eingegebenen Signale sind das Signal für den Schieberegistertakt SCLK und das Signal für die Übertragungs- und Ausgangsfreigabesignale / .
Es sei nun auf FIGUR 2 Bezug genommen. Dort ist ein Zeitablaufdiagramm für den Schreibzyklus für den Speicher aus FIGUR 1 zum Veranschaulichen des Maskenschreibmerkmals dargestellt. Im herkömmlichen RAM wird die Zeilenadresse im Zeilenadressen-Zwischenspeicher 20 gespeichert, wenn auf niedrigen Pegel geht. Nach einer vorgegeben Zeitdauer wird die Spaltenadresse in den Adressenpuffer 18 gegeben, und geht auf niedrigen Pegel, wodurch die Spaltenadresse im Spaltenadressen-Zwischenspeicher 22 gespeichert wird. Im Schreibmodus wird das Schreib-/Freigabesignal auf einen niedrigen Pegel geschaltet, nachdem die Zeilenadresse gespeichert wurde. Beim Schreibmaskenmerkmal geht das / -Signal auf niedrigen Pegel, bevor auf niedrigen Pegel geht. Dies ermöglicht es dem Zuteiler 68, irgendwelche Daten auf die Dateneingänge zu geben, die die Signale W&sub0;-W&sub3; repräsentieren. Da die maskierten Daten nur einmal für jede Änderung von gespeichert werden, kann nur ein Satz maskierter Daten für jede Zeilenadresse gespeichert werden. Wie oben beschrieben wurde, ist dies ein Nachteil, wenn im Seitenmodus gearbeitet wird, da es nicht möglich ist, bei einer gegebenen Zeilenadresse verschiedene Matrizen auszuwählen.

Hintereinandergeschaltet angeordnetes Schieberegister

In FIGUR 3 ist eine aus vier Speichern 70, 72, 74 und 76 aufgebaute Matrix dargestellt. Jeder der Speicher 70-76 ähnelt in der Hinsicht dem Speicher aus FIGUR 1, daß sich in ihm vier Bitspeichermatrizen befinden. Die Speicher 70-76 werden in der zweiten Betriebsart mit hintereinandergeschaltetangeordneten Schieberegistern betrieben. Jedes Paar hintereinander angeordneter Schieberegister weist daher einen zweckgebundenen Anschlußstift für die serielle Eingabe in das hintereinandergeschaltet angeordnete Paar und einen zweckgebundenen Anschlußstift für die serielle Ausgabe zum hintereinandergeschaltet angeordneten Paar auf, wodurch vier Anschlußstifte am Gehäuse der integrierten Schaltung erforderlich sind, um eine Kopplung mit den hintereinandergeschaltet angeordneten Paaren herzustellen. Zu Darstellungszwecken sind zwei hintereinandergeschaltet angeordnete Paare im Speicher 70 und die beiden hintereinandergeschaltet angeordneten Paare im Speicher 72 hintereinandergeschaltet. Die beiden hintereinandergeschaltet angeordneten Paare im Speicher 74 sind hintereinandergeschaltet, und die beiden hintereinandergeschaltet angeordneten Paare im Speicher 76 sind hintereinandergeschaltet. Unabhängig von der Konfiguration ist die elektrische Konfiguration die gleiche, wobei sich nur das reale Layout der Verbindungsleitungen ändert.
Eine Datenaktualisierungsschaltung 78 ist vorgesehen, die ein Signal von einem Mikroprozessor (nicht dargestellt) an einem Bus 80 empfängt, um sechzehn separate Signale zum Steuern der Funktion des separaten einer jeden der Speichermatrizen im Speicher 70-76 oder statt dessen das Maskenschreibmerkmal zu erzeugen. Diese Ausgaben sind mit /Wa- /Wp bezeichnet. Diese Signale sind separaten Speichermatrizen in den Speichern 70-76 zugeordnet, um im Direktmodus zur Aktualisierung von Pixeldaten selektiv in diese Matrizen zu schreiben, wie weiter unten beschrieben wird.
Jede der pixelweise organisierten Matrizen in den Speichern 70-76 ist mit einem Buchstaben bezeichnet, der auf die relative Position in der Matrix hinweist. Ein hintereinandergeschaltet angeordnetes Paar im Speicher 70 ist mit "D" und "H" bezeichnet. Dieses hintereinandergeschaltet angeordnete Paar und Matrizen "L" und "P" im Speicher 72 sind hintereinandergeschaltet angeordnet. Das andere Matrixpaar im Speicher 70 ist mit "C" und "G" bezeichnet, und ist mit dem anderen mit "K" und "O" bezeichneten Matrizenpaar im Speicher 72 hintereinandergeschaltet angeordnet. Die hintereinandergeschaltet angeordneten Matrizen im Speicher 74 sind mit "B", "F", "J" und "N" bezeichnet, und die hintereinandergeschaltet angeordneten Matrizen im Speicher 76 sind mit "A", "E", "I" und "M" bezeichnet. Die Matrix aus FIGUR 3 ist daher so konfiguriert, daß die Matrizen A, B, C und D parallel zueinander angeordnet sind, wobei deren seriellen Ausgänge an vier parallele Eingänge eines seriellen Vier-Bit-Schieberegisters 82 angeschlossen sind, dessen serielle Ausgabe zur Eingabe in eine Anzeige verarbeitet wird. Die übrigen hintereinandergeschaltet angeordneten Matrizen E-H, I-L und M-P sind in einer Parallelkonfiguration hintereinandergeschaltet angeordnet, so daß alle Elemente in den hintereinandergeschaltet angeordneten Matrizen A-D vor allen Schieberegisterdaten aus den Matrizen E-H usw. zum Vier-Bit-Schieberegister 82 ausgegeben werden. Dies wird als "symmetrische Pixelzuordnung" bezeichnet.
Es sei nun auf FIGUR 4 Bezug genommen. Dort ist ein Teil der Videoanzeige bei Verwendung der symmetrischen Pixelmatrix aus FIGUR 3 dargestellt. Beim Zugreifen auf eine Datenzeile in der symmetrischen Matrix wird zuerst eine Zeilenadresse und dann eine Spaltenadresse geliefert. Die Daten auf den Bitleitungen einer jeden Spalte werden dann mit dem Übertragungsgatter 54 zu den jeweiligen Schieberegistern einer jeden der Matrizen A-P übertragen. Sobald die Daten parallel in die jeweiligen Schieberegister geladen wurden, werden alle Schie beregister durch einen gemeinsamen Schiebetakt getaktet, um die Daten synchron zu den Vier-Bit-Schieberegistern 82 zu schieben. Für eine 256 Bit breite Matrix und ein entsprechendes 256 Bit breites Schieberegister ist jede der Positionen entsprechend der jeweiligen Spalte mit "00" bis "255" bezeichnet. Das von jeder der Matrizen A bis P ausgegebene erste Schiebebit entspricht der Spaltenadresse 00. Die in das Vier-Bit-Schieberegister 82 geladenen ersten Daten sind die anfänglich in der Spalte 00 der Matrizen A-D gespeicherten Daten. Nachdem die Daten in das Vier-Bit-Schieberegister 82 geladen wurden, werden sie bei einer Datenrate, die viermal größer ist als der Schiebetakt, herausgeschoben. Der erste Teil der aus dem Vier-Bit-Schieberegister 82 ausgegebenen Daten sind daher die Daten in Spalte 00, Zeile 00 der Matrix A, worauf die Daten in Spalte 00, Zeile 00 der Matrix B folgen. Nach Ausgabe der der Spalte 00 der Matrizen A, B, C und D entsprechenden Daten aus dem Vier-Bit-Schieberegister 82 zur Bildung der ersten Abtastzeile, werden dann die Zeile 00, Spalte D1 entsprechenden Daten zur Bildung der zweiten Abtastzeile in das Schieberegister 82 geladen. Dies wird fortgesetzt, bis alle den Registern A-D zugeordneten Daten in den Schieberegistern ausgegeben sind, was 256 Schiebetakte und 1024 Verschiebungen des Vier-Bit-Schieberegisters 82 erfordert.
In diesem Beispiel ist die Anzeige 256 Blöcke lang und besteht für die erste Abtastzeile aus 1024 Pixeln. Für die nächste Abtastzeile wurden die anfänglich den Matrizen E-H zugeordneten Daten aus den Schieberegistern seriell in die den Matrizen A-D zugeordneten Schieberegister geladen. Diese Daten werden dann seriell in das Vier-Bit-Schieberegister 82 geladen. Die nächste allen Daten in den den Matrizen I-L zugeordneten Schieberegistern zugeordnete Abtastzeile und die vierte Abtastzeile bestehen aus den Daten in den den Matrizen M-P zugeordneten Schieberegistern. Hierdurch werden 256 Pixelmatrizen gebildet, bei denen die darin enthaltenen Pixel mit A bis P bezeichnet sind. Nachdem alle der Zeilenadresse 00 zugeordneten Daten aus den Schieberegistern ausgegeben wurden, wird auf die Zeile 01 zugegriffen, und die Daten zu den zugeordneten Schieberegistern übertragen, und die Abtastzeilen fünf bis acht werden zur Bildung der zweiten Zeile der Pixelmatrizen angezeigt.
Es ist durch Verwenden der symmetrischen Matrix aus FIGUR 3 möglich, sechzehn benachbarte Pixel in einer der Pixelmatrizen in einer Speicherzugriffszeit zu überschreiben. Falls nur eine pixelweise organisierte Speichermatrix verwendet werden würde, wären zum Ändern der Daten der sechzehn Pixel sechzehn Speicherzugriffe erforderlich. Es ist bei der symmetrischen Pixelmatrix nur erforderlich, einen direkten Zugriff auf die Speichermatrizen A-P auszuführen, wenn die Datenaktualisierungsschaltung 78 aktiviert ist, um die zu überschreibende Matrix an der Zeilen- und Spaltenadresse und in dem gewünschten Muster auszuwählen.
Falls beispielsweise ein durch die Bezugszahl 84 in FIGUR 4 bezeichnetes Muster auf der Anzeige darzustellen wäre, würde ein herkömmliches System jede das Muster 84 bildende Zeile ansteuern und die Spaltenadresse ändern, um die geeigneten Pixelspeicherstellen zu modifizieren. Hierdurch wäre für den Speicher eine Arbeitsweise im Seitenmodus erforderlich. Die Zeilenadresse würde dann geändert werden und dieser Schritt würde wiederholt werden. Das Muster 84 besteht aus den Pixeln H, L und P in der Pixelmatrix in Zeile 00, Spalte 00, den Pixeln E, F, J und N in der Pixelmatrix in Spalte 01, Zeile 00, den Pixeln D, H und L in der Pixelmatrix in Spalte 00, Zeile 01 und den Pixeln B, F, I und J in der Pixelmatrix in Spalte 01, Zeile 01. Bei einem herkömmlichen System wären sechs Zeilenzugriffe erforderlich, wobei bei jedem Zeilenzugriff zwei Spaltenzugriffe zum Überschreiben aller Pixeldaten zur Bildung des Musters 84 erforderlich sind. Bei der symmetrischen pixelweise organisierten Matrix aus FIGUR 3 sind jedoch zur Bildung des Musters 84 nur vier Zugriffe erforderlich. Das System würde zuerst auf die Speicherzellen in Zeile 00, Spalte 00 aller Speichermatrizen A-P zugreifen und nur die Speichermatrizen H, L und P zum Schreiben aktivieren. Wenn die Maskenschreiboption für den Speicher 70-76 in FIGUR 3 ausgewählt ist, wäre vor dem Ändern der aktivierten Pixelmatrizen für Zeile 00, Spalte 01 ein neuer Zeilenzugriff erforderlich. Falls jedoch die Option des separaten ausgewählt wäre, würde der Seitenmodus verwendet werden und zum Aktualisieren der Pixelinformation in Spalte 00 und Spalte 01 nur ein Zeilenzugriff ausgeführt werden.
Bei Verwenden sich innerhalb des Halbleiterchips befindender hintereinandergeschaltet angeordneter Schieberegister, in denen sich vier pixelweise organisierte Matrizen befinden, sind nur vier Anschlußstifte erforderlich, um die 4x4-Matrix zu bilden. Hierdurch wird jede Konfiguration ermöglicht, bei der eine zwei Pixel oder ein Vielfaches davon breite symmetrische Matrix erforderlich ist. Daher kann eine symmetrische 4x4-Pixelmatrix verwendet werden, wie in FIGUR 3 dargestellt ist, oder es kann sogar eine 16x16-Pixelmatrix verwendet werden.

Ringschieberegister mit mehrfach abgegriffenem Ausgang

Es sei nun auf FIGUR 5 Bezug genommen. Dort ist ein schematisches Blockdiagramm eines 256-Bit-Schieberegisters 86 mit einem zugeordneten 256-Bit-Entnahmespeicher 88 sowie ein zugeordnetes Übertragungsgatter 90 für 256 Elemente dargestellt. Das Schieberegister 86 ähnelt den Schieberegistern 34-40, der Entnahmespeicher 88 ähnelt den Entnahmespeichern 42-48, und das Übertragungsgatter 90 ähnelt dem Übertragungsgatter 54 in FIGUR 1. Das Übertragungsgatter nimmt die Bitleitungen B/L&sub0;&sub0;-B/L&sub2;&sub5;&sub5; am Eingang entgegen, und seine Ausgänge sind mit den einzelnen mit "00" bis "255" bezeichneten Schiebebits des Schieberegisters 86 verbunden, wobei die serielle Eingabe in das Schiebebit 255 eingegeben wird und die serielle Ausgabe durch das Schiebebit 00 ausgegeben wird. Der Entnahmespeicher 88 kann den seriellen Ausgang bei jedem der Schiebebits 00 bis 255 anzapfen.
Die Schiebeausgabe des Schiebebits 00 wird in einen Dreizustandspuffer 92 eingegeben, dessen Ausgang an einen einpollgen Ein- und Ausschalter 94 angeschlossen ist. Der Schalter 94 ähnelt den Schaltern 60 und 62. Wie oben beschrieben wurde, darf der Schalter 94 nicht verwendet werden, wenn das Schieberegister ähnlich den Schieberegistern 34 und 38 mit den einpoligen Umschaltern 56 und 58 konfiguriert ist. Der Ausgang des Schalters 94 ist an den seriellen Eingang des Schiebebits 255 angeschlossen. Der Ausgang des Entnahmespeichers ist an einen Eingang des Dreizustandspuffer 96 angeschlossen, dessen Ausgang an einen der als "Si" bezeichneten Anschlußstifte S&sub1;-S&sub3; angeschlossen ist, wobei "i" von "1" bis "3" reicht. Der Si-Anschlußstift ist auch an einen Dreizustandsspeicher 98 angeschlossen, dessen Ausgang an den seriellen Eingang des Schiebebits 255 angeschlossen ist. Dieser Eingang ist mit SIN bezeichnet, während der Ausgang des Entnahmespeichers mit SOUT bezeichnet ist. Die Dreizustandspuffer 92, 96 und 98 werden durch das -Signal gesteuert. Wenn das -Signal auf hohem Pegel liegt, sind die Puffer 92 und 96 deaktiviert und ist der Puffer 98 freigegeben. Hierdurch wird ermöglicht, daß der Anschlußstift Si als serieller Eingangs-Anschlußstift dient. Wenn auf niedrigem Pegel liegt, ist der Puffer 98 deaktiviert und sind die Puffer 92 und 96 freigegeben. Hierdurch ist das Schieberegister 86 als umlaufendes Schieberegister konfiguriert, wobei der Ausgang des Schiebebits 00 zum Eingang des Schiebebits 255 zurückgeführt ist und der Ausgang des Entnahmespeichers an den Anschlußstift Si angeschlossen ist. Der Anschlußstift Si dient in dieser Konfiguration als einer der seriellen Ausgangs-Anschlußstifte. Der Schalter 94 ist, wie oben beschrieben wurde, nur dann geöffnet, wenn die Maskenoption ausgewählt ist, bei der zwei Schieberegister in einem einzigen Halbleiterchip hintereinandergeschaltet sind.
Es sei bei der bevorzugten Ausführungsform bemerkt, daß der serielle Ausgang stets vom Schiebebit 00 zum Schiebebit 255 und nicht vom Ausgang des Entnahmespeichers 88 zurückgeführt ist. Er könnte jedoch vom Entnahmepunkt aus zurückgeführt sein. Wenn das Rückführen vom Schiebebit 00 aus geschieht, kann der Entnahmespeicher aktiviert werden, um die Ausgabe eines der Schiebebits im Schieberegister 86 auszuwählen, ohne die Reihenfolge, in der die Daten umlaufen, zu beeinflussen. Beispielsweise könnte das Schiebebit 64 als Ausgangsschiebebit ausgewählt sein, so daß das erste am Ausgang auftretende Bit die anfänglich im Schiebebit 64 gespeicherte Dateneinheit wäre, worauf die anfänglich in den übrigen Schiebebits 65-255 gespeicherten Daten folgen. Da die Schiebetakte jedoch weiterhin Daten verschieben, folgen den im Schiebebit 255 gespeicherten Daten die anfänglich im Schiebebit 00 gespeicherten Daten. Auf diese Weise kann die anfängliche Reihenfolge der im Schieberegister 86 gespeicherten Daten unabhängig von der Entnahmeposition aufrechterhalten bleiben.
Ein Zähler (nicht dargestellt) zählt die Anzahl der Schiebetakte, um eine Zählwertausgabe zu tiefern. Der den Speicher steuernde externe Mikroprozessor bewirkt bei einer Übertragung von Daten zum Schieberegister 86 ein Rücksetzen des Zählers und überwacht dann den Zählwert Der Mikroprozessor kann dann bei einem durch eine vorgegebene Anzahl von Verschiebungen verzögerten vorgegebenen Zählwert Daten in den Speicher zurückübertragen. Wenn es beispielsweise wünschenswert ist, alle Daten in einer gegebenen Zeile des Speichers um ein Pixel zu verschieben, wäre es nur erforderlich, von der anfänglichen Position 255 Zählwerte des Schiebetakts zu zählen und die Daten dann zu den Bitleitungen zu übertragen. Hierdurch würden die Daten effektiv um eins verschoben werden.
Es sei nun auf die FIGUREN 6a und 6b Bezug genommen. Dort ist eine Auswahlleitung der Anzeige für drei separate Rahmen der Anzeige dargestellt, wöbei ein Rahmen als die Zeit definiert ist, die zum Abtasten aller Zeilen der Anzeige erforderlich ist. Die Rahmen sind als RAHMEN1, RAHMEN2 und RAHMEN 3 bezeichnet, und die dargestellte Zeile ist als Zeile "N" bezeichnet. Im dargestellten Beispiel gibt es für jede Abtastzeile der Anzeige 256 Pixel, und es wird ein 256 Bit breiter Speicher mit zugeordnetem Schieberegister verwendet. Nach der Übertragung der Daten zum Schieberegister ist die Zeiteinteilung derart, daß 256 Verschiebungen vorgenommen werden, um alle im Schieberegister enthaltenen Daten für eine gegebene Zeile auf der Anzeige auszugeben. Im RAHMEN1 entspricht das erste Pixel dem Schiebebit 00, das auch den in Spalte 00 gespeicherten Daten entspricht. Das letzte am Ende der Abtastzeile herausgeschobene Datenbit entspricht dem Schiebebit 255, das auch der Spalte 255 entspricht. Um die Daten um eins zu verschieben, zählt der Zähler (nicht dargestellt) die Anzahl der Schiebetaktzyklen und führt an der dieser Zeile bei einem vorgegebenen Schiebezählwert entsprechenden Zeilenadresse eine Übertragung vom Schieberegister zum Speicher aus. Es ist für das in FIGUR 6a dargestellte Beispiel erforderlich, daß die Übertragung von Daten vom Schieberegister in den Speicher nach 255 Schiebetakten auftritt. Bei diesem Zählwert befinden sich nun die ursprünglich im Schiebebit 00 vorhandenen Daten im Schiebebit 01. Eine Übertragung bei einem Zählwert von 255 führt dazu, daß die Daten um eine Pixelposition nach rechts verschoben werden, was einer Verschiebung der Daten zur nächsthöheren Spaltenadresse entspricht. Daher führt die Übertragung von Daten aus dem Speicher in das Schieberegister im nächsten Rahmen dazu, daß diese verschobenen Daten ausgegeben werden. Falls für jeden Zählwert 255 eine Übertragung vom Schieberegister in den Speicher auftritt, erscheinen die Daten bei jedem Abtasten um ein Pixel nach rechts verschoben. Daher ist das Pixel beim dritten Abtasten für dieselbe Zeile bezüglich RAHMEN1 um zwei Pixel nach rechts verschoben.
Um eine Position nach links zu verschieben, geschieht die Datenübertragung vom Schieberegister in den Speicher nach einem Schiebezählwert vön eins. Dies führt dazu, daß sich die Daten, die sich ursprünglich im Schiebebit 00 befanden, im Schiebebit 255 befinden, und daß sich die Daten, die sich anfänglich im Schiebebit 01 befanden, im Schiebebit 00 befinden, was auf diese Weise für jedes Abtasten der Anzeige zu einer Verschiebung um ein Bit nach links führt. Dies ist in FIGUR 6b dargestellt.
Es sei nun auf FIGUR 7a Bezug genommen. Dort sind ähnlich wie die Rahmen aus den FIGUREN 6a und 6b drei aufeinanderfolgende Rahmen einer Zeile N dargestellt. In diesem Beispiel ist die Anzahl der Pixel in jeder Zeile der Anzeige jedoch ein Vielfaches von 192, während das Schieberegister und der Speicher 256 Bit breit sind. Die Entnahme am Entnahmespeicher 88 ist so festgelegt, daß Bits aus dem Schiebebit 64 so entnommen werden, daß das erste Bit in der Abtastzeile Daten im Schiebebit 64 darstellt und das letzte Pixel Daten im Schiebebit 255 entspricht. Um die Daten um eins nach rechts zu schieben, besteht die einzige erforderliche Änderung darin, die Entnahme vom Schiebebit 64 zum Schiebebit 63 zu ändern. Dies ist im RAHMEN2 klar ersichtlich, wo das erste Pixel den Daten im Schiebebit 63 entspricht und das letzte Datenbit den Daten im Schiebebit 254 entspricht. Im nächsten mit RAHMEN3 bezeichneten Rahmen wird die Entnahme wiederum abwärts gezählt, so daß sie am Schiebebit 62 angeordnet ist. Durch Verschieben der Entnahme kann die Anzeige "geschwenkt" werden. Die Anzeige kann jedoch nur geschwenkt werden, bis sich die Entnahme beim Schiebebit 00 befindet, bei dem die Anzeige den sich zwischen dem Schiebebit 00 und dem Schiebebit 191 befindenden Daten entspricht.
Um einen konstanten sich ändernden Hintergrund mit einer Anzeige darzustellen, die weniger Pixel aufweist als sie in den seriellen Schieberegistern 86 vorhanden sind, kann die Konfiguration des umlaufenden Schieberegisters zusammen mit dem Entnahmespeicher 88 verwendet werden. Dies ist in FIGUR 7b dargestellt, wo die Entnahme an das Schiebebit 64 für den ersten Rahmen RAFMEN1 gelegt ist und dann in den nächsten beiden aufeinanderfolgenden Rahmen zum Schiebebit 65 bzw. zum Schiebebit 66 inkrementiert wird. Da das Schieberegister ein umlaufendes Schieberegister ist, bewirken 192 Verschiebungen vom Schiebebit 65, daß die im Schiebebit 00 gespeicherten Daten aus diesem ausgegeben werden. In ähnlicher Weise führt das Abgreifen des Schieberegisters 86 im RAHMEN3 am Schiebebit 66 dazu, daß die im Schiebebit 00 und im Schiebebit 01 gespeicherten Daten nach dem Verschieben den letzten beiden Pixeln in der Zeile entsprechen.

Schieberegister und Entnahmespeicher

Es sei nun auf FIGUR 8 Bezug genommen. Dort ist ein schematisches Blockdiagramm eines einzelnen Schiebebits im Schieberegister 86 aus FIGUR 5 dargestellt. Der serielle Eingang wird als "1N" bezeichnet, und der serielle Ausgang wird als "OUT" bezeichnet. Der serielle Eingang ist an die Gate-Elektroden eines P-Kanal-FETs 104 und eines N-Kanal-FETs 106 angeschlossen. Die Source-Elektrode des Transistors 106 ist auf VSS gelegt, und dessen Drain-Elektrode ist an die Source-Elektrode eines N-Kanal-Transistors 108 angeschlossen. Die Source- Elektrode des Transistors 104 ist auf VDD gelegt, und dessen Drain-Elektrode ist an die Drain-Elektrode eines P-Kanal- Transistors 110 angeschlossen. Die Drain-Elektrode des Transistors 110 und die Drain-Elektrode des Transistors 108 sind an einen Schaltungspunkt 112 angeschlossen, und die Gate- Elektrode des Transistors 110 ist an SR1 angeschlossen, und die Gate-Elektrode des Transistors 108 ist an SR2 angeschlossen. Wie oben beschrieben wurde, sind SR1 und SR2 die invertierte und die nicht invertierte Form des Schiebetakts. Die Transistoren 104-110 enthalten die erste Stufe eines Schiebebits. Die zweite Stufe besteht aus P-Kanal-Transistoren 114 und 116 und N-Kanal-Transistoren 118 und 120. Die Transistoren 114 und 120 sind ähnlich ausgelegt wie die Transistoren 104 und 106, und die Transistoren 116 und 118 sind ähnlich ausgelegt wie die Transistoren 110 bzw. 108. Die Gate-Elektroden der Transistoren 114 und 120 sind an den Schaltungspunkt 112 und die Drain-Elektrode des Transistors 116 angeschlossen, und die Drain-Elektrode des Transistors 118 ist an den seriellen Ausgang angeschlossen. Ein Kondensator 122 ist zwischen den Schaltungspunkt 112 und VSS geschaltet, und ein Kondensator 124 ist zwischen den seriellen Ausgang und VSS geschaltet. Die Kondensatoren 122 und 124 repräsentieren eine Speicherkapazität.
Beim Betrieb werden Daten am Ausgang des Schiebebits auf den Kondensator 124 am Ausgang des Schiebebits gegeben, wodurch sie auch mit den Gate-Elektroden der Transistoren 104 und 106 verbunden werden. Diese Daten werden zum Schaltungspunkt 112 durchgetaktet, wenn SR1 auf niedrigem Pegel liegt und SR2 auf hohem Pegel liegt. Wenn die Daten auf einem niedrigen Logikpegel liegen, ist der Transistor 104 durchgeschaltet, und wenn die Daten auf einem hohen Logikpegel liegen, ist der Transistor 106 durchgeschaltet. Wenn SR1 zu einem hohen Pegel zurückkehrt und SR2 zu einem niedrigen Pegel zurückkehrt, werden die Daten am Kondensator 122 gespeichert. Um Daten vom Schaltungspunkt 112 zum seriellen Ausgang zu übertragen, wird SR1 an die Gate-Elektrode des Transistors 118 angelegt, und SR2 an die Gate-Elektrode des Transistors 116 angelegt. Die Daten werden daher übertragen, wenn SR2 auf niedrigem Pegel liegt und SR1 entsprechend auf hohem Pegel liegt. Diese Konfiguration ist der bezüglich der Datenübertragung zum Schaltungspunkt 112 entgegengesetzt.
Es sei nun auf FIGUR 9 Bezug genommen. Dort sind drei in Reihe geschaltete Schiebebits 126, 128 und 130 dargestellt. Für jedes der Schiebebits sind die Transistoren 104 und 106 durch ein Symbol 132 eines invertierenden Verstärkers dargestellt und die Transistoren 114 und 120 durch ein Symbol 134 eines invertierenden Verstärkers dargestellt. Bei einem Übertragungszyklus wird die Bitleitung an den seriellen Ausgang eines jeden der Schiebebits angeschlossen, wobei SR1 auf niedrigem Pegel liegt und SR2 auf hohem Pegel liegt. Hierdurch werden die Daten auf der Bitleitung für das nächste folgende Schiebebit effektiv mit dem Eingang des Verstärkers 134 verbunden. Die Bitleitung (nicht dargestellt) wird dann getrennt, wobei das Signal im Kondensator 124 gespeichert ist. Wenn sich die Zustände des Schiebetakts ändern, wird das Signal am Ausgang des jeweiligen Schiebebits zum Ausgang des nächsten Schiebebits übertragen.
Es sei nun auf FIGUR 10 Bezug genommen. Dort ist ein schematisches Diagramm der Schiebebits 255, 254 und 253 in einem 256-Bit-Schieberegister dargestellt, wobei der serielle Eingang an das Schiebebit 255 angelegt ist. Die Ausgänge von jedem der Schiebebits sind an NAND-Gatter 133 angelegt, deren anderer Eingang auf ein Entnahmespeichersignal gelegt ist, das der Ausgabe der Entnahmespeicher-Decodierschaltung 52 entspricht. Der Ausgang eines jeden der NAND-Gatter 133 ist an die Drain-Elektrode eines Schalttransistors 135 angeschlossen, dessen Source-Elektrode an eine Leitung 136 angeschlossen ist. Die Gate-Elektrode eines jeden der jedem der Schiebebits zugeordneten Transistoren 135 ist auf das Entnahmespeichersignal gelegt. Beispielsweise ist das dem Schiebebit 255 zugeordnete Entnahmespeichersignal TP255, das dem Schiebebit 254 zugeordnete Entnahmespeichersignal TP254 und das dem Schiebebit 253 zugeordnete Entnahmespeichersignal TP253.
Die NAND-Gatter 133 bestehen jeweils aus einem N-Kanal- Transistor 138, dessen Source-Elektrode auf VSS gelegt ist, dessen Drain-Elektrode an die Source-Elektrode eines N-Kanal- Transistors 140 angeschlossen ist und dessen Gate-Elektrode auf das Entnahmespeichersignal gelegt ist. Die Drain-Elektrode des Transistors 140 ist an die Drain-Elektrode eines P- Kanal-Transistors 142 angeschlossen, und seine Gate-Elektrode ist an den Ausgang des jeweiligen Schieberegisters angeschlossen. Die Source-Elektrode des Transistors 142 ist auf VDD gelegt, und seine Gate-Elektrode ist an den Ausgang des zugeordneten Schieberegisters angeschlossen. Wenn das Entnahmespeichersignal vorhanden ist, bildet der Transistor 138 einen Weg mit einem geringen Widerstand zu VSS, und die Ausgabe an der Drain-Elektrode des Transistors 140 ist eine Funktion der Schieberegisterausgabe. Wenngleich dies keine wahre NAND-Funktion ist; wird beim Sperren des Transistors 138 auch der zugeordnete Schalttransitor 135 gesperrt. Mit der durch diese Konfiguration gebildeten NAND-Funktion wird der Leistungsverlust durch nicht ausgewählte Entnahmen verringert.
Die Zwischenspeicherschaltung zur Erzeugung der Zwischenspeichersignale TP255-TP00 besteht aus über Kreuz geschalteten Invertern 144 und 146, deren Ausgang zur Speicherung eines Logikzustands jeweils an den Eingang des anderen angeschlossen ist. Der Eingang des Inverters 144 und der Ausgang des Inverters 146 sind an einen Schaltungspunkt 148 angeschlos sen. Der Schaltungspunkt 148 ist an die Drain-Elektrodem eines N-Kanal-Transistors 150 und eines P-Kanal-Transistors 152 angeschlossen, deren Source-Elektroden an eine der Spaltenadresse 255 entsprechende Decodierleitung Y255 angeschlossen sind. Der Schaltungspunkt 148 ist über einen Serienwiderstand 154 an die Gate-Elektrode des Schalttransistors 134 angeschlossen. Die Gate-Elektrode des Transistors 150 ist auf ein Zwischenspeichersignal LCH gelegt, und die Gate-Elektrode des Transistors 152 ist auf das invertierte Zwischenspeichersignal gelegt. Beim Betrieb bewirkt das Vorhandensein des LCH-Signals und des Decodiersignals das Zwischenspeichern eines Signals auf hohem Logikpegel in den über Kreuz geschalteten Invertern 144 und 146, wodurch dort das Zwischenspeichersignal TP255 gespeichert wird.
Dem Schiebebit 254 ist ein Paar über Kreuz geschalteter Inverter 156 und 158 zugeordnet, und dem Schiebebit 253 ist ein Paar über Kreuz geschalteter Inverter 160 und 162 zugeordnet. Das Decodiersignal Y254 ist an ein parallel geschaltetes Paar aus einem N-Kanal-Transistor 164 und einem P- Kanal-Transistor 166 angelegt, und das Decodiersignal Y253 ist über ein Paar aus einem N-Kanal-Transistor 168 und einem P-Kanal-Transistor 170 an das Paar aus den über Kreuz geschalteten Invertern 160 und 162 angelegt. Für die Schiebebits 254 und 253 sind Serienwiderstände 172 bzw. 174 vorgesehen.
Bei einer wichtigen Erscheinungsform der vorliegenden Erfindung ist der Entnahmepunkt durch eine durch den Spaltenadressendecodierer decodierte Adresse bestimmt. Daher ist nur ein Decodierer erforderlich, um eine Spalte zu adressieren und auch den bestimmten Entnahmepunkt zu adressieren, der den seriellen Ausgang des Schieberegisters mit seriellem Zugriff bildet. Hierdurch wird der zum Erzielen der Decodierfunktion für das Abgreifen des Schieberegisters erforderliche Schaltungsaufwand erheblich verringert. Bei Systemen aus dem Stand der Technik wurde ein separater Decodierer verwendet, um zu bestimmen, welche der Entnahmestellen auszuwählen ist. Weiterhin kann jedes Schiebebit im Register ausgewählt werden, wodurch für unterschiedliche Anwendungen mehr Vielseitigkeit geboten wird.

Reales Layout

Es sein nun auf FIGUR 11 Bezug genommen. Dort ist ein schematisches Blockdiagramm der Chip-Verbindungsleitungen und das angenäherte reale Layout der Speichermatrix 10 und des zugeordneten Übertragungsgatters 54, des Schieberegisters 34, des Entnahmespeichers 42 und des Spaltendecodierers 30 dargestellt. Zu Darstellungszwecken sind nur die Spalten 00 und 01 mit ihren zugeordneten Ausgangsschaltungen dargestellt. Von der Spalte 00 geht eine invertierte und eine nicht invertierte Bitleitung für die Spaltenadresse 00 aus, wobei B/L 00 an die Drain-Elektrode eines N-Kanal-Transistors 176 angeschlossen ist und
an die Drain-Elektrode eines N-Kanal- Transistors 178 angeschlossen ist. Die Source-Elektrode des Transitors 176 ist an die mit E/A&sub1; bezeichnete E/A-Leitung angeschlossen, und die Source-Elektrode des Transistors 178 ist an die mit bezeichnete invertierte E/A-Leitung angeschlossen. Die Gate-Elektroden der Transistoren 176 und 178 sind an die Spaltendecodierleitung 00 angeschlossen, um diese zu aktivieren, wenn die Spaltenadresse 00 ausgewählt ist. In ähnlicher Weise ist ein N-Kanal-Transistor 180 zwischen eine Bitleitung B/L 01 und die E/A-Leitung_geschaltet, und ein N-Kanal-Transistor 182 ist zwischen
und die E/A&sub1;-Leitung geschaltet. Die Gate-Elektroden der Transistoren 180 und 182 sind an die Spaltendecodierleitung 00 angeschlossen.
Das Übertragungsgatter 54 besteht aus einem Schalttransistor 184, dessen Drain-Elektrode an die nicht invertierten Bitleitungen angeschlossen ist und dessen Source-Elektrode an den Eingang des jeweiligen Schiebebits angeschlossen ist. Die Gate-Elektroden aller Transistoren 184 in der Übertragungsgatterschaltung 54 sind auf das Übertragungssteuersignal SCT gelegt. Der Entnahmespeicher 42 bildet einen Zwischenspeicher für jedes Schiebebit und wird durch die zugeordnete Spaltendecodierleitung gesteuert. Beispielsweise ist die Spaltendecodierleitung 00 an den Steuereingang eines Entnahmespeichers TL00 angeschlossen. Der Ausgang des Entnahmespeichers TL00 ist an die Gate-Elektrode eines Schalttransistors 186 angeschlossen, dessen Drain-Elektrode an den Ausgang des Schiebebits 00 angeschlossen ist und dessen Source-Elektrode an die SOUT-Leitung angeschlossen ist. Ein ähnlicher Schalttransistor 188 ist zwischen den Ausgang des Schiebebits 01 und den SOUT-Anschluß geschaltet, wobei dessen Gate-Elektrode an einen Entnahmespeicher TL01 angeschlossen ist.
Es sei nun auf FIGUR 12 Bezug genommen. Dort ist die bevorzugte Ausführungsform dqs realen Layouts des Speichers aus FIGUR 1 dargestellt, wobei jede der Speichermatrizen 10-16 256 Zeilen aufweist und jedes der zugeordneten Schieberegister 34-40 256 Schiebebits aufweist. Gleiche Bezugszahlen beziehen sich in den verschiedenen Figuren auf gleiche Teile. Die Speichermatrizen 10 und 12 sind zu Matrizen 190 und 192 kombiniert. Die Matrix 190 enthält die Spalten 00 bis 127, und die Matrix 192 enthält die Spalten 128 bis 255. Jede der Matrizen 190-196 enthält eine Hälfte der Spalten von Speicherzellen entsprechend zweien der E/A-Leitungen E/A-E/A&sub3;. Die Spalten sind miteinander verflochten, so daß Spalten mit derselben Adresse aneinander angrenzen. Beispielsweise ist die Spalte 00 der Matrix 10 die erste reale Spalte in der Matrix 190 und die Spalüe 00 der Matrix 12 die zweite reale Spalte in der Matrix 190. Die E/A-Leitung ist durch das tiefgestellte Zeichen "0" für die Matrix 10 und "1" für die Matrix 12 bezeichnet, und jede ist der geeigneten Spaltenadresse zugeordnet. Eine Matrix 194 und eine Matrix 196 sind auf der anderen Seite des Halbleiterchips gebildt und enthalten die Elementspalten in den Speichermatrizen 14 und 16, wobei die Matrix 194 die Spalten 0 bis 127 enthält und die Matrix 196 die Spalten 128 bis 255 enthält. Wenngleich dies nicht dargestellt ist, sind die Matrizen 190 und 192 und die Matrizen 194 und 196 durch den Zeilendecodierer getrennt.
Die den Matrizen 10 und 12 zugeordneten Schieberegister 34 und 36 sind den Matrizen 190 und 192 benachbart angeordnet, wobei die Schiebebits den jeweiligen Spalten zugeordnet sind und an diese angeschlossen sind. Die Übertragungsgatterschaltungen 54 sind der Einfachheit halber nicht dargestellt. Die Schieberegister 38 und 40 sind den Matrizen 194 und 196 benachbart angeordnet, wobei die sich darin befindenden Schiebebits an die Ausgänge der jeweiligen Spalten angeschlossen sind. Die Schieberegister 34-40 sind in zwei Hälften unterteilt, wobei eine Hälfte für die Schiebebits 00 bis 127 den Matrizen 190 und 194 zugeordnet ist und die andere Hälfte für die Schiebebits 128 bis 255 den Matrizen 192 und 196 zugeordnet ist.
Die Entnahmespeicher 42 und 44 sind zu einem zwischen dem Spaltendecodierer 30 und den Schieberegistern 34 und 36 angeordneten Entnahmespeicher 198 kombiniert. Die Entnahmespeicher 46 und 48 sind zu einem zwischen dem Spaltendecodierer 30 und den Schieberegistern 38 und 40 angeordneten Entnahmespeicher 200 kombiniert. Die Direktzugriffs-E/A-Schaltung und die Übertragungsgatter sind zwischen den Schieberegistern und den jeweiligen Matrizen 190-196 angeordnet, wie in FIGUR 11 dargestellt ist.
Es sei nun auf FIGUR 13 Bezug genommen. Dort ist ein Zeitablaufdiagramm zur Übertragung von Daten aus dem Speicher in das zugeordnete serielle Schieberegister dargestellt. Um diese Übertragung vorzunehmen, muß sich das / -Signal auf einen niedrigen Pegel befinden, wenn sich ändert und auf niedrigen Pegel geht. Das -Signal geht auf hohen Pegel, um die Leseübertragungsoperation zum Übertragen von Daten aus dem Speicher in die Schieberegister anzuzeigen, und geht daraufhin auf niedrigen Pegel, um die geeignete Zeilenadresse auszuwählen. Nach einer vorgegebenen Zeitdauer werden die Bitleitungen getrennt, und die Daten am Ausgang der zugeordneten Leseverstärker einer jeden der Spalten gespeichert. Daraufhin geht das / -Signal auf hohen Pegel, wodurch das SCT-Signal für die Übertragungsgatter 54 erzeugt wird und die Bitleitungen jeder Spalte an das zugeordnete Schiebebit im Schieberegister angeschlossen wird Die ansteigende Flanke von / bestimmt auch den minimalen Zeitbetrag bevor die ansteigende Flanke des nächsten Schiebetaktsignals SCLK auftritt, wie durch einen Kausalitätspfeil 202 dargestellt ist. In der bevorzugten Ausführungsform sind dies etwa 10 ns. Hierdurch werden die Daten von den Bitleitungen auf den Eingang der Schiebebits gegeben, wodurch die Daten in diese geladen werden. Bei der ansteigenden Flanke von SCLK werden die Daten zum Ausgang des Schiebebits übertragen, wie durch den Kausalitätspfeil 204 dargestellt ist. Bei der ansteigenden Flanke von / werden alle alten in den Schiebebits gespeicherten Daten entfernt und neue Daten in diese eingespeichert. Das erste Datenbit wird jedoch nicht eher herausgeschoben, bis eine vorgegebene Zeitdauer nach der ansteigenden Flanke von SCLK abgelaufen ist.
Es sei nun auf FIGUR 14 Bezug genommen. Dort ist ein Zeitablaufdiagramm zur Übertragung von Daten aus dem Schieberegister zur Ablage im Speicher dargestellt. Diese Daten können entweder am seriellen Eingang eingegeben werden, hereingeschoben und dann in den Speicher übertragen werden oder von einer Zeile im Speicher in das Schieberegister geschoben und dann in einer anderen Zeile in den Speicher rückübertragen werden. Um eine Übertragung zwischen dem Schieberegister und dem Speicher einzuleiten, geht / vor auf niedrigen Pegel. Das W-Signal befindet sich auch auf niedrigem Pegel, um eine Schreibübertragungsoperation zur Übertragung von Daten aus dem Schieberegister in den Speicher anzuzeigen. geht dann auf niedrigen Pegel, um die Zeilenadresse zu lesen und die Schreibübertragungsoperation einzuleiten und auch den Schiebetakt zu blockieren. Nach einer vorgegebenen Zeitdauer geht / auf hohen Pegel, um die Datenübertragung einzuleiten und die Ausgänge der Schiebebits an die jeweiligen Bitleitungen anzuschließen. Die in den Schiebebits vorhandenen Daten werden dann zu den Bitleitungen übertragen, gelesen, durch die internen Leseverstärker (nicht dargestellt) zwischengespeichert und im Speicher gespeichert. Der Schiebetakt wird dann nach einer vorgegebenen Zeitdauer bezüglich des Auftretens der ansteigenden Flanke des Übertragungssignals neu gestartet. Die ansteigende Flanke des Schiebetakts kann verzögert werden, um eine vollständige Datenübertragung vor dem Verschieben zu gewährleisten. In dem in FIGUR 14 dargestellten Zeitablaufdiagramm ist der Speicher so konfiguriert, daß die S&sub0;-S&sub3;-Anschlußstifte für SIN und SOUT multiplexiert sind. Das -Signal muß daher auf einem hohen Signalpegel liegen, um Daten in das jeweilige Schieberegister einzugeben.

Maskenschreiben/separates

Es sei nun auf FIGUR 15 Bezug genommen. Dort ist ein schematisches Blockdiagramm der Freigabeschaltung 64, des E/A- Puffers 66 und des Zuteilers 68 aus FIGUR 1 zur Unterscheidung zwischen den Eingängen
des separaten und dem Maskenschreibmerkmal dargestellt. Der E/A-Puffer 66 besteht aus separaten E/A-Puffern 208, 210, 212 und 214, die an die W&sub0;/D&sub0;-W&sub3;/D&sub3;-Eingänge angeschlossen sind. Die E/A-Puffer 208-214 können nur Daten empfangen oder ausgeben. Die W&sub0;-W&sub3;- Signale werden nur in einen separaten einpoligen Umschalter 216 eingegeben, wovon nur einer dargestellt ist. Der Ausgang des Schalters 216 ist an den Dateneingang eines D-Flipflops 218 angeschlossen, wobei der Schalter 216 den Dateneingang zwischen Masse und dem jeweiligen W&sub0;-W&sub3;-Eingang umschalten kann. Der Einfachheit halber wird nur die dem W&sub0;-Eingang zugeordnete Schaltungsanordnung beschrieben. Der Takteingang des Flipflops 218 ist auf ein Taktsignal φR1 gelegt, und sein Löscheingang ist auf ein Signal gelegt. ist das um einen vorgegebenen Zeitbetrag verzögerte . Diese Verzögerung wird durch eine nicht invertierende Schaltung 220 geliefert, und φR1 wird durch eine invertierende Schaltung 220 geliefert. Die Q-Ausgabe des Flipflops 218 ist das Signal W&sub0;'. Die nicht dargestellen restlichen Ausgaben des Flipflops sind W&sub1;', W&sub2;' und W&sub3;'.
Das W&sub0;'-Signal wird in eine Entscheidungsschaltung 224 eingegeben, um zu bestimmen, welche der Maskenschreibmerkmale oder der Merkmale des separaten während der Herstellung des Speichers ausgewählt werden und welche der E/A-Schaltungen 208-214 mit der Freigabeschaltung 64 freizugebensind.
Die
-Signale werden in einen Eingang einer aus vier einpoligen Umschaltern, deren Ausgänge an separate Eingänge einer aus vier Invertern bestehenden Schaltung 228 angeschlossen sind, bestehenden Schalteranordnung eingegeben. Jedes der
-Signale ist einem einpoligen Umschalter in der Schalteranordnung 226 zugeordnet, der den Ausgang zwischen VSS und den
-Signalen umschalten kann. Die Ausgänge eines jeden der Inverter in der Inverterschaltung 228 sind entsprechend einem jeden der
-Signale mit W&sub0;", W&sub1;", W&sub2;" und W&sub3;" bezeichnet. Der Einfachheit halber wird nur die der W&sub0;"-Schaltung zugeordnete Schaltungsanordnung veranschaulicht. Dieses Signal wird in die Entscheidungsschaltung 224 eingegeben.
Das
bzw. das -Signal wird in den einpoligen Umschalter 230, 232 bzw. 234 eingegeben. Die Ausgabe der Schalter 230-234 wird in separate Eingänge eines NAND-Gatters 236 mit vier Eingängen eingegeben. Das -Signal wird in den verbleibenden Eingang des NAND-Gatters 236 mit vier Eingängen eingegeben. Die Schalter 230-234 können die drei zugeordneten Eingänge des NAND-Gatters 236 entweder mit den jeweiligen
-Sighalen oder VDD verbinden. Diese Schalter sind zusammen mit den Schaltern in der Schalterbank 226 der Maskenschreiboption zugeordnet, die während der Herstellung des Halbleiterbauelements bestimmt wird. Falls das Bauelement durch separate -Signale zu steuern ist, werden die Schalter 230-234 und die Schalter in der Schalterbank 226 von VDD getrennt und auf die jeweiligen
-Signale gelegt. In ähnlicher Weise werden die den W&sub0;-W&sub3;-Signalen zugeordneten Schalter 216 an Masse gelegt. Die Position aller maskenprogrammierbaren Schalter in FIGUR 15 ist für das Merkmal des separaten dargestellt. Für eine Arbeitsweise im Maskenschreibmodus wird während der Herstellung des Bauelements die entgegengesetzte Position aller Schalter gewählt. Es sei jedoch bemerkt, daß diese Bauelemente durch den Benutzer auswählbar sind, ohne daß eine permanente Einbringung in die Metallmaske erforderlich wäre.
Die auf hohem Pegel liegende Ausgabe des NAND-Gatters 236 ist immer dann vorhanden, wenn eines der
-Signale auf niedrigen Pegel geht. Da dem -Signal kein Schalter zugeordnet ist, bildet dieses die -Eingabe, wenn das Maskenschreibmerkmal ausgewählt ist und die Schalter 230-234 auf VDD gelegt sind. Die Ausgabe des NAND-Gatters 236 wird in einen Eingang eines UND-Gatters 238 mit drei Eingängen eingegeben, wobei ein Eingang auf das φR2-Signal gelegt ist und der verbleibende Eingang über einen Inverter 240 auf die / -Eingabe gelegt ist. Das φR2-Signal wird durch Verzögern des -Signals durch einen Puffer 223 erzeugt. Die Ausgabe des UND-Gatters 238 bildet das Schreibsignal, und dieses Signal wird in die Entscheidungsschaltung 224 eingegeben. Das Schreibsignal wird immer dann erzeugt, wenn eines der
-Signale auf niedrigem Pegel liegt, wenn das / -Signal auf niedrigem Pegel liegt und wenn das φR1- Signal erzeugt wird.
Das / -Signal wird auch in den D-Eingang eines D- Flipflops 242 eingegeben, der den Maskenschreib-Zwischenspeicher bildet. Der Takteingang des Flipflops 242 ist auf das φR1-Signal gelegt, ünd dessen Setzeingang ist auf das -Signal gelegt. Die Q-Ausgabe des Flipflops 242 ist mit bezeichnet und die -Ausgabe ist mit WM' bezeichnet. Immer dann, wenn das Signal am / -Eingang vor der Erzeugung des φR1-Signals auf niedrigen Pegel geht, werden diese Daten durch den Ausgang getaktet, was der Auswahl des Maskenschreibmerkmals entspricht. Immer dann, wenn eine Standard- Schreibfunktion ausgeführt wird, geht das Signal am D-Eingang des Flipflops 242 auf niedrigen Pegel, nachdem auf niedrigen Pegel abgefallen ist, und es wird φR1 erzeugt. Der Zustand der Ausgabe am Flipflop 242 ändert sich unter dieser Bedingung nicht.
Das -Signal wird in einen Eingang eines UND-Gatters 244 eingegeben, dessen anderer Eingang auf das vom UND-Gatter 238 ausgegebene Schreibsignal gelegt ist. Die Ausgabe des UND- Gatters 244 ist mit EN bezeichnet, um auf eine Freigabefunktionhinzuweisen, und wird in die Entscheidungsschaltung 224 eingegeben. Das vom Flipflop 242 ausgegebene -Signal wird ebenfalls in die Entscheidungsschaltung 224 eingegeben.
Die Entscheidungsschaltung 224 besteht aus einem einpoligen Umschalter 246, der das W&sub0;'- und das W&sub0;"-Signal empfängt, wobei der Ausgang von diesem an einen Eingang eines UND- Gatters 248 mit drei Eingängen angeschlossen ist. Der Schalter 246 ist eine dem Schalter 216 ähnelnde maskenwählbare Option, wobei die Schalter in der Bank 226 und die Schalter 230-234 während der Herstellung programmiert werden. Der Schalter 246 kann zwischen dem W&sub0;"- und W&sub0;'-Signal zur Eingabe in das UND-Gatter 248 auswählen. Wenn das Maskenschreibmerkmal ausgewählt ist, wird das W&sub0;'-Signal durch den Schalter 246 ausgewählt, und wenn das Merkmal des separaten ausgewählt ist, wird das W&sub0;"-Signal ausgewählt. Die anderen beiden Eingänge des NAND-Gatters 248 sind an das Schreibsignal und Wr angeschlossen. Der Ausgang des UND-Gatters 248 ist an einen Eingang eines ODER-Gatters 250 angeschlossen, dessen anderer Eingang durch das UND-Gatter 244 an den EN- Signalausgang angeschlossen ist.
Beim Betrieb liefert die Entscheidungsschaltung 224 auf eines der vorhandenen
-Signale oder das ausgewählte Maskenschreibmerkmal hin eine Ausgabe aus dem ODER-Gatter 250. Beim Maskenschreibmerkmal muß das Signal am Eingang des / -Anschlusses in den D-Flipflop 242 eingespeichert sein, um aus dem -Ausgang des Flipflops 242 ein auf hohem Pegel liegendes Signal für das WM'-Signal auszugeben. Das / - Signal gibt auch ein auf hohem Pegel liegendes Signal an das UND-Gatter 238. Durch die nachfolgende Erzeugung des Schreibsignals am Ausgang des UND-Gatters 238 werden zwei Eingänge des UND-Gatters 248 mit drei Eingängen auf einen hohen Signalpegel angehoben. Wenn das W&sub0;-Signal vorhanden ist und zur Erzeugung eines W&sub0;'-Signals in den Flipflop 218 eingespeichert wird, um ein W&sub0;'-Signal zu erzeugen, geht der Ausgang des UND-Gatters auf hohen Pegel, wodurch der Ausgang des ODER-Gatters 250 auf einen hohen Pegel angehoben wird. Im Modus des separaten , in dem das Maskenschreibmerkmal nicht ausgewählt ist, bewirkt das Vorhandensein eines niedrigen Logikpegels an einem der -Signale, daß der Ausgang des NAND-Gatters 236 auf einen hohen Pegel geht, wodurch bewirkt wird, daß das Schreibsignal am Ausgang des UND- Gatters 238 immer dann erzeugt wird, wenn am / -Eingang ein Schreibsignal vorhanden ist, und 4)Rl wird auf die Erzeugung von hin erzeugt. Da die Schalter 243 und 245 im Modus des separaten von den Ausgängen des Flipflops 242 weggeschaltet werden, liegt ein Eingang des UND-Gatters 244 auf niedrigem Pegel, wodurch das EN-Signal auf niedrigem Pegel gehalten wird und der Eingang des dem Schalter 245 zugeordneten UND-Gatters 248 auf einem hohen Signalpegel gehalten wird. Daher wird das UND-Gatter 248 durch das Schreibsignal gesteuert und das W&sub0;"-Signal durch den Schalter 246 geschaltet. Daher erzeugt dieentscheidungsschaltung 224 nur auf das W&sub0;"-Signal hin eine Ausgabe vom ODER-Gatter 250.
Die Ausgabe des ODER-Gatters 250 der Entscheidungsschaltung wird in einen Dreizustandspuffer 252 eingegeben, der Teil der Freigabeschaltung 64 ist und an den der D-Leitung zugeordneten E/A-Puffer 208 angeschlossen ist. Der Dreizustandspuffer 252 wird nur für ankommende Daten verwendet, wobei ein Puffer 254 nach außen gehende Daten liefert. Nur die ankommenden Daten werden mit dem Dreizustandspuffer 252 gepuffert, der durch die Entscheidungsschaltung 224 gesteuert ist. In ähnlicher Weise sind Entscheidungsschaltungen 256, 258 und 260 Dreizustandspuffern 262, 264 und 266 zum selektiven Freigeben von von den Puffern 210, 212 bzw. 214 ankommenden Daten zugeordnet. Die Entscheidungsschaltungen 256-260 ähneln der Entscheidungsschaltung 224, und sie werden durch die W&sub1;"-W&sub3;"- Signale, die W&sub1;'-W&sub3;'-Signale oder das EN-Signal gesteuert. Das EN-Signal ist vorhanden, wenn das Maskenschreibmerkmal vorhanden aber nicht freigegeben ist, wobei in diesem Fall alle vier E/A-Puffer 208-214 freigegeben sind. Eine jede der Entscheidungsschaltungen 256-260 weist einen internen maskenprogrammierbaren Schalter auf, der dem Schalter 246 in der Entscheidungsschaltung 224 ähnelt.
Es sei nun auf FIGUR 16 Bezug genommen. Dort ist ein Zeitablaufdiagramm für das Merkmal des separaten dargestellt. Bei der Verwendung des Merkmals des separaten geht auf niedrigen Pegel, um die Zeilenadresse auszuwählen. Danach geht eines oder mehrere der
-Signale auf niedrigen Pegel, um eine Spaltenadresse in den Spaltenadressen-Zwischenspeicher zu laden. Zusätzlich bestimmen die
Signale, welcher der E/A-Puffer aktiviert wird, um das Schreiben von Daten in die ausgewählte Spalte der ausgewählten Zeile zu ermöglichen. Nach dem Auswählen werden Daten an diese Spaltenposition in der ausgewählten der Matrizen geschrieben, und kehrt dann auf einen hohen Pegel zurück. Zu Darstellungszwecken ist die erste Spaltenadresse allen vier Signalen
zugeordnet, die zur Zeit T&sub1; auf niedrigen Pegel gehen. Die -Signale kehren zur Zeit T auf einen hohen Signalpegel zurück. Bei auf niedrigem Pegel bleibendem wird eine andere Spaltenadresse auf die Adreßleitungen A0-A7 gegeben, und und schalten bei T&sub3; auf einen niedrigen Pegel. Dies führt dazu, daß nur zwei der E/A-Puffer freigegegeben werden, um Daten zu nur zwei der Matrixpositionen zu schreiben. Das - und das -Signal kehren zur Zeit T&sub4; auf einen hohen Pegel zurück, und es wird dann zur Zeit T&sub5;, wenn und auf niedrigen Pegel gehen, eine andere Spaltenadresse in den Spaltenadressen- Zwischenspeicher eingespeichert. Dies ermöglicht das ausschließliche Schreiben von Daten in die dem - und dem -Signal zugeordnete Matrix.
Bei Verwendung der Option des separaten kann der Speicher im Vergleich zur Maskenschreiboption im Seitenmodus betrieben werden, bei dem eine einzige Zeile ausgewählt wird, und es wird dann nach dem Ansteuern jeder Spalte die Spaltenadresse geändert und ein Schreibvorgang ausgeführt. Hierdurch wird das Aktualisieren der Pixelinformation in mehreren Matrizen auf dem einzigen Chip ermöglicht, bei dem ein gemeinsamer Spalten- und Zeilendecodierer geteilt verwendet wird. Ohne die in FIGUR 15 beschriebene Schaltung wären für jede Matrix auf dem Chip getrennte Spaltendecodierungen erforderlich, wodurch sich die Dichte und die Komplexität der Halbleiterschaltung erhöhen würde.

Mittelleitungsladen

Wenn Daten aus dem Speicher in das serielle Schieberegister übertragen werden, ist es wichtig, daß alle Daten im Schieberegister vor dem erneuten Laden von diesem erst auf die Anzeige oder zu einem sich woanders befindenden Speicher ausgegeben werden. Dies stellt normalerweise kein Problem dar, da das Schieberegister der Anzahl der Pixel in einer gegebenen Abtastzeile zugeordnet ist. Beispielsweise würde ein 256-Bit-Schieberegister direkt einer Anzeige zugeordnet werden, die überall eine Zeilenbreite von 256Xn Pixeln aufweist, wobei n irgendeine ganze Zahl ist. Die Übertragung vom Speicher in das Schieberegister könnte dann in der Rücklaufzeit erfolgen, wodurch eine ausreichende Zeit gegeben wird, um zu gewährleisten, daß alle Daten aus dem Schieberegister entnommen worden sind, und um neue Daten ins Schieberegister zu laden.
Bisher war der Schiebetakt in der Rücklaufzeit und während der Übertragung von Daten aus dem Speicher in das Schieberegister blockiert und ermöglichte dann, das Verschieben beim Beginn der nächsten Abtastzeile einzuleiten. Bei manchen Anzeigen gibt es jedoch eine Pixellänge für jede Abtastzeile, die nicht ein Vielfaches der Breite des Schieberegisters ist. Beispielsweise wäre bei einer Pixellänge von 960 ein 960 Bit breiter Speicher erforderlich. Falls eine symmetrische Matrix mit vier Speichern mit seriellem Zugriff verwendet wird, die jeweils ein zugeordnetes 256 Bit breites Schieberegister aufweisen, wären nur 240 der Schiebebits in jedem der Schieberegister für eine Abtastzeile erforderlich. In den übrigen sechzehn Bits in jedem der Schieberegister würden die sich darin befindenden Daten entweder verworfen oder als die ersten vierundsechzig Pixel der nächsten Abtastzeile ausgegeben. Hierfür wäre jedoch eine in der Mitte einer Abtastzeile auftretende Übertragung von Daten aus dem Speicher in das zugeordnete Schieberegister erforderlich. Eine herkömmliche Abtastrate beträgt etwa 12 ns pro Pixel. Es wäre hierfür erforderlich, daß die Schieberegister Daten bei einer Rate von 48 ns durchschieben. Die Daten müssen daher innerhalb von 48 ns geladen werden. Die zur Übertragung von Daten von den Bitleitungen zu den Schiebebits erforderliche Zeitbeträgt bei einem herkömmlichen Speicher etwa 5-10 ns. Falls für das Übertragen der Daten von den Bitleitungen zu den Eingängen der jeweiligen Schiebebits nicht ausreichend Zeit gegeben ist, können die Daten ungültig sein. Daher ist die zeitliche Beziehung zwischen der Einleitung des Übertragungszyklus und der nächsten Datenverschiebung zum Bewirken einer richtigen Datenübertragung während eines Schiebezyklus wichtig.
Der Takt- und Steuergenerator 69 in dem Speicher aus FIGUR 1 bildet die Schaltungsanordnung zum Bewirken einer richtigen Datenübertragung, ohne daß der Benutzer genaue Anforderungen an die zeitliche Beziehung für das -Signal und den Schiebetakt angeben müßte. Die Schaltung gemäß der vorliegenden Erfindung ist daher gegenüber leichten zeitlichen Abweichungen des -Signals bezüglich dem letzten Zyklus des Schiebetakts tolerant. Diese Toleranz ermöglicht es, daß das - Signal vor oder nach der für das Auftreten der eigentlichen Übertragungssequenz optimalen Zeit auftritt, wie weiter unten beschrieben wird.
Es sei nun auf FIGUR 17 Bezug genommen. Dort ist ein schematisches Diagramm der Schaltungsanordnung des Mittelleitungslade-Merkmals dargestellt. Das -Signal wird über Inverter 280 und 282 in einen mit bezeichneten Schaltungspunkt 283 und über einen Inverter 284 in den D-Eingang eines Flipflops 286, der der Übertragungszwischenspeicher ist, eingegeben. Der Q-Ausgang des Flipflops 286 ist mit TRL bezeichnet, und ein -Ausgang ist mit bezeichnet. Der Flipflop 286 wird durch ein Signal RASI getaktet, das eine interne Version des -Signals ist. Wie weiter unten beschrieben wird, ist das -Signal am Anfang mit dem -Signal identisch, kann jedoch so gesteuert werden, daß es für eine vorgegebene Zeitdauer, nachdem auf hohen Pegel gegangen ist, auf niedrigem Pegel bleibt. führt zu Signalen und φR1', die den Signalen und φR1 ähneln, wie bezüglich FIGUR 15 beschrieben wurde. Der Setzeingang des Flipflops 286 ist auf das Signal gelegt. Die TRL-Ausgabe ist an einen Eingang eines UND-Gatters 288 mit drei Eingängen angelegt, wobei eine Eingabe von diesem an den Schaltungspunkt 283 angelegt ist, die das -Signal ist. Der Ausgang des UND-Gatters 288 ist an einen Eingang eines NOR-Gatters 290 angeschlossen, dessen Ausgabe das -Signal umfaßt, welches das Signal ist, das den Schiebetakt unterbricht oder blockiert. Der andere Eingang des NOR-Gatters 290 ist auf ein verzögertes Übertragungssignal XFRD gelegt. Das XFRD-Signal ist an den invertierten Eingang des UND-Gatters 288 angelegt. Das verzögerte Übertragungssignal XFRD wird aus einem Übertragungssignal XFR erzeugt und durch ein Verzögerungsgatter 292 verzögert. Das XFR-Signal wird am Ausgang eines NAND-Gatters 296 erzeugt. Ein Eingang des NAND-Gatters 296 ist auf das invertierte XFRD-Signal gelegt, wobei ein Eingang von diesem auf ein Signal "XBOOT" gelegt ist und der verbleibende Eingang von diesem an den Ausgang des UND-Gatters 288 angeschlossen ist. Das XBOOT-Signal ist ein Signal, das in herkömmlichen dynamischen Speichern erzeugt wird, um die Wortleitung oberhalb von VDD im Urzustand zu laden. Daher liegt der Ausgang des NAND- Gatters 296 auf niedrigem Pegel, wenn eine Übertragungssequenz eingeleitet worden ist und XBOOT auf hohen Pegel geht. Der Ausgang des NOR-Gatters 294 liegt nur dann auf hohem Pegel, wenn sowohl der Ausgang des Inverters 284 als auch der Ausgang des NAND-Gatters 296 auf niedrigem Pegel liegen, wodurch die Erzeugung des Übertragungssignals verhindert wird, bis XBOOT aufgetreten ist. Da XBOOT nicht auftritt bis die Bitleitungen ausreichend Zeit hatten, um sich bis zu einem vorgegebenen Pegel zu trennen, werden die Bitleitungen nicht an die Eingänge der Schiebebits angeschlossen, bis sich die Bitleitungen stabilisiert haben. Hierdurch wird verhindert, daß ungültige Daten infolge des Auftretens einer Signalübertragung vor der Zeit, zu der sich die Bitleitungen stabilisierthaben, erzeugt werden.
Das -Signal wird in den D-Eingang eines Flipflops 298 eingegeben, dessen Q-Ausgang mit bezeichnet ist und dessen -Ausgang mit SRW bezeichnet ist. Der Flipflop 298 wird durch das -Signal getaktet, und der Setzeingang ist mit dem -Signal verbunden. Das SRW-Signal wird nur dann auf einen hohen Pegel geschaltet, wenn das -Signal auf niedrigem Pegel liegt bevor auf niedrigen Pegel geht. Das auf hohem Pegel liegende -Signal weist auf eine Leseübertragung hin, bei der Daten vom Speicher in das Schieberegister übertragen werden, und das hohe SRW-Signal weist auf eine Schreibübertragung hin, bei der Daten aus dem Schieberegister in den Speicher übertragen werden. Es ist im Leseübertragungsmodus erforderlich, die Wortleitung auszuwählen und dann eine Übertragung vorzunehmen, während es im Schreibübertragungsmodus erforderlich ist, zuerst SCT auszuwählen und dann die Übertragung über die Wortleitung vorzunehmen.
Das SRW-Signal ist an einen Eingang eines NAND-Gatters 300 und einen Eingang eines NAND-Gatters 302 angelegt. Die anderen Eingänge der NAND-Gatter 300 und 302 sind auf das TRL- Signal gelegt. Das -Signal ist an einen Eingang eines NOR-Gatters 304 und einen Eingang eines ODER-Gatters 306 angelegt. Die anderen Eingänge des NOR-Gatters 304 und des ODER-Gatters 306 sind auf das -Signal gelegt. Der Ausgang des NAND-Gatters 300 ist an einen Eingang von UND-Gattern 308 und 310 angeschlossen. Der Ausgang des NOR-Gatters 304 ist an einen Eingang von UND-Gattern 312 und 314 angeschlossen. Die anderen Eingänge der UND-Gatter 308 und 314 sind auf ein Signal gelegt, und die anderen Eingänge der UND-Gatter 310 und 312 sind auf ein Signal gelegt. Das Signal AX&sub0; wird durch das niedrigstwertige Bit des Zeilenadressensignals gesteuert. Der Ausgang des UND-Gatters 308 ist an den Freigabeeingang eines Dreizustandspuffers 316 angeschlossen, und der Ausgang des UND-Gatters 310 ist an den Freigabeeingang eines Dreizustandspuffers 318 angeschlossen. Der Ausgang des UND-Gatters 312 ist an den Freigabeeingang des Dreizustandspuffers 320 angeschlossen, und der Ausgang des UND-Gatters 314 ist an den Freigabeeingang eines Dreizustandspuffers 321 angeschlossen. Die Ausgänge der Puffer 318 und 320 sind zusammengeschaltet und mit XIA bezeichnet, und die Ausgänge der Puffer 316 und 321 sind zusammengeschaltet und mit X1B bezeichnet. Ein mit X&sub1; bezeichnetes Signal wird in die Puffer 316 und 318 eingegeben, und das XFER-Signal vom Ausgang des NOR-Gatters 294 ist an die Eingänge der Puffer 320 und 321 angelegt. Das Signal X1 stellt das Wortleitungs-Treibersignal dar, das normalerweise in der herkömmlichen Schaltung erzeugt wird. Der Ausgang des NAND-Gatters 302 ist an den Freigabeeingang eines Dreizustandspuffers 322 angeschlossen, und der Ausgang des ODER-Gatters 306 ist an den Freigabeeingang eines
Dreizustandspuffers 324 angeschlossen. Der Puffer 322 empfängt das XFR-Signal an dessen Eingang und erzeugt das an das Übertragungsgatter 54 anzulegende SCT-Signal, und der Puffer 324 empfängt das X1-Signal an dessen Eingang, um das SCT- Signal an dessen Ausgang zu erzeugen und zum Übertragungsgatter 54 zu übertragen.
Im Betrieb weist das Vorhandensein des auf niedrigem Pegel liegenden SRW-Signals auf eine Leseübertragung hin und macht es erforderlich, daß die Wortleitung auf hohem Pegel liegt, bevor das Übertragungssignal auftritt. Der Ausgang des NAND- Gatters 300 liegt auf hohem Pegel, wodurch die UND-Gatter 308 und 310 freigegeben werden. Der Ausgang des NOR-Gatters 304 liegt auf niedrigem Pegel, wodurch die UND-Gatter 312 und 314 deaktiviert werden. Die UND-Gatter 312 und 314 steuern die Puffer 321 und 320 so, daß das XFR-Signal in Abhängigkeit des Zustands von AX&sub0; und ausgewählt wird. Im Schreibübertragungsmodus, in dem SRW auf hohem Pegel liegt, liegt der Ausgang des NOR-Gatters 304 auf hohem Pegel und der Ausgang des NAND-Gatters 300 auf niedrigem Pegel, wodurch die die Arbeitsweise der Puffer 316 und 318 steuernden UND-Gatter 308 und 310 gesperrt wird. Das Übertragungssignal SCT wird als Funktion des XFR-Signals oder des X1-Signals durch den Zustand des ODER-Gatters 306 und des NAND-Gatters 302 gesteuert. Das ODER-Gatter 306 gibt ein auf hohem Pegel liegendes Signal aus, wenn das -Signal auf hohem Pegel liegt oder wenn das -Signal auf hohem Pegel liegt. Das NAND-Gatter 302 gibt ein auf hohem Logikpegel liegendes Signal aus, wenn TRL oder SRW auf niedrigem Pegel liegt.
Immer dann, wenn das Übertragungssignal auftritt, ist es erforderlich, das SCT-Signal für einen vorgegebenen Zeitraum aktiv zu halten, um einen ausreichenden Zeitraum zu ermöglichen, in dem die Daten zu oder von den Eingängen der jeweiligen Schiebebits übertragen werden. Um ein spätes Auftreten (bezüglich des auf hohen Pegel gehenden ) des -Signals vorzusehen, wird der Übergang von von einem niedrigen Pegel auf einen hohen Pegel für einen vorgegebenen Zeitraum verzögert. Dies ist eine interne Funktion und beeinflußt nicht den eigentlichen Logikpegel von außerhalb des Halbleiterspeichers. Eine in Serie mit dem -Signal und den verbleibenden -Steuersignalen für den Halbleiterchip angeordnete Blockierschaltung 326 ist vorgesehen. Wie oben beschrieben wurde, ist dies mit bezeichnet. wird auch in einen Eingang eines UND-Gatters 328 eingegeben, dessen anderer Eingang an den -Signalausgang des Inverters 284 angeschlossen ist. Der Ausgang des UND-Gatters 328 ist an den Eingang einer Verzögerungsschaltung 330 angeschlossen, deren Ausgang die Blockierschaltung 326 steuert. Das UND- Gatter 328 gibt ein Signal aus, wenn und auf hohen Pegel gehen, wodurch angezeigt wird, daß eine Übertragung stattfindet. Es wird verhindert, daß bezüglich der übrigen Schaltung auf hohen Pegel geht bis eine vorgegebene Zeit nach der ansteigenden Flanke von aufgetreten ist. Wenn die ansteigende Flanke von eine ausreichende Zeit vor der ansteigenden Flanke von auftritt, fällt die ansteigende Flanke von mit der ansteigenden Flanke von zusammen. ist auch an einen Inverter 331 angelegt, um φR1' zu erzeugen und an einen Puffer 333, um zu erzeugen.
Es sei nun auf FIGUR 18 Bezug genommen. Dort ist ein Zeitablaufdiagramm zum Laden von Daten aus dem Speicher in das Schieberegister dargestellt. Wenn die ansteigende Flanke von auftritt, führt dies zum SCT-Signal, wie durch einen Pfeil 332 dargestellt ist. Das SCT-Signal kann jedoch erst erzeugt werden, wenn das XBOOT-Signal erzeugt worden ist, wie durch die Eingangssignale für das NAND-Gatter 296 in FIGUR 17 dargestellt ist. Die Übertragung kann daher erst beginnen, wenn sich die Bitleitungen ausreichend getrennt haben. Da XBOOT erst auftritt, wenn sich die Bitleitungen ausreichend getrennt haben, wird hierdurch gewährleistet, daß die Übertragungsoperation nicht vor der Trennung der Bitleitungen eingeleitet wird. Die ansteigende Flanke des -Signals ändert auch den Zustand des Taktstopsignals und legt dieses auf einen niedrigen Pegel, wie durch einen Pfeil 334 dargestellt ist. Dieses Signal bleibt für eine vorgegebene Verzögerung von etwa 5 bis 10ns auf niedrigem Pegel und ändert sich dann auf einen hohen Signalpegel. Während sich das Taktstopsignal auf einem niedrigen Logikpegel befindet, wird die Anstiegsflanke des nächsten Taktsignals in der SCLK- Wellenform blockiert. Wenn die ansteigende Flanke von jedoch eine ausreichende Zeit vor der Anstiegsflanke des Taktunterbrechungssignals auftritt, wird das Auftreten der Anstiegsflanke des SCLK-Signals nicht beeinflußt. Die ansteigende Flanke des SCLK-Signals bewirkt, daß Daten durch die Schiebebits geschoben werden und daß die neuen Daten am Ausgang des Schieberegisters auftreten, wie durch das SOUT- Signal angezeigt ist.
Wenn das -Signal früh auftritt, ist es erforderlich, die Erzeugung des SCT-Signals zu verhindern, bis sich die Bitleitungen stabilisiert haben. Das frühe Übertragungssignal ist durch eine ansteigende Flanke 336 an der -Wellenform dargestellt. Dies geschieht, bevor sich die Bitleitungen ausreichend getrennt haben. Das SCT-Signal wird jedoch erst erzeugt, wenn die ansteigende Flanke 338 von XBOOT auftritt. Zu dieser Zeit wird das SCT-Signal erzeugt, wie durch eine gepunktete Linie dargestellt ist. Die Verzögerung des SCT- Signals ist durch "D1" dargestellt.
Wenn die ansteigende Flanke der -Wellenform spät auftritt, ist es erforderlich, das SCT-Signal aktiv zu halten und die Bitleitungen für einen vorgegebenen Zeitraum getrennt zu halten, um die Übertragung von Daten zu den Schiebebits zu ermöglichen, bevor der Zyklus endet. Es ist auch erforderlich, ein serielles Verschieben von Daten im Schieberegister zu blockieren, bis eine vollständige Übertragung der Daten in das Schieberegister geschehen ist. Das späte Übertragungssignal ist durch eine ansteigende Flanke 340 an der - Wellenform dargestellt, was zu einer abfallenden Flanke 342 an der -Wellenform führt. Wie oben beschrieben wurde, kann die ansteigende Flanke des nächsten SCLK-Signals erst auftreten, wenn das -Signal wieder auf einen hohen Pegel zurückgekehrt ist. Dies ist durch eine ansteigende Flanke 344 dargestellt, die es ermöglicht, daß das SCLK-Signal auf hohen Pegel geht, wie durch eine ansteigende Flanke 346 dargestellt ist. Die zwischen der abfallenden Flanke 342 und der ansteigenden Flanke 344 auftretende Zeitdauer bietet ausreichend Zeit für das Übertragen der Daten von den Bitleitungen zum jeweiligen Schieberegister Dies muß vor der Erzeugung der Anstiegsflanke von SCLK auftreten, wodurch die neuen Daten auf den Ausgang des Schieberegisters ausgetaktet werden. Es ist zusätzlich dazu, SCT eingeschaltet zu lassen, auch erfor derlich, die Bitleitungen im richtigen Datenzustand zu halten, was durch Verzögern der internen Änderung von von einem niedrigen zu einem hohen Pegel erreicht wird. Dies ist durch einen Pfeil 348 dargestellt, der sich aus der Blockierschaltung 326 ergibt, die oben mit Bezug auf FIGUR 17 beschrieben wurde.
Zusammenfassend sein bemerkt, daß ein Halbleiterspeicher vorgesehen wird, bei dem vier pixelweise organisierte Speicher verwendet werden, wobei die sich darin befindenden Bits Stellen zugeordnet sind, die direkt Pixeln auf einer Anzeige entsprechen. Jeder der Speichermatrizen sind ein serielles Schieberegister sowie Übertragungsgatter zur Übertragung von Daten zwischen ihnen zugeordnet. Das serielle Schieberegister kann einerseits in umlaufender Weise entweder mit seriellem Eingangszugriff oder seriellem Ausgangszugriff auf jedes der Schieberegister geschaltet sein, wobei nur ein Anschlußstift pro Schieberegister erforderlich ist. Statt dessen kann das Schieberegister so hintereinandergeschaltet angeordnet sein, daß es zwei Paare hintereinandergeschaltet angeordneter Schieberegister/Matrizen gibt, wobei jedes Paar mit einem seriellen Eingang und einem seriellen Ausgang versehen ist, wobei nur ein Anschlußstift pro Matrix erforderlich ist. Jedes der Schieberegister kann an jeder beliebigen Ausgangsstelle abgegriffen werden. Die Stelle ist durch eine von der Spaltendecodierleitung empfangene decodierte Adresse bestimmt, so daß keine zusätzliche Decodierschaltung zum Bestimmen des Entnahmepunkts erforderlich ist. Es ist eine Schaltungsanordnung vorgesehen, um ein separates Beschreiben von Stellen in den vier Matrizen zu ermöglichen, ohne daß separate Decodierschaltungen erforderlich wären. In allen vier Matrizen werden die gleichen Zeilen- und Spaltendecodierer geteilt verwendet. Für die Schaltungsanordnung werden entweder ein Maskenschreibformat oder separate Spaltenadressen-Anwahlsignale verwendet. Beide Merkmale können durch vor der Herstellung des Bauelements stattfindendes Auswählen einer Metallmaskenoption für das Merkmal verwendet werden. Es ist auch eine Schaltungsanordnung vorgesehen, um eine während des letzten Zyklus des Schiebetakts stattfindende Übertragung von Daten aus einem Speicher in ein Schieberegister zu ermöglichen, so daß neue Daten den alten Daten unmittelbar folgen können, ohne daß es erforderlich wäre, die Schiebeoperation zeitweise zu beenden.
Wenngleich die bevorzugte Ausführungsform detailliert beschrieben worden ist, sei bemerkt, daß verschiedene Änderungen, Ersetzungen und Modifikationen vorgenommen werden können, ohne vom Gedanken und vom Schutzumfang der Erfindung abzuweichen, die durch die beigefügten Ansprüche definiert sind.

Claims

1. Halbleiterspeicher, enthaltend:

mehrere Speichermatrizen (10, 12, 14, 16), die jeweils eine gleiche Anzahl in Zeilen und Spalten angeordneter Speicherelemente aufweisen;

eine Decodiereinrichtung (20, 22, 28, 30) zum Empfangen einer Zeilenadresse undeiner Spaltenadresse und zum Auswählen eines der Speicherelemente in einer jeden der Matrizen abhängig von der Zeilenadresse und der Spaltenadresse, wobei ein jedes der ausgewählten Speicherelemente eine gemeinsame Zeilen- und Spaltenposition aufweist; und

eine Ein-/Ausgabeeinrichtung (32), die einer jeden der Matrizen zugeordnet ist, um Daten zu den ausgewählten Speicherelementen zu übertragen oder Daten aus den ausgewählten Speicherelementen zu gewinnen; dadurch gekennzeichnet, daß

die Decodiereinrichtung (20, 22, 28, 30) den Matrizen gemeinsam ist und der Speicher eine Blockiereinrichtung (64) aufweist, um die Übertragung von Daten zu ausgewählten der Matrizen und das nachfolgende Speichern in der zugeordneten der ausgewählten Speicherelemente zu blockieren, so daß durch die Ein-/Ausgabeeinrichtung keine Daten zu den ausgewählten Speicherelementen übertragen werden, die den blockierten der Matrizen zugeordnet sind.

2. Speicher nach Anspruch 1, bei welchem die gemeinsame Decodiereinrichtung eine gemeinsame Zeilendecodiereinrichtung (28) zum Empfangen der Zeilenadresse und zum Auswählen einer der Zeilen von Speicherelementen in einer jeden der Matrizen und

eine gemeinsame Spaltendecodiereinrichtung (30) zum Empfangen der Spaltenadresse und zum Auswählen einer der Spalten von Speicherelementen in jeder der Matrizen enthält, so daß das in jeder der Matrizen ausgewählte Speicherelement eine gemeinsame Position hat.

3. Halbleiterspeicher nach Anspruch 1 oder 2, bei welchem der Spaltenadresse die Zeilenadresse vorangeht, wobei die gemeinsame Decodiereinrichtung (20, 22, 28, 30) eine Einrichtung (20) zum Speichern der Zeilenadresse zum Auswählen einer Zeile von Speicherelementen und eine Einrichtung (22) zum Speichern der Spaltenadresse, nachdem die Zeilenadresse gespeichert wurde, enthält, so daß aufeinanderfolgende Spaltenadressen für eine gegebene gespeicherte Zeilenadresse gespeichert werden können.

4. Halbleiterspeicher nach Anspruch 1, 2 oder 3, bei welchem die Blockiereinrichtung folgendes enthält:

eine jeder der Matrizen zugeordnete Einrichtung zum Empfangen von Blockiersignalen, wobei die Blockiersignale nur für die zu blockierenden Matrizen vorhanden sind;

eine Einrichtung zum Steuern der Ein- /Ausgabeeinrichtungen (32) abhängig vom Empfang der Blockiersignale, so daß die Übertragung von Daten zu den ausgewählten der Speicherelemente in den Matrizen, die den empfangenen der Blockiersignale zugeordnet sind, durch Blockieren derjenigen der Ein-/Ausgabeeinrichtungen (32) verhindert wird, die der Matrix zugeordnet ist.

5. Halbleiterspeicher nach Anspruch 4, weiter enthaltend eine Einrichtung zum Speichern der empfangenen der Blockiersignale nach deren Empfang, wobei die Ein-/Ausgabeeinrichtungen (32) gespeicherten der Blockiersignale zugeordnet sind, die so gesteuert sind, daß die Übertragung von Daten durch diese blockiert wird.

6. Speicher nach Anspruch 4 oder 5, bei welchem die Blockiersignale der Zeilenadresse so vorangehen, daß das Ändern der Blockiersignale die Erzeugung neuer Zeilen- und Spaltenadressen erfordert.

7. Halbleiterspeicher nach Anspruch 4, 5 oder 6, bei welchem die Zeilenadresse dem Empfang der Blockiersignale vorangeht und die Blockiersignale der Spaltenadresse vorangehen, so daß die Blockiersignale nach der Empfang der Zeilenadresse geändert werden können und diejenigen der Matrizen, die blockiert sind, vor der Erzeugung einer neuen Spaltenadresse für eine gegebene Zeilenadresse geändert werden können.

8. Halbleiterspeicher nach Anspruch 4, 5 oder 7, bei welchem die Blockiersignale während der Zeit, zu der die Übertragung von Daten durch blockierte der Ein-/Ausgabeeinrichtungen blockiert ist, von einer externen Quelle erzeugt werden.

9. Halbleiterspeicher nach einem der vorhergehenden Ansprüche, bei welchem die Ein-/Ausgabeeinrichtung (32) Ein- /Ausgabepuffer enthält, die jeder der Matrizen zugeordnet sind, wobei jeder der Puffer einen einzigen Ausgangsport zum Herstellen eine Verbindung zu einer externen Datenquelle, einen Dateneingangsport zum Übertragen von Daten von dem Ausgangsport zu der zugeordneten der Matrizen sowie einen Datenausgangsport zum Übertragen von Daten von der zugeordneten der Matrizen zu dem Ausgangsport enthält, wobei der Dateneingangsport durch die Blockiereinrichtung (64) gesteuert wird, um die Übertragung von Daten durch diesen zu blokkieren.

10. Halbleiterspeicher nach Anspruch 9, weiter enthaltend eine Einrichtung zum Multiplexieren der Eingangsanschlüsse der Ein-/Ausgangspuffer, um daran die zugeordneten der Blokkiersignale zu empfangen, wobei die Multiplexereinrichtung die Blockiersignale vor der Datenübertragung an den Schnittstellenanschlüssen empfangen kann.

11. Halbleiterspeicher nach Anspruch 9, der einen zweckgebundenen Anschluß aufweist, der jedem der Blockiersignale zugeordnet ist, wobei die Blockiersignale während der Zeit, zu der diejenigen der Matrizen, die diesen zugeordnet sind, zu blockieren sind.

12. Halbleiterspeicher nach Anspruch 10, aufweisend:

einen zweckgebundenen Anschluß, der einem jeden der Blockiersignale zugeordnet ist, um an diesem Signale zu empfangen und zu blockieren;

eine jedem der Schnittstellenanschlüsse der Ein- /Ausgabepuffer zugeordnete Multiplexereinrichtung; und eine Entscheidungseinrichtung (68) zum Bestimmen, ob die Blockiersignale an den Schnittstellenanschlüssen der Puffer oder an den zweckgebundehen Anschlüssen empfangen werden.

13. Speicher nach einer der vorhergehenden Ansprüche, wobei die Blockiereinrichtung (64) durch Maskenwerte gesteuert wird, die über die Ein-/Ausgabeeinrichtung (32) empfangen werden.

14. Verfahren zum Betreiben mehrerer Matrizen auf einem Halbleiterchip, welches beinhaltet:

Empfangen einer Zeilenadresse und einer Spaltenadresse und Auswählen eines der Speicherelemente in jeder der Matrizen abhängig von der Zeilenadresse und der Spaltenadresse, wobei jedes der ausgewählten Speicherelemente eine gemeinsame Zeilen- und Spaltenposition aufweist; selektives Erzeugen von Blockiersignalen, wobei jedes Blockiersignal einer der Matrizen zugeordnet ist; und

Blockieren der Datenübertragung zu den ausgewählten Speicherelementen in der Matrix, die dem erzeugten Blockiersignal zugeordnet ist;

wobei das von einer externen Quelle empfangene Blockiersignal nur an den Matrizen vorhanden ist, zu denen keine Daten zu übertragen sind.

15. Verfahren nach Anspruch 14, bei welchem die Blockiersignale weiterhin nach dem Empfang gespeichert werden, so daß diese nur für einen kurzen Zeitraum vorhanden zu sein brauchen.

16. Verfahren nach Anspruch 14, bei welchem jedes der Blokkiersignale an einem getrennten Anschluß des Halbleiterchips empfangen wird, wobei die Blockiersignale für die Dauer der Blockierung der Datenübertragung vorhanden sind.