DE69418153T2

DE69418153T2 - Speicheranordnung und serielle/parallele Datenwandlerschaltung

Info

Publication number: DE69418153T2
Application number: DE69418153T
Authority: DE
Inventors: Haruki Toda
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-11-29
Filing date: 1994-11-29
Publication date: 1999-09-23
Anticipated expiration: 2014-11-30
Also published as: US5568428A; DE69418153D1; KR950015373A; US5644537A; JP3547466B2; EP0655741B1; JPH07153254A; US5796660A; EP0655741A2; EP0655741A3; KR100235134B1

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Speichereinrichtung und eine Serien/Parallel-Datentransformierschaltung, und insbesondere betrifft sie die Speichereinrichtung, die Serien/Parallel-Datentransformierschaltung, mit der sich insbesondere Daten in Zellen mit hoher Geschwindigkeit beim DRAM-Speicher schreiben lassen.

HINTERGRUND DER ERFINDUNG

Wie allgemein bekannt, ist dann, wenn der Zugriff auf Zelldaten in dem DRAM-Speicher erfolgt, aufgrund der Tatsache, daß eine geringe Leitungsinformation, die in den Zellen gespeichert ist, gelesen und weiter verstärkt werden muß, eine lange Zeitdauer für den Zugriff auf die Zelldaten erforderlich. In diesem Fall muß der Lesebetrieb für sämtliche Zellen durchgeführt werden, die zu den ausgewählten Wortleitungen gehören, d. h. den ausgewählten Zeilen in einem Zellenfeld.
Im Rahmen des Einsatzes des Lesebetriebs ist ein Seitenmodus allgemein bekannt, bei dem ein Zugriff auf Zellen, die zu derselben Zeile gehören, mit hoher Geschwindigkeit erfolgt. In diesem Seitenmodus werden erzwungenermaßen Bitleitungen und Leseverstärker, die mit einer Zahl von Zellen verbunden sind, erneut geschrieben. Demnach besteht unvermeidbarerweise eine Begrenzung der Geschwindigkeit im Schreibzyklus bei diesem Steitenmodus.
Zum Lösen dieses Problems ist ein Verfahren bekannt, bei dem der Seitenmodus ohne direkten Datentransfer zu und von den Bitleitungen erfolgt (wie offenbart in der japanischen veröffentlichen nicht geprüften (Kokai) Patentveröffentlichung Nr. 60-7690 oder dem US-Patent Nr. 4,608,666). Im Rahmen dieses Verfahrens wird eine Zeile von SRAM Zellen entlang den Zeilen des DRAM Zellenarrays angeordnet, und Daten werden zwischen dem DRAM und einer externen Schaltung über die SRAM Zellen transferiert. Bei diesem Verfahren ist es aufgrund der Tatsache, daß der Lesebetrieb und die Bitleitungskapazität der DRAM Zellen gegenüber dem externen Datentransfer aufgrund der Vorliegens der SRAM Zellen getrennt werden können, möglich, einen hochschnellen Zugriff zu erzielen, der durch den Zugriffzyklus auf die SRAM Einheiten bestimmt ist.
Bei dem oben erwähnten Verfahren zum Zugreifen auf das DRAM über das DRAM wird jedoch der Datentransfer zwischen dem SRAM und dem DRAM in einer Einheit einer Zeile durchgeführt, und einige begrenzende Bedingungen werden durch die SRAM Zellen bewirkt. Detaillierter werden aufgrund der Tatsache, daß die Inhalte der SRAM Zellen, in denen Daten nicht geschrieben sind oder definiert sind, dann, wenn Daten in einen Teil der SRAM Zellen geschrieben und ferner die geschriebenen Daten zu den DRAM Zellen transferiert werden, undefinierte Daten in die DRAM Zellen in Zuordnung zu den SRAM Zellen geschrieben, in die Daten nicht geschrieben sind, mit dem Ergebnis, daß die bis zu diesem Zeitpunkt in den DRAM Zellen gespeicherten Daten zerstört sind. Zum Lösen dieses Problems ist es erforderlich, Daten sämtlicher SRAM Zellen zu schreiben oder die Inhalte der DRAM Zellen (zu denen Daten zu transferieren sind) vorab zu den SRAM Zellen zu transferieren, bevor ein Teil der DRAM Zelleninhalte überschrieben wird.
Hier nachfolgend wird das Problem im Zusammenhang mit der Speichereinrichtung gemäß dem Stand der Technik weiter detailliert beschrieben.
Bei der Speichereinrichtung für den Zugriff auf ein DRAM über ein SRAM werden zum Überschreiben einer Reihe in dem DRAM Daten von dem SRAM parlallel transferiert, und Daten in einer Reihe des DRAMs werden überschrieben. In diesem Fall, in dem sämtliche Bitdaten des SRAMs unmittelbar vor dem Datentransfer überschrieben sind, wird eine Reihe der Daten in dem DRAM mit den SRAM Daten aufgrund des parallelen Transfers ersetzt. Jedoch sind beim Überschreiben eines Teils der Daten in einer Reihe des DRAMs dann, wenn Daten in einem Teil der Bits des SRAMs überschrieben und Daten nicht mit anderen, verbleibenden Bits des SRAMs geschrieben sind, die nicht in dem SRAM geschriebenen Bitdaten nicht festgelegt (sie liegen entweder auf H oder L). Unter diesen Bedingungen können dann, wenn Daten von dem SRAM zu dem DRAM - wie oben beschrieben - transferiert werden, Daten gemäß "1" oder "0" korrekt von den Daten geschriebenen Bits zu den zugeordneten Bits des DRAMs zum Datenüberschreiben geschrieben werden. Jedoch werden die nicht festgelegten Daten von den datenmäßig nicht bestimmten Bits zu den zugeordneten Bits des DRAMs geschrieben. Demnach wird ein Teil der Daten, für die eine Beschreibung in dem DRAM nicht erforderlich ist, als nicht festgelegte Daten geschrieben, wodurch Daten zerstört werden.
Zum Vermeiden des oben erwähnten Problems liegen - wie oben erwähnt - zwei Verfahren vor. Ein Verfahren lautet wie folgt: selbst wenn ein Teil der Bits in einer Reihe des DRAMs zu überschreiben ist, werden vorab sämtliche Bits des SRAMs geschrieben, und sämtliche Bits des SRAMs werden zu einer Reihe des DRANs transferiert. Das andere Verfahren lautet wie folgt: wie in dem Fall des üblichen mit dem SRAM versehenen DRAMs werden sämtliche Daten einer Zeile des DRAMs zu dem SRAM transferiert, und lediglich ein Teil der bereits zu dem SRAM transferierten Bits wird geschrieben, ohne Schreiben der verbleibenden Bits (diese verbleiben, wie sie sind). In diesem Fall werden dann, wenn Daten von dem SRAM zu der Reihe des DRAMs transferiert werden, die überschriebenen Daten in dem SRAM zu den zugeordneten Bits des DRAMs zum Datenüberschreiben transferiert. Die anderen Bits des DRAMs werden gemäß den ursprünglichen Daten - wie sie für sie gelten - wiederhergestellt. Bei den oben erwähnten beiden Verfahren nach dem Stand der Technik existiert jedoch trotz der Tatsache, daß lediglich ein Teil von Bits in einer Reihe des DRAMs überschrieben wird, ein Problem dahingehend, daß es eine lange Zeit erfordert.
Wie oben beschrieben, ist bei der üblichen Speichereinrichtung eine zusätzliche Zeit zum Transferieren der Daten von den DRAM Zellen zu den SRAM Zellen erforderlich. Zudem entsteht aufgrund der Tatsache, daß eine andere Zeit zum Schreiben von Daten in sämtliche SRAM Zellen nicht außer Acht gelassen werden kann und demnach nicht vernachlässigbar ist, einige Probleme dahingehend, daß die Wirkung des hochschnellen Zyklusbetriebs reduziert ist und ferner eine große Begrenzung hinsichtlich des Einsatzes des oben erwähnten Verfahrens existiert.

ZUSAMMENFASSUNG DER ERFINDUNG

Unter Beachtung dieser Probleme besteht demnach eine Aufgabe der vorliegenden Erfindung in der Schaffung einer Speichereinrichtung mit hochschnellem Zugriff, bei der sich Daten von dem SRAM zu dem DRAM nach dem Schreiben von Daten in einen Teil der Spalten einer Reihe des SRAMs dann transferieren lassen, wenn Daten in einen Teil der Reihe überschrieben werden und wenn Daten mit lediglich einem Teil der Spaltenadressen geschrieben werden, ohne irgendwelche speziellen Betrachtungen für den Einsatz bei einer derartigen Speichereinrichtung derart, daß sich der Lesebetrieb im Zusammenhang mit dem DRAM Zeilenzugriff und dem Spaltenzugriffbetrieb separat durchführen lassen.
Zum Lösen der oben erwähnten Aufgabe wird gemäß der vorliegenden Erfindung eine Speichereinrichtung geschaffen, enthaltend mindestens einen Speicherblock mit mehreren Speicherzellen, die grob in ein Matrixmuster angeordnet sind, derart, daß eine Spaltengruppe durch eine vorgegebene Zahl der Spalten gebildet ist; mehrere Leseverstärker, die jeweils für jede der Spalten vorgesehen sind; mehrere Latchelemente, die jeweils für jeden der Leseverstärker vorgesehen sind, derart, daß Daten zwischen jedem der Latchelemente und einem zugeordneten der Leseverstärker transferiert werden, eine Latchelementgruppe durch eine vorgegebene Zahl der Latchelemente gebildet ist, und die Latchelementgruppe in einer Eins-zu-Eins-Zuordnung zu der Spaltengruppe vorliegt; einem Spaltendecoder zum Ausgeben eines Spaltengruppen- Auswahlsignals zum Auswählen einer vorgegebenen Zahl der Latchgruppen, derart, daß externe Daten lediglich für die ausgewählten Latchelementgruppen geschrieben werden; gekennzeichnet durch mehrere Schreibmaskierungen-Schaltungen jeweils zum Speichern der Latchelementgruppen, in die Daten geschrieben sind und zum Freigeben des Datenschreibens in die ausgewählte Latchelementgruppe zum Transferieren zu den zugeordneten Leseverstärkern.
Ferner wird gemäß der vorliegenden Erfindung eine Serien/Parallel-Datentransformierschaltung geschaffen, enthaltend eine serielle Dateneingabevorrichtung zum Empfangen externer serieller Daten; eine Latchvorrichtung mit mehreren Latchelementen zum Latchen jeder der seriellen Daten, derart, daß eine vorbestimmte Zahl der Latchelemente eine Vielzahl von Latchgruppen bilden, die jeweils zum Ausgeben von durch die mehreren Latchelemente gehaltenen Daten als parallele Daten ausgehend hiervon vorgesehen sind; mehrere Datentransfergates, die jeweils bei einem Ausgangsanschluß gemäß der Latchelemente vorgesehen sind; und eine Transfermaskierungsvorrichtung zum Auswählen irgendeiner der Latchgruppen, zum Schreiben der seriellen Daten in die Latchelemente der ausgewählten Latchgruppe und zum Anschalten der Datentransfergates in Zuordnung zu der Latchgruppe, in die Daten geschrieben sind, und zwar zum Ausgeben der parallelen Daten hiervon bei Beibehaltung des Datentransfergates gemäß der Latchgruppe, in die Daten geschrieben sind, in geschlossenem Zustand.
Bei der Speichereinrichtung gemäß der vorliegenden Erfindung öffnet die Steuervorrichtung lediglich die Datentransfervorrichtung in Zuordnung zu den Latch- Schaltungen, bei denen Daten geschrieben wurden, so daß sich Daten von den Latch-Schaltungen zu den Leseverstärkern transferieren lassen. Demnach werden lediglich die erforderlichen Daten durch die Latch-Schaltungen gehalten, so daß es möglich ist, ein überflüssiges Datenschreiben zu den Latch-Schaltungen zu eliminieren, wodurch ein hochschneller Datentransfer realisiert ist.

KURZE BESCHREIBUNG DER ZEICHNUNG

Fig. 1 zeigt ein schematisches Blockschaltbild zum Darstellen einer Ausführungsform der Speichereinrichtung der vorliegenden Erfindung;
Fig. 1A zeigt einen Teil in praktischerer Weise der in Fig. 1 gezeigten Schaltung;
Fig. 2 zeigt ein detailliertes Schaltungsbild zum Darstellen des wesentlichen Abschnittes im Zusammenhang mit dem in Figur gezeigten Datentransferbetrieb;
Fig. 2A zeigt ein detailliertes Blockschaltbild zum Darstellen der Spaltenblöcke gemäß den geradzahligen Ordnungszahlen;
Fig. 2B zeigt ein detailliertes Blockschaltbild zum Darstellen der Spaltenblöcke gemäß den ungeradzahligen Ordnungszahlen;
Fig. 2C zeigt ein Flußdiagramm von Daten einer Schreibprozedur gemäß der vorliegenden Erfindung;
Fig. 2D zeigt ein Zeitablaufdiagramm zum Darstellen des Betriebs der in Fig. 2C gezeigten Datenüberschreibprozedur;
Fig. 3 zeigt ein praktisches Schaltungsbild zum Darstellen des in den Fig. 1 und 2 gezeigten Schaltungsblocks zum Maskieren beim Byte-Schreiben; und
Fig. 4 zeigt ein praktisches Schaltbild zum Darstellen des in Fig. 1 gezeigten Lesedecoders für ein Bytepaar.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN

Die Ausführungsform der Speichereinrichtung gemäß der vorliegenden Erfindung wird hier nachfolgend unter Bezug auf die beiliegende Zeichnung beschrieben.
Die Fig. 1 zeigt ein schematisches Blockschaltbild zum Darstellen einer Ausführungsform der Speichereinrichtung gemäß der vorliegenden Erfindung, in der die Schaltungskonfiguration im Zusammenhang mit lediglich dem Zeilenrichtungszugriff gezeigt ist. In Fig. 1 sind zwei 256- Kbit-Zellblöcke 11 als Teil eines Speicherzellenfelds gezeigt. Ferner besteht jeder Zellblock 11 aus 256 Zeilen x 1024 Spalten.
Auf beiden Seiten jedes Zellblocks 11 sind 512 Spaltenleseverstärker 3 angeordnet. Ferner sind auf beiden Seiten jedes Zellblocks Latchelemente (SRAM Zellen) 2 angeordnet, auf die direkt von der Außenseite zugegriffen werden kann (ihre Zahl ist gleich zu derjenigen der Leseverstärker 3). Diese Latchelemente sind so aufgebaut, daß auf sie für jeweils 8 Bit, d. h. in Einheit eines Bytes, simultan zugegriffen werden kann.
Als Bytedaten-Transferpfad sind jeweils Bytedatenleitungen 4 in der Nähe der Latchelemente 2 angeordnet. Ferner ist ein Schaltungsblock zum Maskieren für das Byteschreiben 1 für jedes Latchelement 2 vorgesehen, damit der Datentransfer zwischen den Latchelementen 2 und den zugeordneten Leseverstärkern 3 lediglich dann ermöglicht wird, wenn Bytedaten von einer Bytedatenleitung 4 zu den Latchelementen 2 geschrieben sind.
Zwischen den zwei Zellblöcken 11 mit 256 Kbit sind Spaltendecoder 9 zum Auswählen der Latchelemente 2 gemäß einer Einheit von einem Byte vorgesehen. Die Spaltendecoder 9 werden gemeinsam in die Zellblöcke beider Seiten 11 so eingesetzt, daß lediglich einer der Zellblöcke 11 in einem unterteilten Betrieb aktiviert ist.
Die Latchelemente 2 sind an beiden Seiten jedes Zellblocks 11 angeordnet. Ferner ist jeweils an beiden Seiten der Latchelemente 2 ein Lesedecoder für ein Bytepaar 8 vorgesehen. Der Bytepaar-Decoder 8 entscheidet, ob die beidseitigen Latchelemente 2 als ein Paar ausgewählt werden, oder ob lediglich die Latchelemente einer Seite 2 einzeln ausgewählt werden. Werden die Latchelemente einer Seite 2 ausgewählt, so weisen die Nummern der Spaltendecoder 9 gemäß den Latchelementen 2 die Werte n-1, n, n+1, ... auf. Auf der Grundlage der Nummern der Spaltendecoder 9 werden die Auswahlbedingungen bestimmt. Beispielsweise im Fall gemäß n- 1, werden Latchelemente 2, die an der Seite entgegengesetzt zu den Spaltendecodern 9 angeordnet sind, ausgewählt; in dem Fall gemäß n, werden die auf derselben Seite wie die Spaltendecoder 9 angeordneten Latchelemente 2 ausgewählt; usw..
Die Fig. 2 zeigt eine praktische Schaltung im Zusammenhang mit dem wesentlichen Abschnitt für den in Fig. 1 gezeigten Datentransfer, und es sind die Leseverstärker 3, die Latchelemente 2, die Bytedatenleitungen 4, der Schaltungsblock zum Maskieren beim Byteschreiben 1 gezeigt, und Steuersignale sind an einer Seite (der rechten Seite nach Fig. 1) des Zellblocks 11 angeordnet.
Die auf einer Seite des Zellblocks 11 vorgesehenen acht Leseverstärker 3(0) bis 3(7) sind mit den acht Latchelementen 2(0) bis 2(7) jeweils über 8 Schalttransistoren T verbunden. Andererseits wird durch den Schaltungsblock zum Maskieren beim Byteschreiben 1 ein Bytetransfersignal BX, das an den Gates der Schalttransistoren T anliegt, gebildet. Ändert sich beim Transfer dieses Bytetransfersignal BX zu einem H-Pegel, so können Daten selektiv für jedes Byte in die Latchelemente 2 geschrieben werden.
Die 8 Latchelemente 2 zum Bilden eines Bytes sind jeweils mit den 8-paarweise vorgesehenen Bytedatenleitungen 4(00), 4(01) bis 4(70), 4(71) über Gates G angeschlossen. Ferner werden Daten simultan zu den Latchelementen 2 transferiert, gemäß dem Byte, bei dem sich die Auswahlsignale CSL der ausgewählten Spaltendecoder 9 zu dem H-Pegel ändern.
Ändert sich das Auswahlsignal CSL zu dem "H"-Pegel, so speichert der Schaltungsblock zum Maskieren beim Byteschreiben 1 diesen H-Pegel. Hiernach wird dann, wenn sich ein Worttransfersignal /WX zu dem L-Pegel ändert, das Bytetransfersignal BX zu dem H-Pegel so gesetzt, daß bereits in die Latchelemente 2 geschriebene Daten jeweils zu den Leseverstärkern 3 transferiert werden.
Ein Signallesebyte /RB wird zum Lesen von Daten von irgendeinem der Bytes beim Datenlesen eingesetzt, unabhängig von dem Auswahlsignal CSL. In anderen Worten ausgedrückt, wird dann, wenn das Signal Lesebyte/RB zu dem L-Pegel gesetzt ist, das Bytetransfersignal BX zu dem H-Pegel gesetzt, damit Daten der Leseverstärker 3 jeweils zu allen Latchelementen 2 transferiert werden.
Eine praktischere Ausführung der in den Fig. 1 und 2 gezeigten Schaltungen sind jeweils in den Fig. 1A, 2A und 2B gezeigt.
Die Fig. 1A zeigt einen Teil der in Fig. 1 gezeigten Schaltung. In Fig. 1A wurden dieselben Bezugszeichen für ähnliche Elemente beibehalten, die dieselben Funktionen wie bei dem in Fig. 1 gezeigten Fall aufweisen. Der Zellblock 11 besteht aus 128 Einheiten von Spaltenblöcken CB&sub0; bis CB&sub1;&sub2;&sub7;, und jeder Spaltenblock besteht aus 8 Spalten. Die zwei benachbarten Spaltenblöcke CBi bis CBi+1 sind nach Fig. 1A symmetrisch angeordnet. Detaillierter sind die Spaltenblöcke mit ungerader Ordnungszahl CB&sub0;, CB&sub2;, ... - wie in Fig. 2B gezeigt - angeordnet, und die Spaltenblöcke gerader Ordnungszahl CB&sub1;, CB&sub3;, ... sind, wie in Fig. 2A gezeigt - angeordnet. Mit den jeweiligen Spaltenblöcken CBi und CBi+1 sind die auf beiden Seiten der Spaltenblöcke angeordneten Blockschaltungen zum Maskieren beim Byteschreiben 1i und 1i+1 jeweils angeschlossen. Der Grund dafür, daß die Blockschaltung 1 zum Maskieren beim Byteschreiben auf beiden Seiten - wie in Fig. 1A gezeigt - angeordnet ist, besteht darin, daß es aufgrund der Tatsache, daß die Größe dieser Schaltung 1 relativ groß ist, relativ schwierig ist, diese Schaltung auf lediglich einer Seite des Spaltenblocks anzuordnen. Durch das oben beschriebene Layout ist es möglich, die Musterfläche der Einrichtung zu reduzieren. An jeder Blockschaltung zum Maskieren beim Byteschreiben 1i liegt ein Auswahlsignal CSLi ausgehend von dem Spaltendecoder 9 zusammen mit den Signalen /RB und /WX an, die von der Steuerschaltung CC aus anliegen.
Die Fig. 2A zeigt den wesentlichen Abschnitt des in Fig. 1A gezeigten Spaltenblocks CB&sub1;, derart, daß der Spaltenblock CB&sub1; aus 8 Spalten C&sub0; bis C&sub7; aufgebaut ist.
Der Lesebetrieb läßt sich wie folgt durchführen: beispielsweise dann, wenn eine Wortleitung WL&sub0; aktiviert ist, werden Daten der Speicherzelle MC zu den Bitleitungen BL&sub0; und /BL&sub0; gelesen, die vorab durch die Entzerrungsvorrichtung EQ&sub0; entzerrt sind. Die Lesedaten werden gelesen und ferner durch den Leseverstärker (S/A) 3&sub0; verstärkt. Die durch den Leseverstärker (S/A) 3&sub0; gelesenen Daten werden durch ein Latchelement 2&sub0; über zwei Schalttransistoren T&sub0; gespeichert. Die Daten des Latchelements 2&sub0; werden zu den DQ- Datenleitungen 4(00) und 4(01) über zwei Transfergates G&sub0; übertragen. Die oben erwähnten Schalttransistoren T&sub0; werden an- oder abgeschaltet, und auf Grundlage des Signals BXi, das ausgehend von der Schaltung zum Maskieren beim Byteschreiben 1&sub1; anliegt. Die oben erwähnten Transfergates werden an- oder abgeschaltet, und zwar auf Grundlage des Auswahlsignals CSLi, das ausgehend von dem Spaltendecoder 9 anliegt.
Der Schreibbetrieb wird wie folgt durchgeführt: Hier nachfolgend wird der Fall beschrieben, bei dem lediglich Daten der zwei Spaltenblöcke CB&sub1; und CB&sub2; überschrieben werden. Die ausgehend von der Außenseite EXT anliegenden zwei 8-Bitdaten DG&sub1; und DG&sub2; werden vorab in zugeordnete Latchelemente 2&sub0; bis 2&sub7; geschrieben, und 2&sub0; bis 2&sub7; der Spalktenblöcke CB&sub1; und CB&sub2; sind über die DQ-Puffer DB in zwei Zeiteinheiten aufgeteilt (Datenlasten 1 und 2). Hiernach werden die gelatchten Daten zu zugeordneten 8-Bit- Speicherzellen transferiert und hierin gespeichert, die mit den aktivierten Wortleitungen der Spaltenblöcke CB&sub1; und CB&sub2; verbunden sind. Bei diesem Transfer werden die Schalttransistoren T, die mit den nicht zu überschreibenden Spaltenblöcken CB&sub0; und CB&sub3; bis CB&sub1;&sub2;&sub7; (in die keine Daten geschrieben werden) verbunden sind, abgeschaltet gehalten (d. h., maskiert). Demnach ist es möglich, zu vermeiden, daß Daten in den nicht zu überschreibenden Datenblöcken zerstört werden.
Der oben erwähnte Datenschreibbetrieb wird nachfolgend weiter detaillierter unter Bezug auf ein in Fig. 2C gezeigtes Flußdiagramm und ein in Fig. 2D gezeigtes Zeitablaufdiagramm beschrieben.
(i) Im (Schritt S1) erfolgt das Durchführen einer Datenlast 1. D. h., das Spaltenauswahlsignal CSL&sub1; wird zum Bestimmen einer Spaltenadresse in dem Spaltenblock CB&sub1; (im Zeitpunkt t&sub0;) ausgegeben. Ferner werden die Transfergates G angeschaltet, so daß Daten (DG1) von den DQ Leitungen zu dem Latchelement 2 transferiert und anschließend hierin (im Zeitpunkt t&sub0;) gespeichert werden.
(ii) Im (Schritt S&sub2;) erfolgt das Durchführen einer Datenlast 2. D. h., das Spaltenauswahlsignal CSL&sub2; wird zum Bestimmen einer Spaltenadresse in dem Spaltenblock CB&sub2; (im Zeitpunkt t&sub1;) ausgegeben. Ferner werden die Transfergates angeschaltet, so daß Daten (DG2) von den DQ-Leitungen zu dem Latchelement 2 transferiert und hierin (im Zeitpunkt t&sub1;) gespeichert werden.
(iii) Die Wortleitung WL ist aktiviert (im Schritt S3, zum Zeitpunkt t&sub2;).
(iv) Lediglich bei den Spaltenblöcken CB&sub1; und CB&sub2; werden die Schalttransistoren T auf der Grundlage der Signale BX&sub1; und BX&sub2; angeschaltet, so daß Daten von dem Latchelement zu den Leseverstärkern 3 (im Schritt S4 und im Zeitpunkt t&sub3;) transferiert werden. In den anderen Spaltenblöcken CB&sub0;, CB&sub3;, ..., CB&sub1;&sub2;&sub7;, wird der oben beschriebene Datentransfer nicht durchgeführt.
(v) Bei den oben erwähnten Maskierungsbedingungen ist das Signal /SAN zu einem niedrigen Pegel gesetzt, und das Signal SAP ist zu einem hohen Pegel (im Schritt S5 und in einem Zeitpunkt t&sub4;) gesetzt. Hierdurch lassen sich Daten lediglich bei den Spaltenblöcken CB&sub1; und CB&sub2; überschreiben. In den anderen Spaltenblöcken werden die von ihren Spaltenblöcken gelesenen Daten wieder so, wie sie sind, geschrieben, so daß es möglich ist, zu vermeiden, daß Daten in den anderen Spaltenblöcken zerstört werden.
Der oben erwähnte Steuerbetrieb läßt sich unter Steuerung der Steuerschaltung CC durchführen.
Die Fig. 3 zeigt eine praktische Umsetzung des in den Fig. 1 und 2 gezeigten Schaltungsblocks zum Maskieren beim Byteschreiben 1. Wie in Fig. 3 gezeigt, wird das Auswahlsignal BSL bei dem Gate eines N-Kanal MOS Transistors 20 eingegeben. Ferner wird das Worttransfersignal /WX an die Gates eines P-Kanal-MOS-Transistors 22 abgegeben, sowie eines N-Kanal-MOS-Transistors 26, und des P-Kanal-MOS-Transistors 30 und eines N-Kanal-MOS-Transistors 31. Andererseits wird das Signallesebyte /RB bei dem Gate eines P-Kanal-MOS- Transistors 32 eingegeben. Ferner ist die Source des Transistors 20 mit einer Versorgungsspannung mit niedrigem Potential über einen N-Kanal-MOS-Transistor 21 verbunden. Die Drain der Elektrode des Transistors 20 ist mit einer Versorgungsspannung mit hohem Potential über P-Kanal-MOS- Transistoren 22 und 23 verbunden. Die Drain-Elektrode des Transistors 20 ist mit der Source-Elektrode des Transistors 26 über zwei entgegengesetzt parallel verbundene Inverterschaltungen 24 und 25 verbunden. Die Drain-Elektrode des Transistors 26 ist mit den Gate-Elektroden des Transistors 21 und des P-Kanal-MOS-Transistors 22 und 29 über zwei entgegengesetzt parallel verbundene Inverterschaltungen 27 und 28 verbunden. Die Source-Elektrode des Transistors 29 ist mit der Versorgungsspannung mit hohem Potential verbunden, und die Drain-Elektrode hiervon ist mit den Source-Elektroden jedes der Transistoren 30 und 32 verbunden. Ferner ist die Source-Elektrode des Transistors 32 mit der Versorgungsspannung mit hohem Potential verbunden, und die Source-Elektrode des Transistors 31 ist mit der Versorgungsspannung mit niedrigem Potential verbunden. Ferner wird das Bytetransfersignal BX von den Drain-Elektroden der Transistoren 30 und 31 ausgegeben. Nach der obigen Beschreibung sind die zwei Inverterschaltungen 24 und 25 mit einer Eingangsdaten-Selbsthaltefunktion versehen, worauf hiernach als erste Registerschaltung RC1 Bezug genommen wird. In derselben Weise sind die beiden Inverterschaltungen 27 und 28 mit der ähnlichen Selbsthaltefunktion versehen, worauf hiernach als zweite Registerschatlung RC2 Bezug genommen wird.
Bei der oben beschriebenen Schaltungskonfiguration wird der Pegel des Auswahlsignals CSL durch die erste Registerschaltung RC1 gehalten. Die in Serie zu der ersten Registerschaltung RC1 angeschlossene zweite Registerschaltung RC2 ist zum Erzeugen des Bytetransfersignals BX für den Byte- Latch-Transfer - falls erforderlich - vorgesehen, und zwar in Ansprechen auf das durch den Transistor 26 gehaltene Auswahlsignal CSL.
Die erste Registerschaltung RC1 speichert den H-Pegel des Auswahlsignals CS in den folgenden beiden Fällen:
(1) Den Fall, bei dem Daten nicht transferiert werden und ferner das Worttransfersignal /WX zum Transferieren von Daten zu dem Leseverstärker 3 auf dem H-Pegel liegt, so daß der Transistor 26 angeschaltet ist und der Transistor 22 abgeschaltet ist, zum Auswählen der Schaltung zum Maskieren beim Bytelesen 1 zum ersten Mal. In anderen Worten ausgedrückt, bei dem Fall, bei dem der Transistor 21 angeschaltet ist und ferner der Transistor 22 abgeschaltet ist.
(2) Den Fall, bei dem Daten transferiert werden und ferner das Worttransfersignal /WX bei dem L-Pegel liegt, so daß der Transistor 26 abgeschaltet ist und der Transistor 22 angeschaltet ist, und bei dem ferner die Ausgangsgröße der zweiten Registerschaltung bei dem H-Pegel liegt, so daß der Transistor 23 abgeschaltet ist und der Transistor 21 angeschaltet ist. D. h., den Fall des Latchelements, zu dem Daten transferiert werden.
Der Status der ersten Registerschaltung RC1 wird unabhängig von dem Pegel des Auswahlsignals CSL dann rückgesetzt, wenn Daten transferiert werden und ferner die Ausgangsgröße der zweiten Registerschaltung CR2 bei dem L-Pegel liegt, d. h., bei Entsprechung zu dem Latchelement, zu dem Daten nun transferiert werden, da die Transistoren 23 und 22 beide angeschaltet sind und der Transistor 21 abgeschaltet ist.
Durch den oben beschriebenen Betriebsablauf erfolgt der Datentransfer auf der Grundlage lediglich des Auswahlsignals CSL, das vor dem Transferstartzeitpunkt ausgewählt ist, und diese Latchelemente 2 werden zu dem Nichtauswahlstatus nach dem Datentransfer rückgesetzt. Ferner können die während dem Transfer ausgewählten Latchelemente 2 Daten bei dem nachfolgenden Datentransfer transferieren, so daß es möglich ist, daß die Kontinuität des Datenschreibens bei den Latchelementen 2 garantiert ist. Ferner wird bei dem Speicherinitialisierbetrieb zum Rücksetzen der ersten Registerschaltung RC1 das Worttransfersignal /WX von dem H- Pegel zu dem L-Pegel geändert, und anschließend zu dem H- Pegel rückgeführt. Andererseits empfängt die zweite Registerschaltung RC2 die Ausgangsgröße der ersten Registerschaltung CR1, und sie enthält die empfangene Ausgangsgröße als Information zum Ausgeben des Bytetransfersignals BX während der Periode, die sich von derjenigen des Datentransfers unterscheidet. Ferner sind die erste und zweite Registerschaltung RC1 und RC2 voneinander während der Datentransferperiode durch den Transistor 26 auf der Grundlage des an dem Gate hiervon anliegenden Worttransfersignals /WX getrennt.
Ferner wird das an dem Gate des Trasistors 32 eingegebene Signallesbaye /RB zum Ändern des Bytetransfersignals BX (als Datentransfersteuersignal) zu dem H-Pegel während der Datentransferperiode eingesetzt, und unabhängig von dem Status der zweiten Registerschaltung RC2.
In anderen Worten ausgedrückt, enthält der Schaltungsblock zum Maskieren beim Byteschreiben 1 die erste Registerschaltung RC1 zum Speichern der Auswahl der Gruppe der Latchelemente 2, und die zweite Registerschaltung RC1 zum Halten des Status des ersten Registers (das mit dem zweiten Register RC2 über den Transistor (das Schaltelement) 26 verbunden ist), und zwar als Information zum Bilden des Bytetransfersignals BX. Demnach ist dann, wenn Daten zu den Leseverstärkern 3 transferiert werden, die erste Registerschaltung RC1 von der zweiten Registerschaltung RC2 durch den Schalttransistor 26 so getrennt, daß die erste Registerschaltung RC1 den während dieser Trennperiode gewählten Status halten kann. Ferner kann die zweite Registerschaltung RC2 den Status der ersten Registerschaltung RC1 unmittelbar vor dem Transfer der Daten halten, und zwar zum Bilden des Bytetransfersignals BX.
Durch den oben beschriebenen Betrieb ist es möglich, die unnütze Zeit im Zusammenhang mit dem hochschnellen Datenzugriff zu eliminieren, wodurch ein hoch wirksamer Betrieb jenseits der dynamischen Speichereinrichtung ermöglicht wird.
Die Fig. 4 zeigt ein detailliertes Blockschaltbild zum Darstellen des Lesedecoders für das Bytepaar 8 zum Ändern des Auswahlmodus der Latchelemente 2 durch den Spaltendecoder 9. Wie in Fig. 4 gezeigt, werden ein Auswahlsignal CSL und ein Signallesebyte RB bei einer NOR-Schaltung 34 über eine UND- Schaltung 33 eingegeben. Ein Auswahlsignal CSLn-1 wird direkt bei einer NOR-Schaltung 34 eingegeben. Die Ausgangsgröße der NOR-Schaltung 34 wird als Auswahlsignale über eine Inverterschaltung 34 ausgegeben. In derselben Weise werden ein Auswahlsignal CSLn+1 und ein Signallesebyte RB bei einer NOR-Schaltung 37 über eine UND-Schaltung 36 eingegeben. Ein Auswahlsignal CSLn wird direkt bei einer NOR-Schaltung 37 eingegeben. Die Ausgangsgröße der NOR-Schaltung 37 wird als anderes Auswahlsignal CSL über eine Inverterschaltung 38 ausgegeben.
In anderen Worten ausgedrückt ist es dann, wenn Bytedaten von dem Zellblock 11 gelesen werden, möglich, zwei fortlaufende Bytedaten von einem Zellblock 11 durch Einsatz der Bytedatenleitungen 4 zu lesen, die an beiden Seiten des Zellblocks 11 angeordnet sind. Ferner ist es beim Datenschreiben selbstverständlich möglich, zwei Byte fortlaufender Daten gleichzeitig in derselben Weise zu schreiben.
Wie oben beschrieben, wird der Lesedecoder für ein Bytepaar 8 zum Umändern des Zwei-Byte-Datenlesens/Schreibens zu dem gewöhnlichen Ein-Byte-Datenlesen/Schreiben oder vice versa eingesetzt.
Hier läßt sich der Ein-Bytemodus und der Zwei-Bytemodus auf der Grundlage des Signals RB (des invertierten Signals des Signallesebytes /RB) schalten.
Liegt das Signallesebyte /RB bei dem L-Pegel, so wird das Auswahlsignal CSL zu dem H-Pegel selbst dann gesetzt, wenn die nachfolgenden Spaltendecoder 9 ausgewählt sind. Sind die Spaltendecoder 9 ausgewählt, so liegen zwei fortlaufende Auswahlsignals CSL beide auf dem H-Pegel, so daß sich zwei Latchelemente 2 auswählen lassen.
Andererseits liegen dann, wenn das Signallesebyte /RB bei dem H-Pegel liegt, lediglich die Auswahlsignale CSL in Zuordnung zu dem jeweiligen Spaltendecoder 9 auf dem H-Pegel.
Wie oben beschrieben, werden bei der Speichereinrichtung gemäß der vorliegenden Erfindung in den dynamischen Speicher dann, wenn Daten temporär durch die Latchelemente 2 gespeichert und anschließend zu oder von dem Zellblock 11 transferiert werden, die zwischen dem Zellblock 11 und den Leseverstärkern 3 zwischenangeordneten Transfergates unabhängig für jede Gruppe von mindestens zwei Latachelementen 2 gesteuert. Ferner sind die Schaltungsblöcke zum Maskieren beim Byteschreiben 1 für die oben erwähnte Steuerung für jede Gruppe der Latchelemente 2 angeordnet. Werden Daten zu den Leseverstärkern 3 transferiert, so läßt sich der Datentransfer lediglich in der Gruppe der Latchelemente 2 durchführen, bei der Daten geschrieben werden, jedoch läßt sich der Datentransfer nicht in der Gruppe der Latchelemente 2 durchführen, bei der Daten nicht geschrieben werden, und zwar durch Halten der Transfergates in geschlossenem Zustand. Durch diese Vorgehensweise ist es möglich, die Zugriffsgeschwindigkeit bei dem dynamischen Speicher spürbar zu verbessern.
Ferner ist es bei der Speichereinrichtung gemäß der vorliegenden Erfindung aufgrund der Tatsache, daß Bytedaten seriell eingegeben werden und ferner diese Bytedaten zu dem DRAM zeitlich parallel übertragen werden, möglich, die Latchelemente 2 und die Schaltungsblöcke zum Maskieren beim Byteschreiben 11, usw., als Seriell/Parallel- Datentransformierschaltung anzusehen, die so aufgebaut ist, daß sich die Datenausgänge für jeden Datenblock steuern lassen.
In anderen Worten ausgedrückt, ist bei der Serien/Parallel- Datentransformierschaltung derart, daß Daten seriell zu den Latchelementen 2 in Zuordnung zu jeder Datengruppe in Serie eingegeben werden und ferner diese Daten der Latchelemente 2 gleichzeitig für den Datentransfer ausgegeben werden, der Aufbau so, daß die Transfergates zum Ausgeben paralleler Daten in einer solchen Weise vorgesehen sind, daß sich die Transfergate unabhängig für jede Gruppe der mehreren Latchelemente 2 steuern lassen, und ferner ist der Schaltungsblock zum Maskieren beim Byteschreiben 1 für diese Steuerung für jeden Block der Latchelemente 2 vorgesehen. Demnach wird bei der parallelen Ausgabe der Daten der Datentransfer so gesteuert, daß Daten zu und von lediglich der Gruppe der Latchelemente 2 transferiert werden, bei der Daten geschrieben sind, und Daten werden nicht zu und von lediglich der Gruppe der Latchelemente 2 transferiert, zu der Daten nicht geschrieben sind. Die oben erwähnte Funktion läßt sich dahingehend verstehen, daß lediglich die Latchelemente 2, bei denen Daten seriell eingegeben sind, als Serien/Parallel-Datentransformierschaltung funktionieren kann.
Mit dem oben beschriebenen Aufbau ist es möglich, die Datentransfergeschwindigkeit spürbar zu verbessern, da sich die Datentransferwirksamkeit spürbar in der Serien/Parallal- Datentransformierschaltung dann verbessern läßt, wenn dieser Aufbau bei der dynamischen Speichereinrichtung angewandt wird.
Wie oben beschrieben, ist es möglich, einen hochschnellen Zugriff auf das DRAM zu realisieren, und zwar bei dem DRAM von dem Typ derart, daß das SRAM zwischeneingefügt ist, und zwar zum Übertragen von Daten mit hoher Geschwindigkeit zu und von den Speicherzellen fortlaufend während der Datentransferperiode, und bei der Speichereinrichtung gemäß der vorliegenden Erfindung, da sich lediglich irgendwelche bestimmten Daten zu und von den Speicherzellen transferieren lassen.
Bei der Speichereinrichtung gemäß der vorliegenden Erfindung ist es aufgrund der Tatsache, daß Daten von lediglich den Latchschaltungen (zu denen Daten geschrieben sind) ausgegeben und anschließend zu den Leseverstärkerschaltungen transferiert werden, möglich, das Datenschreiben der Latchschaltungen in Zuordnung zu den Bits (bei denen kein Datenschreiben erforderlich ist) zu eliminieren, wodurch der hochschnelle Zugriff realisiert ist. Ferner läßt sich in der Serien/Parallel-Datentransformierschaltung die Transformierwirksamkeit erhöhen, da Daten lediglich in den Latchschaltungen (zu denen serielle Daten geschrieben sind), parallel transformiert und anschließend ausgegeben werden.

Claims

1. Speichereinrichtung, enthaltend:

mindestens einen Speicherblock (11) mit mehreren Speicherzellen, die grob in ein Matrixmuster angeordnet sind, derart, daß eine Spaltengruppe durch eine vorgegebene Zahl der Spalten gebildet ist;

mehrere Leseverstärker (3), die jeweils für jede der Spalten vorgesehen sind;

mehrere Latchelemente (2), die jeweils für jeden der Leseverstärker (3) vorgesehen sind, derart, daß Daten zwischen jedem der Latchelemente (2) und einem zugeordneten der Leseverstärker (3) transferiert werden, eine Latchelementgruppe durch eine vorgegebene Zahl der Latchelemente (2) gebildet ist, und die Latchelementgruppe in einer Eins-zu-Eins-Zuordnung zu der Spaltengruppe vorliegt;

Ein Spaltendecoder (9) zum Ausgeben eines Spaltengruppen-Auswahlsignals (CSL) zum Auswählen einer vorgegebenen Zahl der Latchgruppen, derart, daß externe Daten lediglich für die ausgewählten Latchelementgruppen geschrieben werden;

gekennzeichnet durch

mehrere Schreibmaskierungen-Schaltungen (1) jeweils zum Speichern der Latchelementgruppen, in die Daten geschrieben sind und zum Freigeben des Datenschreibens in die ausgewählte Latchelementgruppe zum Transferieren zu den zugeordneten Leseverstärkern (3).

2. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Transfergate (T) zwischen jedem der Leseverstärker (3) und jedem der Latchelemente (2) angeschlossen ist, daß eine Transfergategruppe durch eine vorgegebene Zahl der Transfergates (T) gebildet ist, derart, daß jede der Transfergategruppe jeder der Latchelementgruppen zugeordnet ist und jeder der Schreibmaskierungsschaltungen (1) eine der Transfergategruppen an/abschaltet.

3. Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jedes der Latchelemente (2) mit jeder der Datenleitungen (4) zum Transferieren von Daten zu und von der Außenseite verbunden ist, daß Gatevorrichtungen (G) zwischen jedem der Latchelemente (2) und jeder der Datenleitungen (4) zum An/Abschalten der Verbindung zwischen jedem der Latchelemente (2) und jeder der Datenleitungen (4) angeschlossen sind, daß eine Gate-Vorrichtungsgruppe durch eine vorgegebene Zahl der Gate-Vorrichtungen (G) gebildet ist und jeder der Gate-Vorrichtungsgruppen selektiv durch den Spaltendecoder (9) angeschaltet ist.

4. Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß sie ferner mehrere Vorrichtung für den gleichzeitigen Zugriff auf die Spaltengruppen 8 enthält, zum Empfangen des Spaltengruppen- Auswahlsignals, das durch den Spaltendecoder (9) vorgegeben ist, und zum Ausgeben eines anderen Auswahlsignals zum Auswählen einer vorgegebenen Zahl der Spaltengruppen in Nachbarschaft zu der Spaltengruppe gemäß dem empfangenden Spaltengruppen-Auswahlsignal (CSL) derart, daß immer dann, wenn das Spaltengruppen- Auswahlsignal zum Auswählen einer Spaltengruppe durch den Spaltendecoder ausgegeben ist, ein gleichzeitiger Zugriff auf eine vorgegebene Zahl von Spaltengruppen in der Nähe der ausgewählten Spaltengruppe erfolgt.

5. Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie ferner eine Vorrichtung für den gleichzeitigen Zugriff auf die Spaltengruppen (8) enthält, derart, daß bei Empfang des durch den Spaltendecoder (9) abgegebenen Spaltengruppen- Auswahlsignals (CSL) die Vorrichtung für den gleichzeitigen Zugriff auf die mehreren Spaltengruppen (8) eine Spaltengruppe in der Nachbarschaft der Spaltengruppe gemäß dem empfangenen Spaltengruppen- Auswahlsignal (CSL) auswählt, damit der gleichzeitige Zugriff auf die beiden Spaltengruppen ermöglicht ist.

6. Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Vorrichtung für den gleichzeitigen Zugriff auf die Spaltengruppe (8) ein Lesedecoder für ein Spaltengruppenpaar ist.

7. Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Vorrichtung für den gleichzeitigen Zugriff auf die Spaltengruppe (8) ein Schreibdecoder für ein Spaltengruppenpaar ist.

8. Speichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Vorrichtung für den gleichzeitigen Zugriff auf die Spaltengruppe (8) ein Lese/Schreibdecoder für ein Spaltengruppenpaar ist.

9. Speichereinrichtung nach Anspruch 1, 3, 4 oder 5, dadurch gekennzeichnet, daß die Schreibmaskierschaltung (1) enthält:

eine erste Registerschaltung (RC1) zum Speichern der Auswahl in einem vorgegebenen Zeitpunkt dann, wenn die dieser zugeordnete Latchgruppe ausgewählt ist und hierdurch Daten geschrieben sind;

eine zweite Registerschaltung (RC2), die in Serie zu der ersten Registerschaltung (CR1) über ein Schaltelement (26) angeschlossen ist, und zwar zum Speichern der Information, die in dem ersten Register (RC1) gespeichert ist, als Information zum Erzeugen eines Signals zum Steuern des Transfergates (T); derart, daß

dann, wenn Daten von dem Latchelement (2) zu dem Leseverstärker (3) transferiert werden, das Schaltelement (26) zum Abtrennen der ersten Registerschaltung (CR1) von der zweiten Registerschaltung (CR2) abgetrennt ist, unter Beibehaltung des Speicherns der Auswahl der Latchgruppe in diesem abgetrennten Status in der ersten Registerschaltung; und

Daten, die in der ersten Registerschaltung (CR1) unmittelbar vor dem Datentransfer gespeichert sind, zu der zweiten Registerschaltung (CR2) als Information zum Erzeugen des Signals zum Steuern des Transfergates (T) ausgegeben werden.

10. Speichereinrichtung nach Anspruch 1, 2, 3, 4 oder 5, dadurch gekennzeichnet, daß der Speicherzellblock (11) in der Mitte der Einrichtung ausgebildet ist; derart, daß die Leseverstärker (3), die Latchelemente (2) und die Schreibmaskierschaltungen (1) in Folge an beiden Seiten des Blocks (11) so angeordnet sind, daß sie den Block in symmetrischer Positionsbeziehung relativ zueinander in Sandwichstruktur umgeben; und der Spaltendecoder (9) an der Außenseite einer der Schreibmaskierschaltungen (1) angeordnet ist.

11. Speichereinrichtung nach Anspruch 1, 2, 3, 4 oder 5, dadurch gekennzeichnet, daß zwei der Speicherzellenblöcke vorgesehen sind; derart, daß der Spaltendecoder (9) in der Mitte zwischen zwei Speicherzellenblöcken (11, 11) angeordnet ist; und die Schreibmaskierschaltung (1) die Latchelemente (2) und die Leseverstärker (3) in Folge auf beiden Seiten des Spaltendecoders (9) so angeorndet sind, daß sie den Spaltendecoder (9) in Sandwichstruktur umfassen.

12. Serien/Parallel-Datentransformierschaltung, enthaltend:

eine serielle Dateneingabevorrichtung (4, G) zum Empfangen externer serieller Daten;

eine Latchvorrichtung mit mehreren Latchelementen (2) zum Latchen jeder der seriellen Daten, derart, daß eine vorbestimmte Zahl der Latchelemente (2) eine Vielzahl von Latchgruppen bilden, die jeweils zum Ausgeben von durch die mehreren Latchelemente (2) gehaltenen Daten als Paralleldaten ausgehend hiervon vorgesehen sind;

mehrere Datentransfergates (T), die jeweils bei einem Ausgangsanschluß gemäß der Latchelemente (2) vorgesehen sind; und

eine Transfermaskierungsvorrichtung zum Auswählen irgendeiner der Latchgruppen, zum Schreiben der seriellen Daten in die Latchelemente der ausgewählten Latchgruppe und zum Anschalten der Datentransfergates (T) in Zuordnung zu der Latchgruppe, in die Daten geschrieben sind, und zwar zum Ausgeben der parallelen Daten hiervon bei Beibehaltung des Datentransfergates (T) gemäß der Latchgruppe, in die Daten geschrieben sind, in geschlossenem Zustand.

13. Verfahren zum Schreiben von Daten zu einer Speichereinrichtung mit mehreren Spaltenleitungen jeweils mit Speicherzellen (MC), die hiermit verbunden sind, und jeweils ferner einem Leseverstärker (3), einem ersten Gate (T), einem Latchelement (2), einem zweiten Gate (G) und Datenleitungen (4), die seriell in dieser Folge hieran angeschlossen sind, enthaltend:

einen ersten Schritt zum Schreiben von Daten ausgehend von einer der Datenleitungen (4) zu einem der Latchelemente (2) in Zuordnung zu der Datenleitung (4) durch Anschalten des zweiten Gates (G) auf der Grundlage des Spaltengruppenauswahlsignals, das von einem Spaltendecoder (9) ausgegeben wird, ferner zum Speichern in einer Maskierungsvorrichtung (1) der Spaltenstelle gemäß der mit dem Latchelement (2), in dem Daten geschrieben sind, verbundenen Spaltenleitung;

einen zweiten Schritt zum Aktivieren einer Wortleitung (WL) zum Transferieren von in den Speicherzellen (MC) gespeicherten Daten zu mehreren Spaltenleitungen (BL);

einen dritten Schritt zum Anschalten lediglich des ersten Gates (T), das mit dem Schreiblatchelement (2) verbunden ist, sowie nicht zum Anschalten der ersten Gates (T), die mit den nicht geschriebenen Latchelementen (2) verbunden sind, auf der Grundlage eines durch die Maskierungsvorrichtung (1) ausgegebenen Signals (BX); und

einen vierten Schritt zum Aktivieren der Leseverstärker (3); derart, daß

die Daten von der Datenleitung (4) lediglich in die Speicherzelle (MC) geschrieben werden, die dem beschriebenen Latchelement (2) zugeordnet ist, und die von den verbleibenden Speicherzellen (MC) gelesenen Daten erneut so geschrieben werden, daß die hierin gespeicherten Daten nicht zerstört werden.