JPH01245486A

JPH01245486A - 半導体メモリ

Info

Publication number: JPH01245486A
Application number: JP63072106A
Authority: JP
Inventors: Ryosuke Matsuo; 松尾　良輔; Masaru Koyanagi; 勝小柳
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-28
Filing date: 1988-03-28
Publication date: 1989-09-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はライトパービット機能を有する半導体メモリ
に関する。

（従来の技術）ライトパービット（Ｗｒｉｔｅ　ｐｅｒ　ｂｉｔ　）　
＠能とは、データ入出力ビンが複数個設けられている多
ビツト構成のリードライトメモリにおいて、データの書
き込みを行なうか否かをビット毎に指定できる機能であ
る。つまり、メモリをイネーブルにする信号がアクティ
ブにされたとき、ライトイネーブルビンと入出力ビンの
電位の高低によってライトパービットモードの有無と、
どの入出力ビンのライトデータの書き込みを禁止するが
というマスクデータの検知が行なわれる。そして、ライ
トパービットモードのときには、ライトイネーブル状態
となったときに入出力ビンの電位によりライトデータが
検知され、書き込み可能なビットのみにデータが書き込
まれる。

第１２図は従来の半導体メモリに設けられたライトパー
ビット制御回路の構成を示すブロック図であり、第１３
図はそのタイミングチャートの一例である。第１２図に
おいて、５１はライトパービット検知回路、５２ｉ、５
２ｊはマスクデータ／ライトデータ検知回路、５３ｉ、
５３ｊは各マスクデータ／ライトデータ検知回路の制御
回路である。

メモリをイネーブルにする信号すなわちチップイネーブ
ル信号ＣＥの立ち下がりを受け、ライトパービット検知
回路５１及び制卸回路５３ｉ、５３ｊが動作を開始する
。ライトパービット検知回路５１は、データの書き込み
をイネーブルにする信号すなわちライトイネーブル信号
ＷＥの立ち下がり時の低レベルを検知して、ライトパー
ビットモードイネーブル信号ＷＰＢＥをアクティブにす
る。一方、制御回路５３ｉ　、　５３ｊはチップイネー
ブル信号ＣＥの立ち下がりを受け、制御信号φｉ、φｊ
を立ち上げる。この制御信号φｉ、φｊの立ち上がりを
受け、マスクデータ／ライトデータ検知回路５２１゜５
２ｊはそれぞれ入力ビンに供給されるデータｌ１０ｉ、
ｌ１０ｊのレベルを検知してマスク信号ＭＡＳＫｉ、Ｍ
ＡＳＫｊを制御回路５３ｉ、５３ｊに出力する。このマ
スク信号ＭＡＳＫｉ、ＭＡＳＫｊは高レベルのときには
マスク状態、すなわち書き込み禁止となり、低レベルの
ときには非マスク状態、すなわち書き込み可能となる。

このマスク信号ＭＡＳＫ　ｉ　、ＭＡＳＫｊを受けた後
、制御回路５３ｉ、５３ｊは制御信号φｉ、φｊを一旦
、立ち下げてライトイネーブル状態となるまで持つ。ラ
イトイネーブル状態になるとデータのライト動作に移る
。

この場合にはマスク信号ＭＡＳＫｊが低レベルであるた
め、制御信号φｊのみが立ち上がり、φｉは立ち上がら
ない。従って、マスクデータ／ライトデータ検知回路５
２Ｊのみが動作してｌ１０ｊのライトデータのレベルが
検知され、検知されたデータに対応してライト信号Ｄｊ
もしくはＤｊが立ち上がる。一方、履き込み禁止となっ
たｌ１０ｊのデータに対応したライト信号Ｄｉ及びＤｉ
は立ち上がらない。上記ライト信号ＤＪ、ｏｊは図示し
ない古き込み制−回路に送られ、その後、入力アドレス
に対応した図示しないメモリセルアレイ内のメモリセル
に書き込まれる。

このように従来のメモリではマスクデータとライトデー
タをマスクデータ／ライトデータ検知回路で共に検知す
るようにしている。このため、第１３図のタイミングチ
ャートに示すように、制御回路５３ｉ、５３ｊでは制御
信号φｉ、φｊを高レベルの状態から一度リセットして
低レベルに立ち下げ、再び高レベルに立ち上げるという
動作をさせる必要があるため、制御１ｌＩＪ作が複雑に
なり、これに伴って回路構成が？！雑になる欠点がある
。

ざらに、制御信号φｉ、φ」のリセッ１−期間だけデー
タライト動作の開始が遅れるので、高速動作には不向き
である。

（発明が解決しようとする課題）このようにライトパービット機能を漏えた従来のメモリ
では、回路構成がＩＩになるという欠点があり、ざらに
高速動作が行なえないという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、回路構成が簡単であり、かつ高速動
作を行なうことができる半導体メモリを提供することに
ある。

［発明の構成］（課題を解決するための手段）この発明の半導体メモリは、マスクデータを検知するマ
スクデータ検知回路とライトデータを検知するライトデ
ータ検知回路とを独立に設けるように構成したことを特
徴とする。

（作用）この発明によれば、マスクデータ検知回路とライトデー
タを検知するライトデータ検知回路とを独立に設けるよ
うにしており、制御信号のリセット動作が不要となるの
で、両検知回路のる１　１３０回路の構成が簡単になり
、データの高速ライト動作が実現できる。

（実施例）以下、図面を参照してこの発明を実施例により説明する
。第１図はこの発明に係る半導体装置リのライトパービ
ット制御回路の部分を抽出したブロック図である。

図において、１１はライトパービット検知回路、１２ｉ
、１２ｊはマスクデータ検知回路、１３は上記マスクデ
ータ検知回路１２ｉ、１２ｊの制御回路、１４１゜１４
ｊはライトデータ検知回路、１５は上記ライトデータ検
知回路１４ｉ、１４ｊの制■回路である。

上記ライトパービット検知回路１１は、チップイネーブ
ル信号ＧＥの立ち下がりを受け、ライトイネーブル信号
ＷＥのレベルに基づいてライトパービットモードの有無
を検知し、このモードが検知されたときにはライトパー
ビットイネーブル信号ＷＰＢＥをアクティブにする。こ
の信号ＷＰＢＥはマスクデータ検知回路１２ｉ、１２ｊ
に供給される。

上記マスクデータ検知回路１２ｉ、１２ｊの制御回路１
３は、チップイネーブル信号ＣＥの立ち下がりを受け、
制御信号φＭを出力する。この信号φＭはマスクデータ
検知回路１２ｉ、？２ｊに供給される。

マスクデータ検知回路１２ｉ　、　１２ｊは、信号φＭ
がアクティブにされたときに図示しない入力ビンに供給
されるデータｌ１０ｉ　、ｌ１０ｊのレベルを検知する
。また、マスクデータ検知回路１２１゜１２ｊはライト
パービットモードのとき、上記信号ＷＰＢＥを受けてマ
スク信＠ＭＡＳＫｉ　、ＭＡＳＫｊを出力する。このマ
スク信号ＭＡＳＫｉ　。

ＭＡＳＫｊは制（社）回路１５内の制御回路１５ｉ、１
５ｊに供給される。そして、チップイネーブル信号ＧＥ
がアクティブにされている期間では、上記各信号ＷＰＢ
Ｅ、ＭＡＳＫ　ｉ　、ＭＡＳＫ　ｉは対応する回路でそ
れぞれ保持される。

制御回路１５内の制御回路ｔ５ａは、ライトイネーブル
状態になると制御信号φＤｉ、φＤｊを出力する。この
信号φＤｉ、φＤｊはライトデータ検知回路１４ｉ、１
４ｊに供給される。

また、ライトデータ検知回路１４ｉ、１４ｊは制御信号
φＤｉ、φＤｊを受けて、入力ビンに供給されるデータ
ｌ１０ｉ、ｌ１０ｊのレベルを検知し、検知したデータ
と上記信号φＤ１．φＤｊに基づいてライト信号Ｄｉ、
Ｄｉ、Ｄｊ、Ｄｊを出力する。

次に上記のように構成された回路の動作を、第２図に示
したデイレイド・ライト動作時のタイミングチャートを
用いて説明する。まず、チップイネーブル信号ＣＥの立
ち下がりを受け、ライトパービット検知回路１１及びマ
スクデータ検知回路１２の制御回路１３が動作を開始す
る。ライトパービット検知回路１１はライトイネーブル
信＠ＷＥのレベルを検知し、低レベルならばライトパー
ビットモードイネーブル信号ＷＰＢＥをアクティブ状態
、すなわち高レベルにする。一方、制御回路１３はチッ
プイネーブル信号ＧＥの立ち下がりを受けて制御信号φ
Ｍを立ち上げる。

マスクデータ検知回路１２ｉ、１２ｊは上記信号φＭの
立ち上がりを受け、それぞれ入力ビンに供給されるデー
タＩ１０：、１．１０ｊのレベルを検知し、検知したデ
ータと信号ＷＰＢＥとに基づきマスク信号ＭＡＳＫｉ、
ＭＡＳＫ　ｉを出力する。このとき、図示のようにｌ１
０ｉが低レベル、ｌ１０ｊが高レベルの場合、マスク信
号ＭＡＳＫ　ｉのみが高レベルに立ち上がり、マスク信
号ＭＡＳＫｊは低レベルのままにされる。

次に、ライトイネーブル状態になった時、第２図に示す
ように、ライトイネーブル信号Ｗ　Ｅが立ち下がったと
きに制御回路１５ａは信号φＷを立も上げる。制御回路
１５ｉ、１５ｊは上記信号φＷ及びマスク信号ＭＡＳＫ
　ｉ、ＭＡＳＫｊに基づき、制御信号φＤｉ、φＤｊの
レベルを決定する。この場合、マスク信号ＭＡＳＫ　ｉ
がマスク状態になっているので、制御信号φＤｉは低レ
ベルのままにされ、制御信号φＤｊのみが高レベルにさ
れる。

この後、ライトデータ検知回路１４ｉ、１４ｊは、上記
制御信号φＷを受けて、入力ビンに供給されるデータｌ
１０ｉ、ｌ１０ｊのレベルを検知する。

この場合には、高レベルの制御信号φＤｊが供給されて
いるライトデータ検知回路１４ｊのみが検知データに基
づいてライト信号Ｄｊ、Ｄｊを出力する。そして、この
ライト信号Ｄｊ、Ｄｊを受けた図示しない書き込み制御
回路において、入力アドレスに対応した図示しないメモ
リセルアレイ内のメモリセルにデータの書き込みが行な
われる。なお、第２図中で斜線を施した領域は、その信
号がどのようなレベルになっていてもかまわないことを
意味する。

ここで、制御信号φ〜１は、ライトパービットイネーブ
ルモードが検知された後から、次にチップイネーブル信
号ＣＥが高レベルに立ち上がるまでの期間、高レベルの
ままにされており、従来の制御信号φｉ、φｊのように
一度リセットする必要はない。このため、この信号を出
力する制御回路１３の動作は従来メモリに比べて簡単に
なる。しかも、制御信号φ〜１のリセット期間が不要に
なるため、このリセット期間だけデータのライト動作の
開始を速くすることができ、高速なデータライト動作が
実現される。

第３図は上記各マスクデータ検知回路１２の具体的構成
を示す回路図である。前記の制御回路１３から出力され
る信号φＭはセンス回路２１とラッチ回路２２とに供給
されており、この信号φＭが立ち上がると、入力ビンに
供給されるデータＩ１０のレベルがセンス回路２１で検
知される。検知データはラッチ回路２２でラッチされ、
ＡＮＤゲート２３に供給される。このＡＮＤゲート２３
には前記ライトパービット検知回路１１から出力される
制御信号ＷＰＢＥが供給されるようになっており、その
出力がマスク信号ＭＡＳＫとして出力される。この回路
では、データＩ１０のレベルが低レベルのときにラッチ
回路２２のラッチデータが高レベルとなり、高レベルの
制御信号ＷＰＢＥが供給されると、マスク信号Ｍ　Ａ　
Ｓ　Ｋ　Ｇ、ｔ　７ｇ４レベルに立ち上がる。

第４図は上記ライトデータ検知回路１４の具体的構成を
示す回路図である。前記制御回路１５ａから出力される
信号φＷはセンス回路２４とラッチ回路２５とに供給さ
れている。この信号φＷが立ち上がると、入力ビンに供
給されるデータＩ１０のレベルがセンス回路２４で検知
され、その検知データがラッチ回路２５でラッチされる
。ラッチ回路２５のラッチデータはＡＮＤゲート２６に
供給されると共に、インバータ２７を介してもう１個の
ＡＮＤゲート２８に供給される。上記両ＡＮＤゲート２
６．２８には前記制御回路１５から出力される制御信号
φＤが供給されるようになっており、各ＡＮＤゲートの
出力がライト信号り、Ｄとして出力される。

この回路では、ラッチ回路２５のラッチデータがデータ
Ｉ１０のレベルと反転しており、高レベルの制御信号φ
Ｄが供給されると、ライト信号り。

Ｄのいずれか一方が高レベルに立も上がる。

第５図は上記マスクデータ検知回路１２の制御回路１３
の具体的構成を示す回路図である。この制御回路１３は
チップイープル信号ＣＥが供給されるインバータ２９で
構成されており、その反転出力が制御信号φＭとして出
力される。

第６図は上記ライトデータ検知回路１４の制御回路１５
ａの具体的構成を示す回路図−である。チップイネーブ
ル信号ＣＥは、マスクデータ検知回路１２におけるマス
クデータ検知動作とライトデータ検知回路１４における
ライトデータ検知動作を分離するための遅延回路３０を
介してＮＯＲゲート月の一方入力端に入力されている。

また、このＮ　＋、）　Ｒゲート３１の他方入力端には
ライトイネ−アル信号ＷＥが入力されており、その出力
が制御信号φＷとして出力される。

第７図は前記ライトデータ検知回路１４の制御回路１４
ｉ、１４ｊそれぞれの具体的構成を示す回路図である。

ＡＮＤゲート３２の一方入力端には前記制御信号φＷが
、他方入力端には前記マスク信号ＭＡＳＫがインバータ
３３を介してそれぞれ供給されており、ＡＮＤゲート３
２の出力が制御信号φＤとして出力される。この回路で
は、マスク信号ＭＡＳＫが低レベルにされ、信号φＷが
高レベルのときに制御信号φＤが高レベルに設定される
。

上記のように制御信号φＭを出力する制御回路１３、す
なわちインバータ２９の動作が極めて簡単であるため、
その回路構成も極めて簡単になる。

第８図はこの発明の応用例に係る半導体メモリの構成を
示すブロック図である。上記実施例回路において、ライ
トパービット検知回路１１は、チップイネーブル信号Ｃ
Ｅの立ち下がり時に、ライトイネーブル信号ＷＥのレベ
ルに基づいてライトパービットイネーブル信号ＷＰＢＥ
の活性化を行なっている。このような動作は入力アドレ
スを検知するアドレス検知回路の動作と全く同じである
。

そこで、この応用例のメモリでは、ライトパービット検
知回路１１としてアドレス検知回路１６及びその制御回
路１１とそれぞれ同（革の構成のものでライトパービッ
ト検知回路１１Ａとその制御回路１１Ｂを構成するよう
にしたものである。

第９図は上記アドレス検知回路１６の具体的な構成を示
す回路図である。制御信号入力端Ａに供給された信号が
立ら上がると、この信号が供給されるセンス回路４１で
検知信号入力端ＩＮのレベルが検知され、ラッチ回路４
２でラッチされる。この場合、ラッチデータのレベルは
検知信号入力端ＩＮのレベルとは反転している。上記ラ
ッチ回路４２のラッチデータはＡＮＤゲート４３に供給
されると共にインバータ４４を介してＡＮＤゲート４５
に供給される。また、両ＡＮＤゲート４３．４５には制
御信号入力端Ｂの信号が供給される。

このような構成の回路では、制御信号入力端Ａの信号が
立ち上がり、その後、制御信号入力端Ｂの信号が立ち上
がると、検知信号入力端ＩＮのレベルに応じて両ＡＮＤ
ゲート４３．４５から相補な信号Ｑ、Ｑが出力される。

従って、この回路に検知信号入力として外部アドレス信
号Ａｎを供給すると、出力Ｑ、Ｑとして内部で使用する
相補なアドレス対ａｎ、ａｎを得ることができる。

第１０図は上記アドレス検知回路１６の制御回路１７の
具体的な構成を示す回路図である。インバータ４６には
チップイネーブル信号ＧＥが供給されており、その反転
出力が前記第９図回路の制御信号入力端Ａに供給すべき
制御信号φＡとして出力される。上記インバータ４６の
出力である制御信号φＡは遅延回路４７に供給されてお
り、その遅延出力が制−信号入力端Ｂに供給すべき制御
信号φＢとして出力される。ここで、制御信号φＡを遅
延して制御信号φＢを得るようにしている理由は、前記
ラッチ回路４２でラッチデータが確定するまではＡＮＤ
ゲート４３．４５から信号を出力させないためである。

このように、アドレス検知回路１６は外部アドレス入力
Ａｎから回路内部で使用する相補なアドレス対ａｎ、ａ
ｎを発生するが、この動作に必要な同期信号として制御
回路１７から出力される制御信号φＡ、φＢが使用され
る。制御回路１１はチップイネーブル信号ＣＥのレベル
を変化をとらえて信号φＡ及びφＢを発生する。ライト
パービット検知回路１１Ａとその制御回路１１Ｂの動作
も上記アドレス検知回路１６とその刺部回路１１の場合
と基本的には同じである。従って、外部アドレス入力へ
〇の代わりにライトパービット検知回路１１Ａにライト
イネーブル信号ＷＥを供給することによってライトパー
ビットイネーブル信号ＷＰＢＥを発生させ、制御回路１
１Ｂではチップイープル信号ＣＥに基づいて制御信号φ
Ａ、φＢを発生させる代わりに制御信号φＷＰＡ、φＷ
ＰＢを発生させるようにすれば、ライトパービット検知
回路１１を新たに設計する必要がなくなる。

このことはマスクデータ検知回路１２とその制御回路１
３、ライトデータ検知回路１４とその制御回路１５のい
ずれか一方もしくは両方についても同様であり、それぞ
れアドレス検知回路１６及びその制御回路１７とそれぞ
れ同様の構成のものを使用し、入力信号のみを代えるこ
とによって構成することが可能である。

ざらに上記第８図の応用例回路において、ライトパービ
ット検知回路１１Ａの制御回路１１Ｂとマスクデータ検
知回路１２の制御回路１３をアドレス検知回路１６のｌ
ｌ１１１１１回路１７と共用することも可能である。

この場合には第１１図のブロック図の応用例回路に示す
ように、アドレス検知回路１６の制御回路１１から出力
される制御信号φＡを前記信号φＷＰＡ。

φＭとして使用すればよい。

［発明め効果コ以上説明したようにこの発明によれば、マスクデータ検
知回路とライトデータを検知するライトデータ検知回路
とを独立に設けるようにしたので、ｉｌｌ　Ｉｌｌ信号
のリセット動作が不要となり、回路の構成が簡単となり
かつ高速動作を実現することができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体メモリのライドパ−ピッ
ト制御回路の部分を抽出したブロック図、第２図は第１
図回路のタイミングチャート、第３図ないし第７図はそ
れぞれ上記実施例回路の各部分の具体構成を示す回路図
、第８図はこの発明の応用例の構成を示すブロック図、
第９図及び第１０図はそれぞれ上記応用例回路の各部分
の具体構成を示す回路図、第１１図はこの発明の異なる
応用例の構成を示すブロック図、第１２図は従来メモリ
のライトパービット制御回路の部分を抽出したブロック
図、第１３図はそのタイミングチャートである。１１・・・ライトパービット検知回路、１２・・・マス
クデータ検知回路、１３・・・マスクデータ検知回路の
制御回路、１４・・・ライトデータ検知回路、１５・・
・ライトデータ検知回路の制御回路、１６・・・アドレ
ス検知回路、１７・・・アドレス検知回路の制御回路、
２１．２４・・・センス回路、２２．２５・・・ラッチ
回路、２３．２６．２８．３２゜４３、４５・・・ＡＮ
Ｄゲート、３０・・・遅延回路、３１・・・ＮＯＲゲー
ト。Ｄｉ、Ｄｉ第２図第３図　　　　　　　！ん第４図第５図第６図　　　　　　第７図第９図第１０図第１２図

Claims

【特許請求の範囲】

（１）マスクデータに基づく所定ビット位置にライトデ
ータによるデータ書き込みを行なうライトパービット機
能を有する半導体メモリにおいて、上記マスクデータを
検知するマスクデータ検知回路と上記ライトデータを検
知するライトデータ検知回路とを独立に設けるように構
成したことを特徴とする半導体メモリ。
（２）前記マスクデータ検知回路、ライトデータ検知回
路のいずれか一方あるいは両方がアドレスの検知を行な
うアドレス検知回路と等価な構成にされている請求項１
記載の半導体メモリ。
（３）前記マスクデータ検知回路がアドレスの検知を行
なうアドレス検知回路と等価な構成にされており、かつ
マスクデータ検知回路の制御回路が上記アドレス検知回
路の制御回路と等価な構成にされているかもしくはアド
レス検知回路と共用されている請求項１記載の半導体メ
モリ。