JP2734315B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP2734315B2 JP4255058A JP25505892A JP2734315B2 JP 2734315 B2 JP2734315 B2 JP 2734315B2 JP 4255058 A JP4255058 A JP 4255058A JP 25505892 A JP25505892 A JP 25505892A JP 2734315 B2 JP2734315 B2 JP 2734315B2
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  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アドレスアクセスの時
間を短縮することができる半導体メモリ装置に関する。
【０００２】
【従来の技術】図４は従来の半導体メモリ装置の構成例
を示す図、図５はそのタイミングチャートである。図４
はＡＴＤ（Ａｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅ
ｔｅｃｔｏｒ）信号出力部およびリダンダンシーデコー
ダ以外は省略されている。Ａ0〜ＡN は外部アドレスを
示し、それぞれアドレスバッファ群（Ａ）１０およびア
ドレスバッファ群（Ｂ）１１に接続されている。バッフ
ァ群１３はそこから出力されたアドレス信号Ａi 、Ａj
をリダンダンシーデコーダに入力する信号ＡRi、ＡRjを
バッファリングする。ＡＴＤ回路（Ａ）２０はアドレス
バッファ群（Ａ）１０に含まれるアドレスの少なくとも
一つが変化したときワンショット信号（ＡＴＤＡ）を出
力し、ＡＴＤ回路（Ｂ）２１はＡＴＤ回路（Ａ）２０と
同様にアドレスバッファ群（Ｂ）１１の変化に伴いワン
ショット信号（ＡＴＤＢ）を出力する。
【０００３】ＡＴＤ信号はＮＡＮＤゲート２３およびイ
ンバータ４０によりＡＴＤＡとＡＴＤＢとのＮＯＲをと
り一つにした信号である。φＡはチップがアクティブ状
態のときロウレベルでリダンダンシーデコーダをイネー
ブルにする信号である。リダンダンシーヒューズ８０〜
８３は置換されるアドレスに対応するものが切断され
る。ＯＵＴＡは選択されたリダンダンシーアドレススイ
ッチを活性化する出力信号である。ＯＵＴＢは不良ビッ
トの存在するアドレススイッチを非選択にするための制
御信号であるＲはリダンダンシーデコーダのプリチャー
ジレベルを示す節点である。
【０００４】次に、従来例装置の動作について説明す
る。チップがアクティブ状態になるとイネーブル信号φ
Ａはロウレベルとなりリダンダンシーデコーダをイネー
ブルにする。切り替え後の選択アドレスがリダンダンシ
ーデコーダで置換されている場合、対応するヒューズは
切断されていて節点Ｒをロウレベルにおさえるパスは存
在しないので、ＡＴＤの活性化信号（ロウレベルワンシ
ョット）がロウレベルになると、節点Ｒはハイレベルに
プリチャージされる。これを受けて出力ＯＵＴＡは選択
されたリダンダンシーアドレススイッチを活性化し、出
力ＯＵＴＢは不良ビットの存在するアドレススイッチを
非選択にする。
【０００５】切り替え後の選択アドレスがリダンダンシ
ーデコーダで置換されていない場合は、対応ヒューズの
いずれかがつながっているので節点Ｒはロウレベルに引
き抜かれるが、ＡＴＤの活性化信号を取り込み中は節点
ＲにＯＮ−ＯＮ電流が流れるために若干そのレベルが浮
くものの、節点Ｒをロウレベルに引き抜くＮチャネル型
トランジスタ７０〜７３の能力の方がＰチャネル型トラ
ンジスタ５０、５１の能力より大きいので、ＯＵＴＡお
よびＯＵＴＢをアクティブ状態にするレベルには至らな
い。
【０００６】
【発明が解決しようとする課題】このような従来の半導
体メモリ装置は、選択アドレスがリダンダンシーで置換
されていた場合ＡＴＤ信号の遅れによりリダンダンシー
デコーダのプリチャージが遅れ、続いて選択されたアド
レススイッチの活性化が遅れ、これによりアドレスを切
り替えてからデータアウトからデータが出始めるまでの
時間（アドレスアクセスタイム）が伸びる問題があっ
た。
【０００７】本発明はこのような問題を解決するもの
で、アドレスアクセスの時間を短縮することができる装
置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、バッファ群の
情報読出回路に設けられたリダンダンシーデコーダと、
前記バッファ群の読出アドレスを指定する複数のアドレ
スバッファ群と、この複数のアドレスバッファ群のそれ
ぞれに設けられアドレス信号の変化を検出して検出出力
（ＡＴＤ）を発生する複数のＡＴＤ回路と、この複数の
ＡＴＤ回路を統合する論理回路とを備えた半導体メモリ
装置において、前記リダンダンシーデコーダのプリチャ
ージ信号として前記論理回路の入力側の信号が利用され
ることを特徴とする。
【０００９】
【作用】選択アドレスがリダンダンシーデコーダで置換
されていたとき、リダンダンシーデコーダに入るＡＴＤ
の論理を従来のＡＴＤ信号の統合以前の信号（２段手前
の信号）でとる。
【００１０】これにより、リダンダンシーデコーダのプ
リチャージが速く行われ、選択されたリダンダンシーア
ドレススイッチの活性を高速化してアドレスアクセスの
時間を短縮することができる。
【００１１】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
【００１２】（第一実施例）図１は本発明第一実施例の
構成を示すブロック図である。
【００１３】本発明第一実施例は、バッファ群１３の情
報読出回路に設けられたリダンダンシーデコーダと、バ
ッファ群１３の読出アドレスを指定する複数のアドレス
バッファ群１０、１１と、このアドレスバッファ群１
０、１１のそれぞれに設けられアドレス信号の変化を検
出して検出出力（ＡＴＤ）を発生する複数のＡＴＤ回路
（Ａ）２０、ＡＴＤ回路（Ｂ）２１と、この複数のＡＴ
Ｄ回路（Ａ）２０、ＡＴＤ（Ｂ）２１を統合するＮＡＮ
Ｄゲート２３とを備え、リダンダンシーデコーダのプリ
チャージ信号としてＮＡＮＤゲート２３の入力側の信号
が利用される。
【００１４】すなわち、本発明第一実施例の特徴とする
ところは、リダンダンシーデコーダのＡＴＤ入力のＰチ
ャネル型トランジスタ５２を並列に追加し、それぞれの
入力をＡＴＤより２段手前のＡＴＤＡ、ＡＴＤＢとした
ことにある。
【００１５】次に、このように構成された本発明第一実
施例の動作について説明する。図２は本発明第一実施例
の動作タイミングを示すタイミングチャートである。チ
ップがアクティブ時にイネーブル信号φＡはロウレベル
を出力しており、アドレスが切り替わってＡＴＤＡある
いはＡＴＤＢの活性化信号（ロウレベルのワンショッ
ト）が出力された時点で節点Ｒがハイレベルにプリチャ
ージされる。以降は従来例と同様の動作が行われるが、
ＮＡＮＤゲート２３およびインバータ４０を信号が走る
時間分アドレスアクセスの時間が短縮させる。
【００１６】（第二実施例）図３は本発明第二実施例の
構成を示すブロック図である。
【００１７】本発明第二実施例は、アドレスバッファ群
をさらに分けてＡＴＤ回路（Ｃ）２２を追加することに
よりＡＴＤ回路一つあたりの素子数を減らし、それぞれ
ＡＴＤ回路の活性化信号を速くすることができる。ま
た、リダンダンシーデコーダのＡＴＤ入力を第一実施例
の条件に加えて、さらに一つＰチャネル型トランジスタ
５３を並列に追加する。それぞれの入力は２段手前のＡ
ＴＤＡ、ＡＴＤＢ、ＡＴＤＣの三つになる。
【００１８】このように構成された本発明第二実施例
は、アドレスが切り替わってＡＴＤＡ、ＡＴＤＢあるい
はＡＴＤＣの活性化信号（ロウレベルのワンショット）
が出力された時点で節点Ｒがハイレベルにプリチャージ
される。以降の動作は第一実施例と同様に行われる。
【００１９】
【発明の効果】以上説明したように本発明によれば、リ
ダンダンシーデコーダで従来より２段手前のＡＴＤ信号
（ＡＴＤＡ〜ＡＴＤＣ）で論理をとることにより、リダ
ンダンシーデコーダのプリチャージが速く行われるため
に、選択されたリダンダンシーアドレススイッチの活性
を高速化しアドレスアクセス時間を短縮することができ
る効果がある。
【図面の簡単な説明】
【図１】本発明第一実施例の要部の構成を示すブロック
図。
【図２】本発明第一実施例の動作タイミングを示すタイ
ミングチャート。
【図３】本発明第二実施例の要部の構成を示すブロック
図。
【図４】従来例の要部の構成を示すブロック図。
【図５】従来例の動作タイミングを示すタイミングチャ
ート。
【符号の説明】
１０ アドレスバッファ群（Ａ） １１ アドレスバッファ群（Ｂ） １２ アドレスバッファ群（Ｃ） １３ バッファ群 ２０ ＡＴＤ回路（Ａ） ２１ ＡＴＤ回路（Ｂ） ２２ ＡＴＤ回路（Ｃ） ２３ ＮＡＮＤゲート ３０ バッファ ４０〜４２ インバータ ５０〜５３ Ｐチャネル型トランジスタ ６０、７０〜７５ Ｎチャネル型トランジスタ ８０〜８５ リダンダンシーヒューズ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 バッファ群の情報読出回路に設けられた
    リダンダンシーデコーダと、 前記バッファ群の読出アドレスを指定する複数のアドレ
    スバッファ群と、 この複数のアドレスバッファ群のそれぞれに設けられア
    ドレス信号の変化を検出して検出出力（ＡＴＤ）を発生
    する複数のＡＴＤ回路と、 この複数のＡＴＤ回路を統合する論理回路とを備えた半
    導体メモリ装置において、 前記リダンダンシーデコーダのプリチャージ信号として
    前記論理回路の入力側の信号が利用されることを特徴と
    する半導体メモリ装置。
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