JPH07105157B2 - 冗長メモリセル使用判定回路 - Google Patents
冗長メモリセル使用判定回路Info
- Publication number
- JPH07105157B2 JPH07105157B2 JP62227612A JP22761287A JPH07105157B2 JP H07105157 B2 JPH07105157 B2 JP H07105157B2 JP 62227612 A JP62227612 A JP 62227612A JP 22761287 A JP22761287 A JP 22761287A JP H07105157 B2 JPH07105157 B2 JP H07105157B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- redundant
- redundant memory
- circuit
- voltage supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長メモリセルを有する半導体記憶装置におけ
る冗長メモリセル使用判定回路に関する。
る冗長メモリセル使用判定回路に関する。
第２図は従来例の冗長メモリセル使用判定回路を有する
半導体記憶装置の回路図である。
半導体記憶装置の回路図である。
この半導体記憶装置は、正規メモリセル３と、冗長メモ
リセル４と、Ｘデコーダ２と、冗長デコーダ5a〜5gと、
アドレスバッファ１と、冗長デコーダ5a〜5gからの各出
力を入力とするMOSトランジスタM1〜M7と、アドレス信
号入力端子6a〜6mと、第１及び第２の電圧供給端子7,8
と、冗長メモリセル使用判定回路９とを有している。な
お、説明の便宜上、Ｙデコーダは省略されている。
リセル４と、Ｘデコーダ２と、冗長デコーダ5a〜5gと、
アドレスバッファ１と、冗長デコーダ5a〜5gからの各出
力を入力とするMOSトランジスタM1〜M7と、アドレス信
号入力端子6a〜6mと、第１及び第２の電圧供給端子7,8
と、冗長メモリセル使用判定回路９とを有している。な
お、説明の便宜上、Ｙデコーダは省略されている。
冗長メモリセル使用判定回路９は、ICの不良解析をする
場合等において、対象となるICが冗長メモリセルを使用
しているかどうかを判定するために設けられており、ブ
ートストラップ容量C1〜C7と、NMOSトランジスタM8〜M
20と、ヒューズＦとを有している。
場合等において、対象となるICが冗長メモリセルを使用
しているかどうかを判定するために設けられており、ブ
ートストラップ容量C1〜C7と、NMOSトランジスタM8〜M
20と、ヒューズＦとを有している。
次に、この半導体記憶装置の冗長セル置換動作および冗
長メモリセル使用判定回路９の判定動作を説明する。
長メモリセル使用判定回路９の判定動作を説明する。
正規メモリセル３に欠陥があることが検出されると、各
冗長デコーダ5a〜5g内に設けられたヒューズ（不図示）
を適宜切断することによって、その冗長デコーダの出力
をローレベルからハイレベルへと反転させる。するとそ
の反転した信号を受けるNMOSトランジスタM1〜M7のうち
のいずれかがオンし、ソースから冗長メモリセル選択信
号が出力される。この冗長メモリセル選択信号はＸデコ
ーダ２に入力し、これによって欠陥が生じた正規メモリ
セル３が接続されているワード線とＸデコーダ２とが切
離される。一方、冗長メモリセル選択信号は冗長メモリ
セル４にも入力し、これによって１ワード線分の冗長メ
モリセル４が選択されて冗長メモリセル置換が行なわれ
る。このようにして冗長メモリセル４を使用した場合に
は、その後に冗長メモリセル４を使用していることを判
定可能とするために、冗長デコーダ5a〜5g内のヒューズ
を切断すると同時に冗長メモリセル使用判定回路９中の
ヒューズＦも切断しておく。
冗長デコーダ5a〜5g内に設けられたヒューズ（不図示）
を適宜切断することによって、その冗長デコーダの出力
をローレベルからハイレベルへと反転させる。するとそ
の反転した信号を受けるNMOSトランジスタM1〜M7のうち
のいずれかがオンし、ソースから冗長メモリセル選択信
号が出力される。この冗長メモリセル選択信号はＸデコ
ーダ２に入力し、これによって欠陥が生じた正規メモリ
セル３が接続されているワード線とＸデコーダ２とが切
離される。一方、冗長メモリセル選択信号は冗長メモリ
セル４にも入力し、これによって１ワード線分の冗長メ
モリセル４が選択されて冗長メモリセル置換が行なわれ
る。このようにして冗長メモリセル４を使用した場合に
は、その後に冗長メモリセル４を使用していることを判
定可能とするために、冗長デコーダ5a〜5g内のヒューズ
を切断すると同時に冗長メモリセル使用判定回路９中の
ヒューズＦも切断しておく。
冗長メモリセル使用判定回路９を用いて冗長メモリセル
の使用の有無を判定する場合には、まず、第２の電圧供
給端子８に電源電圧Vccを供給するとともに、第１の電
圧供給端子７に電源電圧VccにNMOSトランジスタM18〜M
20の各しきい値電圧を加算した電圧VAを供給する。もし
冗長メモリセル４が不使用であり、ヒューズＦが未切断
であれば、第１の電圧供給端子７からNMOSトランジスタ
M18〜M20およびヒューズＦを介して電流が流れ、冗長メ
モリセル４が使用されていてヒューズＦが切断されてい
る場合には、電流は流れない。このように、電流が流れ
るかどうかで冗長メモリセル４の使用の有無が判定され
る。次に、どのアドレスの正規メモリセル３に対して冗
長メモリセル４が使用されているかどうかは次のように
判定される。第１の電圧供給端子７および第２の電圧供
給端子８に前述した電圧VA、電源電圧Vccをそれぞれ供
給したままの状態で、アドレス入力端子6a〜6mからアド
レス信号を順次入力する。すると該当する冗長デコーダ
5a〜5gの出力がハイレベルとなり、続いて、対応するNM
OSトランジスタM1〜M7のいずれかがオンしてソース電位
が電源電圧Vccレベルとなる。すると、ブートストラッ
ブ容量C1〜C7の極性が反転し、今まで、第２の電圧供給
端子８およびインピーダンス用NMOSトランジスタM8〜M
16を介して充電されていた電荷の分だけ、ブートストラ
ップ容量C1〜C7のNMOSトランジスタM9〜M17に接続され
ている極の電位が電源電圧Vccより上昇し、これによっ
て電流バイパス用NMOSトランジスタM9〜M17のうちの１
つにゲート・ソース間電圧が発生してこれがオンする。
すると、第１の電圧供給端子７、３つのNMOSトランジス
タM18〜M20およびNMOSトランジスタM9〜M17のうちのオ
ンしたトランジスタを介して第２の電圧供給端子８に電
流が流れる。このようにして、冗長セル置換がされてい
るメモリセルのアドレスを検出することができる。
の使用の有無を判定する場合には、まず、第２の電圧供
給端子８に電源電圧Vccを供給するとともに、第１の電
圧供給端子７に電源電圧VccにNMOSトランジスタM18〜M
20の各しきい値電圧を加算した電圧VAを供給する。もし
冗長メモリセル４が不使用であり、ヒューズＦが未切断
であれば、第１の電圧供給端子７からNMOSトランジスタ
M18〜M20およびヒューズＦを介して電流が流れ、冗長メ
モリセル４が使用されていてヒューズＦが切断されてい
る場合には、電流は流れない。このように、電流が流れ
るかどうかで冗長メモリセル４の使用の有無が判定され
る。次に、どのアドレスの正規メモリセル３に対して冗
長メモリセル４が使用されているかどうかは次のように
判定される。第１の電圧供給端子７および第２の電圧供
給端子８に前述した電圧VA、電源電圧Vccをそれぞれ供
給したままの状態で、アドレス入力端子6a〜6mからアド
レス信号を順次入力する。すると該当する冗長デコーダ
5a〜5gの出力がハイレベルとなり、続いて、対応するNM
OSトランジスタM1〜M7のいずれかがオンしてソース電位
が電源電圧Vccレベルとなる。すると、ブートストラッ
ブ容量C1〜C7の極性が反転し、今まで、第２の電圧供給
端子８およびインピーダンス用NMOSトランジスタM8〜M
16を介して充電されていた電荷の分だけ、ブートストラ
ップ容量C1〜C7のNMOSトランジスタM9〜M17に接続され
ている極の電位が電源電圧Vccより上昇し、これによっ
て電流バイパス用NMOSトランジスタM9〜M17のうちの１
つにゲート・ソース間電圧が発生してこれがオンする。
すると、第１の電圧供給端子７、３つのNMOSトランジス
タM18〜M20およびNMOSトランジスタM9〜M17のうちのオ
ンしたトランジスタを介して第２の電圧供給端子８に電
流が流れる。このようにして、冗長セル置換がされてい
るメモリセルのアドレスを検出することができる。
上述した従来の冗長メモリセル使用判定回路は、１つの
冗長デコーダにつき２つのトランジスタおよび１つのブ
ートストラップ容量を設けなければならないため、回路
および配線が複雑であり、冗長ビット数を増加させて冗
長デコーダを増せば、その分だけさらにトランジスタお
よび容量が増加し、半導体チップにおける占有面積が増
大するという欠点がある。
冗長デコーダにつき２つのトランジスタおよび１つのブ
ートストラップ容量を設けなければならないため、回路
および配線が複雑であり、冗長ビット数を増加させて冗
長デコーダを増せば、その分だけさらにトランジスタお
よび容量が増加し、半導体チップにおける占有面積が増
大するという欠点がある。
本発明の冗長メモリセル使用判定回路は、 複数の冗長デコーダの出力のいずれか１つがレベル反転
した結果発生する各冗長メモリセル選択信号がそれぞれ
のゲートに入力し、ソースが共通接続され、ドレインが
一定電位点に接続された複数の冗長メモリセル選択検出
用MOSトランジスタと、 冗長メモリセルの使用を判定するための直流電圧がそれ
ぞれ供給される第１および第２の電圧供給端子と、 第１および第２の電圧供給端子間に設けられたヒューズ
と、 ソース・ドレイン経路が、第１および第２の電圧供給端
子間に、前記ヒューズと並列に接続された電流バイパス
用MOSトランジスタと、 前記冗長メモリセルの選択信号検出用MOSトランジスタ
の共通接続されたソースに一極が接続され、他極が前記
電流バイパス用MOSトランジスタのゲートに接続された
ブートストラップ容量と、 前記ブートストラップ容量の他極と第１または第２の電
圧供給端子との間に設けられた、該他極の電荷を充放電
するためのインピーダンスとを有している。
した結果発生する各冗長メモリセル選択信号がそれぞれ
のゲートに入力し、ソースが共通接続され、ドレインが
一定電位点に接続された複数の冗長メモリセル選択検出
用MOSトランジスタと、 冗長メモリセルの使用を判定するための直流電圧がそれ
ぞれ供給される第１および第２の電圧供給端子と、 第１および第２の電圧供給端子間に設けられたヒューズ
と、 ソース・ドレイン経路が、第１および第２の電圧供給端
子間に、前記ヒューズと並列に接続された電流バイパス
用MOSトランジスタと、 前記冗長メモリセルの選択信号検出用MOSトランジスタ
の共通接続されたソースに一極が接続され、他極が前記
電流バイパス用MOSトランジスタのゲートに接続された
ブートストラップ容量と、 前記ブートストラップ容量の他極と第１または第２の電
圧供給端子との間に設けられた、該他極の電荷を充放電
するためのインピーダンスとを有している。
冗長メモリセル選択信号を入力とし、オア回路を構成す
る冗長メモリセル選択検出用MOSトランジスタを設け、
共通化された１つの出力で１つのブートストラップ容量
を駆動して冗長メモリセル使用の判定を行うので、回路
構成が簡素化され、配線本数が減少し、この結果、占有
面積を小さくすることができる。
る冗長メモリセル選択検出用MOSトランジスタを設け、
共通化された１つの出力で１つのブートストラップ容量
を駆動して冗長メモリセル使用の判定を行うので、回路
構成が簡素化され、配線本数が減少し、この結果、占有
面積を小さくすることができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の冗長メモリセル使用判定回路の一実施
例を用いた半導体記憶装置の回路図である。
例を用いた半導体記憶装置の回路図である。
本実施例の冗長メモリセル使用判定回路10は、第２図の
従来例に、NMOSトランジスタM1〜M7の各出力を入力と
し、ソースが共通接続された冗長メモリセル選択検出用
NMOSトランジスタM22〜M29およびリセット信号を入力と
するNMOSトランジスタM21を追加し、ブートストラップ
容量C7、NMOSトランジスタM16〜M20以外の素子を除去し
たものである。
従来例に、NMOSトランジスタM1〜M7の各出力を入力と
し、ソースが共通接続された冗長メモリセル選択検出用
NMOSトランジスタM22〜M29およびリセット信号を入力と
するNMOSトランジスタM21を追加し、ブートストラップ
容量C7、NMOSトランジスタM16〜M20以外の素子を除去し
たものである。
本実施例では、冗長デコーダ5a〜5gのいずれかの出力が
ハイレベルとなってNMOSトランジスタM1〜M7のいずれか
から冗長メモリセル選択信号が出力されると、冗長メモ
リセル選択検出用MOSトランジスタM22〜M29のいずれか
がオンして共通接続されたソースがハイレベルとなる。
すると、従来例と同様にブートストラップ容量C7の極性
が反転して電流バイパス用NMOSトランジスタM17がオン
し、第１の電圧供給端子７から第２の電圧供給端子８へ
電流が流れて、アドレス入力端子6a〜6mに入力されたア
ドレスのメモリセルが冗長セルに置換されていることを
検出することができる。なお、冗長メモリセル選択検出
用MOSトランジスタM22〜M29の共通接続されたソース
は、リセット信号がハイレベルとなってNMOSトランジス
タM21がオンするとローレベルとなり、使用されている
冗長メモリセルが複数ある場合は、対応するメモリセル
のアドレスがアドレス入力端子6a〜6mに入力されるごと
に、冗長メモリセル使用が検出、判定される。本実施例
では、冗長デコーダ5a〜5gの数に対応して冗長メモリセ
ル選択検出用MOSトランジスタM22〜M29の数が増加する
が、従来例では、冗長デコーダが１個増加するごとに、
MOSトランジスタ２個が増加したのに比べればトランジ
スタの増加は半分であり、さらに、ブートストラップ容
量の駆動ルートを一本化することによりブートストラッ
プ容量は１個だけでよいため、回路の占有面積を小さく
することができる。
ハイレベルとなってNMOSトランジスタM1〜M7のいずれか
から冗長メモリセル選択信号が出力されると、冗長メモ
リセル選択検出用MOSトランジスタM22〜M29のいずれか
がオンして共通接続されたソースがハイレベルとなる。
すると、従来例と同様にブートストラップ容量C7の極性
が反転して電流バイパス用NMOSトランジスタM17がオン
し、第１の電圧供給端子７から第２の電圧供給端子８へ
電流が流れて、アドレス入力端子6a〜6mに入力されたア
ドレスのメモリセルが冗長セルに置換されていることを
検出することができる。なお、冗長メモリセル選択検出
用MOSトランジスタM22〜M29の共通接続されたソース
は、リセット信号がハイレベルとなってNMOSトランジス
タM21がオンするとローレベルとなり、使用されている
冗長メモリセルが複数ある場合は、対応するメモリセル
のアドレスがアドレス入力端子6a〜6mに入力されるごと
に、冗長メモリセル使用が検出、判定される。本実施例
では、冗長デコーダ5a〜5gの数に対応して冗長メモリセ
ル選択検出用MOSトランジスタM22〜M29の数が増加する
が、従来例では、冗長デコーダが１個増加するごとに、
MOSトランジスタ２個が増加したのに比べればトランジ
スタの増加は半分であり、さらに、ブートストラップ容
量の駆動ルートを一本化することによりブートストラッ
プ容量は１個だけでよいため、回路の占有面積を小さく
することができる。
以上説明したように本発明は、オア回路を構成する冗長
メモリセル選択検出用MOSトランジスタを設けてブート
ストラップ駆動ルートを１本化することにより、配線数
を減少でき、回路構成を簡素化でき、回路の占有面積を
小さくできるという効果がある。
メモリセル選択検出用MOSトランジスタを設けてブート
ストラップ駆動ルートを１本化することにより、配線数
を減少でき、回路構成を簡素化でき、回路の占有面積を
小さくできるという効果がある。
第１図は本発明の冗長メモリセル使用判定回路の一実施
例を用いた半導体記憶装置の回路図、第２図は従来例の
冗長メモリセル使用判定回路を用いた半導体記憶装置の
回路図である。 １……アドレスバッファ、２……Ｘデコーダ、３……正
規メモリセル、４……冗長メモリセル、5a〜5g……冗長
デコーダ、6a〜6m……アドレス入力端子、７……第１の
電圧供給端子、８……第２の電圧供給端子、10……冗長
メモリセル使用判定回路、M1〜M29……NMOSトランジス
タ、C7……ブートストラップ容量、Ｆ……ヒューズ、Vc
c……電源電圧、VA……電源電圧VccにNMOSトランジスタ
３個分のしきい値電圧を加算した直流電圧。
例を用いた半導体記憶装置の回路図、第２図は従来例の
冗長メモリセル使用判定回路を用いた半導体記憶装置の
回路図である。 １……アドレスバッファ、２……Ｘデコーダ、３……正
規メモリセル、４……冗長メモリセル、5a〜5g……冗長
デコーダ、6a〜6m……アドレス入力端子、７……第１の
電圧供給端子、８……第２の電圧供給端子、10……冗長
メモリセル使用判定回路、M1〜M29……NMOSトランジス
タ、C7……ブートストラップ容量、Ｆ……ヒューズ、Vc
c……電源電圧、VA……電源電圧VccにNMOSトランジスタ
３個分のしきい値電圧を加算した直流電圧。
Claims (1)
- 【請求項１】複数の正規メモリセルと、それぞれ欠陥の
ある正規メモリセルに置き換えられる複数の冗長メモリ
セルと、それぞれアドレス信号に応答して、前記複数の
冗長メモリセルの少なくともひとつを選択する複数の冗
長デコーダと、前記複数の冗長デコーダのいずれかひと
つが前記選択していることに応答して制御信号を発生す
る手段と、第１及び第２の端子間に接続されたトランジ
スタと、前記第１及び第２の端子間に前記トランジスタ
と並列に接続され、少なくともひとつの冗長メモリセル
が前記欠陥のある正規メモリセルに置き換えられると溶
断されるフューズと、一端が前記トランジスタのゲート
に接続され他端に前記制御信号が供給される容量と、前
記容量の前記一端に定電圧を供給する手段とを備える冗
長メモリセル使用判定回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62227612A JPH07105157B2 (ja) | 1987-09-10 | 1987-09-10 | 冗長メモリセル使用判定回路 |
| US07/242,452 US4885721A (en) | 1987-09-10 | 1988-09-09 | Semiconductor memory device with redundant memory cells |
| GB8821132A GB2209858B (en) | 1987-09-10 | 1988-09-09 | Semiconductor memory device with redundant memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62227612A JPH07105157B2 (ja) | 1987-09-10 | 1987-09-10 | 冗長メモリセル使用判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6470998A JPS6470998A (en) | 1989-03-16 |
| JPH07105157B2 true JPH07105157B2 (ja) | 1995-11-13 |
Family
ID=16863663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62227612A Expired - Lifetime JPH07105157B2 (ja) | 1987-09-10 | 1987-09-10 | 冗長メモリセル使用判定回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4885721A (ja) |
| JP (1) | JPH07105157B2 (ja) |
| GB (1) | GB2209858B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283899A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JPH081755B2 (ja) * | 1989-06-26 | 1996-01-10 | 日本電気株式会社 | 置換アドレス判定回路 |
| JPH0371500A (ja) * | 1989-08-11 | 1991-03-27 | Sony Corp | 半導体メモリ |
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| US5644732A (en) * | 1990-07-13 | 1997-07-01 | Sun Microsystems, Inc. | Method and apparatus for assigning addresses to a computer system's three dimensional packing arrangement |
| JPH0831279B2 (ja) * | 1990-12-20 | 1996-03-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 冗長システム |
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| JPH08212797A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 半導体装置 |
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| US7164669B2 (en) | 2001-01-19 | 2007-01-16 | Adaptix, Inc. | Multi-carrier communication with time division multiplexing and carrier-selective loading |
| US6940827B2 (en) | 2001-03-09 | 2005-09-06 | Adaptix, Inc. | Communication system using OFDM for one direction and DSSS for another direction |
| US6751444B1 (en) | 2001-07-02 | 2004-06-15 | Broadstorm Telecommunications, Inc. | Method and apparatus for adaptive carrier allocation and power control in multi-carrier communication systems |
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| US7573851B2 (en) | 2004-12-07 | 2009-08-11 | Adaptix, Inc. | Method and system for switching antenna and channel assignments in broadband wireless networks |
| FI129883B (fi) * | 2020-03-04 | 2022-10-14 | Teknoware Oy | Menetelmiä ja järjestelyjä elektronisten laitteiden välisen tietoliikenteen järjestämiseksi liikennevälineessä |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59104795A (ja) * | 1982-12-06 | 1984-06-16 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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| DE3311427A1 (de) * | 1983-03-29 | 1984-10-04 | Siemens AG, 1000 Berlin und 8000 München | Integrierter dynamischer schreib-lesespeicher |
-
1987
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1988
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Also Published As
| Publication number | Publication date |
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| US4885721A (en) | 1989-12-05 |
| GB8821132D0 (en) | 1988-10-12 |
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