JPH0371500A

JPH0371500A - 半導体メモリ

Info

Publication number: JPH0371500A
Application number: JP1208572A
Authority: JP
Inventors: Kazuhiko Tani; 和彦谷
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-08-11
Filing date: 1989-08-11
Publication date: 1991-03-27
Also published as: US5157628A; DE69027895D1; DE69027895T2; EP0412838A3; EP0412838B1; EP0412838A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野Ｂ１発明の概要Ｃ０従来技術［第２図、第３図］ａ、構成り、動作り１発明が解決しようとする問題点Ｅ１問題点を解決するための手段２１作用Ｇ６実施例［第１図］ａ、構成［第１図］ｂ、動作Ｂ０発明の効果（Ａ、産業上の利用分野）本発明は半導体メモリ、特に正規メモリエリアを複数の
分割メモリエリアに分け、各分割メモリエリアに対応し
てデータバッファを設け、各分割メモリエリアのビット
系泉を、カラムセレクタを介してその分割メモリエリア
と対応するデータバッファに接続し、各データバッファ
とデータバスとの間にバッファ切換用スイッチング手段
を接続し、カラムアドレス信号をデコードするカラムデ
コーダの出力信号により上記カラムセレクタを制御しな
がら上記バッファ切換用スイッチング手段を所定の順序
でオンさせることによりカラムアクセスをするようにし
た半導体メモリに関する。

（Ｂ、発明の概要）本発明は、上記の半導体メモリにおいて、面積を徒らに
増大させることなく故障ビットの救済を行なうことがで
きるようにするため、冗長セレクト用スイッチング手段
を介して接続された冗長メモリエリア及び冗長用データ
バッファを設け、故障カラムアドレスとカラムアドレス
信号とが一致した時アドレス比較回路により上記冗長セ
レクト用スイッチング手段をオンさせるようにし、そして、故障ビットのある分割メモリエリアと対応した
データバッファに接続されたバッファ切換用スイッチン
グ手段がオンし且つ上記冗長セレクト用スイッチング手
段がオンしている時に、冗長用データバッファをデータ
バスに接続し、少なくとも読み出し動作の場合には更に
正規メモリエリア側をデータバスから切り離すようにし
たものである。

（Ｃ，従来技術）［第２図、第３図］（ａ、構成）第２図は本願出願人会社において開発された半導体メモ
リの一例を示すものである。この半導体メモリはランダ
ムにアクセスすることのできる普通のランダムアクセス
メモリ（ＲＡＭ）とは異なり、一定の順序に従って信号
の書込み、読み出しをするようにされたもので、映像信
号処理用メモリとして開発されたものである。

図面において、１はメモリエリアで、ｍ（正の整数）対
のカラム線を有する。該メモリエリア１は複数ｐ　［ｐ
＝ｍ／ｎ個、但しｎは正の整数でｍよりも小さい］の分
割メモリエリア２１．２２、・・・２ｐに分けられてい
る。各分割メモリエリア２はそれぞれｎ対のカラム線を
有している。

３＋、３ｚ、・・・３ｐはカラムセレクタで、各分割メ
モリエリア２Ｉ、２□、・・・２ｐに対応して設けられ
ており、分割メモリエリア２のｎ対のビット線のうちか
らカラムデコーダ４の出力により指定された１つのビッ
ト線対をデータバッファ５に接続する。該データバッフ
ァ５１．５＝１、・・・５ｐは分割メモリエリア２３．
２ｚ、・・・２ｐに対応して設けられ、上記カラムセレ
クタ３１．３２、・・・３ｐを介して自己と対応する分
割メモリエリア２＋、２ｍ、・・・２ｐに接続されてい
る。

ＱｂＩ、Ｑｂａ、・・・Ｑｂｐはデータバッファ５３．
５□、・・・５ｐと、データバス６との間に接続された
バッファ切換用スイッチングトランジスタで、駆動回路
７．．７．、・・・７ｐによりスイッチングされる。該
駆動回路７．，７２．・・・７ｐは縦続接続され、デー
タバッファ５．５、・・・を所定の順序で一定時間ずつ
オンする。即ち、データバッファ５．５、・・・をシー
ケンシャルにデータバス６に接続する役割を果たす。

（ｂ、動作）次に、動作説明をする。先ず、読み出し動作について説
明すると、カラムデコーダ４の出力信号により各分割メ
モリエリア２の一対のビット線がカラムセレクタ３を介
してデータバッファ５に接続され、メモリセルに記憶さ
れた信号がデータバッファ５に転送され記憶される。次
に、カラムアドレス信号が切換わりそれに伴ってカラム
デコーダ４の出力信号が切り換わって次のビット線対か
らの信号がデータバッファ５に転送され記憶される。こ
のような動作が順次繰返され、やがてデータバッファ５
にｎ個の信号が蓄えられる。そして、１つの駆動回路７
によってデータバス６と接続されたデータバッファ５は
そのｎ個の信号をシーケンシャルに出力する。そして、
１つの分割メモリエリア２について読み出しが終了する
と、次の分割メモリエリア２についての読み出しが行な
われる。このようにして、一定の順序に従って分割メモ
リリア２の全部に対して読み出しを行なう。

次に、書込み動作を説明する。データバス６から入力デ
ータ信号がシーケンシャルに入力されてくる。その入力
データ信号は１つの駆動回路７によって選ばれたｉつの
データバッファ５に順次取り込まれ、信号のビット数が
ｎ個に達するとカラムセレクタ３を介して分割メモリエ
リア２に書込まれる。そして、この動作がｐ回繰返され
て全ビット線に連なるメモリセルにデータが書込まれる
ことになる。

本半導体メモリにおいて、データバッファをビット線対
毎に設けず、複数対のビット線毎に１つのデータバッフ
ァを設けるようにしたのは、占有面積の増大を避けるた
めである。

尚、上記半導体メモリはデータバスが１個のものであっ
た。しかし、データバスの数は複数（ｑ）であっても良
い。第３図はデータバスを複数ｑにした場合を示す。

このような半導体メモリにおいて読み出しは、ｎ個のデ
ータ信号のうちのｑ個のデータを並列にデータバスに乗
せ、そして、並直変換をするという動作をｎ　／　ｑ回
繰返してシーケンシャルデータをつくることにより行な
う。

また、書込みは、シーケンシャルに入力されてくる入力
データ信号をｑ個の並列データに変換し、このｑ個の並
列データを一斉にデータバッファ５０．５□、・・・５
ｐに転送する。この場合は駆動回路７３．７□、・・・
７ｑがバッファ切換用Ｑｂ＋　、Ｑｂｚ　、・・・Ｑｂ
ｑを同時にオンさせる。

かかる転送動作をｎ／ｑ回繰返し、データバッファ５に
おいてｎ個のデータ信号が揃ったところでこれをカラム
セレクタ３３．３．２、・・・３ｑを介して各分割メモ
リエリア２．．２２．・・・２ｑの各ビット線対に転送
する。そして、これまでの動作をｍ／ｎ回繰返すことに
より総てのカラム線に連なる選択メモリセルにデータを
書込むことができる。

（Ｄ、発明が解決しようとする問題点）ところで、第２
図、第３図に示すようなタイプの半導体メモリにおいて
も特公昭６３−２９３６０号公報に記載された技術のよ
うに冗長メモリエリアを設けてメモリセルに故障がある
時故障ビットに代えて冗長メモリエリアを用いることに
より実質的製造歩留りを向上させる必要がある。

しかし、特公昭６３−２９３６０号公報の技術は普通の
ランダムアクセスメモリＲＡＭに対しては有効であるが
、冗長メモリエリアを複数の分割メモリエリアに分け、
各分割メモリエリアに対応してデータバッファを設け、
分割メモリエリアとデータバッファとの間にカラムデコ
ーダ４により制御されるカラムセレクタを介在させたと
ころの一定の順序に従ってアクセスをするタイプの半導
体メモリには適用することができない。それは、下記の
理由による。

かかるタイプ半導体メモリにおいてはカラムデコーダ４
の出力ラインが複数のカラムセレクタ３、．３．、・・
・３ｐに入力されるようになっているので、ある一つの
故障ビット線について冗長メモリエリアに切換をしよう
とする場合、その故障ビット線の信号がデータバッファ
へ転送されないようにする必要がある。そして、その必
要に応える方法として考えられるのが、カラムデコーダ
４の出力信号のうちその故障ビットのあるカラムアドレ
スを指定する信号を不活性化することである。しかし、
このようにした場合には、他の分割メモリエリアに属す
るビット線対も同じカラムアドレスに該当する限り不活
性化してしまい、正常な動作が期待できなくなってしま
う。従って、この方法は採り得ない。

そこで、次に考えられるのは、故障ビット線を選択する
カラムデコーダ４の出力線によって選択される全部のビ
ット線対について冗長メモリエリアで置き換えるように
するこヒであるが、このようにすると冗長メモリエリア
の面積が徒らに増大してしまうという問題がある。その
ため、第２図、第３図に示すタイプの半導体メモリにお
いては従来冗長メモリエリアにより故障カラムの救済を
図るという技術は用いられていないのが実状であった。

本発明はこのような問題点を解決すべく為されたもので
あり、正規メモリエリアを複数の分割メモリエリアに分
け、各分割メモリエリアに対応してデータバッファを設
け、各分割メモリエリアのピッ１へ線を、カラムセレク
タを介してその分割メモリエリアと対応するデータバッ
ファに接続し、各データバッファとデータバスとの間に
バッファ切換用スイッチング手段を接続し、カラムアド
レス信号をデコートするカラムデコーダの出力信号によ
り上記カラムセレクタを制御しながら上記バッファ切換
用スイッチング手段を所定の順序でオンさせることによ
りカラムアクセスをするようにした半導体メモリにおい
て、面積を徒らに増大させることなく故障ビットの救済
を行なうことができるようにすることを目的とする。

（Ｅ、問題点を解決するための手段）本発明半導体メモリは上記問題点を解決するため、冗長
セレクト用スイッチング手段を介して接続された冗長メ
モリエリア及び冗長用データバ・ソファを設け、故障カ
ラムアドレスとカラムアドレス信号とが一致した時アド
レス比較回路により上記冗長セレクト用スイッチング手
段をオンさせるようにし、そして、故障ビットのある分
割メモリエリアと対応したデータバッファに接続された
バッファ切換用スイッチング手段がオンし且つ上記冗長
セレクト用スイッチング手段がオンしている時に、冗長
用データバッファをデータバスに接続し少なくとも読み
出しの場合には更に正規メモリエリア側をデータバスか
ら切り離すようにしたことを特徴とする。

（Ｆ、作用〉本発明半導体メモリによれば、故障ビット線にアクセス
された時は、正規メモリエリア側をデータバスから切り
離しながら冗長用データバッファをデータバスに接続し
た上で冗長メモリエリアを活性化するので、故障ビット
線を冗長メモリエリアに置換することができる。従って
、カラムデコーダの出力線のうちの故障ビット線を選択
する出力線を不活性化することなく故障ビットの冗長メ
モリエリアへの置き換えを支障なく行なうことができる
。勿論、故障ビット線を選択するカラムデータの出力線
により選択される他の多数のビット線に対して不良でな
いのに冗長メモリエリアを用意する必要性もない。

依って、面積を徒らに増大させることなく故障ビットの
救済を行なうことができるようにすることができる。

（Ｇ、実施例）［第１図］以下、本発明半導体メモリを図示実施例に従つて詳細に
説明する。

（ａ、構成）［第１図］第１図は本発明半導体メモリの一つの実施例を示す回路
ブロック図である。

本半導体メモリは第２図に示した半導体メモリとは共通
する部分を有し、その共通部分については既に説明済で
あるので第２図において使用した符号と同じ符号を付し
て図示するに留め説明を省略し、相違する部分について
のみ説明することとする。

第１図において、８は冗長メモリエリアで、ビット線対
の数は１である。９は該冗長メモリエリア８に対応して
設けられた冗長用データバッファであり、該冗長用デー
タバッファ９と冗長メモリエリア８の一対のビット線と
の間に一対の冗長セレクト用トランジスタＱａ、Ｑａが
接続されている。

Ｑｃは冗長用データバッファ９とデータバス６との間に
接続された冗長用データバッファ切換用トランジスタ、
Ｑｄはオフすることによってデータバスの正規メモリエ
リア側の部分６ａをデータバスの基部側から切り離すバ
ス分離用トランジスタである。尚、Ｑａ〜Ｑ、　ｃがｎ
チャンネルＭＯＳｌ−ランジスタであるのに対してＱｄ
はｐチャンネルＭＯＳトランジスタである。

１０はアドレス比較回路で、故障ビットのカラムアドレ
スを記憶する記憶手段と、該故障ビットのカラムアドレ
スとカラムデコーダ４に入力されるカラムアドレス信号
との比較をする比較手段を内蔵しており、一致するとい
う比較結果が得られた時一致信号を上記冗長セレクト用
トランジスタＱａ、Ｑａへ制御信号へ送出してこれをオ
ンさせる。

１１は、冗長制御回路で、現在どのデータバッファ５と
接続されたバッファ切換用Ｑｂがオンしているかを示す
バッファポイント信号と、アドレス比較回路１０の出力
信号とを受け、冗長用データバッファ切換用トランジス
タＱｃ及びバス分離用トランジスタＱｄを制御する。具
体的には、故障ビットが属する分割メモリエリア２と対
応するデータバッファ５と接続されたバッファ切換用ト
ランジスタＱｂがオンしている時であってアドレス比較
回路１０から一致信号が出力されている時に駆動信号を
出力して通常時はオフしている冗長用データバッファ切
換用トランジスタＱｃをオンさせると共に通常時はオン
しているバス分離用トランジスタＱｄをオフさせる。

（ｂ、動作）次に、動作説明をする。通常時はバス分離用トランジス
タＱｄがオンし、冗長用データバッファ切換用Ｑｃがオ
フしており、そして動作内容は第２図に示した半導体メ
モリのそれと本質的に変わらない。即ち、正規メモリエ
リア１内の正常ビットがアクセスされるときの動作は本
半導体メモリと従来の半導体メモリとで基本的な相違は
ない。

次に、故障ビットがアクセスされた時、即ち、冗長メモ
リエリアが機能の発揮すべき時の動作を説明する。

故障ビットがアクセスされた時アドレス比較回路１０か
らは一致信号が出力される。というのは、故障ビットが
アクセスされた時というのは必ずカラムデコーダ４に入
力されたカラムアドレス信号と、故障ビットのカラムア
ドレスとが一致する時であるから゛である。そして、こ
の一致信号によって冗長セレクト用トランジスタＱａ、
Ｑａがオン状態に切り換わる。

また、故障ビットがアクセスされたとき冗長制御回路１
１から駆動信号が出力される。というめは、冗長制御回
路１１は故障ビットが属する分割メモリエリア２と対応
したデータバッファ３に接続されたバッファ切換用トラ
ンジスタＱｂがオンしているがどうかをバッファポイン
ト信号によって判定することができ、バッファ切換用ト
ランジスタＱｂがオンし２ている時においてアドレス比
較回路１０から一致信号が発生した時に駆動信号を出力
する機能を有しているからである。そして、この駆動信
号によって冗長用データバッファ切換用トランジスタＱ
ｃがオンし、バス分離用トランラスタＱｄがオフする。

その結果、冗長メモリエリア８がトランジスタＱａ、Ｑ
ａを介して冗長用データバッファ９に接続されると共に
該冗長用データバッファ９とデータバス６がトランジス
タＱｃを介して接続され、冗長メモリエリア８から読み
出しができ、あるいは冗長メモリエリア８へ書き込みが
できる状態になる。そして、オフしたバス分離用トラン
ジスタＱｄによってデータバス６の正規メモリエリア側
の部分６ａがデータバス６の基部側から切離されるので
、故障ビットと冗長メモリエリア８が同時に動作すると
いうことを回避することができる。

この回避は信号を読み出す時重要である。さもないと故
障ビットからの信号と冗長メモリエリアからの信号とが
混合してしまうからである。

但し、データ信号を書き込む時は必ずしもバス分離用ト
ランジスタＱｄをオフさせることは必要ではない。なぜ
ならば、データ信号を冗長メモリエリアと故障ビットの
両方に書込んでも読み出す時は冗長メモリエリアの方か
らのみ読み出すようにすれば支障なく故障ビットの補償
ができるからである。

尚、本実施例の半導体メモリはデータバス６の数が１個
のものであったが、データバス６が複数のものにも本発
明半導体メモリを適用することができる。この場合は、
正規メモリエリア８、冗長用データバッファ９、アドレ
ス比較回路１０、冗長制御回路１１、冗長セレクト用ト
ランジスタＱａ、Ｑａ、冗長用データバッファ切換用Ｑ
ｃ、バス分離用トランジスタＱｄからなる冗長用の回路
はそのデータバスの数だけ必要となる。

（Ｈ，発明の効果）以上に述べたように、本発明半導体メモリは、正規メモ
リエリアを複数の分割メモリエリアに分け、各分割メモ
リエリアに対応してデータバッファを設け、各分割メモ
リエリアのビット線を、カラムセレクタを介してその分
割メモリエリアと対応するデータバッファに接続し、各
データバッファとデータバスとの間にバッファ切換用ス
イッチング手段を接続し、カラムアドレス信号をデコー
ドするカラムデコーダの出力信号により上記カラムセレ
クタを制御しながら上記バッファ切換用スイッチング手
段を所定の順序でオンさせることによりカラムアクセス
をするようにした半導体メモリにおいて、冗長メモリエ
リアと、冗長用データバッファと、上記冗長メモリエリ
アと上記冗長用データバッファとの間に接続された冗長
セレクト用スイッチング手段と、上記冗長用データバッ
ファと上記データバスとの間に接続された冗長用データ
バッファ切換用スイッチング手段と、上記データバスの
正規メモリエリアに対応する部分を他の部分から分離す
るバス分離用スイッチング手段と、故障ビットのカラム
アドレスを記憶し、該アドレスと上記カラムアドレス信
号が一致した時上記冗長セレクト用スイッチング手段を
オンさせるアドレス比較回路と、故障ビットが属する分
割メモリエリアと対応したデータバッファに接続された
データバッファ切換用スイッチング手段がオンで且つ冗
長セレクト用スイッチング手段がオンの時に、上記冗長
用データバッファ切換用スイッチング手段をオンさせ、
少なくとも読み出し動作の場合には更に上記バス分離用
スイッチング手段をオフさせる冗長制御回路と、を具備
したことを特徴とするものである。

従って、本発明半導体メモリによれば、故障ビット線に
アクセスされた時は、正規メモリエリア側をデータバス
から切り離しながら冗長用データバッファをデータバス
に接続した上で冗長メモリエリアを活性化するので、故
障ビット線を冗長メモリエリアに置換することができる
。従って、カラムデコーダの出力線のうちの故障ビット
線を選択する出力線を不活性化することなく故障ビット
の冗長メモリエリアへの置き換えを支障なく行なうこと
ができる。勿論、故障ビット線を選択するカラムデコー
ダの出力線により選択される他の多数のビット線に対し
て不良でないのに冗長メモリエリアを用意する必要性も
ない。

【図面の簡単な説明】

第１図は本発明半導体メモリの一つの実施例を示す回路
ブロック図、第２図及び第３図は各別の従来例を示す回
路ブロック図である。Ｑａ・・・冗長セレクト用スイッチング手段、Ｑｂ・・
・バッファ切換用スイッチング手段、Ｑｃ・・・冗長用
データバッファ切換用スイッチング手段、Ｑｄ・・・バス分離用スイッチング手段。符号の説明ｌ・・・正規メモリエリア、２・・・分割メモリエリア、３・・・カラムセレクタ、４・・・カラムデコーダ、５・・・データバッファ、６・・・データバス、６ａ・・・データバスの正規メモリエリア側の部分、８・・・冗長メモリエリア、９・・・冗長用データバッファ、１０・・・アドレス比較回路、１１・・・冗長制御回路、

Claims

【特許請求の範囲】

（１）正規メモリエリアを複数の分割メモリエリアに分
け、各分割メモリエリアに対応してデータバッファを設け、各分割メモリエリアのビット線を、カラムセレクタを介
してその分割メモリエリアと対応するデータバッファに
接続し、各データバッファとデータバスとの間にバッファ切換用
スイッチング手段を接続し、カラムアドレス信号をデコードするカラムデコーダの出
力信号により上記カラムセレクタを制御しながら上記バ
ッファ切換用スイッチング手段を所定の順序でオンさせ
ることによりカラムアクセスをするようにした半導体メモリにおいて、冗長メモリエリアと、冗長用データバッファと、上記冗長メモリエリアと上記冗長用データバッファとの
間に接続された冗長セレクト用スイッチング手段と、上記冗長用データバッファと上記データバスとの間に接
続された冗長用データバッファ切換用スイッチング手段
と、上記データバスの正規メモリエリアに対応する部分を他
の部分から分離するバス分離用スイッチング手段と、故障ビットのカラムアドレスを記憶し、該アドレスと上
記カラムアドレス信号が一致した時上記冗長セレクト用
スイッチング手段をオンさせるアドレス比較回路と、故障ビットが属する分割メモリエリアと対応したデータ
バッファに接続されたデータバッファ切換用スイッチン
グ手段がオンで且つ冗長セレクト用スイッチング手段が
オンの時に、上記冗長用データバッファ切換用スイッチ
ング手段をオンさせ少なくとも読み出し動作の場合には
更に上記バス分離用スイッチング手段をオフさせる冗長
制御回路と、を具備したことを特徴とする半導体メモリ