JPH02282992A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ１従来技術［第２図］ Ｄ９発明が解決しようとする問題点 Ｅ８問題点を解決するための手段 Ｆ０作用 Ｇ、実施例［第１図］ Ｈ９発明の効果 （Ａ、産業上の利用分野） 本発明は半導体メモリ、特に複数のセルアレイを有し、
該セルアレイそれぞれに対して同時に同一の情報を入力
し各セルアレイから同時に出力することによりセルアレ
イの互いに対応するセルどうしが故障の補償をし合うよ
うにした半導体メモリに関する。

（Ｂ、発明の概要） 本発明は、上記の半導体メモリにおいて、メモリの占有
面積を小さくするため、 各セルイアレイが書込み時にはデータバスを共有するよ
うにしたものである。

（Ｃ，従来技術）［第２図］ Ｅ”　ＰＲＯＭ、特に１００人程度の薄い絶縁膜（一般
に５ｉｎ−）をフローティンゲートと半導体基板との間
を絶縁するトンネル絶縁膜として用いたフローティンゲ
ートトンネルオキサイド型のＥ”　ＰＲＯＭは、特願昭
６３−９２９７１号明細書において紹介したように、Ｅ
　ＣＣ（Ｅｒｒｏｒ　Ｃｈｅｃｋｉｎｇ　ａｎｄ　Ｃｏ
ｒｒｅｃｔｉｎｇ　）あるいは後述するダブルセル方式
による不良ビットの救済を行うようになっている。

そして、上記ＥＣＣは、一般に単純ハミング１ビット訂
正符号化方式を用いており、１ワード８ビツト構成のメ
モリの場合４ビツト検査ビツトが必要であり、また、４
個の６人力のＥｘｃ　１　ｕｓｉｖｅ　　ＯＲ等の論理
回路が必要である。このＥＣＣ方式はメモリの容量が大
きくなってもＦＣＣのための冗長回路はさほど太き（し
なくても済み、容量が増える程メモリ全体に占める冗長
回路の専有面積の割合が小さくなるので数キロビット以
上の大容量のメモリに適しているといえる。

しかし、２に〜４にビット程度の小容量メモリであれば
、ＥＣＣ方式を採用してもダブルセル方式を採用しても
同程度の占有面積になる。そして、不良ビットの救済率
はダブルセル方式の方が高い。従って、２に〜４にビッ
ト程度あるいはそれ以下の小容量のメモリにはダブルセ
ル方式の方が優れているといえる。

ところで、本明細書においてダブルセル方式とは全く同
じアレイを２つ並べ、書込むときは同じ情報を同時にそ
の２つのセルアレイに書込み、読出すときは２つのセル
アレイの対応するビット線から出力された信号の論理和
（あるいは論理積）をもって出力信号とすることとし、
２つのセルアレイの対応し合うセルどうしが互いに不良
（破壊）を補償し合うようにしたものを指し、第２図は
ダブルセル方式のＥ’　ＦＲＯＭの従来例の一つを示す
ものである。

図面においてｌ、２はアドレスバッファ、３．４はアド
レスデコーダ、５．６はデコーダ３．４の出力信号を高
電圧のレベルにレベル変換する高電圧レベル変換回路で
ある。

７ａ、７ｂは全く同じ構成のメモリセルアレイである。

該メモリセルアレイ７ａ、７ｂはワードラインを共有し
ているがビットラインについてはそれぞれが独立して所
有している。８．８、・・・はメモリセル、９ａ、９ｂ
はビット線を選択するＹセレクタで、Ｙセレクタ９ａは
セルアレイ７ａと対応し、Ｙセレクタ９ｂはセルアレイ
７ｂに対応している。ｌｏａ、１０ｂはセンスアンプ・
書込回路群で、センスアンプ・書込回路群１０ａはＹセ
レクタ９ａに対応し、センスアンプ・書込回路群ｔａｂ
はＹセレクタ９ｂに対応している。センスアンプは各ビ
ット線に対応して１個ずつ設けられている。また、書込
回路も各ビット線に対応して１個ずつ設けられている。

従って、１ワード８ビツト構成のメモリの場合はセンス
アンプ及び書込回路は共に１６個ずつ存在している。

１１はバッファ回路で、大力バッファ部と出力バファ部
の組合せが８組ある。各人力バッファ部はセンスアンプ
・書込回路１０ａと１０ｂの双方に対して人力データ信
号を伝送し、また、各出力バッファ部はセンスアンプ・
書込回路群１０ａの１つのセンスアンプからの出力デー
タ信号と、センスアンプ・書込回路１０ｂの上記センス
アンプと対応するセンスアンプからの出力データ信号と
の論理和（あるいは論理積）を得る論理和回路（あるい
は論理積回路）を内蔵している。

１２はＥ”　ＰＲＯＭ全体を制御する制御回路を示し、
チップイネーブル信号、出力イネーブル信号、ライトイ
ネーブル信号を受ける。１３はタイマで、このタイマ１
３により書込みの開始及び終了の制御が為される。１４
はクロックゼネレータで、タイマ１３からの信号に応じ
てクロックを発生する。１５はクロックゼネレータ１４
から発生されたクロックパルスを昇圧する昇圧回路で、
該昇圧回路１５から得られるプログラム電圧ＶＰＰがセ
ンスアンプ・書込回路群１９ａ、１０ｂ及び高電圧レベ
ル変換回路５．６に供給される。１６は高電圧制御回路
である。

本Ｅ”　ＰＲＯＭにおいては、信号を書込むときは同じ
信号を同時にセルアレイ７ａ、７ｂの両方に書込む。そ
して、信号を読み出すときはセルアレイ７ａから出力さ
れた信号はセンスアンプ・書込回路群１０ａ内のセンス
アンプによって増幅し、セルアレイ７ｂから出力された
信号はセンスアンプ・書込回路群１０ｂ内のセンスアン
プによって増幅したうえで、バッファ回路１１の出力バ
ッファ部内においてセルアレイ７ａ、７ｂ双方からの信
号の論理和（あるいは論理積）信号を作り、これを出力
データ信号として外部へ送出するようになっている。従
って、仮にセルアレイ７ａの１つのセルに不良が発生し
、「１」を書込んでも「０」を書込んでも出力が「０」
になってしまう状態に成ったとしても、そのセルの不良
はセルアレイ７ｂのその不良セルと対応するセルによっ
て補償されるのである。

（Ｄ、発明が解決しようとする問題点）ところで、２に
〜４にビット程度の小容量のＥ”　ＰＲＯＭにおいては
、セルアレイが全体の２０％の面積を占有し、周辺回路
が８０％の面積を占有する。従って、Ｅ”　ＦＲＯＭを
小型化を図るには周辺回路の小型化を図ることが有効で
ある。

そこで、本願発明者が周辺回路の占有面積を狭（するこ
とを検討したところ、書込回路をセルアレイ７ａ、７ｂ
それぞれに対応して設ける必要性のないことを発見した
。というのは、書込みをする場合、同じデータ信号をセ
ルアレイ７ａ、８ｂの双方に書込むので、１つのセルア
レイ分の書込回路の出力信号を２つのセルアレイ７ａ、
７ｂの双方に入力することとすれば、書込回路は１セル
アレイ分で済むからである。

本発明はかかる発見に基づいて為されたもので、複数の
セルアレイを有し、該セルアレイそれぞれに対して同時
に同一の情報を入力し各セルアレイから同時に出力する
ことによりセルアレイの互いに対応するセルどうしが不
良の補償をし合うようにした半導体メモリにおいて、メ
モリの占有面積を狭（することを目的とする。

（Ｅ、問題点を解決するための手段） 本発明半導体メモリは上記問題点を解決するため、各セ
ルアレイが書込み時にはデータバスを共有するようにし
たものである。

（Ｆ、作用） 本発明半導体メモリによれば、書込時には各セルアレイ
がデータバスを共有するので、１つのセルアレイ分の書
込回路の出力信号を各セルアレイに対して同時に伝送す
ることにより各セルアレイに同時に書き込むことができ
る。従って、各セルアレイそれぞれに対応して書込回路
を設けることが必要でな（なり、書込回路は１つのセル
アレイ分あれば済む。従って、その分メモリ占有面積を
狭くすることができる。

（Ｇ、実施例）［第１図］ 以下、本発明半導体メモリを図示実施例に従って詳細に
説明する。

第１図は本発明半導体メモリをＥ”　ＰＲＯＭに適用し
た一つの実施例の要部を示すブロック図である。

本Ｅ”　ＰＲＯＭは、第２図に示したＥ”ＰＲＯＭとは
Ｙセレクタ９ａ、９ｂとバッファ回路１１との間に介在
する部分において相違するがそれ以外の点で共通してお
り、共通する部分の図示、説明は既に為されている。従
って、第１図においては第２図に示したＥ”　ＰＲＯＭ
と相違する部分のみを図示し、その部分の説明を以下に
行うこととする。

１７ａ、〜ｌ　７　ａ　ｓはメモリセルアレイ７ａに対
応するセンスアンプ、１７ｂ、〜１７ｂｉはメモリセル
アレイ７ｂに対応するセンスアンプである。１８．〜１
８．はメモリセルアレイ７ａ、７ｂに共通に動作する書
込回路であり、本メモリの１ワードのビット数と同じ個
数である８個しかない。１９は書込みモード信号により
制御されてパスラインのセルアレイ７ａ側とセルアレイ
７ｂ側との間を接続したり、分離したりする書込みスイ
ッチで、回路構成は書込回路１８と略同じであり、従っ
て占有面積においても同じである。

Ｑ、〜Ｑ６はパスラインのセルアレイ７ａ側の部分と、
セルアレイ７ｂ側の部分との間に設けられたＭＯＳ）−
ランジスタであり、上記書込みスイッチ１９によって制
御される。具体的には、読出し時にはトランジスタＱ１
〜Ｑ８はオフ状態にされ、書込み時にはオン状態にされ
てゲート電極が高電圧レベルにされる。

このようなＥ”　ＰＲＯＭによれば、読出し時の動作は
第２図に示したＥ”　ＰＲＯＭの場合と全（同じで、セ
ルアレイ７ａに書込まれたデータ信号はそれと対応する
センスアンプエフａ＋〜１７ａ、によって増幅され、バ
ッファ回路１１の各出力バッファ部において論理和（あ
るいは論理積）が得られ、外部に送出される。

しかし、書込み時の動作は第２図に示したＥ２ＦＲＯＭ
のそれとは異なる。即ち、本半導体メモリにおいてはセ
ルアレイ７ａ側とセルアレイ７ｂ側とのパスラインはＹ
セレクタ９ａ、９ｂ側の出力側においてトランジスタＱ
、〜Ｑ６によって接続されており（第２図に示したＥ”
　ＦＲＯＭにおいては切離されている）、そして、書込
時には書込みスイッチ１９によりそのトランジスタＱ１
〜Ｑ８がオンするので、書込回路１８．〜１８８の出力
がＹセレクタ９ａ、９ｂを介してセルアレイ７ａ、７ｂ
の双方に書込まれるのである。

このように、本Ｅ”　ＰＲＯＭによれば、書込回路ｉ８
＋−ｉ８が互いに不良補償しあうセルアレイ７ａと７ｂ
の両方に対して動作するので書込回路の数が半減するこ
とになる。但し、書込回路と同じ構成の書込みスイッチ
１９が一個必要なので、結局、書込回路７個分メモリの
面積を小さくすることができる。そのため約２０％程も
メモリのチップサイズを小さくすることができた。とい
うのは、ＩＫ〜４にビット程度のＥ”　ＦＲＯＭはメモ
リ全体に占めろ周辺回路の割合が８０％程度と非常に大
きい。しかも、書込回路はすべて高電圧レベル変換回路
を備＾ており、相当に大きい。

それが略半減できたので２０％もの占有面積の低減を図
ることができたのである。

尚、パスラインＩ１０１−ｒ１０８は第２図では示して
いないが当然に存在していたものであり、トランジスタ
Ｑ、〜Ｑ６によるスイッチングが行われないので第２図
で図示しなかったにすぎない。従って、Ｅ２ＰＲＯＭの
図示パスラインがチップ面積減少を抑制する要因になる
わけではない。

尚、センスアンプ１７はセルアレイ７ａ、７ｂに対応し
て１６個あるが、これは出荷するにあたっての試験でセ
ルアレイ７ａにおいてもセルアレイ７ｂにおいても不良
がないことを確認できるようにするためである。即ち、
Ｅ”　ＰＲＯＭにおいては使用しているうちに不良が発
生する可能性があるので補償を為すようにしているが、
出荷前の段階では不良のあるものは例え現在補償されて
いるとしても除去する必要がある。しかし、センスアン
プをセルアレイ７ａ、７ｂが共用するようにすると不良
があっても補償された結果しか現われないので不良のチ
エツクを完全に行うことができな（なるので好ましくな
い。従って、センスアンプ１７についてはセルアレイ７
ａに対応するものとセルアレイ７ｂに対応するものを別
個に設けるのであり、そして、読出時にはデータバスを
セルアレイ７ａに対応する部分とセルアレイ７ｂに対応
する部分との間で分離するのである。

（Ｈ，発明の効果） 以上に述べたように、本発明半導体メモリは、複数のセ
ルアレイを有し、該セルアレイそれぞれに対して同時に
同一の情報を入力し、それぞれから同時に出力すること
によりセルアレイの互いに対応するセルどうしが故障の
補償をし合うようにした半導体メモリにおいて、上記各
セルアレイが書込時にはデータバスを互いに共有しあい
、読出時には個々に独立してデータバスを占有するよう
にしたことを特徴とする。

従って、本発明半導体メモリによれば、書込時には各セ
ルアレイがデータバスを共有するので、ｌセル７１４分
の書込回路の出力信号を各セルアレイに対して同時に出
力することができる。従って、各セルアレイそれぞれに
対応して書込回路を設けることが必要でなくなり、書込
回路は１つのセルアレイ分あれば済む。従って、その分
メモリ占有面積を狭くすることができる。

【図面の簡単な説明】

第１図は本発明半導体メモリの一つの実施例の要部を示
すブロック図、第２図は半導体メモリの従来例を示すブ
ロック図である。 符号の説明 ７ａ、７ｂ・・・セルアレイ、 Ｉｌｏ・・・データバス、 １８・・・書込回路。 出　　願　　人　　　　ソ　ニ　一 株 式

Claims (1)

【特許請求の範囲】
1. （１）複数のセルアレイを有し、該セルアレイそれぞれ
   に対して同時に同一の情報を入力しそれぞれから同時に
   出力することによりセルアレイの互いに対応するセルど
   うしが故障の補償をし合うようにした半導体メモリにお
   いて、 上記各セルアレイが書込時にはデータバスを互いに共有
   しあい、読出時にはデータバスを個々に独立して占有す
   るようにした ことを特徴とする半導体メモリ。