JPH05325598A

JPH05325598A - 半導体記憶装置

Info

Publication number: JPH05325598A
Application number: JP4155689A
Authority: JP
Inventors: Shuzo Shiozaki; 修三塩▲崎▼; Hiroya Nakamura; 浩也中村; Kiyotaka Okuzawa; 清隆奥沢; Yoshihiro Ogata; 喜広尾形
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1992-05-22
Filing date: 1992-05-22
Publication date: 1993-12-10

Abstract

(57)【要約】【目的】多ビット並列試験において、すくなくともどこ
のメモリセルブロック内のどこのワード上に不良ビット
が存在するかを検出することができる半導体記憶装置を
提供することを目的としている。【構成】複数のメモリセルがそれぞれのサブブロック２
から成る複数のメモリブロック１に分割され、それぞれ
のメモリブロック１ごとに多ビット並列試験を行う回路
を有する半導体記憶装置であって、上記多ビット並列試
験回路は、同一ワード線につながっているメモリセルの
試験データのみを圧縮して出力する圧縮回路４を有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
特に半導体記憶装置における多ビット並列試験（パラレ
ル・リード・ライト・テスト）回路に関するものであ
る。

【０００２】

【従来の技術】従来の半導体メモリ装置では、例えばＤ
ーＲＡＭにおける多ビット並列試験時に各メモリセル・
ブロックから出力される複数のセル・データを細くグル
ープ分けして、それらグループ間でデータを圧縮しデー
タ・サイズが小さくなるようにしてから読み出し、デー
タを出力するものがある。

【０００３】図１０はかかる半導体メモリ装置のメモリ
セルブロックから多ビットのデータを並列に読み出す方
法の一例を示すブロック図である。その図１０におい
て、５０はそれぞれ少なくとも２本以上の選択されたワ
ードを含む活性化された各メモリセルブロック５０Ａ〜
５０Ｄから成る全メモリセルブロック５０を示す。それ
ぞれのメモリセルブロック５０Ａ〜５０Ｄは、複数のセ
ル・データが細かく例えば、８個ずつ分けたサブブロッ
ク５１からなる。上記メモリセルブロック５０Ａ〜５０
Ｄでは、多ビット並列試験時にデータのグルーピングが
行われる。メモリセルブロック５０Ａ〜５０Ｄのそれぞ
れのサブブロック５１から出力されたデータは、第１段
階の１６か所の圧縮部５１ａ〜５１ｐから第１の圧縮さ
れた出力データが第２段階のデータ圧縮部５２であるデ
ータ圧縮部５２ａ〜５２ｄのそれぞれの４つの入力ポー
トに入力される。データ圧縮部５２ａ〜５２ｄの出力ポ
ートからは、共通データバスライン４００〜４０３を経
て第２の圧縮された出力データが第３段階のデータ圧縮
部を含む出力回路５３に入力され、該出力回路５３から
第３の圧縮された出力データが出力される。以上のよう
にして従来の半導体メモリ装置では、サブブロック５１
から出力されたデータが第１段階のデータ圧縮部５１〜
第３段階のデータ圧縮部である出力回路５３から出力Ｄ
Ｑが転送される。

【０００４】上記半導体メモリ装置の多ビット並列試験
時における試験データの読出し方法では、全メモリセル
ブロック５０から出力されたデータのすべてが、例えば
予め書き込んだデータと全く同じ電圧レベル「１」であ
るときには、ハイ（Ｈ）レベル出力が出力回路５３から
出力し、また全メモリセルブロック５０から出力された
データのすべてが、例えば同一電圧レベル「０」である
ときには、ロー（Ｌ）レベル出力が出力回路５３から出
力される。一方、全メモリセルブロック５０から出力さ
れたデータ群のうち、例えば１つでも書き込んだデータ
と異なるデータ、いわゆる不良データが存在する場合は
出力回路５３はハイインピーダンス（ＨＺ）状態とな
る。

【０００５】上記半導体メモリ装置の多ビット並列試験
時における試験データの読出方法では、例えば、図１１
及び図１２に一例を示すデータ圧縮回路によりデータの
圧縮が行われる。第１段階のデータ圧縮部５４は、例え
ば、ＯＲゲート５４Ａ〜５４Ｄから構成する。ＯＲゲー
ト５４Ａ〜５４Ｄの入力側には、メインＩ／ＯバスＭＩ
００〜ＭＩ０３１、メインＩ／ＯバスＭＩ００ー（ここ
で、ーは反転入力信号を意味するものである）〜ＭＩ０
３１ーが入力する。一方、ＯＲゲート５４Ａ〜５４Ｄの
ゲート出力は、第２段階のデータ圧縮部５５を構成する
ＯＲゲート５５Ａ，５５Ｂに入力される。ＯＲゲート５
５Ａ，５５Ｂのゲート出力は、転送ゲート５６を構成す
るＮ形トランジスタ５６ａ，Ｐ形トランジスタ５６ｂの
ゲートに接続され、Ｎ形トランジスタ５６ａ，Ｐ形トラ
ンジスタ５６ｂのドレインより、出力Ａ₀，Ｂ₀が得ら
れる。ここで、先の図１０の第１段階のデータ圧縮部５
１ａ〜５１ｄと図１１のＯＲゲート５４Ａ〜５４Ｄが対
応し、第２のデータ圧縮部５２ａとＯＲゲート５５Ａ，
５５Ｂが対応する。

【０００６】この動作は、表１に示す論理テーブルで表
される。ＭＩ０Ｘ（Ｘは０〜３１）、ＭＩ０Ｘー（Ｘー
は０ー〜３１ー）、Ａ，Ｂは転送ゲート５６の出力を示
す例えば、ＭＩ０Ｘ（Ｘは０〜３１）、ＭＩ０Ｘー（Ｘー
は０ー〜３１ー）が共にロー（Ｌ）レベルのときには、
転送ゲート５６の出力電圧Ａはロー（Ｌ）レベル、転送
ゲート５６の出力電圧Ｂはハイ（Ｈ）レベルになる。ま
た、例えば、ＭＩ０Ｘ（Ｘは０〜３１）がハイ（Ｈ）レ
ベルで、ＭＩ０Ｘー（Ｘーは０ー〜３１ー）がロー
（Ｌ）レベルのときには、転送ゲート５６の出力電圧Ａ
はハイ（Ｈ）レベル、転送ゲート５６の出力電圧Ｂはロ
ー（Ｌ）レベルになる。

【０００７】図１２は図１０の出力回路５３である第３
段階のデータ圧縮部からなる出力回路５７である。図１
２の入力端子Ａ₀〜Ｂ₃のうちＡ₀,Ｂ₀は図１１の出
力、Ａ₁，Ｂ₁、Ａ₂，Ｂ₂、Ａ₃，Ｂ₃については図
１０の第２の圧縮部５２ｂの図１１で省略したＡ_1,Ｂ₁
出力、Ａ_2,Ｂ₂出力、Ａ_3,Ｂ₃出力を示すものである。
図１１の転送ゲート５６からの出力が共通バスラインの
入力端子Ａ₀、Ｂ₀と入力端子がそれぞれ接続されるの
は、ＯＲ回路５８とＥＸーＯＲ回路５９である。ＥＸー
ＯＲ回路５９の出力は、ＡＮＤ回路６１の入力端子に入
力され、ＯＲ回路５８の出力は、ＡＮＤ回路６０を経て
前記ＡＮＤ回路６０の入力端子に入力される。ＡＮＤ回
路６０の出力は、転送ゲート６２に入力され、ＡＮＤ回
路６０の出力に応じて出力端子Ｄ_outから出力される。

【０００８】表３に示す論理テーブルは、図１１の転送
ゲート５６の出力端子と接続される共通バスラインの入
力Ａ₀〜Ａ₃、Ｂ₀〜Ｂ₃と、上記ＡＮＤ回路６０の出
力Ｄ_Qの電圧レベルを示すものである。例えば、入力Ａ
₀〜Ａ₃の電圧レベルがロー（Ｌ）レベルで、入力Ｂ₀
〜Ｂ₃の電圧レベルがハイ（Ｈ）レベルの際は、出力Ｄ
_Qの電圧レベルはハイ（Ｈ）レベルになる。また、入力
Ａ₀〜Ａ₂の電圧レベルがロー（Ｌ）レベル、入力Ａ₃
の電圧レベルがハイ（Ｈ）レベルのとき、入力Ｂ₀〜Ｂ
₂の電圧レベルがハイ（Ｈ）レベル、入力Ｂ₃の電圧レ
ベルがロー（Ｌ）レベルの際には、出力回路は高インピ
ーダンス（ＨＺ）状態となる。ここで高インピーダンス
とは３ステート出力のオフ状態をいう。

【０００９】図１３は上記半導体メモリ装置として、例
えばＤＲＡＭを用いた場合の基本構成及びメモリ構成を
示す説明図である。このＤＲＡＭでは、メモリ領域を２
５６ｋＢごとの小さなメモリＡ〜Ｐ単位に分割され、マ
ット（ＭＡＴ）毎に選択及び活性化され、情報の授受が
これらのマットを通して行われる。例えば、マットの構
成が図１３の下部に示すようにマトリックス状のセル配
置からなる場合には、特定のセルを選択して読み／書き
の動作をさせ、先ず外部よりのアドレス・データに対応
して活性化されたマット当たり１本のワード線が選択さ
れる。所望のワード線が選択された際には、ワード線に
接続されるセルの読出データがそれぞれ対応するセンス
アンプ７０により増幅され、半導体メモリ装置の多ビッ
ト並列試験時における試験データが読み出される。

【００１０】

【発明が解決しようとする課題】しかし、上記多ビット
並列試験の結果を用いて、各メモリブロック内の不良ビ
ットに対して図１４の点線で示すように冗長回路（リダ
ンダンシー回路）に置き換える場合には、図１３に示す
ように複数の選択されたワードのそれぞれを含む活性化
された図１４の全メモリセルブロック５０からデータが
最小１つまで圧縮されてから試験結果として圧縮データ
が出力ＤＱされるため、どこのメモリセルブロック５０
Ａ〜５０Ｄ内のどこのワード上に不良ビットが存在する
かが判らなくなる虞れがあった。さらに、不良アドレス
をロー（Ｒｏｗ）アドレス上で特定して行う冗長記憶部
に対するレーザ置き換え試験などにおいては、多ビット
並列試験方式を導することができないという不具合もあ
った。

【００１１】そこで、本発明は、多ビット並列試験にお
いて、すくなくともどこのメモリセルブロック内のどこ
のワード上に不良ビットが存在するかを検出することが
できる半導体記憶装置を提供することを目的としてい
る。

【００１２】

【課題を解決するための手段】上記課題を解決するため
の手段として本発明は、複数のメモリセルがそれぞれ複
数のサブブロックからなる複数のメモリブロックに分割
され、それぞれのメモリブロックごとに多ビット並列試
験を行う回路を有する半導体記憶装置であって、上記多
ビット並列試験は同一ワード線につながっているメモリ
セルの試験データのみを圧縮して出力する圧縮回路を有
する。また、好ましくは、メモリセルの試験データのみ
を圧縮して各メモリブロックごとに出力する。さらに、
複数のメモリセルがそれぞれ複数のサブブロックからな
る複数のメモリブロックに分割され、それぞれのメモリ
ブロックごとに多ビット並列試験を行う回路を有する半
導体装置であって、前記メモリブロックごとに各々冗長
回路を持ち、前記冗長回路内の一回路の置き換えは前記
各メモリブロック全部に対して冗長回路を置き換えるこ
とによって行う。

【００１３】

【作用】多ビット並列試験の際に半導体記憶装置は、同
一ワード線につながっているメモリセルの試験データの
みを圧縮して出力する。またメモリセルの試験データの
みを圧縮して各メモリブロックごとに出力する。それ
故、多ビット並列試験時には、その試験データから不良
ビットの位置がどのブロックのどのワードであるかを特
定し、試験結果に応じた対応をすることがができるよう
になる。

【００１４】

【実施例】本発明の実施例について図に基いて説明す
る。図１は本発明の半導体記憶装置の実施例を示すもの
で、メモリ装置のメモリセルブロックから試験データを
多ビット並列試験時に読み出すことを示すブロック図で
ある。この図１において、符号１は少なくとも２本以上
の選択されたワードを含む活性化された各メモリセルブ
ロック１Ａ〜１Ｄからなる全メモリセルブロック１を示
す。それぞれのメモリセルブロック１Ａ〜１Ｄは、複数
のセル・データが細かく例えば、８個ずつ分けたサブブ
ロック２からなる。上記メモリセルブロック１Ａ〜１Ｄ
では、多ビット並列試験時にデータのグルーピングが行
われる。

【００１５】メモリセルブロック１Ａ〜１Ｄのそれぞれ
の隣接するサブブロック２から出力された試験データ
は、第１段階の１６か所の圧縮部３である圧縮部３Ａ〜
３Ｐから第１の圧縮された出力データが第２段階のデー
タ圧縮部４であるデータ圧縮部４Ａ〜４Ｄのそれぞれの
４つの入力ポートに入力される。データ圧縮部４Ａ〜４
Ｄの出力ポートからは、共通データバスライン１００〜
１０３を経て出力回路５Ａ〜５Ｄに入力され、該出力回
路５Ａ〜５Ｄから圧縮された出力データＤＱ１〜ＤＱ４
がそれぞれ個別に出力される。この半導体記憶装置で
は、隣接されたサブブロック２から出力された試験デー
タが第１段階及び第２段階のデータ圧縮部３，４で圧縮
された後、ゲート回路で構成される出力回路５Ａ〜５Ｄ
を経て出力された試験データが各メモリマット毎の独立
した出力ＤＱ１〜ＤＱ４として得られる。

【００１６】上記グループ間で圧縮したデータは、それ
ぞれのメモリセルブロック毎に専用の上記出力回路５Ａ
〜５Ｄを持ち試験データを出力することにより、多ビッ
ト並列試験時に不良ビットがどこのメモリセルブロック
１のどのデータの出力ＤＱ１〜ＤＱ４であるかを認識す
ることができるので、不良ビットに対してロー（Ｒｏ
ｗ）リダンダンシー（冗長）回路での置き換えが可能に
なる。

【００１７】上記半導体メモリでは、例えば、図２及び
図３に一例を示すデータ圧縮回路によりデータの圧縮が
行われる。第１段階のデータ圧縮部６は、例えばＯＲゲ
ート６Ａ〜６Ｄから構成される。ＯＲゲート６Ａ〜６Ｄ
の入力側には、メインＩ／ＯバスＭＩ００〜ＭＩ０３
１、メインＩ／ＯバスＭＩ００ー（ここで、ーは反転入
力信号を意味するものである）〜ＭＩ０３１ーが入力さ
れる。一方、ＯＲゲート６Ａ〜６Ｄのゲート出力は、第
２段階のデータ圧縮部７を構成するＯＲゲート７Ａ，７
Ｂに入力される。ＯＲゲート７Ａ，７Ｂのゲート出力信
号は、転送ゲート８を構成するトランジスタ７Ａ，７Ｂ
を経てゲート出力Ａ，ゲート出力Ｂとして出力される。
これは、先の図１の第１段階のデータ圧縮部３Ａ〜３Ｄ
と図２のＯＲゲート６ａ，６ｂが対応し、第２のデータ
圧縮部４ａ，４ｂとＯＲゲート７Ａ，７Ｂが対応する。

【００１８】この際の動作を示すものは、表１に示す論
理テーブルである。ＭＩ０Ｘ（Ｘは０〜３１）、ＭＩ０
Ｘー（Ｘーは０ー〜３１ー）、Ａ，Ｂは転送ゲート７の
出力を示すものである。例えば、ＭＩ０Ｘ（Ｘは０〜３
１）がロー（Ｌ）レベルで、ＭＩ０Ｘー（Ｘーは０ー〜
３１ー）がハイ（Ｈ）レベルのときには、転送ゲート７
の出力電圧Ａはロー（Ｌ）レベルで、転送ゲート７の出
力電圧Ｂはハイ（Ｈ）レベルになる。また、例えば、Ｍ
Ｉ０Ｘ（Ｘは０〜３１）がハイ（Ｈ）レベルで、ＭＩ０
Ｘー（Ｘーは０ー〜３１ー）がロー（Ｌ）レベルのとき
には、転送ゲート７の出力電圧Ａは、ハイ（Ｈ）レベ
ル、転送ゲート７の出力電圧Ｂは、ロー（Ｌ）レベルに
なる。

【００１９】図３はデータ出力回路部を示す図で、図２
の転送ゲート７からの出力が共通バスラインの入力端子
Ａ₀〜Ａ₃、Ｂ₀〜Ｂ₃と入力端子がそれぞれ接続され
るのは、排他的論理和（ＥＸーＯＲ）回路８で、ＥＸー
ＯＲ回路８Ａ〜８Ｄのそれぞれの入力端子が接続されて
いる。ＥＸーＯＲ回路８Ａ〜８Ｄの出力と上記入力端子
Ａ₀〜Ａ₃、Ｂ₀〜Ｂ₃から送出される出力は、論理和
回路９のＡＮＤ回路９Ａ〜９Ｄの入力信号として供給さ
れる。ＡＮＤ回路９Ａ〜９Ｄの論理出力がハイ（Ｈ）レ
ベルの際には、転送ゲート１０を構成するトランジスタ
１０ａ，１０ｂのゲートに所定のしきい値電圧を印加し
てトランジスタ１０ａ，１０ｂを動作させ、トランジス
タ１０ａのソースとトランジスタ１０ｂのドレイン間の
ノードＡより出力端子Ｄ_outにＤＱ₀〜ＤＱ₃を出力す
る。

【００２０】上記データ出力回路部では、出力端子Ｄ
_outからの出力ＤＱ₀〜ＤＱ₃により、読出しデータの
パス及びフェイルの判定をすることができる。例えば、
多ビット並列試験時に、グルーピングされる複数のセル
データがすべて「１」データ、すなわちハイ（Ｈ）レベ
ルの場合には、上記データ出力回路部の出力端子Ｄ_OUT
からハイ（Ｈ）レベルの出力電圧が出力され、「０」デ
ータ、すなわちロー（Ｌ）レベルの場合には、データ出
力回路部の出力端子Ｄ_OUTからロー（Ｌ）レベルの出力
電圧が出力される。また、グルーピングされた複数のセ
ルデータの中にデータ「０」、データ「１」が混在する
際には、高インピーダンス状態であるＨＺレベルにな
る。従って、データ出力回路部ではロー（Ｌ）レベル、
ハイ（Ｈ）レベル、ＨＺレベルのいずれかが出力される
かを判定するとにより、読出しデータのパス及びフェイ
ルの合否の判定を容易にすることが可能になる。

【００２１】図４〜図６は上記不良ビットに対してロー
（Ｒｏｗ）リダンダンシー（冗長）回路）での置き換え
をする際に用いるリダンダンシーの例を示す説明図であ
る。図４と図５はＸ方向のリダンダンシーを示すもの
で、図６（Ａ）〜図６（Ｄ）はＹ方向のリダンダンシー
を示すものである。図１〜図３で用いた構成の符号につ
いては、ここでは詳しい説明を省略する。図４におい
て、Ｘ方向のリダンダンシーは少なくとも各メモリセル
ブロック１においてビットラインと直交するように切れ
目なく構成される。Ａは図５（Ａ）に示すＸ方向のリダ
ンダンシーの一部を拡大して示すもので、Ｂは図５
（Ｂ）Ｘ方向のリダンダンシーの一部を拡大して示すも
ので、リダンダンシーセルを示すものである。図４にお
けるＣは２５６ビットライン、Ｅはビットラインからの
データをメインＩ／Ｏラインに伝えるためのサブＩ／Ｏ
ラインである。図４におけるＦ、ＧはメインＩ／Ｏライ
ンで、図２のＯＲ回路６Ａ〜６Ｄの入力端子と接続さ
れ、ＯＲ回路６Ａ〜６Ｄで第１のデータ圧縮が行なわれ
る。図４におけるＨはパス・ゲート回路を示すもので図
８にこの回路を示す。

【００２２】図６はＹ方向のリダンダンシーを示すもの
で、Ｙ方向のリダンダンシーは最小グループである２５
６ペアのビットラインのそれぞれの中に専用化され、他
のグループには第１段階のデータ圧縮が複雑になるた
め、越境させないように設置されている。図６（Ａ）〜
図６（Ｄ）において、Ａはビットラインを示すもので、
図６（Ａ）及び図６（Ｂ）は例えば、８個のグループに
分割し、それぞれ２５６ペアのビットラインからなるよ
うに構成する。図６におけるＣはセンスアンプ、ＤはＹ
リダンダンシーで４本ペアのビットラインを１本のＹｓ
でコントロールし、図６（Ｄ）は図６（Ａ）及び図６
（Ｂ）のように８つのグループから構成される。図６に
おけるＥはＹリダンダンシーを示すもので、Ｆは本ビッ
トライン、Ｇ，ＨはメインＩ／Ｏを示すものである。

【００２３】図７は多ビット並列試験回路とその周辺の
上記セル、センスアンプ、サブＩ／Ｏライン、パスゲー
ト回路及びメインＩ／Ｏラインの具体的接続位置を示す
配線図である。図７において、Ａはワードライン、Ｂは
第１の転送ゲートの制御ラインである。また、図７にお
けるＣはサブＩ／Ｏラインで、例えば４本のペアからな
る。図７において、Ｄは第２の転送ゲートの制御ライ
ン、Ｅはビットライン、Ｆはセルで、Ｇはセンスアン
プ、Ｊは図８のインバータＫ１とトランジスタＫ２，Ｋ
３から構成される回路より成る試験回路であるパスゲー
ト回路、ＬはメインＩ／Ｏラインである。Ｙリダンダン
シーＹ₀，Ｙ₁・・・は、ビットラインのデータをサブ
Ｉ／Ｏに伝送するための制御信号である。パスゲート回
路Ｋは、サブＩ／ＯラインとメインＩ／ＯであるＬとの
ジョイント回路で、メインＩ／Ｏに増幅機能を持たせる
ときには、パスゲート回路Ｋがスイッチング動作をす
る。図８のパスゲート回路Ｋに入力するＢＳ_Qはアドレ
スのデータを含むものである。以上の半導体記憶装置で
は、図１の第１及び第２の圧縮部３Ａ〜３Ｐ、４Ａ〜４
Ｄで圧縮した試験データをパスゲート回路Ｋよりそれぞ
れのメモリセルブロック１Ａ〜１Ｄ毎に専用の記出力回
路５Ａ〜５Ｄから出力させることにより、多ビット並列
試験時に不良ビットがどこのメモリセルブロック１のど
のデータの出力ＤＱ１〜ＤＱ４であるかを認識すること
ができるので、不良ビットに対して上記リダンダンシー
（冗長）回路での置き換えをすることが可能になる。

【００２４】次に、本発明の第２実施例について説明す
る。上記半導体記憶装置を多ビット並列試験する際に
は、データのグルーピングが行われる図１のメモリセル
ブロック１Ａ〜１Ｄ内の、例えば８つに分割されたサブ
ブロック毎にカラムリダンダンシーを持ち、かつその一
つのカラムリダンダンシーを置き換える際に、各メモリ
セルブロック１Ａ〜１Ｄ内のサブブロックのカラムリダ
ンダンシーの全てが置き換えられるようにすることによ
り、メモリセルブロック１Ａ〜１Ｄ内で圧縮された後の
不良データがどこのカラムデータであるか確認すること
なく、カラムの置き換えをすることが可能になる。

【００２５】次に、本発明の第３の実施例について説明
する。図９は半導体記憶回路の図１の全メモリセルブロ
ック１から多ビット並列試験時に、試験データを読み出
す方法の一実施例の変形例を示すブロック図である。図
１と同一の構成については同一の符号を付し、ここでは
詳しい説明を省略する。データ比較部２０は、第２のデ
ータ圧縮部４からなるデータ圧縮回路４Ａ〜４Ｄからの
出力と、基準となる比較データ入力部２１の入力データ
に基いてＤＱ１〜ＤＱ４を出力する。これにより、半導
体チップ内部で多ビット並列試験する際に、半導体チッ
プの出力端側からパスの時にハイ（Ｈ）レベルが出力さ
れ、フェイルの時にロー（Ｌｏｗ）レベルを出力するよ
うに設定することも可能になる。表２のＡはデータ圧縮
回路４Ａ〜４Ｄからの出力で、Ｂは基準となる比較デー
タ入力部２１からの出力を示すもので、期待値はＡ，Ｂ
の比較出力として期待される値をいい、Ｄ_Oは実際の出
力値をいう。例えば、データ圧縮回路４Ａ〜４Ｄからの
出力Ａがロー（Ｌ）レベルで、基準となる比較データ入
力部２１からの出力Ｂがハイ（Ｈ）レベルの際には、期
待値のロー（Ｌ）レベルと逆の実際の出力値Ｄ_Oがハイ
（Ｈ）レベルである際には、パスであることが認識でき
る。また、データ圧縮回路４Ａ〜４Ｄからの出力Ａがハ
イ（Ｈ）レベルで、基準となる比較データ入力部２１か
らの出力Ｂがロー（Ｌ）レベルの際には、期待値がＸ
（禁止）となり、実際の出力値Ｄ_Oはロー（Ｌ）レベル
になり、フェイルであることが認識できる。従って、多
ビット並列試験する際には、データ比較部２０からの出
力に基いてパスまたはフェイルの合否の判定を半導体チ
ップの出力ポートからすることができるようになる。

【００２６】以上の実施例では、半導体記憶装置とし
て、ＤＲＡＭについて説明したが、ＳＲＡＭ、その他の
メモリにも適用することができる。

【００２７】

【発明の効果】上記のように本発明によれば、多ビット
並列試験時に不良ビットがどこのメモリセルブロックの
どのデータの出力であるかを認識することができるの
で、不良ビットに対してローリダンダンシーでの置き換
えを可能にすることができる。また、各メモリセルブロ
ックのカラムリダンダンシーの全てを置き換えるように
することにより、メモリセルブロック間で圧縮された後
の不良データがどこのカラムデータであるかを確認する
ことなく、カラムの置き換えをすることが可能になる。
そのため、レーザ置き換え試験において、多ビット並列
試験が導入出来るようになり、結果的にレーザ置き換え
試験時におけるテストタイムの短縮を図ることができる
などの優れた効果を奏することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の実施例のブロック図
である。

【図２】本発明の半導体記憶装置の一実施例の第１およ
び第２の圧縮回路を示すものである。

【図３】本発明の半導体記憶装置の一実施例の出力回路
を示すものである。

【図４】本発明の半導体記憶装置の実施例のリダンダン
シー回路を示す回路図である。

【図５】本発明の半導体記憶装置の実施例のリダンダン
シー回路を示す回路図である。

【図６】本発明の半導体記憶装置の実施例のリダンダン
シー回路を示す回路図である。

【図７】本発明の半導体記憶装置の実施例の多ビット並
列試験回路とその周辺の上記セル、センスアンプ、サブ
Ｉ／Ｏライン、パスゲート回路及びメインＩ／Ｏライン
の具体的接続位置を示す配線図である。

【図８】本発明の半導体記憶装置の実施例のパスゲート
回路の例を示す回路図である。

【図９】本発明の半導体記憶装置の別の実施例のブロッ
ク図である。

【図１０】従来の半導体記憶装置の一例を示すブロック
図である。

【図１１】従来の半導体記憶装置の第１および第２の圧
縮回路を示すものである。

【図１２】従来の半導体記憶装置の第３の圧縮回路を示
すものである。

【図１３】従来の半導体記憶装置のマットの構成を示す
図である。

【図１４】従来の半導体記憶装置における多ビット並列
試験の結果を示すブロック図である。

【図面の簡単な説明】

１全メモリセルブロック２サブメモリセルブロック３第１の圧縮回路４第２の圧縮回路５出力回路２０出力回路２１比較データ出力部

───────────────────────────────────────────────────── フロントページの続き (72)発明者奥沢清隆茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社内 (72)発明者尾形喜広茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社内

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルがそれぞれ複数のサブ
ブロックからなる複数のメモリブロックに分割され、そ
れぞれのメモリブロックごとに多ビット並列試験を行う
回路を有する半導体記憶装置において、上記多ビット並列試験は同一ワード線につながっている
メモリセルの試験データのみを圧縮して出力する圧縮回
路を有することを特徴とする半導体装置。
【請求項２】前記圧縮回路は、メモリセルの試験デー
タのみを圧縮して各メモリブロックごとに出力すること
を特徴とする請求項１項に記載の半導体記憶装置。
【請求項３】複数のメモリセルがそれぞれ複数のサブ
ブロックからなる複数のメモリブロックに分割され、そ
れぞれのメモリブロックごとに多ビット並列試験を行う
回路を有する半導体装置において、前記メモリブロックごとに各々冗長回路を持ち、前記冗
長回路内の一回路の置き換えは前記各メモリブロック全
部に対して冗長回路を置き換えることによって行うこと
を特徴とする半導体記憶装置。