JP2002025298A - 集積回路 - Google Patents
集積回路Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
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- G—PHYSICS
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリ−ロジック混在の集積回路では、デー
タ用の外部入出力端子を多数設けることができないた
め、半導体メモリ５４を効率良くテストすることができ
ないなどの課題があった。 【解決手段】 外部から入力されたｎビットの外部デー
タを同時書込回路１２で拡張してｍ（＞ｎ）ビットとし
て半導体メモリ２に供給し、半導体メモリ２からの読出
しにおいてはデータの一致判定結果を出力するようにし
たものである。
タ用の外部入出力端子を多数設けることができないた
め、半導体メモリ５４を効率良くテストすることができ
ないなどの課題があった。 【解決手段】 外部から入力されたｎビットの外部デー
タを同時書込回路１２で拡張してｍ（＞ｎ）ビットとし
て半導体メモリ２に供給し、半導体メモリ２からの読出
しにおいてはデータの一致判定結果を出力するようにし
たものである。
Description
【０００１】
【発明の属する技術分野】この発明は半導体メモリとロ
ジック回路とが混在された集積回路に係り、特に、この
半導体メモリとロジック回路との間の内部データバスの
バス幅がロジック回路とデータ入出力端子との間の外部
データバスのバス幅よりも広い場合であったとしても効
率良く半導体メモリのテストを行うことを可能ならしめ
る改良に関するものである。
ジック回路とが混在された集積回路に係り、特に、この
半導体メモリとロジック回路との間の内部データバスの
バス幅がロジック回路とデータ入出力端子との間の外部
データバスのバス幅よりも広い場合であったとしても効
率良く半導体メモリのテストを行うことを可能ならしめ
る改良に関するものである。
【０００２】
【従来の技術】図１４は従来の集積回路を示すブロック
図である。図において、５３は１枚の半導体基板上に形
成される集積回路、５４はこの集積回路５３の一部とし
て形成された半導体メモリ、５５は半導体メモリ５４と
同一の半導体基板上に形成されたロジック回路、５６は
半導体メモリ５４とロジック回路５５とを接続する内部
信号線、５７は外部入出力端子、５８はロジック回路５
５と複数の外部入出力端子５７とを接続する外部信号線
である。
図である。図において、５３は１枚の半導体基板上に形
成される集積回路、５４はこの集積回路５３の一部とし
て形成された半導体メモリ、５５は半導体メモリ５４と
同一の半導体基板上に形成されたロジック回路、５６は
半導体メモリ５４とロジック回路５５とを接続する内部
信号線、５７は外部入出力端子、５８はロジック回路５
５と複数の外部入出力端子５７とを接続する外部信号線
である。
【０００３】次に動作について説明する。複数の外部入
出力端子５７から所定の信号を入力すると、各信号は外
部信号線５８を介してロジック回路５５に入力される。
そして、このロジック回路５５はその入力などに基づい
て必要に応じて内部信号線５６を介して半導体メモリ５
４にアクセスする。
出力端子５７から所定の信号を入力すると、各信号は外
部信号線５８を介してロジック回路５５に入力される。
そして、このロジック回路５５はその入力などに基づい
て必要に応じて内部信号線５６を介して半導体メモリ５
４にアクセスする。
【０００４】
【発明が解決しようとする課題】従来の集積回路５３は
以上のように構成されているので、複数の外部入出力端
子５７上の信号を直接半導体メモリ５４に入出力させる
ことができない。そこで、外部入出力端子５７と半導体
メモリ５４とを直接接続するための入出力セレクタを設
けつつ、特開平９−２３１７９４号公報や特開平１１−
１６３９３号公報に開示される単体メモリ（ロジック回
路５５を含まないメモリ）におけるテスト技術を用いて
半導体メモリ５４のテストを行うことが考えられる。
以上のように構成されているので、複数の外部入出力端
子５７上の信号を直接半導体メモリ５４に入出力させる
ことができない。そこで、外部入出力端子５７と半導体
メモリ５４とを直接接続するための入出力セレクタを設
けつつ、特開平９−２３１７９４号公報や特開平１１−
１６３９３号公報に開示される単体メモリ（ロジック回
路５５を含まないメモリ）におけるテスト技術を用いて
半導体メモリ５４のテストを行うことが考えられる。
【０００５】しかしながら、当該技術を用いたとしても
半導体メモリ５４に一度に書込み／読出しをすることが
できるデータのビット数は高々ロジック回路５５に入出
力するために設けたデータ用の外部入出力端子５７の数
に限られてしまうため、近年の高集積化技術の改善に伴
いこのようなロジック回路５５と半導体メモリ５４との
両方が組み込まれた集積回路５３においても記憶容量が
大容量化されているにもかかわらず、データ用の外部入
出力端子５７の数が多い単体メモリのように効率良くテ
ストすることができないなどの課題があった。
半導体メモリ５４に一度に書込み／読出しをすることが
できるデータのビット数は高々ロジック回路５５に入出
力するために設けたデータ用の外部入出力端子５７の数
に限られてしまうため、近年の高集積化技術の改善に伴
いこのようなロジック回路５５と半導体メモリ５４との
両方が組み込まれた集積回路５３においても記憶容量が
大容量化されているにもかかわらず、データ用の外部入
出力端子５７の数が多い単体メモリのように効率良くテ
ストすることができないなどの課題があった。
【０００６】この発明はこのようなロジック−メモリ混
在の集積回路において固有に発生している課題を解決す
るためになされたもので、既存のロジック−メモリ混在
の集積回路の基本構造を好適に活用することで、テスト
に使用する入出力端子の数の増加を抑制しつつあるいは
防止しつつ、半導体メモリをそれぞれの大容量化の程度
に応じて効率良くテストすることができる集積回路を得
ることを目的とする。
在の集積回路において固有に発生している課題を解決す
るためになされたもので、既存のロジック−メモリ混在
の集積回路の基本構造を好適に活用することで、テスト
に使用する入出力端子の数の増加を抑制しつつあるいは
防止しつつ、半導体メモリをそれぞれの大容量化の程度
に応じて効率良くテストすることができる集積回路を得
ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る集積回路
は、ｍビット（ｍは２以上の整数）の内部データを各内
部アドレス毎に入出力する半導体メモリと、上記内部ア
ドレスを指定して当該半導体メモリとの間で上記ｍビッ
トの内部データを入出力するロジック回路と、上記半導
体メモリと当該ロジック回路とが接続され、上記ｍビッ
トの内部データをこれら半導体メモリと当該ロジック回
路との間で伝送するためのｍ本の内部データ線を備える
内部データバスと、上記ｍよりも小さいｎビット（ｎは
１以上の整数）の外部データを外部との間で入出力する
ためのデータ入出力端子群と、上記ロジック部とデータ
入出力端子群とが接続され、上記ｎビットの外部データ
をこれらロジック部とデータ入出力端子との間で伝送す
るためのｎ本の外部データ線を備える外部データバスと
を具備する集積回路において、上記外部データバスおよ
び内部データバスが接続され、外部データバス上のｎビ
ットのデータの少なくとも一部のビットデータを少なく
とも１つの同時書込み回路にて複数の同一値のビットデ
ータに分割してｍビットのデータを生成し、これを内部
データバスに対して出力するデータ書込手段と、上記各
同時書込み回路と同一の複数の内部データ線および外部
データ線が接続され、当該複数の内部データ線上のデー
タの一致判定を行うと共に、その一致判定結果を外部デ
ータ線に出力する同時書込み回路と同数の一致判定回路
とを設けたものである。
は、ｍビット（ｍは２以上の整数）の内部データを各内
部アドレス毎に入出力する半導体メモリと、上記内部ア
ドレスを指定して当該半導体メモリとの間で上記ｍビッ
トの内部データを入出力するロジック回路と、上記半導
体メモリと当該ロジック回路とが接続され、上記ｍビッ
トの内部データをこれら半導体メモリと当該ロジック回
路との間で伝送するためのｍ本の内部データ線を備える
内部データバスと、上記ｍよりも小さいｎビット（ｎは
１以上の整数）の外部データを外部との間で入出力する
ためのデータ入出力端子群と、上記ロジック部とデータ
入出力端子群とが接続され、上記ｎビットの外部データ
をこれらロジック部とデータ入出力端子との間で伝送す
るためのｎ本の外部データ線を備える外部データバスと
を具備する集積回路において、上記外部データバスおよ
び内部データバスが接続され、外部データバス上のｎビ
ットのデータの少なくとも一部のビットデータを少なく
とも１つの同時書込み回路にて複数の同一値のビットデ
ータに分割してｍビットのデータを生成し、これを内部
データバスに対して出力するデータ書込手段と、上記各
同時書込み回路と同一の複数の内部データ線および外部
データ線が接続され、当該複数の内部データ線上のデー
タの一致判定を行うと共に、その一致判定結果を外部デ
ータ線に出力する同時書込み回路と同数の一致判定回路
とを設けたものである。
【０００８】この発明に係る集積回路は、内部データの
ビット数ｍは外部データのビット数ｎのｌ倍（ｌは２以
上の整数）とし、ｌ本の内部データ線毎に同時書込み回
路および一致判定回路を設け、更に、各一致判定回路は
一致／不一致に応じて外部データ線に出力するレベルを
変えるものである。
ビット数ｍは外部データのビット数ｎのｌ倍（ｌは２以
上の整数）とし、ｌ本の内部データ線毎に同時書込み回
路および一致判定回路を設け、更に、各一致判定回路は
一致／不一致に応じて外部データ線に出力するレベルを
変えるものである。
【０００９】この発明に係る集積回路は、半導体メモリ
が、マトリックス状に配列された複数の記憶素子、当該
記憶素子の一方の配列方向に沿って延在する複数のワー
ド線、当該記憶素子の他方の配列方向に沿って延在する
複数のビット線、内部データ線に接続されるセンスアン
プおよび各ビット線をセンスアンプに接続する複数のセ
レクタを備える複数のメモリブロックと、上記複数のワ
ード線のうちの１つに対して選択電圧を印加する行アド
レスデコーダと、上記複数のセレクタのうちの１つに対
して選択電圧を出力する列アドレスデコーダとを具備す
るものである。
が、マトリックス状に配列された複数の記憶素子、当該
記憶素子の一方の配列方向に沿って延在する複数のワー
ド線、当該記憶素子の他方の配列方向に沿って延在する
複数のビット線、内部データ線に接続されるセンスアン
プおよび各ビット線をセンスアンプに接続する複数のセ
レクタを備える複数のメモリブロックと、上記複数のワ
ード線のうちの１つに対して選択電圧を印加する行アド
レスデコーダと、上記複数のセレクタのうちの１つに対
して選択電圧を出力する列アドレスデコーダとを具備す
るものである。
【００１０】この発明に係る集積回路は、行アドレスデ
コーダあるいは列アドレスデコーダとメモリブロックと
の間に設けられ、当該行アドレスデコーダあるいは列ア
ドレスデコーダよりも多い本数のワード線あるいはビッ
ト線が接続され、更に、当該行アドレスデコーダあるい
は列アドレスデコーダから所定のワード線あるいはビッ
ト線に対する選択電圧が出力されたらこれを遮断すると
共に上記余分なワード線あるいはビット線のうちの１本
に対して当該選択電圧を出力する切替デコーダを設けた
ものである。
コーダあるいは列アドレスデコーダとメモリブロックと
の間に設けられ、当該行アドレスデコーダあるいは列ア
ドレスデコーダよりも多い本数のワード線あるいはビッ
ト線が接続され、更に、当該行アドレスデコーダあるい
は列アドレスデコーダから所定のワード線あるいはビッ
ト線に対する選択電圧が出力されたらこれを遮断すると
共に上記余分なワード線あるいはビット線のうちの１本
に対して当該選択電圧を出力する切替デコーダを設けた
ものである。
【００１１】この発明に係る集積回路は、各同時書込み
回路および各一致判定回路に接続される内部データ線数
毎に、且つ、列アドレスデコーダとメモリブロックとの
間に切替デコーダを設けたものである。
回路および各一致判定回路に接続される内部データ線数
毎に、且つ、列アドレスデコーダとメモリブロックとの
間に切替デコーダを設けたものである。
【００１２】この発明に係る集積回路は、列アドレスデ
コーダとメモリブロックとの間にｌ／ｊ（ｊは２以上の
整数）毎に切替デコーダを設け、各一致判定回路に接続
される内部データ線がｌ／ｊ本ずつ接続されるとともに
その接続された内部データ線について一致判定を行うｊ
個の部分一致判定回路を備え、当該ｊ個の部分一致判定
回路のうち不一致と判定した部分一致判定回路に応じて
異なる信号を出力する部分判定手段を具備するものであ
る。
コーダとメモリブロックとの間にｌ／ｊ（ｊは２以上の
整数）毎に切替デコーダを設け、各一致判定回路に接続
される内部データ線がｌ／ｊ本ずつ接続されるとともに
その接続された内部データ線について一致判定を行うｊ
個の部分一致判定回路を備え、当該ｊ個の部分一致判定
回路のうち不一致と判定した部分一致判定回路に応じて
異なる信号を出力する部分判定手段を具備するものであ
る。
【００１３】この発明に係る集積回路は、部分判定手段
が、２つの部分一致判定回路の出力が入力され、不一致
と判定した方に応じて異なるレベルの信号を出力するペ
ア表示回路を備えるものである。
が、２つの部分一致判定回路の出力が入力され、不一致
と判定した方に応じて異なるレベルの信号を出力するペ
ア表示回路を備えるものである。
【００１４】この発明に係る集積回路は、部分判定手段
が、複数の部分一致判定回路の出力を順次切り替えて外
部にシリアル出力するシリアル回路を備えるものであ
る。
が、複数の部分一致判定回路の出力を順次切り替えて外
部にシリアル出力するシリアル回路を備えるものであ
る。
【００１５】この発明に係る集積回路は、部分判定手段
が、複数の部分一致判定回路の出力が入力され、不一致
と判定したものに応じて異なる値となり、且つ、当該複
数の部分一致判定回路の出力に基づいて入力されるビッ
ト数よりも少ないビット数の信号を生成して出力するエ
ンコーダを備えるものである。
が、複数の部分一致判定回路の出力が入力され、不一致
と判定したものに応じて異なる値となり、且つ、当該複
数の部分一致判定回路の出力に基づいて入力されるビッ
ト数よりも少ないビット数の信号を生成して出力するエ
ンコーダを備えるものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による集
積回路を示すブロック図である。図において、１は１枚
の半導体基板上に形成される集積回路、２はこの集積回
路１の一部として形成された半導体メモリ、３は半導体
メモリ２と同一の半導体基板上に形成されたロジック回
路、４は半導体メモリ２とロジック回路３とを接続する
複数の内部データ線からなる内部データバス、５は半導
体メモリ２とロジック回路３とを接続する複数の内部ア
ドレス線からなる内部アドレスバス、６は半導体メモリ
２とロジック回路３とを接続する複数の内部制御線から
なる内部制御線群、７はそれぞれこのロジック回路３と
外部の回路とを接続するために設けられた外部入出力端
子（データ入出力端子群）、８はロジック回路３と複数
の外部入出力端子７とを接続する複数の外部データ線か
らなる外部データバス、９はロジック回路３と複数の外
部入出力端子７とを接続する複数の外部アドレス線から
なる外部アドレスバス、１０はロジック回路３と複数の
外部入出力端子７とを接続する複数の外部制御線からな
る外部制御線群である。また、１１は集積回路１の状態
をテストモードと通常モードとに切り替えるモード切替
信号が入力される外部モード制御端子、１２は内部デー
タバス４、内部アドレスバス５、内部制御線群６、外部
データバス８、外部アドレスバス９および外部制御線群
１０が接続されるとともに、このモード切替信号が入力
されるメモリテスト回路である。なお、上記モード切替
信号はロジック回路３にも入力され、このロジック回路
３は通常モードにおいて動作し、テストモードにおいて
は少なくとも半導体メモリ２に対するアクセスを停止す
る。
説明する。 実施の形態１．図１はこの発明の実施の形態１による集
積回路を示すブロック図である。図において、１は１枚
の半導体基板上に形成される集積回路、２はこの集積回
路１の一部として形成された半導体メモリ、３は半導体
メモリ２と同一の半導体基板上に形成されたロジック回
路、４は半導体メモリ２とロジック回路３とを接続する
複数の内部データ線からなる内部データバス、５は半導
体メモリ２とロジック回路３とを接続する複数の内部ア
ドレス線からなる内部アドレスバス、６は半導体メモリ
２とロジック回路３とを接続する複数の内部制御線から
なる内部制御線群、７はそれぞれこのロジック回路３と
外部の回路とを接続するために設けられた外部入出力端
子（データ入出力端子群）、８はロジック回路３と複数
の外部入出力端子７とを接続する複数の外部データ線か
らなる外部データバス、９はロジック回路３と複数の外
部入出力端子７とを接続する複数の外部アドレス線から
なる外部アドレスバス、１０はロジック回路３と複数の
外部入出力端子７とを接続する複数の外部制御線からな
る外部制御線群である。また、１１は集積回路１の状態
をテストモードと通常モードとに切り替えるモード切替
信号が入力される外部モード制御端子、１２は内部デー
タバス４、内部アドレスバス５、内部制御線群６、外部
データバス８、外部アドレスバス９および外部制御線群
１０が接続されるとともに、このモード切替信号が入力
されるメモリテスト回路である。なお、上記モード切替
信号はロジック回路３にも入力され、このロジック回路
３は通常モードにおいて動作し、テストモードにおいて
は少なくとも半導体メモリ２に対するアクセスを停止す
る。
【００１７】図２はこの発明の実施の形態１による半導
体メモリ２の内部構成を示すブロック図である。図３は
この発明の実施の形態１による半導体メモリ２の一部の
内部構成を示す部分詳細ブロック図である。これらの図
において、１３はそれぞれ各内部データ線、内部アドレ
ス線あるいは内部制御線が接続されるメモリ端子、１４
はそれぞれ各内部データ線毎に設けられたメモリブロッ
ク、１５はそれぞれ１ビットのデータを保持するととも
に互いにマトリックス状に配列（レイアウト）された記
憶素子、１６はそれぞれこの記憶素子１５の一方の配列
方向に沿って延在するワード線、１７はそれぞれ当該記
憶素子１５の他方の配列方向に沿って延在するビット
線、１８は各メモリブロック１４に１つだけ設けられ、
内部データ線に接続されるセンスアンプ、１９はそれぞ
れ各メモリブロック１４においてビット線１７と同数設
けられ、ビット線選択電圧が入力されるとそれぞれのビ
ット線１７をセンスアンプ１８に接続するセレクタ、２
０は各メモリブロック１４に１つだけ設けられ、センス
アンプ１８に書込みを指示する書込みドライバ、２１は
基本記憶素子群、２２は１本のビット線１７に共通に接
続された複数の記憶素子１５からなる冗長記憶素子群で
ある。
体メモリ２の内部構成を示すブロック図である。図３は
この発明の実施の形態１による半導体メモリ２の一部の
内部構成を示す部分詳細ブロック図である。これらの図
において、１３はそれぞれ各内部データ線、内部アドレ
ス線あるいは内部制御線が接続されるメモリ端子、１４
はそれぞれ各内部データ線毎に設けられたメモリブロッ
ク、１５はそれぞれ１ビットのデータを保持するととも
に互いにマトリックス状に配列（レイアウト）された記
憶素子、１６はそれぞれこの記憶素子１５の一方の配列
方向に沿って延在するワード線、１７はそれぞれ当該記
憶素子１５の他方の配列方向に沿って延在するビット
線、１８は各メモリブロック１４に１つだけ設けられ、
内部データ線に接続されるセンスアンプ、１９はそれぞ
れ各メモリブロック１４においてビット線１７と同数設
けられ、ビット線選択電圧が入力されるとそれぞれのビ
ット線１７をセンスアンプ１８に接続するセレクタ、２
０は各メモリブロック１４に１つだけ設けられ、センス
アンプ１８に書込みを指示する書込みドライバ、２１は
基本記憶素子群、２２は１本のビット線１７に共通に接
続された複数の記憶素子１５からなる冗長記憶素子群で
ある。
【００１８】２３はそれぞれ複数のメモリブロック１４
からなるメモリバンク、２４は各メモリバンク２３に１
つずつ設けられ、各メモリブロック１４の複数のセレク
タ１９の中から選択された１つのセレクタ１９に対して
択一的にビット線選択電圧を出力する列切替デコーダ
（切替デコーダ）、２５は内部アドレスバス５の内の複
数の内部アドレス線が接続され、この複数の内部アドレ
ス線の電圧の組合せに応じて全ての列切替デコーダ２４
に対してビット線選択電圧を出力する列アドレスデコー
ダ、２６は内部アドレスバス５の残りの複数の内部アド
レス線が接続され、この複数の内部アドレス線の電圧の
組合せに応じて全てのメモリブロック１４に対して複数
のワード線１６のうちの１本に対して択一的にワード線
選択電圧を出力する行アドレスデコーダ、２７は内部制
御線群６のうちの１本であるリードライト制御信号線が
接続され、このリードライト制御信号線の電圧に応じて
全てのメモリブロック１４の書込みドライバ２０に対し
て書込み／読出し制御信号を出力する書込み読出し制御
回路である。また、２８は列アドレスデコーダ２５が出
力したビット線選択電圧をそのまま各セレクタ１９へ出
力するスルー回路、２９は予め設定された特定のビット
線１７に対するビット線選択電圧を検出し、当該ビット
線選択電圧が入力された場合にはスルー回路２８による
ビット線選択電圧のスルー制御を停止させるとともに、
冗長記憶素子群２２のビット線１７に接続されたセレク
タ１９に対してビット線選択電圧を出力する冗長切替回
路である。
からなるメモリバンク、２４は各メモリバンク２３に１
つずつ設けられ、各メモリブロック１４の複数のセレク
タ１９の中から選択された１つのセレクタ１９に対して
択一的にビット線選択電圧を出力する列切替デコーダ
（切替デコーダ）、２５は内部アドレスバス５の内の複
数の内部アドレス線が接続され、この複数の内部アドレ
ス線の電圧の組合せに応じて全ての列切替デコーダ２４
に対してビット線選択電圧を出力する列アドレスデコー
ダ、２６は内部アドレスバス５の残りの複数の内部アド
レス線が接続され、この複数の内部アドレス線の電圧の
組合せに応じて全てのメモリブロック１４に対して複数
のワード線１６のうちの１本に対して択一的にワード線
選択電圧を出力する行アドレスデコーダ、２７は内部制
御線群６のうちの１本であるリードライト制御信号線が
接続され、このリードライト制御信号線の電圧に応じて
全てのメモリブロック１４の書込みドライバ２０に対し
て書込み／読出し制御信号を出力する書込み読出し制御
回路である。また、２８は列アドレスデコーダ２５が出
力したビット線選択電圧をそのまま各セレクタ１９へ出
力するスルー回路、２９は予め設定された特定のビット
線１７に対するビット線選択電圧を検出し、当該ビット
線選択電圧が入力された場合にはスルー回路２８による
ビット線選択電圧のスルー制御を停止させるとともに、
冗長記憶素子群２２のビット線１７に接続されたセレク
タ１９に対してビット線選択電圧を出力する冗長切替回
路である。
【００１９】図４はこの発明の実施の形態１によるメモ
リテスト回路１２の内部構成を示すブロック図である。
図において、３０はそれぞれモード切替信号用の信号線
を含めた外部制御線が接続される外部制御接続端子、３
１はそれぞれ外部アドレス線に接続される外部アドレス
接続端子、３２はそれぞれ外部データ線に接続される外
部データ接続端子、３３はそれぞれ内部制御線が接続さ
れる内部制御接続端子、３４はそれぞれ内部アドレス線
に接続される内部アドレス接続端子、３５はそれぞれ内
部データ線に接続される内部データ接続端子、３６はそ
れぞれモード切替信号がテストモードである場合に外部
制御接続端子３０と内部制御接続端子３３とを接続する
制御セレクタ、３７はそれぞれモード切替信号がテスト
モードである場合に外部アドレス接続端子３１と内部ア
ドレス接続端子３４とを接続するアドレスセレクタ、３
８はそれぞれデータセレクタ、３９はデータ切替部であ
る。そして、このデータセレクタ３８とデータ切替部３
９とはモード切替信号がテストモードである場合に外部
データ接続端子３２と複数の内部データ接続端子３５と
を接続する。
リテスト回路１２の内部構成を示すブロック図である。
図において、３０はそれぞれモード切替信号用の信号線
を含めた外部制御線が接続される外部制御接続端子、３
１はそれぞれ外部アドレス線に接続される外部アドレス
接続端子、３２はそれぞれ外部データ線に接続される外
部データ接続端子、３３はそれぞれ内部制御線が接続さ
れる内部制御接続端子、３４はそれぞれ内部アドレス線
に接続される内部アドレス接続端子、３５はそれぞれ内
部データ線に接続される内部データ接続端子、３６はそ
れぞれモード切替信号がテストモードである場合に外部
制御接続端子３０と内部制御接続端子３３とを接続する
制御セレクタ、３７はそれぞれモード切替信号がテスト
モードである場合に外部アドレス接続端子３１と内部ア
ドレス接続端子３４とを接続するアドレスセレクタ、３
８はそれぞれデータセレクタ、３９はデータ切替部であ
る。そして、このデータセレクタ３８とデータ切替部３
９とはモード切替信号がテストモードである場合に外部
データ接続端子３２と複数の内部データ接続端子３５と
を接続する。
【００２０】また、４０はそれぞれデータセレクタ３８
および複数の内部データ接続端子３５が接続され、デー
タセレクタ３８上のデータと同一なデータを複数の内部
データ接続端子３５へ同時に出力する同時書込み回路
（データ書込手段）、４１はそれぞれ各同時書込み回路
４０と同じデータセレクタ３８および複数の内部データ
接続端子３５が接続され、複数の内部データ接続端子３
５の出力が一致する場合にはハイレベルの信号をデータ
セレクタ３８へ出力し、複数の内部データ接続端子３５
の出力のうち１つでも不一致がある場合にはローレベル
の信号をデータセレクタ３８へ出力する一致判定回路、
４２は制御セレクタ３６の出力に基づいて書込み処理で
ある場合には同時書込み回路４０を動作させ、読出し処
理である場合には一致判定回路４１を動作させる入出力
切替回路である。そして、内部データバス４のバス幅
（ビット数）をｍ、外部データバス８のバス幅（ビット
数）をｎとした場合、この実施の形態１ではｎ個の同時
書込み回路４０（一致判定回路４１）を設け、且つ、各
同時書込み回路４０は１ビットをｌ（＝ｍ／ｎ＞＝２）
本の内部データ線に出力している。また、メモリバンク
２３の個数はこの同時書込み回路４０（一致判定回路４
１）と同数とした。
および複数の内部データ接続端子３５が接続され、デー
タセレクタ３８上のデータと同一なデータを複数の内部
データ接続端子３５へ同時に出力する同時書込み回路
（データ書込手段）、４１はそれぞれ各同時書込み回路
４０と同じデータセレクタ３８および複数の内部データ
接続端子３５が接続され、複数の内部データ接続端子３
５の出力が一致する場合にはハイレベルの信号をデータ
セレクタ３８へ出力し、複数の内部データ接続端子３５
の出力のうち１つでも不一致がある場合にはローレベル
の信号をデータセレクタ３８へ出力する一致判定回路、
４２は制御セレクタ３６の出力に基づいて書込み処理で
ある場合には同時書込み回路４０を動作させ、読出し処
理である場合には一致判定回路４１を動作させる入出力
切替回路である。そして、内部データバス４のバス幅
（ビット数）をｍ、外部データバス８のバス幅（ビット
数）をｎとした場合、この実施の形態１ではｎ個の同時
書込み回路４０（一致判定回路４１）を設け、且つ、各
同時書込み回路４０は１ビットをｌ（＝ｍ／ｎ＞＝２）
本の内部データ線に出力している。また、メモリバンク
２３の個数はこの同時書込み回路４０（一致判定回路４
１）と同数とした。
【００２１】次に動作について説明する。外部モード制
御端子１１から入力されるモード切替信号によって通常
モードに設定されると、ロジック回路３が動作する一方
でメモリテスト回路１２は動作を停止する。従って、複
数の外部入出力端子７から入力された各信号は外部デー
タバス８、外部アドレスバス９あるいは外部制御線群１
０を介してロジック回路３に入力され、ロジック回路３
はこの外部信号に基づいて動作し、必要に応じて内部デ
ータバス４、内部アドレスバス５および内部制御線群６
を制御して半導体メモリ２にアクセスする。半導体メモ
リ２はこの内部アドレスバス５上のアドレスに応じて行
アドレスデコーダ２６が所定のワード線１６を活性化
し、列アドレスデコーダ２５が所定のセレクタ１９を動
作させる。そして、読出しアクセスである場合にはこれ
ら行アドレスデコーダ２６および列アドレスデコーダ２
５によって選択された記憶素子１５の記憶内容をセンス
アンプ１８が増幅して内部データ線に出力し、書込みア
クセスである場合にはこれら行アドレスデコーダ２６お
よび列アドレスデコーダ２５によって選択された記憶素
子１５に内部データ線上のデータを記憶させる。
御端子１１から入力されるモード切替信号によって通常
モードに設定されると、ロジック回路３が動作する一方
でメモリテスト回路１２は動作を停止する。従って、複
数の外部入出力端子７から入力された各信号は外部デー
タバス８、外部アドレスバス９あるいは外部制御線群１
０を介してロジック回路３に入力され、ロジック回路３
はこの外部信号に基づいて動作し、必要に応じて内部デ
ータバス４、内部アドレスバス５および内部制御線群６
を制御して半導体メモリ２にアクセスする。半導体メモ
リ２はこの内部アドレスバス５上のアドレスに応じて行
アドレスデコーダ２６が所定のワード線１６を活性化
し、列アドレスデコーダ２５が所定のセレクタ１９を動
作させる。そして、読出しアクセスである場合にはこれ
ら行アドレスデコーダ２６および列アドレスデコーダ２
５によって選択された記憶素子１５の記憶内容をセンス
アンプ１８が増幅して内部データ線に出力し、書込みア
クセスである場合にはこれら行アドレスデコーダ２６お
よび列アドレスデコーダ２５によって選択された記憶素
子１５に内部データ線上のデータを記憶させる。
【００２２】次に外部モード制御端子１１から入力され
るモード切替信号によってテストモードに設定される
と、ロジック回路３が停止する一方でメモリテスト回路
１２は動作を開始する。具体的には、このメモリテスト
回路１２の全ての制御セレクタ３６、アドレスセレクタ
３７およびデータセレクタ３８が作動し、外部制御接続
端子３０と内部制御接続端子３３、外部アドレス接続端
子３１と内部アドレス接続端子３４、外部データ接続端
子３２と内部データ接続端子３５とがそれぞれ接続され
る。
るモード切替信号によってテストモードに設定される
と、ロジック回路３が停止する一方でメモリテスト回路
１２は動作を開始する。具体的には、このメモリテスト
回路１２の全ての制御セレクタ３６、アドレスセレクタ
３７およびデータセレクタ３８が作動し、外部制御接続
端子３０と内部制御接続端子３３、外部アドレス接続端
子３１と内部アドレス接続端子３４、外部データ接続端
子３２と内部データ接続端子３５とがそれぞれ接続され
る。
【００２３】この状態で、外部制御接続端子３０の設定
に応じて入出力切替回路４２が同時書込み回路４０を動
作させると、外部入出力端子７から入力された外部デー
タはこのメモリテスト回路１２および内部データバス４
などを介して半導体メモリ２に直接入力される。特に、
各同時書込み回路４０は外部データ接続端子３２から入
力された１ビットのデータを複数のビットに分けて複数
の内部データ線に対して出力し、しかも、複数の同時書
込み回路４０によって全ての内部データ線に対して同時
にデータが出力されるので、内部データバス幅毎にデー
タの書き込みを行うことができる。
に応じて入出力切替回路４２が同時書込み回路４０を動
作させると、外部入出力端子７から入力された外部デー
タはこのメモリテスト回路１２および内部データバス４
などを介して半導体メモリ２に直接入力される。特に、
各同時書込み回路４０は外部データ接続端子３２から入
力された１ビットのデータを複数のビットに分けて複数
の内部データ線に対して出力し、しかも、複数の同時書
込み回路４０によって全ての内部データ線に対して同時
にデータが出力されるので、内部データバス幅毎にデー
タの書き込みを行うことができる。
【００２４】また、外部制御接続端子３０の設定に応じ
て一致判定回路４１を動作させると、半導体メモリ２か
ら出力された内部データなどはメモリテスト回路１２お
よび外部データバス８など、外部入出力端子７を介して
外部に直接出力される。特に、各一致判定回路４１はｌ
本の内部データ線について一致判定し、その判定結果を
各外部データ接続端子３２へ出力するので、内部データ
バス幅毎にデータの一致判定を行うことができる。
て一致判定回路４１を動作させると、半導体メモリ２か
ら出力された内部データなどはメモリテスト回路１２お
よび外部データバス８など、外部入出力端子７を介して
外部に直接出力される。特に、各一致判定回路４１はｌ
本の内部データ線について一致判定し、その判定結果を
各外部データ接続端子３２へ出力するので、内部データ
バス幅毎にデータの一致判定を行うことができる。
【００２５】そして、このように内部データバス幅毎の
書込みおよび一致判定読出しを行うことで少ないテスト
ベクタにて効率良くテストを行った結果、ある記憶素子
１５に欠陥があると判断されたら、当該記憶素子１５の
替わりに冗長記憶素子群２２の正常な記憶素子１５を利
用するように、当該記憶素子１５を含むメモリバンク２
３において冗長切替回路２９に設定を行う。その結果、
当該欠陥の記憶素子１５を含むビット線１７に接続され
たセレクタ１９に対するビット線選択電圧が列アドレス
デコーダ２５から出力されたら、冗長切替回路２９はス
ルー回路２８によるビット線選択電圧のスルー制御を停
止させるとともに、冗長記憶素子群２２のビット線１７
に接続されたセレクタ１９に対してビット線選択電圧を
出力する。従って、上記冗長記憶素子群２２の正常な記
憶素子１５を替わりに用いて正しくデータを記憶すると
ともに読み出すことができる。
書込みおよび一致判定読出しを行うことで少ないテスト
ベクタにて効率良くテストを行った結果、ある記憶素子
１５に欠陥があると判断されたら、当該記憶素子１５の
替わりに冗長記憶素子群２２の正常な記憶素子１５を利
用するように、当該記憶素子１５を含むメモリバンク２
３において冗長切替回路２９に設定を行う。その結果、
当該欠陥の記憶素子１５を含むビット線１７に接続され
たセレクタ１９に対するビット線選択電圧が列アドレス
デコーダ２５から出力されたら、冗長切替回路２９はス
ルー回路２８によるビット線選択電圧のスルー制御を停
止させるとともに、冗長記憶素子群２２のビット線１７
に接続されたセレクタ１９に対してビット線選択電圧を
出力する。従って、上記冗長記憶素子群２２の正常な記
憶素子１５を替わりに用いて正しくデータを記憶すると
ともに読み出すことができる。
【００２６】なお、この実施の形態１では、内部データ
のビット数をｍ、外部データのビット数をｎ、ｌ（＝ｍ
／ｎ）を２以上の整数とした場合を例に説明したが、本
発明はこれに限られるものではなく、少なくともｎ＜ｍ
であるとともに、外部データバス上のｎビットのデータ
の少なくとも一部のビットデータを複数の同一値のビッ
トデータに分割してｍビットのデータを生成し、これを
内部データバス４に対して出力するものであればよい。
のビット数をｍ、外部データのビット数をｎ、ｌ（＝ｍ
／ｎ）を２以上の整数とした場合を例に説明したが、本
発明はこれに限られるものではなく、少なくともｎ＜ｍ
であるとともに、外部データバス上のｎビットのデータ
の少なくとも一部のビットデータを複数の同一値のビッ
トデータに分割してｍビットのデータを生成し、これを
内部データバス４に対して出力するものであればよい。
【００２７】また、この実施の形態１では、各同時書込
み回路４０および各一致判定回路４１に接続される内部
データ線数毎に、且つ、列アドレスデコーダ２５とメモ
リブロック１４との間に列切替デコーダ２４を設けてい
るが、本願発明においては図５および図６に示すように
この切替デコーダは行アドレスデコーダ２６とメモリブ
ロック１４との間に行切替デコーダ４３として設けられ
てもよく、また、その個数も内部データ線数毎よりも多
くても少なくても構わない。図において、４３は各メモ
リバンク２３に１つずつ設けられ、各メモリバンク２３
の複数のワード線１６の中から選択された１つのワード
線１６に対して択一的にビット線選択電圧を出力する行
切替デコーダ（切替デコーダ）、４４は行アドレスデコ
ーダ４３が出力したワード線選択電圧をそのまま各ワー
ド線１６へ出力するスルー回路、４５は予め設定された
特定のワード線１６に対するワード線選択電圧を検出
し、当該ワード線選択電圧が入力された場合にはスルー
回路４４によるワード線選択電圧のスルー制御を停止さ
せるとともに、冗長記憶素子群２２のワード線１６に対
してワード線選択電圧を出力する冗長切替回路である。
み回路４０および各一致判定回路４１に接続される内部
データ線数毎に、且つ、列アドレスデコーダ２５とメモ
リブロック１４との間に列切替デコーダ２４を設けてい
るが、本願発明においては図５および図６に示すように
この切替デコーダは行アドレスデコーダ２６とメモリブ
ロック１４との間に行切替デコーダ４３として設けられ
てもよく、また、その個数も内部データ線数毎よりも多
くても少なくても構わない。図において、４３は各メモ
リバンク２３に１つずつ設けられ、各メモリバンク２３
の複数のワード線１６の中から選択された１つのワード
線１６に対して択一的にビット線選択電圧を出力する行
切替デコーダ（切替デコーダ）、４４は行アドレスデコ
ーダ４３が出力したワード線選択電圧をそのまま各ワー
ド線１６へ出力するスルー回路、４５は予め設定された
特定のワード線１６に対するワード線選択電圧を検出
し、当該ワード線選択電圧が入力された場合にはスルー
回路４４によるワード線選択電圧のスルー制御を停止さ
せるとともに、冗長記憶素子群２２のワード線１６に対
してワード線選択電圧を出力する冗長切替回路である。
【００２８】以上のように、この実施の形態１によれ
ば、ｍビット（ｍは２以上の整数）の内部データを各内
部アドレス毎に入出力する半導体メモリ２と、上記内部
アドレスを指定して当該半導体メモリ２との間で上記ｍ
ビットの内部データを入出力するロジック回路３と、上
記半導体メモリ２と当該ロジック回路３とが接続され、
上記ｍビットの内部データをこれら半導体メモリ２と当
該ロジック回路３との間で伝送するためのｍ本の内部デ
ータ線を備える内部データバス４と、上記ｍよりも小さ
いｎビット（ｎは１以上の整数）の外部データを外部と
の間で入出力するためのデータ用の外部入出力端子群７
と、上記ロジック部３とデータ用の外部入出力端子群７
とが接続され、上記ｎビットの外部データをこれらロジ
ック部３とデータ用の外部入出力端子７との間で伝送す
るためのｎ本の外部データ線を備える外部データバス８
とを具備する集積回路において、上記外部データバス８
および内部データバス４が接続され、外部データバス８
上のｎビットのデータの少なくとも一部のビットデータ
を少なくとも１つの同時書込み回路４０にて複数の同一
値のビットデータに分割してｍビットのデータを生成
し、これを内部データバス４に対して出力するデータ切
替部３９と、上記各同時書込み回路４０と同一の複数の
内部データ線および外部データ線が接続され、当該複数
の内部データ線上のデータの一致判定を行うと共に、そ
の一致判定結果を外部データ線に出力する同時書込み回
路４０と同数の一致判定回路４１とを設けたので、例え
ば大容量化された半導体メモリ２を備える集積回路にお
いて一般的に併用される広い内部データバス４のバス幅
を全て利用してテスト時に半導体メモリ２に書込みを行
うことができる。
ば、ｍビット（ｍは２以上の整数）の内部データを各内
部アドレス毎に入出力する半導体メモリ２と、上記内部
アドレスを指定して当該半導体メモリ２との間で上記ｍ
ビットの内部データを入出力するロジック回路３と、上
記半導体メモリ２と当該ロジック回路３とが接続され、
上記ｍビットの内部データをこれら半導体メモリ２と当
該ロジック回路３との間で伝送するためのｍ本の内部デ
ータ線を備える内部データバス４と、上記ｍよりも小さ
いｎビット（ｎは１以上の整数）の外部データを外部と
の間で入出力するためのデータ用の外部入出力端子群７
と、上記ロジック部３とデータ用の外部入出力端子群７
とが接続され、上記ｎビットの外部データをこれらロジ
ック部３とデータ用の外部入出力端子７との間で伝送す
るためのｎ本の外部データ線を備える外部データバス８
とを具備する集積回路において、上記外部データバス８
および内部データバス４が接続され、外部データバス８
上のｎビットのデータの少なくとも一部のビットデータ
を少なくとも１つの同時書込み回路４０にて複数の同一
値のビットデータに分割してｍビットのデータを生成
し、これを内部データバス４に対して出力するデータ切
替部３９と、上記各同時書込み回路４０と同一の複数の
内部データ線および外部データ線が接続され、当該複数
の内部データ線上のデータの一致判定を行うと共に、そ
の一致判定結果を外部データ線に出力する同時書込み回
路４０と同数の一致判定回路４１とを設けたので、例え
ば大容量化された半導体メモリ２を備える集積回路にお
いて一般的に併用される広い内部データバス４のバス幅
を全て利用してテスト時に半導体メモリ２に書込みを行
うことができる。
【００２９】従って、このようにロジック−メモリ混在
の集積回路１であったとしても、既存のロジック−メモ
リ混在の集積回路の基本構造を好適に活用することで、
テストに使用する外部入出力端子７の増設を抑制しつつ
あるいは防止しつつ、大容量化された半導体メモリ２を
それぞれの大容量化の程度に応じて効率良く短い時間で
テストすることができる効果がある。
の集積回路１であったとしても、既存のロジック−メモ
リ混在の集積回路の基本構造を好適に活用することで、
テストに使用する外部入出力端子７の増設を抑制しつつ
あるいは防止しつつ、大容量化された半導体メモリ２を
それぞれの大容量化の程度に応じて効率良く短い時間で
テストすることができる効果がある。
【００３０】この実施の形態１によれば、内部データの
ビット数ｍは外部データのビット数ｎのｌ倍（ｌは２以
上の整数）とし、ｌ本の内部データ線毎に同時書込み回
路４０および一致判定回路４１を設け、更に、各一致判
定回路４１は一致／不一致に応じて外部データ線に出力
するレベルを変えるので、テスト時に半導体メモリ２に
対するデータの書込み回数および読出し回数を１／ｌに
することができ、既存のロジック−メモリ混在の集積回
路１の基本構造を最大限に活用してテストに使用する外
部入出力端子７の増設抑制効果とテスト効率の向上効果
とを高度に両立させることができる。
ビット数ｍは外部データのビット数ｎのｌ倍（ｌは２以
上の整数）とし、ｌ本の内部データ線毎に同時書込み回
路４０および一致判定回路４１を設け、更に、各一致判
定回路４１は一致／不一致に応じて外部データ線に出力
するレベルを変えるので、テスト時に半導体メモリ２に
対するデータの書込み回数および読出し回数を１／ｌに
することができ、既存のロジック−メモリ混在の集積回
路１の基本構造を最大限に活用してテストに使用する外
部入出力端子７の増設抑制効果とテスト効率の向上効果
とを高度に両立させることができる。
【００３１】そして、このような発明に用いられる半導
体メモリ２としては、例えば、マトリックス状に配列さ
れた複数の記憶素子１５、当該記憶素子１５の一方の配
列方向に沿って延在する複数のワード線１６、当該記憶
素子１５の他方の配列方向に沿って延在する複数のビッ
ト線１７、内部データ線に接続されるセンスアンプ１８
および各ビット線をセンスアンプ１８に接続する複数の
セレクタ１９を備える複数のメモリブロック１４と、上
記複数のワード線１６のうちの１つに対して選択電圧を
印加する行アドレスデコーダ２６と、上記複数のセレク
タ１９のうちの１つに対して選択電圧を出力する列アド
レスデコーダ２５とを具備するものであればよい。
体メモリ２としては、例えば、マトリックス状に配列さ
れた複数の記憶素子１５、当該記憶素子１５の一方の配
列方向に沿って延在する複数のワード線１６、当該記憶
素子１５の他方の配列方向に沿って延在する複数のビッ
ト線１７、内部データ線に接続されるセンスアンプ１８
および各ビット線をセンスアンプ１８に接続する複数の
セレクタ１９を備える複数のメモリブロック１４と、上
記複数のワード線１６のうちの１つに対して選択電圧を
印加する行アドレスデコーダ２６と、上記複数のセレク
タ１９のうちの１つに対して選択電圧を出力する列アド
レスデコーダ２５とを具備するものであればよい。
【００３２】特に、行アドレスデコーダ２６あるいは列
アドレスデコーダ２５とメモリブロック１４との間に設
けられ、当該行アドレスデコーダ２６あるいは列アドレ
スデコーダ２５よりも多い本数のワード線１６、あるい
はビット線１７が接続され、更に、当該行アドレスデコ
ーダ２６あるいは列アドレスデコーダ２５から所定のワ
ード線１６、あるいはビット線１７に対する選択電圧が
出力されたらこれを遮断すると共に上記余分なワード線
１６、あるいはビット線１７のうちの１本に対して当該
選択電圧を出力する行切替デコーダ４３あるいは列切替
デコーダ２４を設けることで、テストにおいて不具合が
あった記憶素子１５（ワード線１６、ビット線１７）に
対するアクセスを防止するとともに、余分に設けられた
冗長なワード線１６あるいはビット線１７の記憶素子１
５を替わりに用いることができ、集積回路の歩留まりを
効率良く向上させることができる効果がある。
アドレスデコーダ２５とメモリブロック１４との間に設
けられ、当該行アドレスデコーダ２６あるいは列アドレ
スデコーダ２５よりも多い本数のワード線１６、あるい
はビット線１７が接続され、更に、当該行アドレスデコ
ーダ２６あるいは列アドレスデコーダ２５から所定のワ
ード線１６、あるいはビット線１７に対する選択電圧が
出力されたらこれを遮断すると共に上記余分なワード線
１６、あるいはビット線１７のうちの１本に対して当該
選択電圧を出力する行切替デコーダ４３あるいは列切替
デコーダ２４を設けることで、テストにおいて不具合が
あった記憶素子１５（ワード線１６、ビット線１７）に
対するアクセスを防止するとともに、余分に設けられた
冗長なワード線１６あるいはビット線１７の記憶素子１
５を替わりに用いることができ、集積回路の歩留まりを
効率良く向上させることができる効果がある。
【００３３】この実施の形態１によれば、各同時書込み
回路４０、および各一致判定回路４１に接続される内部
データ線数毎に、且つ、メモリブロック１４と列アドレ
スデコーダ２５との間に列切替デコーダ２４を設けたの
で、テスト結果と列切替デコーダ２４とを一対一に対応
させることができる。従って、テスト結果において不具
合が生じたメモリブロック１４のそのアドレスを含むビ
ット線１７を冗長なビット線１７に切り替えるように列
切替デコーダ２４にアドレスを設定するだけで、不具合
を解消することかでき、テスト結果に基づいて各列切替
デコーダ２４においてどのビット線１７を切り替えるべ
きであるかを計算させたりする必要がなくなり、更に効
率良くテストを行うことかできる効果がある。
回路４０、および各一致判定回路４１に接続される内部
データ線数毎に、且つ、メモリブロック１４と列アドレ
スデコーダ２５との間に列切替デコーダ２４を設けたの
で、テスト結果と列切替デコーダ２４とを一対一に対応
させることができる。従って、テスト結果において不具
合が生じたメモリブロック１４のそのアドレスを含むビ
ット線１７を冗長なビット線１７に切り替えるように列
切替デコーダ２４にアドレスを設定するだけで、不具合
を解消することかでき、テスト結果に基づいて各列切替
デコーダ２４においてどのビット線１７を切り替えるべ
きであるかを計算させたりする必要がなくなり、更に効
率良くテストを行うことかできる効果がある。
【００３４】実施の形態２．図７はこの発明の実施の形
態２による半導体メモリ２の内部構成を示すブロック図
である。図２と比較した場合、同図に示す半導体メモリ
２は各メモリバンク１４において列切替デコーダ２４が
２つずつ設けられている点において異なるのみである。
態２による半導体メモリ２の内部構成を示すブロック図
である。図２と比較した場合、同図に示す半導体メモリ
２は各メモリバンク１４において列切替デコーダ２４が
２つずつ設けられている点において異なるのみである。
【００３５】図８はこの発明の実施の形態２によるメモ
リテスト回路１２の内部構成（一部）を示すブロック図
である。図において、４６はそれぞれ各データ切替部３
９に設けられ、各列切替デコーダ２４単位でのデータの
一致判定を行う部分一致判定部（部分判定手段）、４７
はそれぞれ各部分一致判定部４６に２つずつ設けられ、
各列切替デコーダ２４単位でのデータ一致判定を行う部
分一致判定回路、４８は２つの部分一致判定回路４７の
出力が入力され、不一致と判定した方に応じて異なるレ
ベルの信号を出力するペア表示回路である。また、４９
は複数のペア表示回路４８のレベル信号が入力され、こ
の複数のレベル信号を順次切り替えてシリアル出力する
シリアル回路（部分判定手段）、５０はシリアル回路４
９の出力が接続された補助データ接続端子、５１はシリ
アル回路４９と補助データ接続端子５０との間に設けら
れ、データセレクタ３８などと同様にテストモードにお
いてこのシリアル回路４９と補助データ接続端子５０と
を接続する補助データセレクタである。これ以外の構成
は実施の形態１と同様であり説明を省略する。
リテスト回路１２の内部構成（一部）を示すブロック図
である。図において、４６はそれぞれ各データ切替部３
９に設けられ、各列切替デコーダ２４単位でのデータの
一致判定を行う部分一致判定部（部分判定手段）、４７
はそれぞれ各部分一致判定部４６に２つずつ設けられ、
各列切替デコーダ２４単位でのデータ一致判定を行う部
分一致判定回路、４８は２つの部分一致判定回路４７の
出力が入力され、不一致と判定した方に応じて異なるレ
ベルの信号を出力するペア表示回路である。また、４９
は複数のペア表示回路４８のレベル信号が入力され、こ
の複数のレベル信号を順次切り替えてシリアル出力する
シリアル回路（部分判定手段）、５０はシリアル回路４
９の出力が接続された補助データ接続端子、５１はシリ
アル回路４９と補助データ接続端子５０との間に設けら
れ、データセレクタ３８などと同様にテストモードにお
いてこのシリアル回路４９と補助データ接続端子５０と
を接続する補助データセレクタである。これ以外の構成
は実施の形態１と同様であり説明を省略する。
【００３６】次に動作について説明する。モード切替信
号によってテストモードに設定された状態で各メモリブ
ロック１４からデータが読み出されると、各一致判定回
路４１がｌビットの内部データの一致判定を行ってこれ
を出力すると共に、各部分一致判定回路４７もｌ／２ビ
ットずつの内部データの一致判定を行ってこれを出力す
る。各ペア表示回路４８は２つの部分一致判定回路４７
のうちのいずれか一方において不一致と判定した方に応
じて異なるレベルの信号を出力し、シリアル回路４９は
複数のペア表示回路４８のレベル信号を順次切り替えて
補助データ接続端子５０から外部へ出力する。
号によってテストモードに設定された状態で各メモリブ
ロック１４からデータが読み出されると、各一致判定回
路４１がｌビットの内部データの一致判定を行ってこれ
を出力すると共に、各部分一致判定回路４７もｌ／２ビ
ットずつの内部データの一致判定を行ってこれを出力す
る。各ペア表示回路４８は２つの部分一致判定回路４７
のうちのいずれか一方において不一致と判定した方に応
じて異なるレベルの信号を出力し、シリアル回路４９は
複数のペア表示回路４８のレベル信号を順次切り替えて
補助データ接続端子５０から外部へ出力する。
【００３７】そして、例えば或る一致判定回路４１にお
いて不一致という判定結果が出力されていたら、当該一
致判定回路４１と同一の部分一致判定部４６のペア表示
回路４８の出力を補助データ接続端子５０の出力レベル
にて確認し、各メモリバンク２３のいずれの列切替デコ
ーダ２４に対応するメモリブロック１４において異常が
あったかを知ることができる。従って、この一致判定回
路４１の出力とペア表示回路４８の出力とを確認するだ
けで、どの列切替デコーダ２４に切替設定を行えばよい
のかを容易に判断することができる。これ以外の動作は
実施の形態１と同様であり説明を省略する。
いて不一致という判定結果が出力されていたら、当該一
致判定回路４１と同一の部分一致判定部４６のペア表示
回路４８の出力を補助データ接続端子５０の出力レベル
にて確認し、各メモリバンク２３のいずれの列切替デコ
ーダ２４に対応するメモリブロック１４において異常が
あったかを知ることができる。従って、この一致判定回
路４１の出力とペア表示回路４８の出力とを確認するだ
けで、どの列切替デコーダ２４に切替設定を行えばよい
のかを容易に判断することができる。これ以外の動作は
実施の形態１と同様であり説明を省略する。
【００３８】以上のように、この実施の形態２によれ
ば、列アドレスデコーダ２５とメモリブロック１４との
間にｌ／２毎に列切替デコーダ２４を設け、各一致判定
回路４１に接続される内部データ線がｌ／２本ずつ接続
されるとともにその接続された内部データ線について一
致判定を行う２個の部分一致判定回路４７を備え、当該
２個の部分一致判定回路４７のうち不一致と判定した部
分一致判定回路４７に応じて異なる信号を出力する部分
一致判定部４６を具備するので、外部データ接続端子３
２から出力されるテスト結果が異常である場合にはこの
部分一致判定部４６の出力信号を確認することで、どの
列切替デコーダ２４に対応するビット線に異常があるの
かを確認することができる。
ば、列アドレスデコーダ２５とメモリブロック１４との
間にｌ／２毎に列切替デコーダ２４を設け、各一致判定
回路４１に接続される内部データ線がｌ／２本ずつ接続
されるとともにその接続された内部データ線について一
致判定を行う２個の部分一致判定回路４７を備え、当該
２個の部分一致判定回路４７のうち不一致と判定した部
分一致判定回路４７に応じて異なる信号を出力する部分
一致判定部４６を具備するので、外部データ接続端子３
２から出力されるテスト結果が異常である場合にはこの
部分一致判定部４６の出力信号を確認することで、どの
列切替デコーダ２４に対応するビット線に異常があるの
かを確認することができる。
【００３９】従って、列切替デコーダ２４の個数に関係
付けることなく内部データバス４のバス幅を決定するこ
とができ、しかも、複数の列切替デコーダ２４に対応す
る内部データ線をまとめて一致判定回路４１にて判定し
ているにもかかわらず、いずれの列切替デコーダ２４に
対応するビット線において不具合が発生しているのかを
同時に確認することができ、各列切替デコーダ２４はそ
れぞれに対応するビット線の不具合に応じてのみ切り替
えればよくなるので、既存のロジック−メモリ混在の集
積回路１の基本構造を最大限に活用しつつ、それだけ更
に細かく不具合を解消して歩留まりを更に向上させるこ
とができる。
付けることなく内部データバス４のバス幅を決定するこ
とができ、しかも、複数の列切替デコーダ２４に対応す
る内部データ線をまとめて一致判定回路４１にて判定し
ているにもかかわらず、いずれの列切替デコーダ２４に
対応するビット線において不具合が発生しているのかを
同時に確認することができ、各列切替デコーダ２４はそ
れぞれに対応するビット線の不具合に応じてのみ切り替
えればよくなるので、既存のロジック−メモリ混在の集
積回路１の基本構造を最大限に活用しつつ、それだけ更
に細かく不具合を解消して歩留まりを更に向上させるこ
とができる。
【００４０】また、最初に一致判定回路４１の出力を確
認しているので、この段階で一致と判定されれば部分一
致判定回路４７の出力を確認する必要がないので、その
分効率良くテストを行うことができる。
認しているので、この段階で一致と判定されれば部分一
致判定回路４７の出力を確認する必要がないので、その
分効率良くテストを行うことができる。
【００４１】この実施の形態２によれば、部分一致判定
部４６が、２つの部分一致判定回路４７の出力が入力さ
れ、不一致と判定した方に応じて異なるレベルの信号を
出力するペア表示回路４８を備えるので、部分一致判定
回路４７の出力を外部から確認するために必要となる外
部入出力端子７の数を半減することができる。従って、
列切替デコーダ２４の数を増大させて歩留まりを更に向
上させつつ、テストに使用する外部入出力端子７の増設
抑制効果とテスト効率の向上効果とを高度に両立させる
ことができる。
部４６が、２つの部分一致判定回路４７の出力が入力さ
れ、不一致と判定した方に応じて異なるレベルの信号を
出力するペア表示回路４８を備えるので、部分一致判定
回路４７の出力を外部から確認するために必要となる外
部入出力端子７の数を半減することができる。従って、
列切替デコーダ２４の数を増大させて歩留まりを更に向
上させつつ、テストに使用する外部入出力端子７の増設
抑制効果とテスト効率の向上効果とを高度に両立させる
ことができる。
【００４２】この実施の形態２によれば、部分一致判定
部４６が、複数の部分一致判定回路４７の出力を順次切
り替えて外部にシリアル出力するシリアル回路４９を備
えるので、部分一致判定回路４７の出力を外部から確認
するために必要となる外部入出力端子７の数をその切り
替える数の逆数（この実施の形態１では１本）にまで削
減することができる。従って、列切替デコーダ２４の数
を増大させて歩留まりを更に向上させつつ、テストに使
用する外部入出力端子７の増設抑制効果とテスト効率の
向上効果とを高度に両立させることができる。
部４６が、複数の部分一致判定回路４７の出力を順次切
り替えて外部にシリアル出力するシリアル回路４９を備
えるので、部分一致判定回路４７の出力を外部から確認
するために必要となる外部入出力端子７の数をその切り
替える数の逆数（この実施の形態１では１本）にまで削
減することができる。従って、列切替デコーダ２４の数
を増大させて歩留まりを更に向上させつつ、テストに使
用する外部入出力端子７の増設抑制効果とテスト効率の
向上効果とを高度に両立させることができる。
【００４３】特に、このペア表示回路４８とシリアル回
路４９とは、ペア表示回路４８による処理を先にするこ
とにより必要な情報を損失することなく使用する外部入
出力端子７を効果的に削減することができるので、ロジ
ック−メモリ混在の集積回路１における半導体メモリ２
の容量が今以上に増大したとしても、テストに使用する
外部入出力端子７の増設を効果的に抑制しつつ、テスト
効率の向上を図ることができる効果がある。
路４９とは、ペア表示回路４８による処理を先にするこ
とにより必要な情報を損失することなく使用する外部入
出力端子７を効果的に削減することができるので、ロジ
ック−メモリ混在の集積回路１における半導体メモリ２
の容量が今以上に増大したとしても、テストに使用する
外部入出力端子７の増設を効果的に抑制しつつ、テスト
効率の向上を図ることができる効果がある。
【００４４】なお、図９に示すように、行切替デコーダ
４３を各メモリバンク２３に複数（２つ）設ける場合で
あっても、その数にあわせた部分一致判定回路４７を設
けることで、同様の効果を期待することができる。
４３を各メモリバンク２３に複数（２つ）設ける場合で
あっても、その数にあわせた部分一致判定回路４７を設
けることで、同様の効果を期待することができる。
【００４５】実施の形態３．図１０はこの発明の実施の
形態３による半導体メモリ２の内部構成を示すブロック
図である。図７と比較した場合、同図に示す半導体メモ
リ２は各メモリバンク２３において列切替デコーダ２４
がｊ（ｊは２以上の整数）個ずつ設けられている点にお
いて異なるのみである。
形態３による半導体メモリ２の内部構成を示すブロック
図である。図７と比較した場合、同図に示す半導体メモ
リ２は各メモリバンク２３において列切替デコーダ２４
がｊ（ｊは２以上の整数）個ずつ設けられている点にお
いて異なるのみである。
【００４６】図１１はこの発明の実施の形態３によるメ
モリテスト回路１２の内部構成（一部）を示すブロック
図である。図８と比較した場合、同図に示すメモリテス
ト回路１２は各データ切替部３９において部分一致判定
部４６がｊ個ずつ設けられている点において異なるのみ
である。これ以外の構成は実施の形態２と同様であり説
明を省略する。
モリテスト回路１２の内部構成（一部）を示すブロック
図である。図８と比較した場合、同図に示すメモリテス
ト回路１２は各データ切替部３９において部分一致判定
部４６がｊ個ずつ設けられている点において異なるのみ
である。これ以外の構成は実施の形態２と同様であり説
明を省略する。
【００４７】次に動作について説明する。モード切替信
号によってテストモードに設定された状態で各メモリブ
ロック１４からデータが読み出されると、各一致判定回
路４１がｌ／ｊビットの内部データの一致判定を行って
これを出力すると共に、各部分一致判定回路４７もｌ／
ｊビットずつの内部データの一致判定を行ってこれを出
力する。各ペア表示回路４８は２つの部分一致判定回路
４７のうちのいずれか一方において不一致と判定した方
に応じて異なるレベルの信号を出力し、シリアル回路４
９は複数のペア表示回路４８のレベル信号を順次切り替
えて補助データ接続端子５０から外部へ出力する。
号によってテストモードに設定された状態で各メモリブ
ロック１４からデータが読み出されると、各一致判定回
路４１がｌ／ｊビットの内部データの一致判定を行って
これを出力すると共に、各部分一致判定回路４７もｌ／
ｊビットずつの内部データの一致判定を行ってこれを出
力する。各ペア表示回路４８は２つの部分一致判定回路
４７のうちのいずれか一方において不一致と判定した方
に応じて異なるレベルの信号を出力し、シリアル回路４
９は複数のペア表示回路４８のレベル信号を順次切り替
えて補助データ接続端子５０から外部へ出力する。
【００４８】そして、例えば或る一致判定回路４１にお
いて不一致という判定結果が出力されていたら、当該一
致判定回路４１と同一のデータ切替部３９のペア表示回
路４８の出力を補助データ接続端子５０の出力レベルに
て確認し、各メモリバンク２３のいずれの列切替デコー
ダ２４に対応するメモリブロック１４において異常があ
ったかを知ることができる。従って、この一致判定回路
４１の出力とペア表示回路４８の出力とを確認するだけ
で、どの列切替デコーダ２４に切替設定を行えばよいの
かを容易に判断することができる。これ以外の動作は実
施の形態２と同様であり説明を省略する。
いて不一致という判定結果が出力されていたら、当該一
致判定回路４１と同一のデータ切替部３９のペア表示回
路４８の出力を補助データ接続端子５０の出力レベルに
て確認し、各メモリバンク２３のいずれの列切替デコー
ダ２４に対応するメモリブロック１４において異常があ
ったかを知ることができる。従って、この一致判定回路
４１の出力とペア表示回路４８の出力とを確認するだけ
で、どの列切替デコーダ２４に切替設定を行えばよいの
かを容易に判断することができる。これ以外の動作は実
施の形態２と同様であり説明を省略する。
【００４９】このように、列切替デコーダ２４の個数と
部分一致判定回路４７の個数を同一とすることで、実施
の形態２と同様に効果を得ることができる。
部分一致判定回路４７の個数を同一とすることで、実施
の形態２と同様に効果を得ることができる。
【００５０】なお、図１２に示すように、行切替デコー
ダ４３を各メモリブロック２３に複数設ける場合であっ
ても、その数にあわせた部分一致判定回路４７を設ける
ことで、同様の効果を期待することができる。
ダ４３を各メモリブロック２３に複数設ける場合であっ
ても、その数にあわせた部分一致判定回路４７を設ける
ことで、同様の効果を期待することができる。
【００５１】実施の形態４．図１３はこの発明の実施の
形態４によるメモリテスト回路１２の内部構成（一部）
を示すブロック図である。図において、５２は複数のシ
リアル回路４９と複数の補助データセレクタ５１との間
に設けられ、当該複数のシリアル回路４９の出力に基づ
いて入力されるビット数よりも少ないビット数の信号を
生成して出力するエンコーダ（部分判定手段）である。
これ以外の構成は実施の形態３と同様であり説明を省略
する。
形態４によるメモリテスト回路１２の内部構成（一部）
を示すブロック図である。図において、５２は複数のシ
リアル回路４９と複数の補助データセレクタ５１との間
に設けられ、当該複数のシリアル回路４９の出力に基づ
いて入力されるビット数よりも少ないビット数の信号を
生成して出力するエンコーダ（部分判定手段）である。
これ以外の構成は実施の形態３と同様であり説明を省略
する。
【００５２】次に動作について説明する。複数のシリア
ル回路４９から同時に複数のレベル信号が出力される
と、エンコーダ５２はこれをエンコードして入力される
ビット数よりも少ないビット数の信号を生成し、シリア
ル回路４９の個数よりも少ないビット数のデータを補助
データ接続端子５０から外部へ出力する。これ以外の動
作は実施の形態３と同様であり説明を省略する。
ル回路４９から同時に複数のレベル信号が出力される
と、エンコーダ５２はこれをエンコードして入力される
ビット数よりも少ないビット数の信号を生成し、シリア
ル回路４９の個数よりも少ないビット数のデータを補助
データ接続端子５０から外部へ出力する。これ以外の動
作は実施の形態３と同様であり説明を省略する。
【００５３】以上のように、この実施の形態４によれ
ば、複数のシリアル回路４９の出力をエンコードしてこ
れよりもビット数が少ない信号に変換するエンコーダ５
２を備えるので、部分一致判定回路４７の出力を外部か
ら確認するために必要となる外部入出力端子７の数を削
減することができる。従って、列切替デコーダ２４の数
を増大させて歩留まりを更に向上させつつ、テストに使
用する外部入出力端子７の増設抑制効果とテスト効率の
向上効果とを高度に両立させることができる。
ば、複数のシリアル回路４９の出力をエンコードしてこ
れよりもビット数が少ない信号に変換するエンコーダ５
２を備えるので、部分一致判定回路４７の出力を外部か
ら確認するために必要となる外部入出力端子７の数を削
減することができる。従って、列切替デコーダ２４の数
を増大させて歩留まりを更に向上させつつ、テストに使
用する外部入出力端子７の増設抑制効果とテスト効率の
向上効果とを高度に両立させることができる。
【００５４】特に、ペア表示回路４８と、シリアル回路
４９と、エンコーダ５２とをこの順番にて設けること
で、ロジック−メモリ混在の集積回路１における半導体
メモリ２の容量が今以上に増大したとしても、テストに
使用する外部入出力端子７の増設を効果的に抑制しつ
つ、テスト効率の向上を図ることができる効果がある。
４９と、エンコーダ５２とをこの順番にて設けること
で、ロジック−メモリ混在の集積回路１における半導体
メモリ２の容量が今以上に増大したとしても、テストに
使用する外部入出力端子７の増設を効果的に抑制しつ
つ、テスト効率の向上を図ることができる効果がある。
【００５５】なお、以上の実施の形態では、冗長記憶素
子群２２に１列（１行）の記憶素子１５しか含まない例
で説明したが、冗長記憶素子群２２に複数列（複数行）
の記憶素子１５を含む場合であっても同様の効果を得る
ことができる。また、以上の実施の形態では全ての部分
一致判定部４６の出力が１つの端子７に接続される例で
説明したが、これが複数の端子７に分けて接続される場
合であっても同様の効果を得ることができる。更に、以
上の実施の形態では、外部モード制御端子１１に入力す
る信号でモードを切り替える例で説明したが、これは他
の例えば所定の電源端子への入力電圧を変更する（例え
ば電源電圧よりも高い電圧を当該端子へ印加する）こと
でモードを切り替えるようにしても同様の効果を期待す
ることができる。また、この外部モード制御端子１１は
集積回路が形成された半導体チップのテストの際に必要
となるものなので、それをパッケージングした際に外部
リードなどに接続する必要はない。
子群２２に１列（１行）の記憶素子１５しか含まない例
で説明したが、冗長記憶素子群２２に複数列（複数行）
の記憶素子１５を含む場合であっても同様の効果を得る
ことができる。また、以上の実施の形態では全ての部分
一致判定部４６の出力が１つの端子７に接続される例で
説明したが、これが複数の端子７に分けて接続される場
合であっても同様の効果を得ることができる。更に、以
上の実施の形態では、外部モード制御端子１１に入力す
る信号でモードを切り替える例で説明したが、これは他
の例えば所定の電源端子への入力電圧を変更する（例え
ば電源電圧よりも高い電圧を当該端子へ印加する）こと
でモードを切り替えるようにしても同様の効果を期待す
ることができる。また、この外部モード制御端子１１は
集積回路が形成された半導体チップのテストの際に必要
となるものなので、それをパッケージングした際に外部
リードなどに接続する必要はない。
【００５６】
【発明の効果】以上のように、この発明によれば、ｍビ
ット（ｍは２以上の整数）の内部データを各内部アドレ
ス毎に入出力する半導体メモリと、上記内部アドレスを
指定して当該半導体メモリとの間で上記ｍビットの内部
データを入出力するロジック回路と、上記半導体メモリ
と当該ロジック回路とが接続され、上記ｍビットの内部
データをこれら半導体メモリと当該ロジック回路との間
で伝送するためのｍ本の内部データ線を備える内部デー
タバスと、上記ｍよりも小さいｎビット（ｎは１以上の
整数）の外部データを外部との間で入出力するためのデ
ータ入出力端子群と、上記ロジック部とデータ入出力端
子群とが接続され、上記ｎビットの外部データをこれら
ロジック部とデータ入出力端子との間で伝送するための
ｎ本の外部データ線を備える外部データバスとを具備す
る集積回路において、上記外部データバスおよび内部デ
ータバスが接続され、外部データバス上のｎビットのデ
ータの少なくとも一部のビットデータを少なくとも１つ
の同時書込み回路にて複数の同一値のビットデータに分
割してｍビットのデータを生成し、これを内部データバ
スに対して出力するデータ書込手段と、上記各同時書込
み回路と同一の複数の内部データ線および外部データ線
が接続され、当該複数の内部データ線上のデータの一致
判定を行うと共に、その一致判定結果を外部データ線に
出力する同時書込み回路と同数の一致判定回路とを設け
たので、例えば大容量化された半導体メモリを備える集
積回路において一般的に併用される広い内部データバス
のバス幅を全て利用してテスト時に半導体メモリに書込
みを行うことができる。
ット（ｍは２以上の整数）の内部データを各内部アドレ
ス毎に入出力する半導体メモリと、上記内部アドレスを
指定して当該半導体メモリとの間で上記ｍビットの内部
データを入出力するロジック回路と、上記半導体メモリ
と当該ロジック回路とが接続され、上記ｍビットの内部
データをこれら半導体メモリと当該ロジック回路との間
で伝送するためのｍ本の内部データ線を備える内部デー
タバスと、上記ｍよりも小さいｎビット（ｎは１以上の
整数）の外部データを外部との間で入出力するためのデ
ータ入出力端子群と、上記ロジック部とデータ入出力端
子群とが接続され、上記ｎビットの外部データをこれら
ロジック部とデータ入出力端子との間で伝送するための
ｎ本の外部データ線を備える外部データバスとを具備す
る集積回路において、上記外部データバスおよび内部デ
ータバスが接続され、外部データバス上のｎビットのデ
ータの少なくとも一部のビットデータを少なくとも１つ
の同時書込み回路にて複数の同一値のビットデータに分
割してｍビットのデータを生成し、これを内部データバ
スに対して出力するデータ書込手段と、上記各同時書込
み回路と同一の複数の内部データ線および外部データ線
が接続され、当該複数の内部データ線上のデータの一致
判定を行うと共に、その一致判定結果を外部データ線に
出力する同時書込み回路と同数の一致判定回路とを設け
たので、例えば大容量化された半導体メモリを備える集
積回路において一般的に併用される広い内部データバス
のバス幅を全て利用してテスト時に半導体メモリに書込
みを行うことができる。
【００５７】従って、このようにロジック−メモリ混在
の集積回路であったとしても、既存のロジック−メモリ
混在の集積回路の基本構造を好適に活用することで、テ
ストに使用する入出力端子の増設を抑制しつつあるいは
防止しつつ、大容量化された半導体メモリをそれぞれの
大容量化の程度に応じて効率良く短い時間でテストする
ことができる効果がある。
の集積回路であったとしても、既存のロジック−メモリ
混在の集積回路の基本構造を好適に活用することで、テ
ストに使用する入出力端子の増設を抑制しつつあるいは
防止しつつ、大容量化された半導体メモリをそれぞれの
大容量化の程度に応じて効率良く短い時間でテストする
ことができる効果がある。
【００５８】この発明によれば、内部データのビット数
ｍは外部データのビット数ｎのｌ倍（ｌは２以上の整
数）とし、ｌ本の内部データ線毎に同時書込み回路およ
び一致判定回路を設け、更に、各一致判定回路は一致／
不一致に応じて外部データ線に出力するレベルを変える
ので、テスト時に半導体メモリに対するデータの書込み
回数および読出し回数を１／ｌにすることができ、既存
のロジック−メモリ混在の集積回路の基本構造を最大限
に活用してテストに使用する入出力端子の増設抑制効果
とテスト効率の向上効果とを高度に両立させることがで
きる。
ｍは外部データのビット数ｎのｌ倍（ｌは２以上の整
数）とし、ｌ本の内部データ線毎に同時書込み回路およ
び一致判定回路を設け、更に、各一致判定回路は一致／
不一致に応じて外部データ線に出力するレベルを変える
ので、テスト時に半導体メモリに対するデータの書込み
回数および読出し回数を１／ｌにすることができ、既存
のロジック−メモリ混在の集積回路の基本構造を最大限
に活用してテストに使用する入出力端子の増設抑制効果
とテスト効率の向上効果とを高度に両立させることがで
きる。
【００５９】そして、このような発明に用いられる半導
体メモリとしては、例えば、マトリックス状に配列され
た複数の記憶素子、当該記憶素子の一方の配列方向に沿
って延在する複数のワード線、当該記憶素子の他方の配
列方向に沿って延在する複数のビット線、内部データ線
に接続されるセンスアンプおよび各ビット線をセンスア
ンプに接続する複数のセレクタを備える複数のメモリブ
ロックと、上記複数のワード線のうちの１つに対して選
択電圧を印加する行アドレスデコーダと、上記複数のセ
レクタのうちの１つに対して選択電圧を出力する列アド
レスデコーダとを具備するものであればよい。
体メモリとしては、例えば、マトリックス状に配列され
た複数の記憶素子、当該記憶素子の一方の配列方向に沿
って延在する複数のワード線、当該記憶素子の他方の配
列方向に沿って延在する複数のビット線、内部データ線
に接続されるセンスアンプおよび各ビット線をセンスア
ンプに接続する複数のセレクタを備える複数のメモリブ
ロックと、上記複数のワード線のうちの１つに対して選
択電圧を印加する行アドレスデコーダと、上記複数のセ
レクタのうちの１つに対して選択電圧を出力する列アド
レスデコーダとを具備するものであればよい。
【００６０】特に、行アドレスデコーダあるいは列アド
レスデコーダとメモリブロックとの間に設けられ、当該
行アドレスデコーダあるいは列アドレスデコーダよりも
多い本数のワード線あるいはビット線が接続され、更
に、当該行アドレスデコーダあるいは列アドレスデコー
ダから所定のワード線あるいはビット線に対する選択電
圧が出力されたらこれを遮断すると共に上記余分なワー
ド線あるいはビット線のうちの１本に対して当該選択電
圧を出力する切替デコーダを設けることで、テストにお
いて不具合があった記憶素子（ワード線、ビット線）に
対するアクセスを防止するとともに、余分に設けられた
冗長なワード線あるいはビット線の記憶素子を替わりに
用いることができ、集積回路の歩留まりを向上させるこ
とができる効果がある。
レスデコーダとメモリブロックとの間に設けられ、当該
行アドレスデコーダあるいは列アドレスデコーダよりも
多い本数のワード線あるいはビット線が接続され、更
に、当該行アドレスデコーダあるいは列アドレスデコー
ダから所定のワード線あるいはビット線に対する選択電
圧が出力されたらこれを遮断すると共に上記余分なワー
ド線あるいはビット線のうちの１本に対して当該選択電
圧を出力する切替デコーダを設けることで、テストにお
いて不具合があった記憶素子（ワード線、ビット線）に
対するアクセスを防止するとともに、余分に設けられた
冗長なワード線あるいはビット線の記憶素子を替わりに
用いることができ、集積回路の歩留まりを向上させるこ
とができる効果がある。
【００６１】この発明によれば、各同時書込み回路およ
び各一致判定回路に接続される内部データ線数毎に、且
つ、列アドレスデコーダとメモリブロックとの間に切替
デコーダを設けたので、テスト結果と切替デコーダとを
一対一に対応させることができる。従って、テスト結果
において不具合が生じたメモリブロックのそのアドレス
を含むビット線を冗長なビット線に切り替えるように切
替デコーダにアドレスを設定するだけで、不具合を解消
することができ、テスト結果に基づいて各切替デコーダ
においてどのビット線を切り替えるべきであるかを計算
させたりする必要がなくなり、更に効率良くテストを行
うことができる効果がある。
び各一致判定回路に接続される内部データ線数毎に、且
つ、列アドレスデコーダとメモリブロックとの間に切替
デコーダを設けたので、テスト結果と切替デコーダとを
一対一に対応させることができる。従って、テスト結果
において不具合が生じたメモリブロックのそのアドレス
を含むビット線を冗長なビット線に切り替えるように切
替デコーダにアドレスを設定するだけで、不具合を解消
することができ、テスト結果に基づいて各切替デコーダ
においてどのビット線を切り替えるべきであるかを計算
させたりする必要がなくなり、更に効率良くテストを行
うことができる効果がある。
【００６２】この発明によれば、列アドレスデコーダと
メモリブロックとの間にｌ／ｊ（ｊは２以上の整数）毎
に切替デコーダを設け、各一致判定回路に接続される内
部データ線がｌ／ｊ本ずつ接続されるとともにその接続
された内部データ線について一致判定を行うｊ個の部分
一致判定回路を備え、当該ｊ個の部分一致判定回路のう
ち不一致と判定した部分一致判定回路に応じて異なる信
号を出力する部分判定手段を具備するので、データ出力
端子から出力されるテスト結果が異常である場合にはこ
の部分判定手段の出力信号を確認することで、どの切替
デコーダに対応するビット線に異常があるのかを確認す
ることができる。
メモリブロックとの間にｌ／ｊ（ｊは２以上の整数）毎
に切替デコーダを設け、各一致判定回路に接続される内
部データ線がｌ／ｊ本ずつ接続されるとともにその接続
された内部データ線について一致判定を行うｊ個の部分
一致判定回路を備え、当該ｊ個の部分一致判定回路のう
ち不一致と判定した部分一致判定回路に応じて異なる信
号を出力する部分判定手段を具備するので、データ出力
端子から出力されるテスト結果が異常である場合にはこ
の部分判定手段の出力信号を確認することで、どの切替
デコーダに対応するビット線に異常があるのかを確認す
ることができる。
【００６３】従って、切替デコーダの個数に関係付ける
ことなく内部データバスのバス幅を決定することがで
き、しかも、複数の切替デコーダに対応する内部データ
線をまとめて一致判定回路にて判定しているにもかかわ
らず、いずれの切替デコーダに対応するビット線におい
て不具合が発生しているのかを同時に確認することがで
き、各切替デコーダはそれぞれに対応するビット線の不
具合に応じてのみ切り替えればよくなるので、既存のロ
ジック−メモリ混在の集積回路の基本構造を最大限に活
用しつつ、それだけ更に細かく不具合を解消して歩留ま
りを更に向上させることができる。
ことなく内部データバスのバス幅を決定することがで
き、しかも、複数の切替デコーダに対応する内部データ
線をまとめて一致判定回路にて判定しているにもかかわ
らず、いずれの切替デコーダに対応するビット線におい
て不具合が発生しているのかを同時に確認することがで
き、各切替デコーダはそれぞれに対応するビット線の不
具合に応じてのみ切り替えればよくなるので、既存のロ
ジック−メモリ混在の集積回路の基本構造を最大限に活
用しつつ、それだけ更に細かく不具合を解消して歩留ま
りを更に向上させることができる。
【００６４】この発明によれば、部分判定手段が、２つ
の部分一致判定回路の出力が入力され、不一致と判定し
た方に応じて異なるレベルの信号を出力するペア表示回
路を備えるので、部分一致判定回路の出力を外部から確
認するために必要となる入出力端子数を半減することが
できる。従って、切替デコーダの数を増大させて歩留ま
りを更に向上させつつ、テストに使用する入出力端子の
増設抑制効果とテスト効率の向上効果とを高度に両立さ
せることができる。
の部分一致判定回路の出力が入力され、不一致と判定し
た方に応じて異なるレベルの信号を出力するペア表示回
路を備えるので、部分一致判定回路の出力を外部から確
認するために必要となる入出力端子数を半減することが
できる。従って、切替デコーダの数を増大させて歩留ま
りを更に向上させつつ、テストに使用する入出力端子の
増設抑制効果とテスト効率の向上効果とを高度に両立さ
せることができる。
【００６５】この発明によれば、部分判定手段が、複数
の部分一致判定回路の出力を順次切り替えて外部にシリ
アル出力するシリアル回路を備えるので、部分一致判定
回路の出力を外部から確認するために必要となる入出力
端子数をその切り替える数の逆数にまで削減することが
できる。従って、切替デコーダの数を増大させて歩留ま
りを更に向上させつつ、テストに使用する入出力端子の
増設抑制効果とテスト効率の向上効果とを高度に両立さ
せることができる。
の部分一致判定回路の出力を順次切り替えて外部にシリ
アル出力するシリアル回路を備えるので、部分一致判定
回路の出力を外部から確認するために必要となる入出力
端子数をその切り替える数の逆数にまで削減することが
できる。従って、切替デコーダの数を増大させて歩留ま
りを更に向上させつつ、テストに使用する入出力端子の
増設抑制効果とテスト効率の向上効果とを高度に両立さ
せることができる。
【００６６】この発明によれば、部分判定手段が、複数
の部分一致判定回路の出力が入力され、不一致と判定し
たものに応じて異なる値となり、且つ、当該複数の部分
一致判定回路の出力に基づいて入力されるビット数より
も少ないビット数の信号を生成して出力するエンコーダ
を備えるので、部分一致判定回路の出力を外部から確認
するために必要となる入出力端子数を削減することがで
きる。従って、切替デコーダの数を増大させて歩留まり
を更に向上させつつ、テストに使用する入出力端子の増
設抑制効果とテスト効率の向上効果とを高度に両立させ
ることができる。
の部分一致判定回路の出力が入力され、不一致と判定し
たものに応じて異なる値となり、且つ、当該複数の部分
一致判定回路の出力に基づいて入力されるビット数より
も少ないビット数の信号を生成して出力するエンコーダ
を備えるので、部分一致判定回路の出力を外部から確認
するために必要となる入出力端子数を削減することがで
きる。従って、切替デコーダの数を増大させて歩留まり
を更に向上させつつ、テストに使用する入出力端子の増
設抑制効果とテスト効率の向上効果とを高度に両立させ
ることができる。
【００６７】特に、このペア表示回路と、シリアル回路
と、エンコーダとをこの順番にて設けることで、ロジッ
ク−メモリ混在の集積回路における半導体メモリの容量
が今以上に増大したとしても、テストに使用する入出力
端子の増設を効果的に抑制しつつ、テスト効率の向上を
図ることができる効果がある。
と、エンコーダとをこの順番にて設けることで、ロジッ
ク−メモリ混在の集積回路における半導体メモリの容量
が今以上に増大したとしても、テストに使用する入出力
端子の増設を効果的に抑制しつつ、テスト効率の向上を
図ることができる効果がある。
【図１】 この発明の実施の形態１による集積回路を示
すブロック図である。
すブロック図である。
【図２】 この発明の実施の形態１による半導体メモリ
の内部構成を示すブロック図である。
の内部構成を示すブロック図である。
【図３】 この発明の実施の形態１による半導体メモリ
の一部の内部構成を示す部分詳細ブロック図である。
の一部の内部構成を示す部分詳細ブロック図である。
【図４】 この発明の実施の形態１によるメモリテスト
回路の内部構成を示すブロック図である。
回路の内部構成を示すブロック図である。
【図５】 この発明の実施の形態１による半導体メモリ
の変形例の内部構成を示すブロック図である。
の変形例の内部構成を示すブロック図である。
【図６】 この発明の実施の形態１によるメモリテスト
回路の変形例の内部構成を示すブロック図である。
回路の変形例の内部構成を示すブロック図である。
【図７】 この発明の実施の形態２による半導体メモリ
の内部構成を示すブロック図である。
の内部構成を示すブロック図である。
【図８】 この発明の実施の形態２によるメモリテスト
回路の内部構成（一部）を示すブロック図である。
回路の内部構成（一部）を示すブロック図である。
【図９】 この発明の実施の形態２による半導体メモリ
の変形例の内部構成を示すブロック図である。
の変形例の内部構成を示すブロック図である。
【図１０】 この発明の実施の形態３による半導体メモ
リの内部構成を示すブロック図である。
リの内部構成を示すブロック図である。
【図１１】 この発明の実施の形態３によるメモリテス
ト回路の内部構成（一部）を示すブロック図である。
ト回路の内部構成（一部）を示すブロック図である。
【図１２】 この発明の実施の形態３による半導体メモ
リの変形例の内部構成を示すブロック図である。
リの変形例の内部構成を示すブロック図である。
【図１３】 この発明の実施の形態４によるメモリテス
ト回路の内部構成（一部）を示すブロック図である。
ト回路の内部構成（一部）を示すブロック図である。
【図１４】 従来の集積回路を示すブロック図である。
１ 集積回路、２ 半導体メモリ、３ ロジック回路、
４ 内部データバス、５ 内部アドレスバス、６ 内部
制御線群、７ 外部入出力端子（データ入出力端子
群）、８ 外部データバス、９ 外部アドレスバス、１
０ 外部制御線群、１１ 外部モード制御端子、１２
メモリテスト回路、１３ メモリ端子、１４メモリブロ
ック、１５ 記憶素子、１６ ワード線、１７ ビット
線、１８センスアンプ、１９ セレクタ、２０ 書込み
ドライバ、２１ 基本記憶素子群、２２ 冗長記憶素子
群、２３ メモリバンク、２４ 列切替デコーダ（切替
デコーダ）、２５ 列アドレスデコーダ、２６ 行アド
レスデコーダ、２７ 書込み読出し制御回路、２８ ス
ルー回路、２９ 冗長切替回路、３０ 外部制御接続端
子、３１ 外部アドレス接続端子、３２ 外部データ接
続端子、３３ 内部制御接続端子、３４ 内部アドレス
接続端子、３５ 内部データ接続端子、３６制御セレク
タ、３７ アドレスセレクタ、３８ データセレクタ、
３９ データ切替部、４０ 同時書込み回路（データ書
込手段）、４１ 一致判定回路、４２ 入出力切替回
路、４３ 行切替デコーダ（切替デコーダ）、４４ ス
ルー回路、４５ 冗長切替回路、４６ 部分一致判定部
（部分判定手段）、４７ 部分一致判定回路、４８ ペ
ア表示回路、４９ シリアル回路（部分判定手段）、５
０ 補助データ接続端子、５１ 補助データセレクタ、
５２ エンコーダ（部分判定手段）。
４ 内部データバス、５ 内部アドレスバス、６ 内部
制御線群、７ 外部入出力端子（データ入出力端子
群）、８ 外部データバス、９ 外部アドレスバス、１
０ 外部制御線群、１１ 外部モード制御端子、１２
メモリテスト回路、１３ メモリ端子、１４メモリブロ
ック、１５ 記憶素子、１６ ワード線、１７ ビット
線、１８センスアンプ、１９ セレクタ、２０ 書込み
ドライバ、２１ 基本記憶素子群、２２ 冗長記憶素子
群、２３ メモリバンク、２４ 列切替デコーダ（切替
デコーダ）、２５ 列アドレスデコーダ、２６ 行アド
レスデコーダ、２７ 書込み読出し制御回路、２８ ス
ルー回路、２９ 冗長切替回路、３０ 外部制御接続端
子、３１ 外部アドレス接続端子、３２ 外部データ接
続端子、３３ 内部制御接続端子、３４ 内部アドレス
接続端子、３５ 内部データ接続端子、３６制御セレク
タ、３７ アドレスセレクタ、３８ データセレクタ、
３９ データ切替部、４０ 同時書込み回路（データ書
込手段）、４１ 一致判定回路、４２ 入出力切替回
路、４３ 行切替デコーダ（切替デコーダ）、４４ ス
ルー回路、４５ 冗長切替回路、４６ 部分一致判定部
（部分判定手段）、４７ 部分一致判定回路、４８ ペ
ア表示回路、４９ シリアル回路（部分判定手段）、５
０ 補助データ接続端子、５１ 補助データセレクタ、
５２ エンコーダ（部分判定手段）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｖ
Claims (9)
- 【請求項１】 ｍビット（ｍは２以上の整数）の内部デ
ータを各内部アドレス毎に入出力する半導体メモリと、 上記内部アドレスを指定して当該半導体メモリとの間で
上記ｍビットの内部データを入出力するロジック回路
と、 上記半導体メモリと当該ロジック回路とが接続され、上
記ｍビットの内部データをこれら半導体メモリと当該ロ
ジック回路との間で伝送するためのｍ本の内部データ線
を備える内部データバスと、 上記ｍよりも小さいｎビット（ｎは１以上の整数）の外
部データを外部との間で入出力するためのデータ入出力
端子群と、 上記ロジック部とデータ入出力端子群とが接続され、上
記ｎビットの外部データをこれらロジック部とデータ入
出力端子との間で伝送するためのｎ本の外部データ線を
備える外部データバスとを具備する集積回路において、 上記外部データバスおよび内部データバスが接続され、
外部データバス上のｎビットのデータの少なくとも一部
のビットデータを少なくとも１つの同時書込み回路にて
複数の同一値のビットデータに分割してｍビットのデー
タを生成し、これを内部データバスに対して出力するデ
ータ書込手段と、 上記各同時書込み回路と同一の複数の内部データ線およ
び外部データ線が接続され、当該複数の内部データ線上
のデータの一致判定を行うと共に、その一致判定結果を
外部データ線に出力する同時書込み回路と同数の一致判
定回路とを設けた集積回路。 - 【請求項２】 内部データのビット数ｍは外部データの
ビット数ｎのｌ倍（ｌは２以上の整数）とし、ｌ本の内
部データ線毎に同時書込み回路および一致判定回路を設
け、更に、各一致判定回路は一致／不一致に応じて外部
データ線に出力するレベルを変えることを特徴とする請
求項１記載の集積回路。 - 【請求項３】 半導体メモリは、 マトリックス状に配列された複数の記憶素子、当該記憶
素子の一方の配列方向に沿って延在する複数のワード
線、当該記憶素子の他方の配列方向に沿って延在する複
数のビット線、内部データ線に接続されるセンスアンプ
および各ビット線をセンスアンプに接続する複数のセレ
クタを備える複数のメモリブロックと、 上記複数のワード線のうちの１つに対して選択電圧を印
加する行アドレスデコーダと、 上記複数のセレクタのうちの１つに対して選択電圧を出
力する列アドレスデコーダとを具備することを特徴とす
る請求項２記載の集積回路。 - 【請求項４】 行アドレスデコーダあるいは列アドレス
デコーダとメモリブロックとの間に設けられ、当該行ア
ドレスデコーダあるいは列アドレスデコーダよりも多い
本数のワード線あるいはビット線が接続され、更に、当
該行アドレスデコーダあるいは列アドレスデコーダから
所定のワード線あるいはビット線に対する選択電圧が出
力されたらこれを遮断すると共に上記余分なワード線あ
るいはビット線のうちの１本に対して当該選択電圧を出
力する切替デコーダを設けたことを特徴とする請求項３
記載の集積回路。 - 【請求項５】 各同時書込み回路および各一致判定回路
に接続される内部データ線数毎に、且つ、列アドレスデ
コーダとメモリブロックとの間に切替デコーダを設けた
ことを特徴とする請求項４記載の集積回路。 - 【請求項６】 列アドレスデコーダとメモリブロックと
の間にｌ／ｊ（ｊは２以上の整数）毎に切替デコーダを
設け、 各一致判定回路に接続される内部データ線がｌ／ｊ本ず
つ接続されるとともにその接続された内部データ線につ
いて一致判定を行うｊ個の部分一致判定回路を備え、当
該ｊ個の部分一致判定回路のうち不一致と判定した部分
一致判定回路に応じて異なる信号を出力する部分判定手
段を具備することを特徴とする請求項４記載の集積回
路。 - 【請求項７】 部分判定手段は、２つの部分一致判定回
路の出力が入力され、不一致と判定した方に応じて異な
るレベルの信号を出力するペア表示回路を備えることを
特徴とする請求項６記載の集積回路。 - 【請求項８】 部分判定手段は、複数の部分一致判定回
路の出力を順次切り替えて外部にシリアル出力するシリ
アル回路を備えることを特徴とする請求項６記載の集積
回路。 - 【請求項９】 部分判定手段は、複数の部分一致判定回
路の出力が入力され、不一致と判定したものに応じて異
なる値となり、且つ、当該複数の部分一致判定回路の出
力に基づいて入力されるビット数よりも少ないビット数
の信号を生成して出力するエンコーダを備えることを特
徴とする請求項６記載の集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000204033A JP2002025298A (ja) | 2000-07-05 | 2000-07-05 | 集積回路 |
| US09/736,328 US6754865B2 (en) | 2000-07-05 | 2000-12-15 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000204033A JP2002025298A (ja) | 2000-07-05 | 2000-07-05 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002025298A true JP2002025298A (ja) | 2002-01-25 |
Family
ID=18701360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000204033A Pending JP2002025298A (ja) | 2000-07-05 | 2000-07-05 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6754865B2 (ja) |
| JP (1) | JP2002025298A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007272982A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
| US10325660B2 (en) | 2017-09-22 | 2019-06-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10121131C1 (de) * | 2001-04-30 | 2002-12-19 | Infineon Technologies Ag | Datenspeicher |
| JP4309086B2 (ja) * | 2001-12-20 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP4136429B2 (ja) * | 2002-04-10 | 2008-08-20 | 富士通株式会社 | 半導体装置 |
| JP2004280924A (ja) * | 2003-03-14 | 2004-10-07 | Oki Electric Ind Co Ltd | メモリテスト回路 |
| US10771550B2 (en) * | 2016-12-28 | 2020-09-08 | Amazon Technologies, Inc. | Data storage system with redundant internal networks |
| US12079482B2 (en) * | 2022-01-06 | 2024-09-03 | Samsung Electronics Co., Ltd. | Memory device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4598245B1 (en) * | 1983-06-13 | 1993-11-16 | Circuit tester having indirect counters | |
| US4870607A (en) * | 1986-07-03 | 1989-09-26 | Nec Corporation | Error detection carried out by the use of unused modulo-m code |
| DE69016509T2 (de) * | 1989-05-31 | 1995-06-01 | Fujitsu Ltd | Integrierte Halbleiterschaltungsanordnung mit Testschaltung. |
| JPH05182472A (ja) * | 1991-12-27 | 1993-07-23 | Nec Ic Microcomput Syst Ltd | 半導体メモリ回路 |
| US5446692A (en) * | 1992-02-14 | 1995-08-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having redundancy memory cells shared among memory blocks |
| JPH0612878A (ja) * | 1992-06-25 | 1994-01-21 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US5808945A (en) * | 1996-02-21 | 1998-09-15 | Sony Corporation | Semiconductor memory having redundant memory array |
| JPH09231794A (ja) | 1996-02-21 | 1997-09-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置および測定回路 |
| JPH10269799A (ja) * | 1997-03-19 | 1998-10-09 | Advantest Corp | 半導体メモリ試験装置 |
| JP3090094B2 (ja) | 1997-06-20 | 2000-09-18 | 日本電気株式会社 | テスト回路 |
| US6324666B1 (en) * | 1998-04-20 | 2001-11-27 | Mitsubishi Denki Kabushiki Kaisha | Memory test device and method capable of achieving fast memory test without increasing chip pin number |
| US6072737A (en) * | 1998-08-06 | 2000-06-06 | Micron Technology, Inc. | Method and apparatus for testing embedded DRAM |
-
2000
- 2000-07-05 JP JP2000204033A patent/JP2002025298A/ja active Pending
- 2000-12-15 US US09/736,328 patent/US6754865B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007272982A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
| US10325660B2 (en) | 2017-09-22 | 2019-06-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6754865B2 (en) | 2004-06-22 |
| US20020004923A1 (en) | 2002-01-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
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